KR100211768B1 - 삼중 금속층을 가지는 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 금속배선층 배치구조에 관한 것으로, 특히 삼중 금속공정을 이용하여 주변회로가 차지하는 면적내에서 전원라인, 입출력라인 및 신호버싱라인을 배치함으로써 주변회로가 차지하는 면적을 최소화할 수 있는 반도체 메모리 장치에 관한 것이다. 본 발명의 요지는 메모리 쎌 어레이와, 메모리 쎌로부터 데이터를 입출력하기 위한 주변회로로 구성된 반도체 메모리 장치에 있어서, 제1금속층으로 형성되며 상기 주변회로 및 상기 주변회로와 연결된 입출력라인들이 배열되는 회로층과, 상기 회로층 수직방향 상부의 동일한 영역내에 제2금속층으로 형성되며 상기 회로층 상부로 상기 입출력라인들과 각각 연결되는 신호버싱라인들이 배열되는 신호 버싱층과, 상기 신호 버싱층 수직방향 상부의 동일한 영역내에 제3금속층으로 형성되며 상기 주변회로와 연결되어 이에 전원전압을 인가하기 위한 전원라인층을 가지는 것이다.

Description

삼중 금속층을 가지는 반도체 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 전원라인 및 신호버싱라인을 주변회로상에 수직방향으로 동일한 영역내에 다층으로 적층하여 칩 면적을 감소시키기 위한 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치에서 메모리 쎌 어레이(Memory Cell Array)가 차지하는 면적과 메모리 쎌로부터 데이터를 읽거나 메모리 쎌에 데이터를 쓰기 위한 데이터 전송라인 즉 입출력라인을 구비하는 주변회로가 차지하는 면적이 각각 50% 정도이다. 반도체 메모리 장치가 고집적화됨에 따라서 메모리 쎌의 면적을 최소화하기 위한 새로운 쎌 구조등을 통해 상당히 축소되고 있지만, 주변회로의 레이아웃(Layout)에 대한 스케일링-다운(Scaling-down)은 상대적으로 부진하다. 이는 제조 공정중 마지막 단계인 금속 공정 단계 직전에서 메모리 쎌 어레이와 주변회로 레이아웃 사이에 단차가 심하게 형성되어, 이러한 금속배선층과 관련된 디자인 룰(Design Rule)이 줄어들지 못하고 있는 것이다. 그러므로 신호버싱라인(Signal Bussing Line)이 차지하는 면적이 주변회로의 면적을 축소하는데 상당한 제약 요소가 되고 있는 문제점이 있다. 도 1은 종래 기술의 일실시예에 따른 주변회로의 전원선 및 신호버싱라인의 배치를 보여주는 레이아웃도이다. 도 1을 참조하면, 주변회로로 구성되는 회로층 1의 상부층으로 회로에 인가되는 전원라인층들 2-1, 2-2가 위치하고, 상기 회로층 1 옆의 다른 영역으로 상기 주변회로의 입출력라인 3과 상기 입출력라인 각각에 접속되어 외부와 연결되는 신호 버싱층 4가 별도의 공간영역에 배치되어 있다. 여기서 이중 금속공정(Double Metal Process)을 사용한 경우, 상기 주변회로의 입출력라인 3은 제1금속층으로 이루어지며, 상기 전원라인층들 2-1, 2-2 및 신호 버싱층 4는 상기 제1금속층과 다른 제2금속층으로 이루어진다. 한편 상기 전원라인층들 2-1, 2-2와 상기 신호 버싱층 4는 반도체 메모리 장치의 집적도에 무관하게 거의 일정한 면적을 차지하므로 상기 전원라인층들 2-1, 2-2 및 신호 버싱층 4가 주변회로의 레이아웃 면적 축소의 제약 요소가 된다. 따라서 반도체 메모리 장치가 고집적화되어 가는 추세에 역행하는 결과를 초래한다. 도 2는 종래 기술의 다른 실시예에 따른 주변회로의 전원라인 및 신호버싱라인의 배치를 보여주는 레이아웃도이다. 도 2를 참조하면, 회로층 1의 상부로 주변회로의 입출력라인 3과 상기 입출력라인과 연결된 신호 버싱층 4가 위치하고, 전원라인층들 2-1, 2-2가 상기 회로층 1 옆의 주변회로 바깥으로 배치된다. 따라서 주변회로 바깥에 위치하던 신호 버싱층 4 및 입출력라인 3을 회로층 1의 수직방향 상부에 위치시키므로써 종전의 주변회로 옆에 위치하던 신호 버싱층 4 및 입출력라인 3이 차지하던 면적을 줄이고, 그 대신 상기 회로층 1 상부에 위치하던 전원라인층들 2-1, 2-2를 회로층 1의 상,하로 위치시킨다. 상기 도 1과 같이 이중 금속공정을 사용한 경우, 상기 주변회로의 입출력라인 3은 제1금속층으로 이루어지며, 상기 신호 버싱층 4는 제2금속층으로 이루어진다. 또한 상기 전원라인층들 2-1, 2-2의 하부층에는 다른 레이아웃이 없기 때문에 전원라인층들 2-1, 2-2를 제1금속층과 제2금속층으로 나누어 형성할 수 있어 상기 전원라인층들 2-1, 2-2의 폭을 절반으로 줄일 수 있게 된다. 따라서, 전체적으로 주변회로의 면적을 상기 도 1에 비해서 줄일 수 있게 된다. 그러나 여전히 주변회로가 형성되어 있는 회로층 1외에 다른 영역으로 전원라인층들 2-1, 2-2가 존재하여 이들이 차지하는 영역만큼의 면적이 칩내에 존재하게 되므로써 전체 칩 사이즈(Chip Size)를 증가시키게 하는 문제점이 있다.
본 발명의 목적은 금속배선층의 디자인 룰의 제약을 받지 않게 삼중 금속공정으로 3개의 층을 주변회로의 수직방향으로 형성하여 이들 층으로 전원라인, 신호버싱라인 및 입출력라인을 배치하여 주변회로의 면적을 최소화할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 주변회로의 상부에 전원라인, 신호버싱라인 및 입출력라인을 수직방향으로 상기 주변회로와 동일영역내에 적층함으로써 주변회로 및 칩 면적을 최소화하여 칩을 고집적화할 수 있는 반도체 메모리 장치를 제공함에 있다.
도 1은 종래 기술의 일실시예에 따른 주변회로의 전원선 및 신호버싱라인 배치를 보여주는 레이아웃도.
도 2는 종래 기술의 다른 실시예에 따른 주변회로의 전원선 및 신호버싱라인 배치를 보여주는 레이아웃도.
도 3은 본 발명의 일실시예에 따른 주변회로의 전원선 및 신호버싱라인 배치를 보여주는 레이아웃도.
상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 메모리 쎌 어레이와, 메모리 쎌로부터 데이터를 입출력하기 위한 주변회로로 구성된 반도체 메모리 장치에 있어서, 제1금속층으로 형성되며 상기 주변회로 및 상기 주변회로와 연결된 입출력라인들이 배열되는 회로층과, 상기 회로층 수직방향 상부의 동일한 영역내에 제2금속층으로 형성되며 상기 회로층 상부로 상기 입출력라인들과 각각 연결되는 신호버싱라인들이 배열되는 신호 버싱층과, 상기 신호 버싱층 수직방향 상부의 동일한 영역내에 제3금속층으로 형성되며 상기 주변회로와 연결되어 이에 전원전압을 인가하기 위한 전원라인층을 가짐을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다.
도 3은 본 발명의 일실시예에 따른 주변회로의 전원라인 및 신호버싱라인의 배치를 보여주는 레이아웃도이다. 도 3을 참조하면, 엔채널 트랜지스터(N-channel Transistor)와 피채널 트랜지스터(P-channel Transistor)가 배치되는 회로층 1의 수직방향 상부로 신호 버싱층 4가 위치하고, 그와 동일한 영역내의 수직방향 상부로 주변회로에 인가되는 적어도 하나 이상의 전원라인이 위치하는 전원라인층들 2-1, 2-2가 위치한다. 또한 주변회로의 입출력라인 3을 주변회로내에 회로층 1의 상부로 배치한다. 따라서 주변회로가 배치된 동일한 공간영역내에 전원라인, 입출력라인 및 신호버싱라인이 모두 배치되게 됨으로써 종전에 주변회로의 영역외에 배치되었던 신호라인들(전원라인 또는 신호버싱라인등)의 면적을 줄일 수 있게 된다. 한편 이를 실현하기 위해서는 종래 기술의 이중 금속공정에서 삼중(Triple) 금속공정을 사용해야 한다. 이 경우, 상기 회로층 1과 동일층에 배치되는 상기 주변회로의 입출력라인 3은 제1금속층으로 이루어지며, 제1금속층 상부에 형성되는 상기 신호 버싱층 4는 제2금속층으로 이루어지고, 제2금속층 상부에 형성되는 상기 전원라인층들 2-1, 2-2는 제3금속층으로 이루어진다.
상기한 본 발명에 따르면, 삼중 금속공정을 이용하여 주변회로 및 신호라인들을 배치하여 회로층이 차지하는 면적 이외에 별도의 신호 버싱층과 전원라인층이 차지하는 면적이 필요없기 때문에 금속배선층과 관련된 칩의 디자인 룰에 제약을 받지 않고 주변회로의 레이아웃 면적을 최소로 줄일 수 있는 효과가 있다.

Claims (5)

  1. 메모리 쎌 어레이와, 메모리 쎌로부터 데이터를 입출력하기 위한 주변회로로 구성된 반도체 메모리 장치에 있어서,
    제1금속층으로 형성되며 상기 주변회로 및 상기 주변회로와 연결된 입출력라인들이 배열되는 회로층과,
    상기 회로층 수직방향 상부의 동일한 영역내에 제2금속층으로 형성되며 상기 회로층 상부로 상기 입출력라인들과 각각 연결되는 신호버싱라인들이 배열되는 신호 버싱층과,
    상기 신호 버싱층 수직방향 상부의 동일한 영역내에 제3금속층으로 형성되며 상기 주변회로와 연결되어 이에 전원전압을 인가하기 위한 전원라인층을 구비함을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 입출력라인이 상기 신호버싱라인과 상호 교차접속됨을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 회로층은 엔채널 트랜지스터와 피채널 트랜지스터로 구성됨을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 전원라인층은 적어도 하나 이상의 전원라인으로 구성됨을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 전원라인이 외부전원전압라인 또는 접지전압라인으로 구성됨을 특징으로 하는 반도체 메모리 장치.
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