KR20020023147A - 멀티 칩 모듈 - Google Patents

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다카노 야스아키
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Abstract

마더 칩 상에 스택 칩을 장착하는 멀티 칩 모듈에 있어서, 보다 칩 사이즈가 작은 멀티 칩 모듈을 제공한다.
마더 칩의 중앙에 디지털 셀(5)을 배치하고, 여기에 스택 칩(10)을 장착한다. 아날로그 셀(4)을 마더 칩 주위에 배치하고, 아날로그 셀(4)과 디지털 셀(5) 사이에 I/O 셀군(22)을 배치한다. 스택 칩(10)과 마더 칩(1)을 접속하는 와이어(23)나 디지털 배선(125)은 아날로그 셀(4)과는 교차하지 않고 I/O 셀군(22)에 접속되어 있다. 이에 따라 I/O 셀 영역(6)에 배치되는 I/O 셀 수를 저감하여 I/O 셀 영역(6)을 축소하고, 마더 칩의 사이즈를 축소한다.

Description

멀티 칩 모듈{MULTI-CHIP MODULE}
본 발명은 반도체 칩의 상에 다른 반도체 칩을 장착하는 소위 멀티 칩 모듈에 관한 것으로, 특히 아날로그 셀을 포함하는 반도체 칩에 다른 반도체 칩을 장착하는 기술에 관한 것이다.
반도체 집적 회로는 해마다 집적도가 향상됨과 함께, 여러 가지 회로를 집적하여 다기능화가 진행되고 있다. 보다 다기능화된 반도체 칩을 실현하기 위해, 반도체 칩(본 명세서에서는 특히 마더 칩으로 칭함)에 다른 반도체 칩(본 명세서에서는 스택 칩으로 칭함)을 장착하는 소위 멀티 칩 모듈이 실용화되고 있다. 멀티 칩 모듈은 전혀 다른 기능을 갖는 칩을 중첩함으로써 실장 면적을 축소함과 함께, 기판에 실장하는 칩의 개수를 줄임으로써 회로의 제조 비용을 저감할 수 있다.
멀티 칩 모듈의 대표적인 적용예로서는 아날로그, 디지털 혼재의 연산 회로나 어떤 특정한 기기를 제어하기 위한 제어 회로가 형성된 마더 칩 상에, 이 회로가 사용하는 데이터를 저장하기 위한 DRAM(다이내믹 랜덤 액세스 메모리)의 스택 칩을 장착하는 경우를 예로 들 수 있다.
그런데, 현재의 반도체 칩은 아날로그 셀과 디지털 셀의 혼재인 경우가 많다. 아날로그 셀은 아날로그값의 신호를 데이터로서 이용하는 회로의 총칭이며, 예를 들면 위상 동기 루프(PLL)나, 아날로그/디지털 변환 회로, 디지털/아날로그 변환 회로, 위상 비교 회로 등이 포함된다. 디지털 셀이란 디지털값의 신호를 데이터로서 이용하는 회로의 총칭이며, 각종 논리 회로에 의해 구성되는 연산 회로나 메모리 등이 포함된다. 일반적으로 디지털 회로는 디지털 신호를 취급하기 때문에, 노이즈에 강하며, 또한 미약한 신호로 동작할 수 있기 때문에 고속, 저소비 전력이다. 통상의 CD 플레이어나 디스플레이 등의 전자 기기의 제어는, 예를 들면 모터의 토크 제어 등과 같이 아날로그 신호에 의해 동작 제어되기 때문에, 예를 들면 전자 기기의 동작을 제어하는 제어 회로의 입출력은 아날로그 신호일 필요가 있다. 그래서, 그와 같은 제어 회로에는 아날로그 신호가 입력되고, 아날로그 신호를 디지털로 변환하여 각종 연산 처리를 행하고, 그 결과를 재차 아날로그로 변환하여 외부로 출력한다. 따라서, 전자 기기의 제어 회로에는 아날로그·디지털 혼재의 반도체 칩이 다용되는 것이다.
도 5는 종래의 멀티 칩 모듈을 나타내고, 도 5의 (a)는 그 평면도, 도 5의 (b)는 그 단면도를 각각 나타내고 있다. 마더 칩(101)은 기판(102) 상에 회로 영역(103)이 형성되어 있고, 회로 영역(103)은 일부분이 아날로그 셀(104), 다른 부분이 디지털 셀(105)로 되어 있다. 마더 칩(101)의 주변 부분은 칩 외부와의 신호 수수를 행하는 입력/출력용의 셀(이후 I/O 셀로 칭함)을 배열하여 배치한 I/O 셀 영역(106)이 배치되어 있다. I/O 셀 영역(106)은 복수의 I/O 셀의 집합체이며, 각각의 I/O 셀은 아날로그 셀(104)이나 디지털 셀(105)의 소정의 회로에 접속되는 배선과, 버퍼 트랜지스터(107) 및 이들을 외부와 접속하기 위한 본딩 패드(108)를 갖는다. 버퍼 트랜지스터(107)는 내부에서 취급하는 미약한 신호를 외부 회로로 출력하기 위해 증폭(버퍼링)하거나, 외부로부터 입력되는 신호에 섞이는 노이즈로부터 내부 회로를 보호하기 위해 설치되어 있으며, 회로 영역(103)을 구성하는 소자에 비해 예를 들면 수백배 정도로 매우 큰 사이즈를 갖는 트랜지스터이다. 본딩 패드(108)는 도시하지 않은 리드 프레임에 와이어 본딩하기 위한 전극이다. 반도체 칩 내에서 취급하는 모든 신호는 I/O 셀 영역(106)을 통해 외부 회로와 수수된다.
그리고, 회로 영역(103) 상에 절연막(109)이 코팅되고, 그 위에 스택 칩(110)이 장착되어 있다. 스택 칩(110)도 본딩 패드(111)를 가지며, I/O 셀 영역(106)의 본딩 패드(108)와 와이어(112)로 접속되며, 스택 칩(110)과 회로 영역(103)의 소정 회로가 접속되어 있다.
회로 영역(103)의 아날로그 셀(104)은, 예를 들면 도 6에 도시한 바와 같이, 디지털 셀(105)의 디지털값의 출력을 디지털/아날로그 변환 회로(121)에 의해 아날로그 변환하고, I/O 셀(123)을 통해 외부로 출력하는 등, 아날로그값, 예를 들면 전압치나 전류치를 신호로서 취급한다. 그 때의 신호 수수를 정확하게 행하기 위해, 회로끼리의 임피던스나 신호 지연 등이 조정되며, 배선(124, 126)의 길이나 폭이 최적화되어 설계되어 있다.
그와 같은 아날로그 셀(104)이나 배선(124, 126)에 스택 칩(110)의 와이어(112)가 교차되면, 와이어(112)가 발하는 전계가 노이즈로 되어 아날로그 셀(104)에 실리게 되어 아날로그 셀(104)의 동작에 문제점이 생기거나 특성이 악화될 우려가 있다. 또한 스택 칩(110)에 접속되는 I/O 셀(123)로부터는 대부분의 경우 디지털 셀(105)에 접속되는 배선(125)이 배치되기 때문에, 배선(125)으로부터의 노이즈도 마찬가지의 문제를 일으킬 우려가 있다. 그래서, 통상의 멀티 칩 모듈에서는, 도 5에 도시한 바와 같이, 아날로그 셀(104)을 회로 영역(103)의 네 모서리에 분할하여 배치하는 등에 의해 스택 칩의 와이어(112)가 교차되지 않는 위치에배치할 필요가 있었다.
상술한 바와 같은 스택 칩과 I/O 버스 사이에 아날로그 셀(104)을 배치할 수 없다는 것은 마더 칩의 레이아웃 설계 상의 중대한 제약이 되고 있으며, 보다 설계 자유도를 높일 것이 요구되고 있다. 특히, 배치해야 할 아날로그 셀의 면적이 넓고, 네 모서리에 분할하여 배치할 수 없는 경우, 멀티 칩 모듈화를 단념해야만 하는 경우도 있었다.
또한, 스택 칩의 와이어 본딩의 접속처는 대부분의 경우 마더 칩 내부의 소정 회로이며, 마더 칩 외부와의 접속은 전원 등 극히 일부로 한정되어 있는 경우가 많다. 그럼에도 불구하고, 와이어 본딩을 위한 와이어는 교차하여 접속할 수 없으며, 와이어끼리의 각도를 균등하게 할당할 필요성으로부터 모든 와이어가 I/O 버스 상의 본딩 패드에 접속되어 I/O 버스의 면적 증대의 요인으로 되어 있다. I/O 버스의 면적은 I/O 셀을 소정 수 배열하여 배치할 필요로부터 멀티 칩 모듈의 외주를 길게 할 필요가 있다. 따라서, 회로 영역의 부분을 아무리 축소해도, I/O 셀의 길이를 짧게 하지 않는 한 마더 칩의 면적을 그 이상 축소할 수 없다고 하는 문제가 발생하였다.
그래서 본 발명은 보다 설계의 자유도가 높고, 보다 면적이 작은 멀티 칩 모듈을 제공하는 것을 목적으로 한다.
도 1은 제1 실시예의 멀티 칩 모듈을 나타내는 도면.
도 2는 제1 실시예의 마더 칩을 나타내는 평면도.
도 3은 제2 실시예의 멀티 칩 모듈을 나타내는 도면.
도 4는 제3 실시예의 멀티 칩 모듈을 나타내는 도면.
도 5는 종래의 멀티 칩 모듈을 나타내는 도면.
도 6은 멀티 칩 모듈의 부분 확대도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 마더 칩
4 : 아날로그 셀
5 : 디지털 셀
6 : I/O 버스
10 : 스택 칩
22 : I/O 셀 영역
본 발명은 상기 과제를 해결하기 위해 이루어진 것으로, 회로 영역과 복수의본딩 패드를 갖는 제1 반도체 칩과, 복수의 본딩 패드를 가지며 제1 반도체 칩에 장착되는 제2 반도체 칩을 포함하고, 제1 및 제2 반도체 칩의 본딩 패드를 와이어 본딩에 의해 접속하여 이루어진 멀티 칩 모듈에 있어서, 제1 반도체 칩의 본딩 패드 중 적어도 일부는 회로 영역의 내부에 배치되어 있는 멀티 칩 모듈이다.
또한, 상기 회로 영역은 아날로그 셀과 디지털 셀을 포함하고, 이 회로 영역의 내부에 배치되어 있는 본딩 패드 중 적어도 하나는 아날로그 셀과 디지털 셀 사이에 배치되어 있다.
또한, 제1 반도체 칩 상의 디지털 셀에 중첩되어 장착되어 있다.
또한, 회로 영역과 복수의 I/O 셀을 포함하는 제1 I/O 셀군과 복수의 I/O 셀을 포함하는 제2 I/O 셀군을 갖는 제1 반도체 칩과, 복수의 I/O 셀을 포함하는 제3 I/O 셀군을 갖고, 제1 반도체 칩에 장착되는 제2 반도체 칩을 가지며, 제1 I/O 셀군 중 적어도 일부는 외부 회로와 접속되기 위해 이용되고, 제2 I/O 셀군과 제3 I/O 셀군을 접속하여 이루어진 멀티 칩 모듈에 있어서, 제2 I/O 셀군 중 적어도 일부는 회로 영역의 내부에 배치되어 있다.
또한, 회로 영역은 아날로그 셀과 디지털 셀을 포함하고, 회로 영역의 내부에 배치되어 있는 I/O 셀 중 적어도 하나는 아날로그 셀과 디지털 셀 사이에 배치되어 있다.
또한, 제1 반도체 칩 상의 디지털 셀에 중첩되어 장착되어 있다.
또한, I/O 셀은 버퍼 트랜지스터를 갖고, 제2 I/O 셀군에 포함되는 버퍼 트랜지스터는 제1 I/O 셀군에 포함되는 버퍼 트랜지스터에 비해 사이즈가 작다.
<실시예>
도 1은 본 발명의 제1 실시예에 따른 멀티 칩 모듈을 나타내고, 도 1의 (a)는 그 평면도, 도 1의 (b)는 그 단면도를 나타낸다. 마더 칩(1)은 기판(2) 상에 회로 영역(3)이 형성되어 있고, 회로 영역(3)은 일부분이 아날로그 셀(4), 다른 일부분이 디지털 셀(5)로 되어 있다. 마더 칩(1)의 주변 부분은 외부와의 신호 수수를 행하는 I/O 셀 영역(6)이 배치되어 있다. I/O 버스는 아날로그 셀(4)이나 디지털 셀(5)의 소정의 회로에 접속되는 배선과, 버퍼 트랜지스터(7) 및 이들을 외부와 접속하기 위한 본딩 패드(8)를 포함하는 복수의 I/O 셀을 갖는다. 그리고, 회로 영역(3) 상에 절연막(9)이 코팅되고, 그 위에 스택 칩(10)이 장착되어 있다. 스택 칩(10)은 복수의 본딩 패드(11)를 갖는다. 이상은 종래의 멀티 칩 모듈과 마찬가지의 구성이다. 그리고, 본 실시예의 멀티 칩 모듈은 전자 기기의 제어 회로이고, 스택 칩(10)은, 예를 들어 DRAM과 같이 디지털 회로 신호만을 처리하는 디지털 회로이다.
본 실시예가 특징으로 하는 부분은 마더 칩(1) 상의 회로 영역(3) 내부에 소정 이상의 간격을 두고 본딩 패드(20)와 버퍼 트랜지스터(21)가 배치된 I/O 셀군(22)이 스택 칩(10)의 사방에 배치되고, 이 본딩 패드(20)와 스택 칩(10)의 본딩 패드(11)가 상호 와이어(23)로 접속되어 있는 점이다.
이와 같이, 회로 영역(3)의 내부에 스택 칩과 접속하기 위한 I/O 셀을 배치한 I/O 셀군(22)을 설치함으로써, I/O 셀 영역(6)에 배치되는 I/O 셀의 수를 저감하여 I/O 셀의 길이를 짧게 하고, I/O 셀 영역(6)의 면적을 축소하였다. 이것에의해, 종래의 멀티 칩 모듈에 비해 마더 칩(1)의 면적, 즉 멀티 칩 모듈의 면적을 축소하였다.
다음으로, 본 실시예에서의 마더 칩(1) 상의 회로 배치에 대하여 설명한다. 도 2는 본 실시예의 멀티 칩 모듈 중 스택 칩(10)과 와이어(23)를 제거한 마더 칩(1)만의 회로 배치를 나타내고 있다. 본 실시예의 회로 영역(3)은 그 중심 부근에 디지털 셀(5)이 집중적으로 배치되고, 회로 영역(3)의 주변부, 즉, I/O 셀 영역(6)과 디지털 셀(5) 사이에 아날로그 셀(4)이 배치되어 있다. I/O 셀군(22)은 그 디지털 셀(5)과 아날로그 셀(4) 사이에 배치되어 있다. 그리고, 도 1의 (a)에 도시한 바와 같이, 스택 칩(10)이 디지털 셀(5)에 중첩되는 위치에 배치되고, 와이어(23)에 의해 디지털 셀(5)에 접속되어 있다. 디지털 셀(5)은 그 중심 부근에 적어도 스택 칩(10)을 중첩하여 배치할 수 있도록 넓은 부분을 갖도록 회로 배치되어 있다.
본 실시예의 멀티 칩 모듈은 I/O 셀군(22)이 아날로그 셀(4)과 디지털 셀(5)의 사이에 배치되고, 또한 스택 칩(10)이 디지털 셀(5)에 중첩되어 설치되어 있기 때문에, I/O 셀군(22)을 회로 영역(3) 내에 배치해도 스택 칩(10)과 I/O 셀군(22)을 접속하는 와이어(23)나, 도 6에 도시한 바와 같이 I/O 셀(123)과 디지털 셀(105)을 연결하는 배선(125)이 아날로그 셀(4)에 교차되지 않는다.
그런데, 본 실시예의 스택 칩(10)은 이 연산 회로가 사용하는 DRAM이며, 디지털 회로(5)에 접속되어 있다. 즉, 스택 칩(10)이 마더 칩(1)과 수수하는 데이터는 전부 디지털 데이터이고, 아날로그 데이터의 수수는 행하지 않는다. 이러한 경우에서도 I/O 셀군(22)은 디지털 셀(5)의 내부가 아니라 아날로그 셀(4)과 디지털 셀(5) 사이에 배치하는 것이 바람직하다. 왜냐하면, I/O 셀군(22)의 주위를 디지털 셀(5)이 둘러싸도록 배치하면, I/O 셀군(22)을 사이에 두고 디지털 셀(5) 내부의 소자를 접속할 필요가 생기는 경우가 있다. 물론 I/O 셀군(22)을 우회하여 배선하면 좋지만, 그 경우, 당연 배선 길이가 길어진다. 또한, 자동적으로 배선 설계를 하는 CAD 소프트를 사용하는 경우, 그와 같은 우회에 최적화하여 설계할 수 없기 때문에, 수작업으로 설계해야만 하여 비효율적으로 된다. I/O 셀군(22)을 아날로그 셀(4)과 디지털 셀(5) 사이에 배치하면, 디지털 셀(5)의 회로 설계를 최적화하기 쉽다.
또한, 스택 칩(10)은 디지털 셀(5)에 중첩하여 장착하면 좋다. 스택 칩(10)의 동작에 의해 생기는 전계나 자계는 아날로그 셀(4)에 있어서 노이즈원이 되지만, 디지털 셀(5)은 디지털 데이터를 취급하기 때문에 노이즈의 영향을 잘 받지 않는다.
본 실시예의 I/O 셀군(22)에 배치되는 I/O 셀은 마더 칩(1)의 주변 부분에 배치되는 I/O 셀 영역(6)에 배치되는 I/O 셀과 마찬가지로, 버퍼 트랜지스터(21)와 본딩 패드(20)를 포함하지만, I/O 셀군(22)에 배치되는 버퍼 트랜지스터(21)는 I/O 셀 영역(6)의 버퍼 트랜지스터(7)에 비해 작은 사이즈로 할 수 있다. 이것은 I/O 셀 영역(6)의 신호가 마더 칩(1) 외부와 수수되는 데 비해, I/O 셀군(22)이 취급하는 신호는 멀티 칩 모듈 내부에 밀봉되는 스택 칩(10)과 수수될 뿐이며, I/O 셀군(22)의 버퍼 트랜지스터는 구동 능력이 작아도 좋기 때문이다. 또한, 외부와접속하는 와이어와 달리 마더 칩(1)과 스택 칩(10) 사이의 와이어(23)에서 회로에 손상을 제공할 정도의 노이즈를 취할 확률도 낮고, 보호 소자로서의 버퍼 트랜지스터도 작은 사이즈로 충분하다. 따라서, I/O 셀군(22)의 I/O 셀은 I/O 셀 영역(6)에 설치되는 I/O 셀에 비해 면적을 작게 할 수 있다. 따라서, 본 실시예의 I/O 셀 영역(6)과 I/O 셀군(22)을 더한 면적은 종래의 I/O 셀 영역(106)의 면적보다 작다.
또한, I/O 셀군(22)에 배치되는 I/O 셀은 디지털 셀(5)측에 버퍼 트랜지스터(21)가, 아날로그 셀(4)측에 본딩 패드(20)가 각각 배치되어 있다. 스택 칩(10)에 접속되는 와이어(23)는 버퍼 트랜지스터(21) 위를 넘어 본딩 패드(20)에 접속된다. 이것은 본 실시예의 스택 칩(10)이 DRAM이고, 버퍼 트랜지스터(21)를 통해 오로지 디지털 셀(5)에 접속되어 있기 때문이며, 버퍼 트랜지스터(21)를 디지털 셀(5)측에 배치하면, 배선 길이를 보다 짧게 할 수 있기 때문이다.
도 3에 본 발명의 제2 실시예에 따른 멀티 칩 모듈을 나타낸다. 도 3의 (a)는 평면도, 도 3의 (b)는 그 단면도이다. 제1 실시예와 마찬가지의 구성에 대해서는 동일한 번호를 붙이고, 설명을 생략한다.
본 실시예의 제1 실시예와의 차이는 I/O 셀군(22)은 스택 칩(10)의 좌우에 2개소 설치되어 있고, 스택 칩(10)의 상하 방향에는 배치되어 있지 않은 점이다. 본 실시예는 제1 실시예에 비해 디지털 셀(5)의 면적을 보다 크게 확보할 필요가 있는 경우이다. 스택 칩(10)에 접속되는 와이어의 일부(23')는 I/O 셀 영역(6)에 배치된 본딩 패드(20')에 접속되고, 버퍼 트랜지스터(21')를 통해 디지털 셀(5)에 접속되어 있다.
본 실시예는 I/O 셀 영역(23)이 적기 때문에, 회로 영역(3)의 영역을 아날로그 셀(4), 디지털 셀(5)로 대부분 배분할 수 있으며, 회로 영역(3)을 축소하고 있다. 게다가, 일부의 I/O 셀은 I/O 셀 영역(23)에 배치되어 있다. 이와 같이, I/O 셀을 I/O 셀 영역(23)에 배치하거나, I/O 셀 영역(6)에 배치하여 회로 영역(3)의 면적과, I/O 셀 영역(6)의 길이를 최적화함으로써, 마더 칩(1)을 최소로 설계할 수 있다.
물론 I/O 셀(23)을 어떻게 배치할지는 설계 시의 형편에 따라 임의로 배치할 수 있다. 예를 들면 도 4에 도시한 바와 같이, 스택 칩(10)의 2변에 대응하는 I/O 셀 영역(25)을 합체시켜 배치해도 좋다. 또한, 임의의 변에 대응하는 I/O 셀을 I/O 셀 영역(6)에 배치해도 좋다.
이상에서 설명한 바와 같이, 본 발명의 멀티 칩 모듈은 마더 칩의 본딩 패드 중 적어도 일부가 회로 영역의 내부에 배치되어 있기 때문에, I/O 버스의 면적을 축소, 즉 마더 칩의 외주 길이를 짧게 할 수 있기 때문에, 보다 소형의 멀티 칩 모듈로 할 수 있다. 또한, 스택 칩의 와이어(23)가 마더 칩 외주부의 I/O 셀 영역(6)까지 연장되어 있지 않기 때문에, 아날로그 셀(4)을 분할하여 배치할 필요는 없어서 아날로그 셀(4)의 설계를 높은 자유도로 행할 수 있다.
또한, 상기 본딩 패드는 아날로그 셀과 디지털 셀 사이에 배치되어 있기 때문에, 아날로그 셀 내부, 디지털 셀 내부에 배치하는 데 비해 회로의 배선 길이를 짧게 할 수 있으며, 또한 회로 배치를 설계 소프트를 이용하여 자동으로 최적화할수 있다.
또한, 스택 칩은 마더 칩의 디지털 셀에 중첩되어 장착되어 있기 때문에, 스택 칩의 동작에 의해 생기는 노이즈가 아날로그 셀에 실리는 것을 방지할 수 있다.
또한, 회로 영역 내의 I/O 셀 영역에 배치되는 I/O 셀의 버퍼 트랜지스터는 마더 칩 주위의 I/O 버스에 배치되는 I/O 셀의 버퍼 트랜지스터에 비해 작게 할 수 있기 때문에, 마더 칩을 보다 소형화할 수 있다.

Claims (11)

  1. 회로 영역과 복수의 본딩 패드를 포함하는 제1 반도체 칩, 및
    복수의 본딩 패드를 가지며 상기 제1 반도체 칩에 장착되는 제2 반도체 칩을 포함하고,
    상기 제1 및 제2 반도체 칩의 본딩 패드를 와이어 본딩에 의해 접속하여 이루어진 멀티 칩 모듈에 있어서,
    상기 제1 반도체 칩의 본딩 패드 중 적어도 일부는 상기 회로 영역의 내부에 배치되어 있는 것을 특징으로 하는 멀티 칩 모듈.
  2. 제1항에 있어서,
    상기 회로 영역은 아날로그 셀과 디지털 셀을 포함하고,
    상기 회로 영역의 내부에 배치되어 있는 본딩 패드 중 적어도 하나는 상기 아날로그 셀과 디지털 셀 사이에 배치되어 있는 것을 특징으로 하는 멀티 칩 모듈.
  3. 제2항에 있어서,
    상기 제2 반도체 칩은,
    상기 제1 반도체 칩 상의 상기 디지털 셀에 중첩되어 장착되어 있는 것을 특징으로 하는 멀티 칩 모듈.
  4. 회로 영역, 복수의 I/O 셀을 포함하는 제1 I/O 셀군, 복수의 I/O 셀을 포함하는 제2 I/O 셀군을 갖는 제1 반도체 칩, 및
    복수의 I/O 셀을 포함하는 제3 I/O 셀군을 갖고, 상기 제1 반도체 칩에 장착되는 제2 반도체 칩을 포함하고,
    상기 제1 I/O 셀군 중 적어도 일부는 외부 회로와 접속되기 위해 이용되며,
    상기 제2 I/O 셀군과 상기 제3 I/O 셀군을 접속하여 이루어진 멀티 칩 모듈에 있어서,
    상기 제2 I/O 셀군 중 적어도 일부는 상기 회로 영역의 내부에 배치되어 있는 것을 특징으로 하는 멀티 칩 모듈.
  5. 제4항에 있어서,
    상기 회로 영역은 아날로그 셀과 디지털 셀을 포함하고,
    상기 회로 영역의 내부에 배치되어 있는 I/O 셀 중 적어도 하나는 상기 아날로그 셀과 디지털 셀 사이에 배치되어 있는 것을 특징으로 하는 멀티 칩 모듈.
  6. 제5항에 있어서,
    상기 제2 반도체 칩은,
    상기 제1 반도체 칩 상의 상기 디지털 셀에 중첩되어 장착되어 있는 것을 특징으로 하는 멀티 칩 모듈.
  7. 제6항에 있어서,
    상기 I/O 셀은 버퍼 트랜지스터를 포함하고,
    상기 제2 I/O 셀군에 포함되는 버퍼 트랜지스터는 상기 제1 I/O 셀군에 포함되는 버퍼 트랜지스터에 비해 사이즈가 작은 것을 특징으로 하는 멀티 칩 모듈.
  8. 제1항에 있어서,
    상기 제2 반도체 칩은 디지털 회로에 의해 구성되는 것을 특징으로 하는 멀티 칩 모듈.
  9. 제4항에 있어서,
    상기 제2 반도체 칩은 디지털 회로에 의해 구성되는 것을 특징으로 하는 멀티 칩 모듈.
  10. 제1항에 있어서,
    상기 제2 반도체 칩은 DRAM인 것을 특징으로 하는 멀티 칩 모듈.
  11. 제4항에 있어서,
    상기 제2 반도체 칩은 DRAM인 것을 특징으로 하는 멀티 칩 모듈.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003108949A (ja) * 2001-09-28 2003-04-11 Rohm Co Ltd 認証システム及び半導体装置
JP2004085366A (ja) * 2002-08-27 2004-03-18 Matsushita Electric Ind Co Ltd マルチチップモジュールおよびそのテスト方法
EP1434264A3 (en) * 2002-12-27 2017-01-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method using the transfer technique
US6977433B2 (en) * 2003-10-28 2005-12-20 Seagate Technology Llc Multi function package
US6992377B2 (en) * 2004-02-26 2006-01-31 Freescale Semiconductor, Inc. Semiconductor package with crossing conductor assembly and method of manufacture
US7166924B2 (en) * 2004-08-17 2007-01-23 Intel Corporation Electronic packages with dice landed on wire bonds
US7829983B2 (en) * 2005-08-01 2010-11-09 Panasonic Corporation Semiconductor device
JP4958257B2 (ja) 2006-03-06 2012-06-20 オンセミコンダクター・トレーディング・リミテッド マルチチップパッケージ
JP5143413B2 (ja) * 2006-12-20 2013-02-13 オンセミコンダクター・トレーディング・リミテッド 半導体集積回路
JP5453983B2 (ja) 2009-07-28 2014-03-26 セイコーエプソン株式会社 集積回路装置及び電子機器
JP6065839B2 (ja) * 2011-09-30 2017-01-25 富士電機株式会社 半導体装置及びその製造方法
KR101898678B1 (ko) 2012-03-28 2018-09-13 삼성전자주식회사 반도체 패키지
CN103022005B (zh) * 2012-12-22 2016-02-17 西安电子科技大学 一种基于外围垂直互连技术的叠层型3d-mcm结构
US10840239B2 (en) * 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
JP5772993B2 (ja) * 2014-01-09 2015-09-02 セイコーエプソン株式会社 集積回路装置及び電子機器

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6188538A (ja) * 1984-10-05 1986-05-06 Fujitsu Ltd 半導体装置
US5327327A (en) * 1992-10-30 1994-07-05 Texas Instruments Incorporated Three dimensional assembly of integrated circuit chips
TW373308B (en) * 1995-02-24 1999-11-01 Agere Systems Inc Thin packaging of multi-chip modules with enhanced thermal/power management
US5696031A (en) * 1996-11-20 1997-12-09 Micron Technology, Inc. Device and method for stacking wire-bonded integrated circuit dice on flip-chip bonded integrated circuit dice
US5923090A (en) * 1997-05-19 1999-07-13 International Business Machines Corporation Microelectronic package and fabrication thereof
JP3268740B2 (ja) * 1997-08-20 2002-03-25 株式会社東芝 Ａｓｉｃの設計製造方法、スタンダードセル、エンベッテドアレイ、及びマルチ・チップ・パッケージ

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