JP5143413B2

JP5143413B2 - 半導体集積回路

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Publication number: JP5143413B2
Application number: JP2006342433A
Authority: JP
Inventors: 陽介水谷
Original assignee: On Semiconductor Trading Ltd
Current assignee: On Semiconductor Trading Ltd
Priority date: 2006-12-20
Filing date: 2006-12-20
Publication date: 2013-02-13
Anticipated expiration: 2026-12-20
Also published as: JP2008153576A; KR101016463B1; CN101207115A; CN101207115B; US20080151676A1; KR20080058209A

Description

本発明は、半導体集積回路の電源制御に関し、特に、半導体メモリを有する半導体チップとロジック回路を有する半導体チップを同一のパッケージに実装した半導体集積回路の電源制御に関するものである。

半導体集積回路は年々集積度を向上させるとともに、様々な機能の回路を１つの半導体チップに集積することにより多機能化が進んでいる。より多機能化した半導体チップを実現するために、半導体チップ（本明細書では特にマザーチップと称する）に別の半導体チップ（本明細書ではスタックチップと称する）を装着する、いわゆるマルチチップパッケージ（ＭＣＰ）が実用化されている。このように複数の半導体チップを同一のパッケージに実装した半導体集積回路のことをマルチチップモジュールという。このマルチチップモジュールは全く異なる機能を有するチップを重ねることによって実装面積を縮小するとともに、基板に実装するチップの個数を減らすことによって、このモジュールを搭載する製品の製造コストを低減することができる。

マルチチップモジュールの代表的なものとしては、アナログ、デジタル混載の演算回路やある特定の機器を制御するための制御回路が形成されたマザーチップ上に、この回路が使用するデータを格納するためのＤＲＡＭ（ダイナミックランダムアクセスメモリ）のスタックチップを装着したものが挙げられる。ＤＲＡＭチップを搭載したマルチチップモジュールでは、ＤＲＡＭチップの動作に必要な電源電圧、例えば高電圧（ＶＤＤ）と低電圧（ＶＳＳ）がマザーチップを介して外部から供給される。

マザーチップ上にＤＲＡＭチップを搭載したものとして、例えば、特開２００２−１００７２９号が挙げられる。

ＤＲＡＭチップをマザーチップ上に重ねることによって実装した従来の半導体集積回路では、ＤＲＡＭチップへアクセスしない状態（スタンバイモード）、すなわちマザーチップとＤＲＡＭチップとの間でデータのやり取りが行われない場合であっても、ＤＲＡＭチップを動作させるのに必要な電源電圧（ＶＤＤ、ＶＳＳ）がＤＲＡＭチップに供給されていた。その結果、スタンバイモードにおいて、ＤＲＡＭチップ内のＶＤＤとＶＳＳ間でリーク電流が生じ、ＤＲＡＭチップの消費電力が増加するという問題が生じていた。

上記課題を解決するために、本発明は、第１の半導体チップと、この第１の半導体チップ上に装着された第２の半導体チップと、を備える半導体集積回路において、前記第２の半導体チップは、この第２の半導体チップに電源電圧を供給するための複数の第１のパッドを備え、前記第１の半導体チップは、電源線と、外部からの電源電圧が供給される第２のパッドと、この第２のパッドと前記電源線とを電気的に接続する配線を備える複数の外部セルと、スイッチ素子と、このスイッチ素子を介して前記電源線に接続されると共に、前記第２の半導体チップの前記第１のパッドにワイヤボンディングにより電気的に接続された第３のパッドを備える複数のスイッチングセルと、前記スイッチ素子のオンオフを制御する制御回路と、を備え、前記複数の第１のパッドは、前記第２の半導体チップの長辺部分に沿って配置され、前記電源線、前記複数の外部セル及び前記複数のスイッチングセルは、前記第１の半導体チップの長辺部分に沿って配置されていることを特徴とする。

本発明によれば、スタンバイモード時のＤＲＡＭチップにおけるリーク電流を低減することができ、半導体集積回路の消費電力を低減することができる。

図１は、ロジック回路を有するマザーチップ２上にＤＲＡＭチップ４がＭＣＰによって実装された半導体集積回路の平面図を示す。ＤＲＡＭチップ４は、マザーチップ２の中央
付近に配置される。ＤＲＡＭチップ４は、その中央付近に１ビットのデジタルデータを記憶するための記憶素子が碁盤目状に多数形成され、記憶部５を構成している。記憶部５には、「０」と「１」の２値からなるデジタルデータを表すための高電圧（ＶＤＤ＿ＤＲＡＭ）と低電圧（ＶＳＳ＿ＤＲＡＭ）が供給される。例えば、デジタルデータの「０」はＶＳＳ＿ＤＲＡＭに、「１」はＶＤＤ＿ＤＲＡＭに対応する。ＶＤＤ＿ＤＲＡＭとＶＳＳ＿ＤＲＡＭは、ＤＲＡＭチップ４上の記憶部５周辺に設けられたＩ／Ｏ（ＩＮＰＵＴ／ＯＵＴＰＵＴ）セル９を介して外部から供給される。ここで、Ｉ／Ｏセル９は、ＤＲＡＭチップ４の長辺部分にのみ形成されている。

ＤＲＡＭチップ４の周辺であって、マザーチップ２上にはＤＲＡＭチップ４を取り囲むように複数の電源線が配置される。ＤＲＡＭチップ４と隣接する位置には、マザーチップ２のロジック回路などに第１の電源電圧（ＶＤＤ１）を供給するための第１の電源線６が形成される。ＶＤＤ１は、例えば、１．５Ｖ程度に設定することができる。

第１の電源線６の周囲にはプリバッファ用の複数の電源線７（Ｖｄｄ、Ｖｓｓ）が形成される。プリバッファは、外部から供給された電圧を増幅または減少させるレベルシフタなどから構成される。

プリバッファ用の複数の電源線７の周辺であって、マザーチップ２の長辺部分には、ＤＲＡＭチップ４にＶＤＤ＿ＤＲＡＭを供給するためのＤＲＡＭ電源線８が形成される。ここで、ＤＲＡＭチップ４のＩ／Ｏセル９はＤＲＡＭチップ４の短辺方向に向かって並列に配置されているため、ＶＤＤ＿ＤＲＡＭが供給されるＩ／Ｏセル９のＤＲＡＭ電源パッド１０は、マザーチップ２の長辺側に配置され、短辺側には配置する必要がない。それによって、ＤＲＡＭ電源線８はマザーチップ２の長辺部分に配置することが好適であり、マザーチップ２の短辺部分にはＤＲＡＭ電源線８を配置する必要がない。

ＤＲＡＭ電源線８の周辺には、マザーチップ２のロジック回路などに第２の電源電圧（ＶＤＤ２）を供給するための第２の電源線１２が形成される。ここで、例えば、ＶＤＤ２は、ＶＤＤ１よりも高電圧に設定することができ、１．６５〜３．３Ｖ程度に設定することができる。

第２の電源線１２の周辺には、接地電圧に設定されたＧＮＤ線１４が形成される。このＧＮＤ線１４もＤＲＡＭチップ４を取り囲むようにリング状に形成される。

また、第１の電源線６とプリバッファ用の電源線７に印加される電圧は、ＤＲＡＭ電源線８に印加される電圧よりも低電圧なので、第１の電源線６とプリバッファ用の電源線７の線幅は、ＤＲＡＭ電源線８のそれよりも狭くてよい。

マザーチップ２の長辺及び短辺部分には、複数の電源線と直交する方向に、マザーチップ２がチップ外部との信号授受を行う複数のＩ／Ｏセルが形成される。マザーチップ２の長辺部分に設けられる複数のＩ／Ｏセルは、チップ外部からマザーチップ２のＤＲＡＭ電源線８にＶＤＤ＿ＤＲＡＭを供給するための第１のＩ／Ｏセル１８と、チップ外部から供給されたＶＤＤ＿ＤＲＡＭをＤＲＡＭチップ４に供給するための第２のＩ／Ｏセル２０と、チップ外部からマザーチップ２にＶＳＳ＿ＤＲＡＭを供給するためのＩ／Ｏセル２９と、ＶＳＳ＿ＤＲＡＭをＤＲＡＭチップ４に供給するＩ／Ｏセル１９から構成される。本明細書では、この第１のＩ／Ｏセル１８のことを、特に「外部セル１８」、Ｉ／Ｏセル１９のことを「グランドセル１９」、第２のＩ／Ｏセル２０のことを「スイッチセル２０」と呼ぶことにする。また、マザーチップ２の短辺部分には、第２の電源線１２と接続される複数のＩ／Ｏセル１７が設けられる。なお、マザーチップ２の長辺部分にも、外部から供給されるＶＤＤ１やＶＤＤ２をマザーチップ２の第１の電源線６や第２の電源線１２に供
給するＩ／Ｏセルが設けられるが、短辺部分には外部セル１８とスイッチセル２０は設けられない。これは、外部セル１８とスイッチセル２０が、マザーチップ２の長辺部分に配置されたＤＲＡＭ電源線８に接続されるためである。

また、マザーチップ２上のＩ／Ｏセルは複数の電源線に重畳して形成されるが、マザーチップ２の長辺部分にはＤＲＡＭ電源線８が設けられ、短辺部分にはＤＲＡＭ電源線８が設けられないので、長辺部分と短辺部分とに設けられるＩ／ＯセルのＤＲＡＭ電源線８と直交する方向の長さが異なる。すなわち、マザーチップ２の短辺部分に設けられるＩ／Ｏセル１７よりも、長辺部分に設けられる外部セル１８とスイッチセル２０の方が長い。これによって、マザーチップ２のＤＲＡＭチップ４が設けられない部分であって、マザーチップ２の長辺方向の長さを短く設定することができ、マザーチップ２のチップ面積を小さくすることができる。

また、外部セル１８とスイッチセル２０には、マザーチップ２とマザーチップ２外部、あるいはマザーチップ２とＤＲＡＭチップ４を接続するためのボンディングパッド２２が共通に形成される。ボンディングパッド２２は、マザーチップ２の最も外周部分、すなわち複数の電源線よりも外側に配置される。外部セル１８のボンディングパッド２２はチップ外部とワイヤ２１によって接続され、スイッチセル２０のボンディングパッド２２は、ＤＲＡＭチップ４上の電源パッド１０とワイヤ２３によって接続される。すなわち、ワイヤ２３は、複数の電源線を跨いで形成される。

また、スイッチセル２０には、後述するコントロールパッド４８が設けられる。コントロールパッド４８は、複数の電源線と同一層に形成するのが好適である。

図２は、図１のＡ−Ａ´線に沿った外部セル１８の断面図を示している。マザーチップ２の半導体基板５０の表面近傍には、各種の論理回路によって構成される演算回路などの半導体集積回路２５が形成される。半導体基板５０上には絶縁膜を介してＡｌなどから構成される配線４０と絶縁膜４５からなる配線層４６が形成される。絶縁膜４５は配線層４６上に形成される複数の電源線と配線４０とを電気的に絶縁する役割を担う。なお、この配線層４６は１層の配線からなる配線層４６しか図示していないが、本発明はこれに限られることなく、多層の配線からなる多層配線層で構成してもよい。

配線層４６上には、ＤＲＡＭ電源線８などの複数の電源線が形成される。配線４０はコンタクトホール４４、４７を介してボンディングパッド２２とＤＲＡＭ電源線８とに接続されている。ボンディングパッド２２には、ワイヤ２１を介してチップ外部からＶＤＤ＿ＤＲＡＭが供給され、配線４０を介してＤＲＡＭ電源線８にもＶＤＤ＿ＤＲＡＭが供給される。ＶＤＤ＿ＤＲＡＭは１つの外部セル１８から供給されるのではなく、複数の外部セル１８から供給されるのが好適である。これは、複数の外部セル１８から供給することでＤＲＡＭ電源線８の電圧を安定化することができるからである。ここでは、例えば、５つの外部セル１８から供給される。

図３は、図１のＢ−Ｂ´線に沿ったスイッチセル２０の断面図を示している。半導体基板５０の表面近傍には、各種の論理回路によって構成される演算回路などの半導体集積回路２５が形成される。図３では、その一部として、ＭＯＳトランジスタからなるスイッチ素子２７が設けられる。ここで、スイッチ素子２７は、Ｐ型ＭＯＳトランジスタにより構成されるのが好適である。すなわち、スイッチ素子２７は、Ｎ型シリコンからなる半導体基板５０の表面近傍に高濃度のＰ型不純物が添加されたソース領域２４とドレイン領域２６が設けられ、ゲート絶縁膜２８を介してゲート電極３０が設けられた構成が好適である。

また、スイッチ素子２７は、１つのスイッチセル２０に対して１つ設けるのではなく、ＤＲＡＭ電源線８がマザーチップ２の長辺に沿って延在する方向に複数設けられることが好適である。これによって、電流駆動能力を向上させることができる。

スイッチ素子２７などの半導体集積回路２５が形成された半導体基板５０上には、絶縁膜３２を介して配線層４６が形成される。配線層４６は、配線４０と絶縁膜４５から構成されている。配線４０は、アルミニウムで形成され、例えばコンタクトホール３６を介してスイッチ素子２７のドレイン領域２６と接続されると共に、配線層４６上に設けられるボンディングパッド２２とコンタクトホールを介して接続される。つまり、配線４０は、ドレイン領域２６とボンディングパッド２２とを電気的に接続する役割を担う。さらに、ボンディングパッド２２は、ＤＲＡＭチップ４のＤＲＡＭ電源パッド１０とワイヤボンディングによって電気的に接続される。

配線３８も配線４０と同様にスイッチ素子２７のゲート電極３０とスイッチ素子２７のオンオフを制御する信号を供給するためのコントロールパッド４８とを電気的に接続する役割を担う。コントロールパッド４８には、マザーチップ２に設けられた不図示の制御回路から制御信号が供給される。

また、スイッチ素子２７のソース領域２４は、絶縁膜３２と配線層４６を貫通するコンタクトホール３４を介してＤＲＡＭ電源線８と接続される。ＤＲＡＭ電源線８には外部セル１８を介してチップ外部からＶＤＤ＿ＤＲＡＭが供給されるので、ソース領域２４の電位もＶＤＤ＿ＤＲＡＭとなる。

このような構成により、スイッチ素子２７のゲート電極３０に制御回路からスイッチ素子２７をオンにする制御信号が供給された場合、外部セル１８を介してチップ外部からＤＲＡＭ電源線８に供給されたＶＤＤ＿ＤＲＡＭが、スイッチ素子２７を介してボンディングパッド２２からＤＲＡＭチップ４のＤＲＡＭ電源パッド１０に供給される。一方、スイッチ素子２７がオフとなる制御信号がゲート電極３０に印加された場合には、ＤＲＡＭ電源線８とスイッチングセル２０のボンディングパッド２２との接続が遮断され、ＤＲＡＭチップ４へのＶＤＤ＿ＤＲＡＭの供給が遮断される。

本発明においては、ＤＲＡＭチップ４にアクセスしないスタンバイモードにおいて、スイッチ素子２７をオフにする制御信号をスイッチ素子２７に供給し、ＤＲＡＭ電源線８とスイッチングセル２０のボンディングパッド２２との電気的接続を遮断する。すなわち、スタンバイモード時には、ＤＲＡＭチップ４にＶＤＤ＿ＤＲＡＭが供給されず、ＤＲＡＭ内でリーク電流が生じることを防止することができる。これによって、ＤＲＡＭの消費電力を低減することができる。

本発明は、上述した実施形態に限られるものではない。例えば、複数の電源線をマザーチップ２の内側から第１の電源線６、プリバッファ用電源線７、ＤＲＡＭ電源線８などの順で配置しているが、任意の順で電源線を配置することができる。また、スイッチ素子はＰ型ＭＯＳトランジスタで構成されているが、Ｎ型ＭＯＳトランジスタなどで構成してもよい。

さらに、本実施形態の半導体集積回路では、マザーチップ２上にＤＲＡＭチップ４をＭＣＰ実装したものを挙げているが、本発明は、ＤＲＡＭチップ４に限らず、外部からの電源電圧をマザーチップ２を介して供給される半導体チップであればよい。すなわち、マザーチップ上の半導体チップにアクセスしない状態の時に、半導体チップに電源電圧を供給する電源線と半導体チップ上の電源パッドとの接続をマザーチップに設けられるスイッチ素子によって遮断することで、半導体チップ内で発生するリーク電流を抑制することがで
きる。

また、本発明においては、ＤＲＡＭチップ４にＶＤＤ＿ＤＲＡＭを供給するためのスイッチセル２０の数がチップ外部からマザーチップ２にＶＤＤ＿ＤＲＡＭを供給するための外部セル１８の数よりも多い構成とすることが好適である。

また、マザーチップ２の長辺部分には、ＤＲＡＭチップ２との電源電圧の授受を行う外部セル１８とスイッチセル２０が設けられるが、短辺部分にはそれらのセルが設けられていない。それによって、マザーチップ２の短辺部分からチップ外部に出るピンの数を長辺部分からチップ外部に出るピンの数よりも少なくすることができる。

本発明の実施の形態におけるＭＣＰされた半導体集積回路の平面図である。本発明の実施の形態におけるＭＣＰされた半導体集積回路の断面図である。本発明の実施の形態におけるＭＣＰされた半導体集積回路の断面図である。

符号の説明

２マザーチップ、４ＤＲＡＭチップ、５記憶部、６第１の電源線、７プリバッファ用電源電圧、８ＤＲＡＭ電源線、９、１７Ｉ／Ｏセル、１０ＤＲＡＭ電源パッド、１２第２の電源線、１４ＧＮＤ電源線、１８外部セル、１９グランドセル、２０スイッチセル、２１、２３ワイヤ、２２ボンディングパッド、２４ソース領域、２５半導体集積回路、２６ドレイン領域、２７スイッチ素子、２８ゲート絶縁膜、３０ゲート電極、３２、４５絶縁膜、３４、３６、４２、４４、４７コンタクトホール、３８、４０配線、４６配線層、４８コントロールパッド、５０半導体基板

Claims

第１の半導体チップと、この第１の半導体チップ上に装着された第２の半導体チップと、を備える半導体集積回路において、
前記第２の半導体チップは、この第２の半導体チップに電源電圧を供給するための複数の第１のパッドを備え、
前記第１の半導体チップは、電源線と、外部からの電源電圧が供給される第２のパッドと、この第２のパッドと前記電源線とを電気的に接続する配線を備える複数の外部セルと、スイッチ素子と、このスイッチ素子を介して前記電源線に接続されると共に、前記第２の半導体チップの前記第１のパッドにワイヤボンディングにより電気的に接続された第３のパッドを備える複数のスイッチングセルと、前記スイッチ素子のオンオフを制御する制御回路と、を備え、
前記複数の第１のパッドは、前記第２の半導体チップの長辺部分に沿って配置され、前記電源線、前記複数の外部セル及び前記複数のスイッチングセルは、前記第１の半導体チップの長辺部分に沿って配置されていることを特徴とする半導体集積回路。
前記第２及び第３のパッドは、前記第１の半導体チップの最も外周部分に配置され、前記電源線、前記第２及び第３のパッドは上層配線により形成されており、前記複数のスイッチングセルの前記スイッチ素子及び前記複数の外部セルの前記配線は、絶縁膜を介して前記上層配線の下層に形成され、前記第２及び第３のパッドと前記電源線の間に他の配線が前記電源線に沿って配置されていることを特徴とする請求項１に記載の半導体集積回路。
前記スイッチ素子はＭＯＳトランジスタからなり、前記制御回路はこのＭＯＳトランジスタのゲート電極に前記スイッチ素子のオンオフを制御する信号を供給するように構成されたことを特徴とする請求項１又は２に記載の半導体集積回路。
前記スイッチセルは前記ゲート電極に電気的に接続されたコントロールパッドを備え、前記制御回路は、このコントロールパッドに前記スイッチ素子のオンオフを制御する信号を供給し、このコントロールパッドは、前記上層配線により形成されたことを特徴とする請求項３に記載の半導体集積回路。
前記制御回路はスタンバイモード時に前記スイッチ素子をオフすることにより、前記電源線と前記第３のパッドとの電気的接続を遮断することを特徴とする請求項１乃至４のいずれかに記載の半導体集積回路。