CN101207115B - 半导体集成电路 - Google Patents

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Abstract

本发明要解决的课题是：在将具有半导体存储器的半导体芯片(4)和具有逻辑电路的主芯片(2)安装在一个封装内的半导体集成电路中，半导体芯片(4)在待机状态下的漏电流明显。在主芯片(2)上连接半导体芯片(4)的电源焊盘(10)，设置用于将来自外部的电源电压提供给半导体芯片(4)的开关单元(20)，根据来自控制电路的控制信号，在半导体存储器的待机模式时，切断半导体芯片(4)的电源焊盘(10)与主芯片(2)的半导体存储器的电源电压线的连接，从而可以抑制在半导体存储器上发生的漏电流。

Description

半导体集成电路
技术领域
本发明涉及半导体集成电路的电源控制，特别是涉及把具有半导体存储器的半导体芯片和具有逻辑电路的半导体芯片安装在同一封装中的半导体集成电路的电源控制。
背景技术
在半导体集成电路的集成度逐年提高的同时，通过把各种功能的电路集成在1个半导体芯片上而进行的多功能化也在不断发展。为了更好地实现多功能化的半导体芯片，就要在半导体芯片(本说明书特别称之为主芯片(mother chip))上安装别的半导体芯片(本说明书称之为组合芯片(stackchip))，即实现所谓多芯片封装(MCP)的实用化。这种把多个半导体芯片安装在同一封装内的半导体集成电路称为多芯片模块。这种多芯片模块通过重叠功能完全不同的芯片，从而在缩小安装面积的同时，通过减少安装在基板上的芯片的件数，可降低装配这个模块的产品的制造成本。
作为多芯片模块的代表性装置，可列举出在形成有模拟、数字混载的运算电路或用于控制某一机器的控制电路的主芯片上，安装了用于储存这个电路使用的数据的DRAM(动态随机存取存储器)的组合芯片。在装配了DRAM芯片的多芯片模块中，经由主芯片从外部供给DRAM芯片动作所需的电源电压、例如高电压(VDD)和低电压(VSS)。
作为在主芯片上装配DRAM芯片的装置，可举特开2002-100729号为例。
通过在主芯片上重叠DRAM芯片而进行安装的以往的半导体集成电路中，即使是在未对DRAM芯片进行存取的状态下(待机模式)，即在主芯片和DRAM芯片之间未进行数据交换的情况下，依然向DRAM芯片供给使DRAM芯片动作所需要的电源电压(VDD、VSS)。其结果是：在待机模式下，在DRAM芯片内的VDD和VSS之间就会产生漏电流，从而产生了DRAM芯片的消耗电力增加的问题。
发明内容
为了解决上述课题，本发明是一种半导体集成电路，其将多个半导体芯片安装在一个封装内，该半导体集成电路具备切断机构，其停止从一个半导体芯片向其他的半导体芯片供给电源电压，所述多个半导体芯片包含：具有逻辑电路的第一半导体芯片；和具有半导体存储器的第二半导体芯片，所述切断机构是由MOS晶体管构成的开关元件，所述开关元件在待机模式时，根据来自设置在所述第一半导体芯片中的电源控制电路的控制信号，停止从所述第一半导体芯片向所述第二半导体芯片供给电源电压。
本发明的另一方面也是一种一种半导体集成电路，其特征在于，该半导体集成电路具有：第一半导体芯片，其具有由多个I/O单元构成的第一I/O单元组和由多个I/O单元构成的第二I/O单元组；和第二半导体芯片，其具有由多个I/O单元构成的第三I/O单元组，并且安装在所述第一半导体芯片上，所述第一I/O单元组，用于与外部电路进行连接，所述第二I/O单元组与所述第三I/O单元组连接，所述第二I/O单元组中设有切断机构，其切断与所述第三I/O单元组的电连接，所述第一半导体芯片上设有用于向所述第二半导体芯片供给电源电压的电源线，所述第一I/O单元组把从所述外部电路供给的所述电源电压提供给所述电源线，所述第二I/O单元组把所述电源电压提供给所述第三I/O单元组，所述切断机构设置在每个所述第二I/O单元组中，在待机模式时切断从所述第二I/O单元组向所述第三I/O单元组供给的所述电源电压。
根据本发明，可以降低待机模式时的DRAM芯片中的漏电流，并可降低半导体集成电路所消耗的电力。
附图说明
图1在本发明的实施方式中进行了MCP的半导体集成电路的俯视图。
图2在本发明的实施方式中进行了MCP半导体集成电路的剖面图。
图3在本发明的实施方式中进行了MCP的半导体集成电路的剖面图。
图中：2-主芯片，4-DRAM芯片，5-存储部，6-第一电源线，7-预缓冲用电源电压，8-DRAM电源线，9、17-I/O单元，10-DRAM电源焊盘，12-第二电源线，14-GND电源线，18-外部单元，19-接地单元，20-开关单元，21、23-电线，22-引线焊盘，24-源极区域，25-半导体集成电路，26-漏极区域，27-开关元件，28-栅绝缘膜，30-栅电极，32、45-绝缘膜，34、36、42、44、47-接触孔，38、40-布线，46-布线层，48-控制焊盘，50-半导体基板。
具体实施方式
图1表示在具有逻辑电路的主芯片2上利用MCP安装了DRAM芯片4的半导体集成电路的俯视图。DRAM芯片4配置在主芯片2的中央附近。DRAM芯片4，在其中央附近以棋盘状形成多个用于配置1比特的数字数据的存储元件，构成存储部5。向存储部5供给用于表示由「0」和「1」两个数值构成的数字数据供给高电压(VDD_DRAM)和低电压(VSS_DRAM)。例如，数字数据「0」对应VSS_DRAM，「1」对应VDD_DRAM。经由设置在DRAM芯片4上的存储部5周围的I/O(INPUT/OUTPUT)单元9，从外部供给VDD_DRAM和VSS_DRAM。在这里，I/O单元9只在DRAM芯片4的长边部分形成。
在DRAM芯片4的周边，即主芯片2上以包围DRAM芯片4的方式配置多根电源线。在与DRAM芯片4相邻的位置上，形成向主芯片2的逻辑电路等供给第一电源电压(VDD1)用的第一电源线6。VDD1例如可设定为1.5V左右。
在第一电源线6的周围形成预缓冲用的多根电源线7(Vdd、Vss)。预缓冲，由增大或减小从外部供给的电压的电平转换器等构成。
在预缓冲用的多个电源线7的周围、即主芯片2的长边部分，形成用于向DRAM芯片4供给VDD_DRAM的DRAM电源线8。在这里，由于DRAM芯片4的I/O单元9朝向DRAM芯片4的短边方向并列配置，所以供给VDD_DRAM的I/O单元9的DRAM电源焊盘10，配置在主芯片2的长边侧，不需要在短边侧配置。由此，DRAM电源线8优选配置在主芯片2的长边部分，不需要在主芯片2的短边部分配置DRAM电源线8。
在DRAM电源线8的周围，形成用于向主芯片2的逻辑电路等供给第二电源电压(VDD2)的第二电源线12。在这里，例如VDD2可设定为比VDD1还高的电压，可设定为1.65～3.3V左右。
在第二电源线12的周围形成设定为接地电压的GND线14。该GND线14也以包围DRAM芯片4的方式形成为环状。
另外，向第一电源线6和预缓冲用的电源线7施加的电压，由于比向DRAM电源线8施加的电压还低，所以第一电源线6和预缓冲用的电源线7的线宽，可以比DRAM电源线8的线宽更窄。
在主芯片2的长边及短边部分，在与多个电源线正交的方向上形成主芯片2与芯片外部进行信号收发的多个I/O单元。设在主芯片2长边部分上的多个I/O单元由以下单元构成，即：从芯片外部向主芯片2的DRAM电源线8供给VDD_DRAM的第一I/O单元18、把从芯片外部供给的VDD_DRAM向DRAM芯片4供给的第二I/O单元20、从芯片外部向主芯片2供给VSS_DRAM的I/O单元29、将VSS_DRAM提供给DRAM芯片4的I/O单元19。在本说明书中，将该第一I/O单元18特别称为「外部单元18」、将I/O单元19称为「接地单元19」，将第二I/O单元20称为「开关单元20」。另外，在主芯片2的短边部分，设置与第二电源线12连接的多个I/O单元17。再者，也在主芯片2的长边部分，设置把从外部供给的VDD1或VDD2向主芯片2的第一电源线6或第二电源线12供给的I/O单元，但在短边部分不设置外部单元18和开关单元20。这是因为，外部单元18和开关单元20连接着配置在主芯片2的长边部分的DRAM电源线8。
另外，主芯片2上的I/O单元与多根电源线重叠形成，但由于在主芯片2的长边部分设有DRAM电源线8，在短边部分未设置DRAM电源线8，所以与设置在长边部分和短边部分的I/O单元的DRAM电源线8正交的方向的长度有差异。即，与设置在主芯片2的短边部分的I/O单元17相比，设置在长边部分的外部单元18和开关单元20相比要长一些。由此，主芯片2的未设置DRAM芯片4的部分，可将主芯片2的长边方向的长度设置得短一些，从而可缩小主芯片2的芯片面积。
另外，在外部单元18和开关单元20上，用于连接主芯片2和主芯片2的外部、或用于连接主芯片2和DRAM芯片4的引线焊盘22共通地形成。引线焊盘(bonding pad)22配置在主芯片2的最外周部分，即比多根电源线还要靠外。外部单元18的引线焊盘22通过电线21而与芯片外部进行连接，开关单元20的引线焊盘22，通过电线23而与DRAM芯片4上的电源焊盘10进行连接。即，电线23跨过多根电源线形成。
另外，在开关单元20上设置后述的控制焊盘48。控制焊盘48优选与多根电源线形成在同一层的。
图2是表示沿图1的A-A’线的外部单元18的剖面图。在主芯片2的半导体基板50的表面附近，形成由各种逻辑电路构成的运算电路等半导体集成电路25。在半导体基板50上，隔着绝缘膜形成由A1等构成的布线40和由绝缘膜45构成的布线层46。绝缘膜45起到对形成在布线层46上的多根电源线与布线40进行电绝缘的作用。另外，该布线层46仅仅图示了由1层布线组成的布线层46，本发明不限于此，也可以由多层布线组成的多层布线层构成。
在布线层46上形成DRAM电源线8等多根电源线。布线40经由接触孔44、47，连接引线焊盘22和DRAM电源线8。经由电线21从芯片外部向引线焊盘22供给VDD_DRAM，经由布线40也向DRAM电源线8供给VDD_DRAM。VDD_DRAM不是从1个外部单元18供给，而是优选从多个外部单元18供给。这是因为从多个外部单元18供给可使DRAM电源线8的电压稳定。在这里，例如是从5个外部单元18供给。
图3是表示沿着图1的B-B’线的开关单元20的剖面图。在半导体基板50的表面附近形成由各种逻辑电路构成的运算电路等半导体集成电路25。在图3中，作为其一部分，设有由MOS晶体管组成的开关元件27。在这里，优选开关元件27由P型MOS晶体管构成。即，开关元件27优选构成为：在由N型硅组成的半导体基板50的表面附近设置添加了高浓度P型杂质的源极区域24和漏极区域26，隔着栅绝缘膜28设置栅电极30。
另外，不是针对1个开关单元20，就设置1个开关元件27，而是优选在DRAM电源线8沿着主芯片2的长边延伸的方向上设置多个开关元件27。由此，可提高电流的驱动能力。
在形成了开关元件27等半导体集成电路25的半导体基板50上，隔着绝缘膜32形成布线层46。布线层46，由布线40和绝缘膜45构成。布线40由铝形成，例如在经由接触孔36而与开关元件27的漏极区域26连接，并且经由接触孔而与配置在布线层46上的引线焊盘22连接。也就是说，布线40起到对漏极区域26和引线焊盘22进行电连接的作用。而且，引线焊盘22，通过引线接合法，与DRAM芯片4的DRAM电源焊盘10进行电连接。
布线38也与布线40一样，担负着和控制焊盘48进行电连接的作用，该控制焊盘48用于供给控制开关元件27的栅电极30与开关元件27的接通断开的信号。从设置在主芯片2上的未图示的控制电路向控制焊盘48供给控制信号。
另外，开关元件27的源极区域24，经由贯通绝缘膜32和布线层46的接触孔34，与DRAM电源线8连接。由于通过外部单元18从芯片外部向DRAM电源线8供给VDD_DRAM，所以源极区域24的电位也成为VDD_DRAM。
通过这样的构成，当从控制电路向开关元件27的栅电极30供给使开关元件27接通的控制信号的情况下，经由外部单元18从芯片外部向DRAM电源线8供给的VDD_DRAM，就经由开关元件27从引线焊盘22向DRAM芯片4的DRAM电源焊盘10供给。另一方面，当把开关元件27为断开的控制信号施加给栅电极30时，DRAM电源线8与DRAM单元20的引线焊盘22的连接被切断，从而切断VDD_DRAM向DRAM芯片4的供给。
在本发明中，在未对DRAM芯片4进行存取的待机模式中，将使开关元件27断开的控制信号提供给开关元件27，切断DRAM电源线8和DRAM单元20的引线焊盘22的电联接。即，在待机模式时，不向DRAM芯片4供给VDD_DRAM，可防止在DRAM内产生漏电流。由此可降低DRAM的耗电。
本发明不局限于上述的实施方式。例如，按第一电源线6、预缓冲用电源线7、DRAM电源线8等的顺序从主芯片2的内侧开始配置多根电源线，但也可以按任意的顺序配置电源线。另外，开关元件由P型MOS晶体管构成，但也可以用N型MOS晶体管等构成。
进而，在本实施方式的半导体集成电路中，列举的是在主芯片2上对DRAM芯片4进行MCP安装的装置，但本发明不局限于DRAM芯片4，也可以是经由主芯片2提供来自外部的电源电压的半导体芯片。即，在未对主芯片上的半导体芯片进行存取的状态下，通过设在主芯片上的开关元件来切断向半导体芯片供给电源电压的电源线与半导体芯片上的电源焊盘的连接，从而可抑制半导体芯片内发生的漏电流。
再有，在本发明中，优选构成为：向DRAM芯片4供给VDD_DRAM用的开关单元20的个数比从芯片外部向主芯片2供给VDD_DRAM用的外部单元18的个数还多。
还有，在主芯片2的长边部分设有与DRAM芯片2进行电源电压的授受的外部单元18和开关单元20，但在短边部分不设置这些单元。由此，从主芯片2的短边部分向芯片外部伸出的管脚的个数可以比从长边部分向芯片外部伸出的管脚的个数还少。

Claims (2)

1.一种半导体集成电路，其将多个半导体芯片安装在同一封装内，其特征在于，
该半导体集成电路具备切断机构，其停止从一个半导体芯片向其他的半导体芯片供给电源电压，
所述多个半导体芯片包含：
具有逻辑电路的第一半导体芯片；和
具有半导体存储器的第二半导体芯片
所述切断机构是由MOS晶体管构成的开关元件，
所述开关元件在待机模式时，根据来自设置在所述第一半导体芯片中的电源控制电路的控制信号，停止从所述第一半导体芯片向所述第二半导体芯片供给电源电压。
2.一种半导体集成电路，其具有：
第一半导体芯片，其具有由多个I/O单元构成的第一I/O单元组和由多个I/O单元构成的第二I/O单元组；和
第二半导体芯片，其具有由多个I/O单元构成的第三I/O单元组，并且安装在所述第一半导体芯片上，
所述第一I/O单元组，用于与外部电路进行连接，所述第二I/O单元组与所述第三I/O单元组连接，
所述第二I/O单元组中设有切断机构，其切断与所述第三I/O单元组的电连接
所述第一半导体芯片上设有用于向所述第二半导体芯片供给电源电压的电源线，
所述第一I/O单元组把从所述外部电路供给的所述电源电压提供给所述电源线，
所述第二I/O单元组把所述电源电压提供给所述第三I/O单元组，
所述切断机构设置在每个所述第二I/O单元组中，在待机模式时切断从所述第二I/O单元组向所述第三I/O单元组供给的所述电源电压。
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