KR20040006744A - 전원라인 보강부를 갖는 반도체 메모리 장치 및 전원라인보강방법 - Google Patents

Abstract

접촉저항을 줄이고 전원라인간의 전기적 연결을 강화하기 위하여, 전원라인 보강부를 갖는 반도체 메모리 장치 및 전원라인 보강방법이 개시된다. 본 발명에 따른 반도체 메모리 장치는, 칩의 상부에 차례로 계층적으로 배치되고 서로 연결되는 제1,2,3 금속층을 가지되, 상기 제3 금속층이 전원패드 영역내에서 하부 층인 제2 금속층과 비아콘택을 통해 전기적으로 연결됨은 물론 전원패드 영역의 외부에서도 상기 제2 금속층과 전원라인 보강부를 통해 전기적으로 연결되도록 한 것을 특징으로 한다.

Description

전원라인 보강부를 갖는 반도체 메모리 장치 및 전원라인 보강방법{semiconductor memory device having power supply line reinforceing part and method for reinforceing power supply line}

본 발명은 반도체 메모리 장치의 전원라인의 배치구조에 관한 것으로, 특히 전원라인 보강부를 갖는 반도체 메모리 장치 및 전원라인 보강방법에 관한 것이다.

반도체 메모리 장치가 고집적화, 고속화됨에 따라, 전원라인의 배치는 신호의 전달 및 노이즈 억제 측면에서 매우 중요한 이슈로 대두되고 있다.

반도체 메모리 장치는 데이터를 저장하는 메모리 셀 어레이 영역과, 데이터의 리드/라이트 동작이 이루어지도록 하기 위한 주변회로 영역으로 나뉘어져 있다. 상기 한 메모리 셀 어레이 영역과 주변회로 영역내의 회로들이 동작되도록 하기 위해서는 필수적으로 전원전압들(VDD,VDDQ)과 접지전압들(VSS,VSSQ)을 공급하기 위한 전원라인들을 배치하고 이를 통해 전원전압들과 접지전압들을 공급하는 것이 필요하게 된다. 따라서, 설계시 메모리 칩내에서 전원 및 접지라인들의 라우팅 맵을 구성하여줄 필요가 있다.

디램(DRAM)등과 같은 반도체 메모리 장치에서는 외부전원전압을 변환하여 일정한 내부전원전압을 칩 내부의 회로들에 공급하는 내부전원전압 발생회로(Internal Voltage down Converter)가 많이 채용되어진다. 외부로 출력되는 출력데이터의 출력 구동능력을 높이고, 전원 노이즈를 서로 분리하여 노이즈의 상호간섭을 배제하기 위해, 주변회로내의 기준전압 발생기 및 내부 전원전압 발생기에는 제1 전원전압(VDD) 및 제1 접지전압(VSS)이 각기 공급되고, 출력 버퍼들에는 제2 전원전압(VDDQ) 및 제2 접지전압(VSSQ)이 각기 공급될 수 있다.

워드라인이 구동되거나 센스앰프가 인에이블 될 때 순간적으로 많은 동작전류가 소모됨에 따라 상기 내부전원전압이 매우 큰 폭으로 강하된다. 결국, 내부전원전압 발생회로의 최종 드라이버 스테이지에서 많은 전류가 소모됨에 따라 평균 동작전류(Icc)의 특성이 좋지 않게 되는데, 이 경우에도 메모리 칩내에서 전원 및 접지라인들의 라우팅 맵의 구성이 매우 중요한 사항이 된다.

통상적으로 반도체 메모리 장치를 제조시에, 제1 금속층인 메탈 1과 상기 메탈 1의 상부에 놓여지는 제2 금속층인 메탈 2를 이용하여 파워 맵을 구성하게 되며, 최근에는 메탈 3 까지를 이용한 칩이 점차로 많아지고 있다. 메모리 패키지 타입에 따라서 본딩을 위한 패드의 배열이 메모리 칩 내에서 위치를 결정할 수 있다. 예를 들면, FBGA 패키지를 위해서는 칩 패드는 반드시 칩의 에지에 배열되어야만 가능하다. 그러나 메모리의 특성을 향상시키기 위해서 패드를 중앙에 배치할 필요가 있을 때 이러한 배열로서는 FBGA 패키징이 불가하다. 따라서, 이를 극복하기 위해서는 메탈 3을 이용하여 패드를 칩 에지로 재배열하는 것이 가능한 것이다.

따라서, 도 1에서와 같이 메탈 1과 메탈 2(2)로서는 칩(100)의 중앙부(30)에 패드들(31-35,31a-35a)을 배열하고 메탈 2(2)의 전원패드(31,35)에 비아 콘택(7)을 내고 메탈 3(3)을 이용하여 메탈 2와 메탈 3의 패드(31와 11사이,35와 15사이) 끼리를 연결하게 된다. 이 경우에 전원 패드인 경우에 비아 콘택을 메탈 2 패드에만 형성하기 때문에 메탈 2와 메탈 3간에는 전기적 연결이 미약하게 된다. 따라서, 접촉저항이 증가하여 전기적 연결이 나쁜 문제점이 있었다.

따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결할 수 있는 반도체 메모리 장치를 제공함에 있다.

본 발명의 다른 목적은 전원라인 보강부를 갖는 반도체 메모리 장치 및 전원라인 보강방법을 제공함에 있다.

상기한 목적들 가운데 일부의 목적들을 달성하기 위한 본 발명의 일 양상(aspect)에 따른 반도체 메모리 장치는, 칩의 상부에 차례로 계층적으로 배치되고 서로 연결되는 제1,2,3 금속층을 가지되, 상기 제3 금속층이 전원패드 영역내에서 하부 층인 제2 금속층과 비아콘택을 통해 전기적으로 연결됨은 물론 전원패드 영역의 외부에서도 상기 제2 금속층과 전원라인 보강부를 통해 전기적으로 연결되도록 한 것을 특징으로 한다.

상기 전원라인 보강부는 병렬 파워 라인을 구성하기 위해 비아콘택으로 형성되는 것이 바람직하다.

본 발명의 다른 양상에 따른 반도체 메모리 장치의 전원라인 보강방법은, 칩의 상부에 차례로 계층적으로 서로 연결되는 제1,2,3 금속층을 형성하되, 상기 제3 금속층을 전원패드 영역내에서 하부 층인 제2 금속층과 비아콘택을 통해 전기적으로 연결함은 물론 전원패드 영역의 외부에서도 상기 제2 금속층과 전원라인 보강부를 통해 전기적으로 연결하는 것을 특징으로 한다.

상기한 본 발명의 구성에 따르면, 접촉저항이 줄어들고 전원라인간의 전기적 연결이 강화되는 효과가 있다.

도 1은 통상적인 반도체 메모리 장치에서의 전원라인들의 계층적 배치관계를 보인 블록도

도 2는 본 발명의 실시예에 따른 전원라인들의 계층적 배치관계를 보인 블록도

이하에서는 본 발명의 실시예에 따른 전원라인 보강부를 갖는 반도체 메모리 장치 및 전원라인 보강방법이 첨부된 도면들을 참조하여 설명된다. 비록 다른 도면에 표시되어 있더라도 동일 내지 유사한 기능을 가지는 구성요소들은 동일 내지 유사한 참조부호로서 나타나 있다.

본 발명에서는 전원라인인 경우에 메탈 2와 메탈 3의 전원라인을 패드영역의내부가 아닌 외부의 영역에서도 비아(VIA) 콘택을 형성하여 메탈 2와 메탈 3의 병렬 파워 연결이 되도록 함으로써 메탈 3이 전원보강에 실질적으로 강화될 수 있게 한다. 즉, 종래에는 센터 패드에서 에지 패드까지 전원라인을 연결함에 있어서 연결부가 되는 비아 콘택을 패드 영역내에서만 형성하여 서로 연결하였기 때문에 전원라인의 보강이 어려웠던 것이다.

도 2는 본 발명의 실시예에 따른 전원라인들의 계층적 배치관계를 보인 블록도이다. 도면을 참조하면, 칩(100)의 상부에 차례로 계층적으로 배치되고 서로 연결되는 제1,2,3 금속층을 가지되, 상기 제3 금속층(3)이 전원패드 영역(31)내에서 하부 층인 제2 금속층(2)과 비아콘택(7)을 통해 전기적으로 연결됨은 물론 전원패드 영역의 외부에서도 상기 제2 금속층(2)과 전원라인 보강부(6)를 통해 전기적으로 연결되도록 한 것이 보여진다.

이와 같이, 본 발명에서는 메탈 2와 메탈 3을 연결하는 비아콘택을 패드영역 내부에만 형성하는 것이 아니라 비아콘택이 가능한 모든영역 즉 패드영역의 외부에도 형성함으로써, 메탈 2와 메탈 3간을 병렬 전원라인 구조로 보강되게 한다. 따라서 전원이 약한 패키지 타입인 경우에도 전원라인을 통한 전원공급이 보다 원활하게 된다.

결국, 칩의 상부에 차례로 계층적으로 서로 연결되는 제1,2,3 금속층을 형성하되, 상기 제3 금속층을 전원패드 영역내에서 하부 층인 제2 금속층과 비아콘택을 통해 전기적으로 연결함은 물론, 전원패드 영역의 외부에서도 상기 제2 금속층과 전원라인 보강부를 통해 전기적으로 연결하는 것이다.

상기한 설명에서는 본 발명의 실시 예를 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 전원라인의 연결 세부 구조를 다양한 형태로 변경할 수 있음은 물론이다.

상기한 바와 같이 본 발명에 따른 반도체 메모리 장치의 전원전압 공급 방법 및 셀 어레이 전원전압 공급회로에 의하면, 칩의 상부에 차례로 계층적으로 배치되고 서로 연결되는 제1,2,3 금속층들 중, 상기 제3 금속층이 전원패드 영역내에서 하부 층인 제2 금속층과 비아콘택을 통해 연결되면서 영역 외부에서도 연결되므로, 접촉저항이 줄어들고 전원라인간의 전기적 연결이 강화되는 효과가 있다.

Claims (5)

1. 칩의 상부에 차례로 계층적으로 배치되고 서로 연결되는 제1,2,3 금속층을 가지되, 상기 제3 금속층이 전원패드 영역내에서 하부 층인 제2 금속층과 비아콘택을 통해 전기적으로 연결됨은 물론 전원패드 영역의 외부에서도 상기 제2 금속층과 전원라인 보강부를 통해 전기적으로 연결되도록 한 것을 특징으로 하는 반도체 메모리 장치.
2. 제1항에 있어서, 상기 전원라인 보강부는 비아콘택임을 특징으로 하는 반도체 메모리 장치.
3. 칩의 상부에 차례로 계층적으로 서로 연결되는 제1,2,3 금속층을 형성하되, 상기 제3 금속층을 전원패드 영역내에서 하부 층인 제2 금속층과 비아콘택을 통해 전기적으로 연결함은 물론, 전원패드 영역의 외부에서도 상기 제2 금속층과 전원라인 보강부를 통해 전기적으로 연결하는 것을 특징으로 하는 반도체 메모리 장치의 전원라인 보강방법.
4. 제3항에 있어서, 상기 전원라인 보강부는 병렬 파워라인을 형성하기 위한 비아콘택임을 특징으로 하는 반도체 메모리 장치의 전원라인 보강방법.
5. 데이터를 저장하는 셀 어레이 영역과 이를 제어하는 주변회로 영역을 가지며, 상기 영역들의 회로들을 동작시키기 위한 전원 및 접지라인들을 제1,2,3 금속 배선층을 통해 계층적으로 분리 형성하고 있는 반도체 메모리 장치에 있어서:

   상기 제2금속 배선층과 제3금속 배선층간의 파워 맵을 형성 시, 상기 제2,3 배선층들 간의 연결을 패드영역의 내부는 물론 외부영역에서 까지 복수로 비아콘택을 통해 연결한 구조를 가짐을 특징으로 하는 반도체 메모리 장치.