KR20050011393A - 다기능 패드를 갖는 반도체 메모리 장치 및 다기능 패드배치방법 - Google Patents

다기능 패드를 갖는 반도체 메모리 장치 및 다기능 패드배치방법 Download PDF

Info

Publication number
KR20050011393A
KR20050011393A KR1020030050484A KR20030050484A KR20050011393A KR 20050011393 A KR20050011393 A KR 20050011393A KR 1020030050484 A KR1020030050484 A KR 1020030050484A KR 20030050484 A KR20030050484 A KR 20030050484A KR 20050011393 A KR20050011393 A KR 20050011393A
Authority
KR
South Korea
Prior art keywords
bonding pads
semiconductor memory
memory device
chip
pad
Prior art date
Application number
KR1020030050484A
Other languages
English (en)
Inventor
윤윤환
강영구
김재훈
김형동
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030050484A priority Critical patent/KR20050011393A/ko
Publication of KR20050011393A publication Critical patent/KR20050011393A/ko

Links

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0612Layout
    • H01L2224/0613Square or rectangular array
    • H01L2224/06131Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements

Abstract

패키지 타입의 변경에 따른 제약을 해소하기 위해, 다기능 패드를 갖는 반도체 메모리 장치 및 다기능 패드 배치방법이 개시된다. 그러한 반도체 메모리 장치는, 설정된 사이즈를 각기 가지며 서로 이격적으로 칩에 배치된 본딩패드들과; 상기 본딩패드들과 연결되어지는 입출력 회로와; 상기 본딩패드들중 설정된 본딩패드들과 연결되어지는 신호라인들과; 상기 칩에 적용되는 패키지 타입에 따라 상기 설정된 본딩패드들을 상기 입출력 회로 또는 상기 신호라인들에 선택적으로 연결되도록 하는 옵션 연결부를 구비함을 특징으로 한다.

Description

다기능 패드를 갖는 반도체 메모리 장치 및 다기능 패드 배치방법{Semiconductor memory device having multi-functional pads and layout method of multi-functional pads}

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 적용되는 패키지 타입에따라 기능이 변경될 수 있는 본딩패드들을 갖는 반도체 메모리 장치 및 본딩패드들의 배치에 관한 것이다.

최근에, 반도체 메모리 장치의 칩 사이즈는 급격히 작아지고 있지만, 기능적인 측면에서는 보다 고속화 및 복잡화되고 있는 추세이다.

통상적으로, 반도체 메모리장치를 형성하는 칩(chip)의 주변영역 상에는 칩 외부와의 전기적 접속을 가능하게 하기 위한 본딩 패드들(bonding pads)이 놓여진다. 상기 본딩 패드들을 통하여 어드레스, 코멘드 입력, 데이터 리드, 및 데이터 라이트 동작에 관련된 신호들이 칩 내부로 입력되거나, 칩의 외부로 출력된다.

다양한 고객 수요(customer needs)에 부응하여 반도체 칩이 다양한 패키지 타입에 선택적으로 적용될 수 있도록 하기 위해, 상기 본딩 패드들은 칩내의 센터 영역과 에지 영역에 중복적으로 형성될 수 있다. 본딩 공정에서 상기 센터 영역에 형성된 본딩 패드들이 본딩되는 경우를 본 분야에서는 센터 패드방식이라 칭하고, 상기 에지 영역에 형성된 본딩 패드들이 본딩되는 경우를 에지 패드방식이라 부른다. 예를 들어, 반도체 칩에 BOC 타입의 패키지를 적용하는 경우에 에지 패드방식보다는 센터 패드방식이 적합하므로 센터 영역에 형성된 본딩 패드들이 본딩되는 반면에, 에지 영역에 형성된 본딩 패드들은 본딩되지 않는다. 한편, MCP 타입의 패키지를 적용하는 경우 에지 패드방식이 선호되므로 에지 영역에 형성된 본딩 패드들에 대해서만 본딩이 이루어진다. 센터 패드방식에서 와이어 본딩이 수행되는 경우에 리드 와이어는 상기 메모리 셀 어레이 영역의 상부를 크로싱(crossing)하게된다.

상술한 경우에도, 하나의 칩내에서 특정 패키지 타입에 맞게 일단 설계된 본딩패드의 용도는 고정되어 있다. 즉, 코멘드 입력을 위한 본딩패드는 데이터 리드나 전원을 공급하는 용도로서 변경되지 않는 것이다. 반도체 메모리 장치의 집적도가 상대적으로 낮은 경우에는 본딩패드의 사이즈가 칩 사이즈의 결정에 큰 요소로 작용하지 못하므로, 칩에 적용되는 패키지 타입을 변경하더라도 본딩패드들의 배치는 크게 변화될 필요가 없다.

그러나, 최근에는 고집적화로 인하여 본딩패드의 사이즈가 칩 사이즈의 결정에 매우 큰 영향을 미치게 되므로, 칩에 적용 가능한 패키지 타입도 제한되는 실정이다.

도 1은 컨벤셔날 기술에 따른 본딩패드들의 배치에서 패키지 타입별 와이어 본딩을 함께 보인 블록도이다. 도면을 참조하면, 복수의 본딩패드들(PD1-PD6)이 일정한 간격을 유지하면서 배치된 것이 보여진다. 상기 복수의 본딩패드들(PD1-PD6)은 칩내의 에지 영역 또는 센터 영역에 형성되며, 경우에 따라서는 센터 영역과 에지 영역에 중복적으로 형성될 수 있다. 상기 본딩패드들(PD1-PD6)은 대응되는 리드 와이어(W1-W5)를 통하여 제1 패키지의 리드들(L10-L14)과 전기적으로 연결될 수 있으며, 대응되는 리드 와이어(W11-W51,W61)를 통하여 제2 패키지의 리드들(L20-L25)과 전기적으로 연결될 수 있다. 실질적으로, 도 1내의 상기 본딩패드들(PD1-PD6)은 상기 제2 패키지의 리드들(L20-L25)의 배치간격에 적합하게 설계된 것이다. 즉, 제2 패키지 타입(200)으로 설정되는 칩을 위하여 상기 본딩패드들(PD1-PD6)이 존재한다.

도면에서 보여지는 바와 같이, 제2 패키지 타입(200)에 적용되는 칩을 제1 패키지 타입(100)에 적용할 경우에, 패키지 타입의 변경에 따른 제약이 발생되는 문제가 있다. 보다 구체적으로, 상기 본딩패드들(PD1-PD5)에 대응되는 리드 와이어들(W1-W5)중에서, 리드 와이어(W5)를 기준으로 도면에서 왼쪽으로 갈수록 리드 와이어는 길어지고 경사가 심하게 되는 것이다. 즉, 제1 패키지의 리드들(L10-L14)의 사이즈와 배치간격은 상기 제2 패키지의 리드들(L20-L25)과는 다르기 때문에, 와이어(W1)는 리드 와이어(W2)에 비해 경사도가 더 심하게 된다. 이와 같이, 일단 특정한 타입의 패키지에 맞게 배치된 칩이 다른 타입의 패키지로 적용될 경우 와이어 본딩 불량이 발생하거나 기능부전이 발생할 수 있는 소지가 있다.

그러나, 반도체 메이커의 입장에서는 다양한 고객 수요(customer needs)에 적응적으로 대처하기 위해, 다양한 패키지 타입에 적용될 수 있는 칩을 제조하는 것이 유리하므로, 본딩패드들의 바람직한 배치기술이 필요해진다.

상술한 바와 같이, 종래에는 칩내의 본딩패드들이 특정한 패키지 타입에만 맞도록 고정되어 있으므로, 본딩패드들의 배치변경 없이는 다른 타입의 패키지에 적용하기 어려운 문제점이 있어 왔다.

따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결할 수 있는 반도체 메모리 장치를 제공함에 있다.

본 발명의 다른 목적은 다양한 패키지 타입에 제한 없이 적용되는 본딩패드들을 갖는 반도체 메모리 장치를 제공함에 있다.

본 발명의 또 다른 목적은 패키지 타입의 변경에 따른 제약을 해소할 수 있는 본딩패드들을 갖는 반도체 메모리 장치 및 본딩패드들의 배치방법을 제공함에 있다.

본 발명의 또 다른 목적은 적용되는 패키지 타입에 따라 기능이 변경될 수 있는 본딩패드들을 갖는 반도체 메모리 장치 및 본딩패드들의 개선된 배치방법을 제공함에 있다.

본 발명의 또 다른 목적은 칩내에 설계된 본딩패드들의 배치를 변경함이 없이 다양한 패키지 타입에 맞도록 선택된 패드기능을 행할 수 있는 본딩패드 배치구조 및 본딩패드 배치방법을 제공함에 있다.

상기한 본 발명의 목적들 가운데 일부의 목적들을 달성하기 위하여 본 발명의 일 양상(aspect)에 따른 반도체 메모리 장치는, 설정된 사이즈를 각기 가지며 서로 이격적으로 칩에 배치된 본딩패드들과; 상기 본딩패드들과 연결되어지는 입출력 회로와; 상기 본딩패드들중 설정된 본딩패드들과 연결되어지는 신호라인들과; 상기 칩에 적용되는 패키지 타입에 따라 상기 설정된 본딩패드들을 상기 입출력 회로 또는 상기 신호라인들에 선택적으로 연결되도록 하는 옵션 연결부를 구비함을 특징으로 한다.

바람직하기로, 상기 신호라인들은 전원공급을 위한 라인들 예컨대 전원전압 및 접지전압을 공급하기 위한 전원라인들일 수 있다. 또한, 상기 옵션 연결부는 마스크 옵션에 의해 패터닝되는 도전층일 수 있으며, 상기 설정된 본딩패드들은 상기옵션 연결부에 의해 적어도 2가지 기능중에서 하나의 기능을 각기 수행할 수 있다.

상기한 구성에 따르면, 다기능 패드의 구비에 의해 패키지 타입의 변경에 따른 제약이 해소되는 이점이 있다.

도 1은 컨벤셔날 기술에 따른 본딩패드들의 배치에서 패키지 타입별 와이어 본딩을 함께 보인 블록도

도 2는 본 발명의 실시예에 따른 본딩패드들의 배치에서 패키지 타입별 와이어 본딩을 함께 보인 블록도

도 3 및 도 4는 도 2에 따른 본딩패드가 다기능을 선택적으로 수행할 수 있도록 하기 위한 배선라인 및 옵션 레이어의 배치관계를 보인 도면들

도 5 및 도 6은 본 발명의 또 다른 실시예들에 따른 본딩패드들의 배치를 보인 도면들

이하에서는 본 발명의 실시예들에 따라, 적용되는 패키지 타입에 따라 기능이 변경될 수 있는 본딩패드들을 갖는 반도체 메모리 장치 및 본딩패드들의 배치가 첨부된 도면들을 참조로 설명될 것이다. 비록 다른 도면에 각기 표시되어 있더라도 동일 또는 유사한 기능을 가지는 구성요소들은 동일 또는 유사한 참조부호로서 라벨링된다. 이하의 다양한 실시예들에서 많은 특정 상세들이 도면을 따라 예를 들어 설명되고 있지만, 이는 본 분야의 통상의 지식을 가진 자에게 본 발명의 이해를 돕기 위한 의도 이외에는 다른 의도 없이 설명되었음을 주목(note)하여야 한다.

도 2는 본 발명의 실시예에 따른 본딩패드들의 배치에서 패키지 타입별 와이어 본딩을 함께 보인 블록도이다. 도면을 참조하면, 도 1의 배치와 유사하게, 복수의 본딩패드들(PD1-PD7)이 일정한 간격을 유지하면서 배치된 것이 보여진다. 상기 복수의 본딩패드들(PD1-PD7)은 칩내의 에지 영역 또는 센터 영역에 형성되며, 경우에 따라서는 센터 영역과 에지 영역에 중복적으로 형성될 수 있다. 상기 본딩패드들(PD1-PD7)중 대부분은 대응되는 리드 와이어(W1-W5)를 통하여 제1 패키지의 리드들(L10-L14)과 전기적으로 연결될 수 있으며, 대응되는 리드 와이어(W11-W16)를 통하여 제2 패키지의 리드들(L20-L25)과 전기적으로 연결될 수 있다. 여기서, 도 2내의 상기 본딩패드들(PD1-PD6)은 상기 제2 패키지의 리드들(L20-L25)의 배치간격에 적합하게 설계된 것이다. 즉, 제2 패키지 타입(210)으로 설정되는 칩을 위하여 상기 본딩패드들(PD1-PD6)이 존재한다.

도면에서 보여지는 바와 같이, 제2 패키지 타입(210)에 적용되는 칩을 제1 패키지 타입(110)에 적용할 경우에, 패키지 타입의 변경에 따른 제약이 해소된다. 보다 구체적으로, 상기 본딩패드들(PD4,PD6,PD7)에 각기 대응되는 리드 와이어들(W3,W2,W1)은 도 1의 대응되는 리드 와이어들에 비해 경사도가 작다. 여기서, 도 1의 와이어 본딩 구조와 도 2의 와이어 본딩 구조를 비교하면, 도 1에서는 본딩패드(PD4)가 제1 패키지 타입(100)의 리드(B1)또는 제2 패키지 타입(200)의 리드(B)에 본딩되는 구조이지만, 도 2에서는 본딩패드(PD4)가 제1 패키지 타입(110)의 리드(C1)또는 제2 패키지 타입(210)의 리드(B)에 본딩되는 구조임을 알 수 있다. 결국, 도 2에서 배치된 본딩패드(PD4)는 본 발명에서의 다기능 본딩패드의 역할을 하는 것으로서, 제2 패키지 타입(210)에서는 예컨대 전원전압을 공급하기 위한 전원전압 공급패드로서 기능하나, 패키지 타입의 변경시 제1 패키지 타입(110)에 적용될 경우에는 신호를 입출력하는 입출력 패드로서 기능하는 것이다.

도 2와 같이 복수의 본딩패드중에서 임의의 본딩패드를 다기능 패드로서 기능하도록 하기 위해서는 상기 다기능 본딩패드의 하부구조가 마스크 옵션 등에 의해 전원라인 또는 입출력 회로에 선택적으로 연결되어 있는 구조를 가져야 한다.

그러한 선택적 연결구조는 도 3 및 도 4를 참조로 하는 하기의 설명에 의해 보다 명확히 이해될 것이다.

도 3 및 도 4는 도 2에 따른 본딩패드가 다기능중 하나를 선택적으로 수행할 수 있도록 하기 위한 배선라인 및 옵션 레이어의 배치관계를 보인 도면들이다.

먼저, 도 3을 참조하면, 다기능 패드(2)가 옵션 연결부(8)을 통해 신호라인들중의 하나인 전원라인(10)과 연결되는 구조가 보여진다. 여기서, 상기 다기능 패드(2)는 전원공급용 패드로서 기능하며, 입출력회로(20)의 배선라인(6)과는 전기적으로 격리된다.

도 4를 참조하면, 도 3의 반대의 경우로서, 다기능 패드(2)가 옵션 연결부(6)를 통해 입출력회로(20)와 연결되는 구조가 보여진다. 여기서, 상기 다기능 패드(2)는 신호송수신용 패드로서 기능하며, 상기 전원라인(10)과는 전기적으로 격리된다.

도 3 및 도 4에서 보여지는 옵션 연결부(8) 및 라인(6)은 동일한 층에서 형성된 도우프드 폴리실리콘층 또는 금속층일 수 있으며, 사진식각공정을 통해 패터닝될 수 있기 때문에, 패키지 타입에 따른 선택은 마스크 옵션으로 행할 수 있음은 명백하다. 여기서, 상기 패키지 사양은 TSOP 타입 또는 BGA 타입일 수 있다.

결국, 도 3 및 도 4를 통해 알 수 있는 바와 같이, 도 2에서 배치되는 다기능 패드는 설계시에 전원 패드 혹은 입출력 신호패드 기능을 함께 구비하고 있되, 패키지 타입에 따른 마스크 옵션에 의해, 두 기능중 하나의 기능을 선택적으로 행한다. 따라서, 상기한 다기능 패드 배치에 의해, 특정한 타입의 패키지에 적용되는 칩을 다른 타입의 패키지에 적용할 경우에도, 와이어 본딩 불량이 발생할 확률이 감소되고, 기능부전이 발생할 수 있는 소지가 줄어든다.

도 5 및 도 6은 본 발명의 또 다른 실시예들에 따른 본딩패드들의 배치를 보인 도면들이다.

도 5에서는 동일한 기능을 행하는 본딩패드를 칩의 좌우에 복수개 배치하여 두고, 선택된 패키지 타입에 따라 보다 유리한 위치에 배치된 본딩패드를 선택적으로 사용토록 하는 구조를 보여준다. 도면에서, 본딩패드(PD1)와 본딩패드(PD4)는 동일한 기능을 수행하는 패드이다.

도 6에서도 동일한 기능을 행하는 본딩패드를 칩의 상하에 복수개 배치하여 두고, 선태된 패키지 타입에 따라 보다 유리한 위치에 배치된 본딩패드를 선택적으로 사용토록 하는 구조를 보여준다. 도면에서, 본딩패드(PD2)와 본딩패드(PD5), 그리고 본딩패드(PD4)와 본딩패드(PD7)은 서로 동일한 용도의 패드이다.

이와 같이, 동일한 기능의 패드를 필요한 위치에 따라 여러개 배치하여 패키지 타입에 따라 최적으로 사용 가능한 위치의 패드를 사용함으로써, 패키지 타입의 변경에 따른 제약의 문제가 해결된다. 여기서도 여러 개의 패드중 하나를 선택하는 방법은 도 3 및 도 4에서 설명한 것과 마찬가지로 마스크 옵션에 의해 행한다.

상기한 설명에서는 본 발명의 실시 예를 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 라인들의 개수나 본딩 패드들의 배열관계를 본 발명의 기술적 사상을 벗어남이 없이 다양한 형태로 변경할 수 있음은 물론이다.

상술한 바와 같이, 본 발명의 다기능 패드를 갖는 반도체 메모리 장치 및 다기능 패드 배치방법에 따르면, 패키지 타입의 변경에 따른 제약을 해소되는 효과가 있다. 그러므로, 다양한 패키지 타입에 적용시 와이어 본딩 불량이 발생될 확률이 감소되고, 기능부전이 발생할 수 있는 소지가 줄어들어, 제조 원가가 절감되는 이점이 얻어진다.

Claims (20)

  1. 설정된 사이즈를 각기 가지며 서로 이격적으로 칩에 배치된 본딩패드들과;
    상기 본딩패드들과 연결되어지는 입출력 회로와;
    상기 본딩패드들중 설정된 본딩패드들과 연결되어지는 신호라인들과;
    상기 칩에 적용되는 패키지 타입에 따라 상기 설정된 본딩패드들을 상기 입출력 회로 또는 상기 신호라인들에 선택적으로 연결되도록 하는 옵션 연결부를 구비함을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 신호라인들은 전원공급을 위한 라인들임을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 옵션 연결부는 마스크 옵션에 의해 패터닝되는 도전층임을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 설정된 본딩패드들은 상기 옵션 연결부에 의해 적어도 2가지 기능중에서 하나의 기능을 각기 수행함을 특징으로 하는 반도체 메모리 장치.
  5. 제2항에 있어서, 상기 신호라인들은 전원전압 및 접지전압을 공급하기 위한 전원라인들임을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 옵션 연결부는, 상기 설정된 본딩패드들이 상기 입출력 회로에 연결될 경우에는 상기 설정된 본딩패드들과 상기 신호라인들 사이가 서로 전기적으로 격리되어지도록 하는 제1 패턴을 갖거나, 상기 설정된 본딩패드들이 상기 신호라인들에 연결될 경우에는 상기 설정된 본딩패드들과 상기 입출력 회로 사이가 서로 전기적으로 격리되어지도록 하는 제2 패턴을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  7. 칩내에 서로 이격 배치된 복수의 본딩패드;
    상기 본딩패드를 통해 외부와 신호를 송수신하는 입출력회로;
    상기 본딩패드들에 인접하여 상기 칩내에 배치되는 전원라인;
    상기 본딩패드와 상기 입출력회로사이를 연결하는 배선라인; 및
    상기 칩에 적용되어지는 패키지 타입에 따라 선택적으로 상기 본딩패드와 상기 전원라인 사이를 격리하는 격리라인을 구비함을 특징으로 하는 반도체 메모리 장치의 배선구조.
  8. 제7항에 있어서, 상기 전원라인은 전원전압 또는 접지전압을 공급하는 라인임을 특징으로 하는 반도체 메모리 장치의 배선구조.
  9. 제7항에 있어서, 상기 격리라인은 상기 배선라인과 동일 층에 배치됨을 특징으로 하는 반도체 메모리 장치의 배선구조.
  10. 제7항에 있어서, 상기 격리라인은 마스크 옵션으로 형성됨을 특징으로 하는 반도체 메모리 장치의 배선구조.
  11. 칩내에 서로 이격 배치된 복수의 본딩패드;
    상기 본딩패드를 통해 외부와 신호를 송수신하는 입출력회로;
    상기 본딩패드들에 인접하여 상기 칩내에 배치되는 전원라인;
    상기 본딩패드와 상기 전원라인 사이를 연결하는 배선라인; 및
    상기 칩에 적용되어지는 패키지 타입에 따라 선택적으로 상기 본딩패드와 상기 입출력회로 사이를 격리하는 격리라인을 구비함을 특징으로 하는 반도체 메모리 장치의 배선구조.
  12. 제11항에 있어서, 상기 전원라인은 전원전압 또는 접지전압을 공급하는 라인임을 특징으로 하는 반도체 메모리 장치의 배선구조.
  13. 제11항에 있어서, 상기 격리라인은 상기 배선라인과 동일 층에 배치됨을 특징으로 하는 반도체 메모리 장치의 배선구조.
  14. 제11항에 있어서, 상기 격리라인은 마스크 옵션으로 형성됨을 특징으로 하는 반도체 메모리 장치의 배선구조.
  15. 반도체 메모리 장치의 배선 배치구조에 있어서:
    상기 반도체 메모리 장치와 외부장치간에 신호를 교환하기 위한 제1 패드그룹과;
    상기 반도체 메모리 장치와 외부장치간에 신호를 교환하기 위한 제2 패드그룹을 가지며,
    상기 제1 또는 제2 패드그룹은 동일한 신호를 송 수신하는 기능을 가지는 것으로 패키지 사양에 따라 선택적으로 사용되는 것을 특징으로 하는 반도체 메모리 장치의 배선배치 구조.
  16. 제15항에 있어서, 상기 패키지 사양은 TSOP 타입인 것을 특징으로 하는 반도체 메모리 장치의 배선배치 구조.
  17. 제15항에 있어서, 상기 패키지 사양은 BGA 타입인 것을 특징으로 하는 반도체 메모리 장치의 배선배치 구조.
  18. 반도체 메모리 장치의 배선배치 구조에 있어서:
    상기 반도체 메모리 장치와 외부장치간에 신호를 교환하기 위한 제1 패드그룹과;
    상기 반도체 메모리 장치와 외부장치간에 신호를 교환하기 위한 제2 패드그룹을 가지며,
    상기 제1 또는 제2 패드그룹에 배치된 하나 이상의 패드는 동일한 신호를 송수신하는 기능을 가지는 것으로 패키지 사양에 따라 선택적으로 사용되는 것을 특징으로 하는 반도체 메모리 장치의 배선배치 구조.
  19. 칩에 배치되는 본딩패드들중에서 일부 본딩패드들을 패키지 타입별로 서로 다른 용도로 사용되는 다기능 본딩패드로서 할당하고, 패키지 타입의 선택에 따른 마스크 옵션에 의해 상기 다기능 본딩패드가 선택된 하나의 기능을 갖도록 함을 특징으로 하는 반도체 메모리 장치의 본딩패드 배치방법.
  20. 동일한 기능을 행하는 본딩패드를 칩의 여러 곳에 복수개 배치하여 두고, 선택된 패키지 타입에 따라 최적위치에 배치된 본딩패드 만을 선택적으로 사용토록 함을 특징으로 하는 반도체 메모리 장치의 본딩패드 배치방법.
KR1020030050484A 2003-07-23 2003-07-23 다기능 패드를 갖는 반도체 메모리 장치 및 다기능 패드배치방법 KR20050011393A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030050484A KR20050011393A (ko) 2003-07-23 2003-07-23 다기능 패드를 갖는 반도체 메모리 장치 및 다기능 패드배치방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030050484A KR20050011393A (ko) 2003-07-23 2003-07-23 다기능 패드를 갖는 반도체 메모리 장치 및 다기능 패드배치방법

Publications (1)

Publication Number Publication Date
KR20050011393A true KR20050011393A (ko) 2005-01-29

Family

ID=37223458

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030050484A KR20050011393A (ko) 2003-07-23 2003-07-23 다기능 패드를 갖는 반도체 메모리 장치 및 다기능 패드배치방법

Country Status (1)

Country Link
KR (1) KR20050011393A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10269740B2 (en) 2017-05-18 2019-04-23 Samsung Electronics Co., Ltd. Semiconductor memory chip, semiconductor memory package, and electronic system using the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10269740B2 (en) 2017-05-18 2019-04-23 Samsung Electronics Co., Ltd. Semiconductor memory chip, semiconductor memory package, and electronic system using the same
US10679956B2 (en) 2017-05-18 2020-06-09 Samsung Electronics Co., Ltd. Semiconductor memory chip, semiconductor memory package, and electronic system using the same

Similar Documents

Publication Publication Date Title
US9455217B2 (en) Semiconductor package including multiple chips and separate groups of leads
US6538331B2 (en) Semiconductor device and a method of manufacturing the same
CN100538867C (zh) 存储电路装置及其制造方法
JP4381779B2 (ja) マルチチップモジュール
CA2313611C (en) Semiconductor device
US8399988B2 (en) High performance sub-system design and assembly
JP2537014B2 (ja) 電子素子用リ―ドフレ―ム・パッケ―ジ
US8648477B2 (en) Semiconductor chip, film substrate, and related semiconductor chip package
JP4846244B2 (ja) 半導体装置
CN100536119C (zh) 半导体器件及其制造方法
JP4731883B2 (ja) ダブルスタックされたbgaパッケージ及び多重スタックされたbgaパッケージ
US6900530B1 (en) Stacked IC
US7378735B2 (en) High performance sub-system design and assembly
JP4753725B2 (ja) 積層型半導体装置
CN103370785B (zh) 具有中心触点的增强堆叠微电子组件
US7286386B2 (en) Semiconductor device
US6617694B2 (en) Semiconductor chip, semiconductor device, methods of fabricating thereof, circuit board and electronic device
US7420281B2 (en) Stacked chip semiconductor device
TWI459483B (zh) Manufacturing method of semiconductor device
KR101766725B1 (ko) 칩 스택을 구비하는 반도체 장치, 반도체 시스템 및 그 제조 방법
US7804176B2 (en) Semiconductor device
US8680582B2 (en) Circuit and method for interconnecting stacked integrated circuit dies
KR20120014952A (ko) 관통 전극을 구비하는 반도체 장치
JP4647594B2 (ja) 集積回路チップのi/oセル
US7994621B2 (en) Stacked semiconductor package

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination