JP2014123736A - 半導体パッケージ - Google Patents

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Abstract

【課題】電気的な特性が向上された半導体パッケージを提供する。
【解決手段】本発明による半導体パッケージは、その中央に開口部を有し、開口部に隣接して回路パターンを有するパッケージ基板と、前記パッケージ基板上に第１ボンディングパッドを有する第１半導体チップと、前記パッケージ基板と前記第１半導体チップとの間に実装され第２ボンディングパッドを有して互いに離隔された一対の第２半導体チップと、前記第１ボンディングパッドと前記第２ボンディングパッドとを電気的に接続する接続部材とを有する。
【選択図】 図２Ａ

Description

本発明は半導体装置に関し、特に、電気的な特性が向上された半導体パッケージに関する。
近年、電子産業の趨勢は軽量化、小型化、高速化、多機能化、及び高性能化された製品を低廉な価額に製造することである。
このような目標を達成するためにマルチチップ積層パッケージ（ｍｕｌｔｉ−ｃｈｉｐ ｓｔａｃｋｅｄ ｐａｃｋａｇｅ）技術又はシステムインパッケージ（ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）技術が使用される。
マルチチップ積層パッケージ又はシステムインパッケージは、複数個の単位の半導体装置の機能を１つの半導体パッケージで遂行することができる。
マルチチップ積層パッケージ又はシステムインパッケージは、通常的な単一チップパッケージに比べて若干厚いことがあり得るが、平面的には単一チップパッケージと大きさと概ね近似するので、携帯電話機、ノートブック型コンピューターコンピューター、メモリカード、携帯用カムコーダー等のような高機能でありながら、同時に小型化ないし移動性が要求される製品に主に使用される。
そのような趨勢に伴い、マルチチップ積層パッケージ又はシステムインパッケージにおいては、その電気的特性の向上を行わなければならないという問題がある。
米国特許第８，０８４，８６７号明細書
本発明は上記従来のマルチチップ積層パッケージ又はシステムインパッケージにおける問題点に鑑みてなされたものであって、本発明の目的は、電気的な特性が向上された半導体パッケージを提供することにある。
又、本発明の他の目的は、製作費用が低減された半導体パッケージを提供することにある。
上記目的を達成するためになされた本発明による半導体パッケージは、半導体パッケージであって、パッケージ基板と、前記パッケージ基板上に配置される第１半導体チップと、前記パッケージ基板と前記第１半導体チップとの間に搭載される一対の第２半導体チップと、接続部材とを有し、前記パッケージ基板は、その中央領域に配置された開口部と、前記開口部に隣接して配置された回路パターンとを含み、前記第１半導体チップは、第１集積回路と、その中央領域に前記開口部と整列配置され第１ワイヤを通じて前記回路パターンと電気的に接続される第１センターパッドと、前記第１半導体チップの中央領域に配置され前記第１センターパッドと離隔して前記第１集積回路と電気的に接続される複数の第１ボンディングパッドとを含み、前記第２半導体チップは、前記開口部の対向する両側に離隔して配置され、第２集積回路と、前記第２集積回路の対向する縁部に隣接し前記第１ボンディングパッドと対応するように配置され、前記第２集積回路と電気的に接続される複数の第２ボンディングパッドとを含み、前記接続部材は、前記第１ボンディングパッドと前記第２ボンディングパッドとを電気的に接続し、前記第１半導体チップは、前記各々の第２半導体チップの２倍のメモリ容量を有し、前記半導体パッケージの総メモリ容量は、前記第１半導体チップのメモリ容量の２ｎ倍（ｎは整数）であることを特徴とする。
前記第１センターパッドは、前記第１集積回路を通じて前記第１ボンディングパッドと電気的に接続されることが好ましい。
前記第１半導体チップは、前記パッケージ基板と対向する第１面及び前記第１面と対向する第２面を有し、前記第１センターパッド及び前記第１ボンディングパッドは前記第１面に配置され、前記第２半導体チップの各々は、前記第１半導体チップの前記第１面と対向する第３面及び前記第３面と対向する第４面を有し、前記第２ボンディングパッドは、前記第３面に配置されることが好ましい。
前記第２半導体チップの各々は、それらの中央領域に配置され、前記第２集積回路と電気的に接続された第２センターパッドをさらに含み、前記第２センターパッドは、第２再配線層を通じて前記第２ボンディングパッドと電気的に接続されることが好ましい。
前記第２集積回路は、それらの中央領域の配置された第２センターパッド無しで、前記第２ボンディングパッドと電気的に接続されることが好ましい。
前記パッケージ基板と前記第２半導体チップとの間に、前記開口部の対向する両側に離隔して配置される一対の第３半導体チップと、前記パッケージ基板と前記第３半導体チップとの間に、前記開口部の対向する両側に離隔して配置される一対の第４半導体チップとを更に有し、前記第３半導体チップは、第３集積回路と、前記開口部と隣接して前記第３半導体チップの互いに対向する縁部に配置され、前記第３集積回路と電気的に接続される第３ボンディングパッドとを含み、前記第４半導体チップは、第４集積回路と、前記開口部と隣接して前記第４半導体チップの互いに対向する縁部に配置され、前記第４集積回路と電気的に接続される第４ボンディングパッドとを含み、前記第２ボンディングパッド、前記第３ボンディングパッド、及び前記第４ボンディングパッドは、サイド接続方式又はワイヤ接続方式で接続されることが好ましい。
前記第３半導体チップの各々は、前記第２半導体チップと対向する第５面及び前記第５面と対向する第６面を有し、前記第３ボンディングパッドは、前記第５面に配置され、前記第４半導体チップの各々は、前記第３半導体チップの前記第６面と対向する第７面及び前記第７面と対向する第８面を有し、前記第４ボンディングパッドは、前記第７面に配置されることが好ましい。
前記接続部材は、前記第１半導体チップと前記第２半導体チップとの間に配置される複数の第１バンパーを含むことが好ましい。
前記第１半導体チップは、前記パッケージ基板と対向する第１面及び前記第１面と対向する第２面を有し、前記第１センターパッド及び前記第１ボンディングパッドは、前記第１面に配置され、前記第２半導体チップの各々は、前記第１半導体チップの前記第１面と対向する第３面及び前記第３面と対向する第４面を有し、前記第２ボンディングパッドは、前記第４面に配置されることが好ましい。
前記接続部材は、第２ワイヤーを含み、前記第２半導体チップは、前記第２半導体チップの前記第２ボンディングパッドを露出するように前記パッケージ基板の前記開口部に向かってシフトされ、前記第１ボンディングパッドは前記開口部を露出させることが好ましい。
前記パッケージ基板と前記第２半導体チップとの間に互いに離隔して配置される一対の第３半導体チップと、前記パッケージ基板と前記第３半導体チップとの間に互いに離隔して配置される一対の第４半導体チップとを更に有し、前記第３半導体チップは、第３集積回路と、前記開口部と隣接して前記第３半導体チップの互いに対向する縁部に配置され、前記第３集積回路と電気的に接続される第３ボンディングパッドとを含み、前記第４半導体チップは、第４集積回路と、前記開口部と隣接して前記第４半導体チップの互いに対向する縁部に配置され、前記第４集積回路と電気的に接続される第４ボンディングパッドとを含むことが好ましい。
前記第３半導体チップの各々は、前記第２半導体チップと対向する第５面及び前記第５面と対向する第６面を有し、前記第３ボンディングパッド及び前記第３集積回路は前記第６面に配置され、前記第４半導体チップの各々は、前記第３半導体チップの前記第６面と対向する第７面及び前記第７面と対向する第８面を有し、前記第４ボンディングパッド及び前記第４集積回路は前記第８面に配置されることが好ましい。
前記第３半導体チップは、前記第３半導体チップの前記第３ボンディングパッドを露出するように前記パッケージ基板の前記開口部に向かってシフトされ、前記第４半導体チップは、前記第４半導体チップの前記第４ボンディングパッドを露出するように前記パッケージ基板の前記開口部に向かってシフトされ、前記第２ボンディングパッドと前記第３ボンディングパッドは、第３ワイヤを通じて互いに接続され、前記第３ボンディングパッドと前記第４ボンディングパッドは、第４ワイヤを通じて互いに接続されることが好ましい。
又、上記目的を達成するためになされた本発明による半導体パッケージは、半導体パッケージであって、回路パターンを有するパッケージ基板と、前記パッケージ基板上に配置され、前記パッケージ基板と対向する第１面及び前記第１面と対向する第２面を有し、第１集積回路と、その中央領域に配置され前記回路パターンと電気的に接続される貫通電極とを含む第１半導体チップと、前記第１半導体チップ上に互いに離隔して配置され、前記第１半導体チップと対向する第３面及び前記第３面と対向する第４面を有し、第２集積回路を含む一対の第２半導体チップとを有することを特徴とする。
前記第２半導体チップは、前記第１半導体チップの２倍のメモリ容量を有し、前記半導体パッケージの総メモリ容量は、前記第１半導体チップのメモリ容量の２ｎ倍（ｎは整数）であることが好ましい。
前記第１半導体チップと前記パッケージ基板との間に配置され、前記貫通電極を通じて前記回路パターンとを電気的に接続する第１バンパーをさらに有することが好ましい。
前記第１半導体チップは、前記第２面に配置され前記貫通電極に接続される複数の第１ボンディングパッドをさらに含み、前記第２半導体チップの各々は、前記第４面に配置されて前記第２集積回路に電気的に接続される第２ボンディングパッドをさらに含むことが好ましい。
前記第１ボンディングパッドは、前記第１面に配置されることが好ましい。
前記第１半導体チップは、前記第１面に配置され、前記貫通電極に接続される第１ボンディングパッドをさらに含み、前記第２半導体チップの各々は、前記第３面に配置されて前記第２集積回路と電気的に接続される第２ボンディングパッドをさらに含むことが好ましい。
前記第２半導体チップ上に互いに離隔して配置され、第３集積回路と、自身の縁部近くに位置し前記第３集積回路と電気的に接続される第３ボンディングパッドとを含む一対の第３半導体チップと、前記第３半導体チップ上に互いに離隔して配置され、第４集積回路と、自身の縁部近くに位置し前記第４集積回路と電気的に接続される第４ボンディングパッドとを含む一対の第４半導体チップとをさらに有することが好ましい。
前記第３半導体チップの各々は、前記第２半導体チップと対向する第５面及び前記第５面と対向する第６面を有し、前記第３ボンディングパッドは、前記第６面に配置され、前記第４半導体チップの各々は、前記第３半導体チップの前記第６面と対向する第７面及び前記第７面と対向する第８面を有し、前記第４ボンディングパッドは、前記第８面に配置されることが好ましい。
前記第２半導体チップの各々は、前記第３面に配置された接続パッドをさらに含み、前記半導体パッケージは、前記第１半導体チップと前記第２半導体チップとの間に配置され、前記接続パッドと前記第１ボンディングパッドとを電気的に接続する第２バンパーをさらに有することが好ましい。
前記接続パッド、前記第２ボンディングパッド、前記第３ボンディングパッド、及び前記第４ボンディングパッドは、互いにサイド接続方式で接続されることが好ましい。
前記第３半導体チップは、前記第２半導体チップの前記第２ボンディングパッドを露出するように前記パッケージ基板の縁部に向かってシフトされ、前記第４半導体チップは、前記第３半導体チップの前記第３ボンディングパッドを露出するように前記パッケージ基板の縁部に向かってシフトされることが好ましい。
前記第２半導体チップの各々は、前記第３面に配置される接続パッドをさらに含み、前記半導体パッケージは、前記第１半導体チップと前記第２半導体チップとの間に配置され、前記接続パッドと前記第１ボンディングパッドを接続する第２バンパーをさらに有し、前記接続パッド、前記第２ボンディングパッド、前記第３ボンディングパッド、及び前記第４ボンディングパッドはサイド接続方式で接続されることが好ましい。
前記第１ボンディングパッド、前記第２ボンディングパッド、前記第３ボンディングパッド、及び前記第４ボンディングパッドは、ワイヤボンディング方式で接続されることが好ましい。
前記第３半導体チップの各々は、前記第２半導体チップと対向する第５面及び前記第５面と対向する第６面を有し、前記第３ボンディングパッドは、前記第５面に配置され、前記第４半導体チップの各々は、前記第３半導体チップの前記第６面と対向する第７面及び前記第７面と対向する第８面を有し、前記第４ボンディングパッドは、前記第７面に配置されることが好ましい。
前記第２ボンディングパッド、前記第３ボンディングパッド、及び前記第４ボンディングパッドは、互いにサイド接続方式で接続されることが好ましい。
前記第３半導体チップは、前記第３ボンディングパッドを露出するように前記パッケージ基板の中央方向に向かってシフトされ、前記第４半導体チップは、前記第４ボンディングパッドを露出するように前記パッケージ基板の中央方向に向かってシフトされることが好ましい。
前記第２ボンディングパッド、前記第３ボンディングパッド、及び前記第４ボンディングパッドは、互いにワイヤボンディング方式で接続されることが好ましい。
前記第１半導体チップと前記第２半導体チップとの間に配置され、前記第２ボンディングパッドと前記貫通電極とを接続する第２バンパーをさらに有することが好ましい。
又、上記目的を達成するためになされた本発明による半導体パッケージは、開口部を有するパッケージ基板と、前記パッケージ基板上に前記開口部を覆う配置される第１半導体チップと、前記パッケージ基板と前記第１半導体チップとの間に配置され、前記開口部の両側に配置される一対の第２半導体チップとを有し、前記第１半導体チップは、第１集積回路と、前記第１半導体チップの中央領域に配置されたセンターパッドと複数の第１ボンディングパッドとを含み、前記センターパッド及び前記複数の第１ボンディングパッドは、前記第１集積回路と電気的に接続され、前記第２半導体チップの各々は、第２集積回路と、前記開口部に隣接して前記第２半導体チップの縁部に配置される第２ボンディングパッドとを含み、前記第２ボンディングパッドは、前記第２集積回路と電気的に接続され、前記第２ボンディングパッドは、前記第１ボンディングパッドと接続されることを特徴とする。
前記第２ボンディングパッドの１つと前記第１ボンディングパッドとを電気的に接続するバンパーをさらに有することが好ましい。
前記第２半導体チップは、前記第２ボンディングパッドが前記開口部内に配列されるように前記開口部に向かってオフセットされ、前記第２ボンディングパッドは、ワイヤボンディングを通じて前記第１ボンディングパッドと電気的に接続されることが好ましい。
本発明に係る半導体パッケージによれば、半導体チップが互いに対向するそれらの中央の空間に形成されたボンディングワイヤを通じて接続されるので、半導体パッケージの製作費用が低減されることができ、又、スレーブチップがマスターチップを通じて外部へ接続されるので、電気的特性が向上され得るという効果がある。
本発明の実施形態による半導体パッケージの概念を説明する図である。 本発明の第１の実施形態による半導体パッケージの断面図である。 図２Ａの符号Ａ部の拡大図である。 図２Ａの符号Ｂ部の拡大図である。 第１半導体チップの下部面を概略的に示す平面図である。 第２半導体チップ１２０の上部面を概略的に示す平面図である。 本発明の第２の実施形態による半導体パッケージの断面図である。 図３Ａの符号Ａ部の拡大図である。 図３Ａの符号Ｂ部の拡大図である。 第１半導体チップ１１０の下部面を概略的に示す平面図である。 第２半導体チップ１２０の上部面を概略的に示す平面図である。 本発明の第３の実施形態による半導体パッケージの断面図である。 図４Ａの符号Ａ部の拡大図である 本発明の第４の実施形態による半導体パッケージの断面図である。 本発明の第５の実施形態による半導体パッケージの断面図である。 図６Ａの符号Ａ部の拡大図である。 図６Ａの符号Ｂ部の拡大図である。 本発明の第６の実施形態による半導体パッケージの断面図である。 本発明の第７の実施形態による半導体パッケージの断面図である。 図８Ａの符号Ａ部の拡大図である。 本発明の第７の実施形態の変形にしたがう半導体パッケージの断面図である。 本発明の第８の実施形態による半導体パッケージの断面図である。 本発明の第９の実施形態による半導体パッケージの断面図である。 本発明の第１０の実施形態による半導体パッケージの断面図である。 本発明の第１１の実施形態による半導体パッケージの断面図である。 図１３Ａの符号Ａ部の拡大図である。 図１３Ａの符号Ｂ部の拡大図である。 本発明の第１２の実施形態による半導体パッケージの断面図である。 本発明の第１３の実施形態による半導体パッケージの断面図である。 本発明の実施形態による電子システムを示すブロック図である。
次に、本発明に係る半導体パッケージを実施するための形態の具体例を図面を参照しながら説明する。
しかし、本発明は以下で開示する実施形態に限定されることではなく様々な形態に具現され、多様な変更を加えることができる。単なる、本実施形態の説明を通じて本発明の開示が完全になるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供する。
添付した図面で構成要素は説明を簡単にするためにその大きさが実際より拡大して示すことがあり得、各構成要素の比率は誇張されるか、或いは縮小され得る。
ある構成要素が他の構成要素に“上に”あるか、“接続されて”いると記載された場合、他の構成要素に上に直接接しているか、又は接続されているが、中間にその他の構成要素が存在することができると理解されなければならない。反面、ある構成要素が他の構成要素の“直ちに上に”あるか、又は“直接接続されて”いると記載された場合には、中間にその他の構成要素が存在しないこととして理解されることができる。構成要素の間の関係を説明する他の表現、例えば、“〜間に”と“直接〜間に”等も同様に解釈されることができる。
第１、第２等の用語は多様な構成要素を説明するために使用されるが、構成要素は用語によって限定されない。用語は１つの構成要素を他の構成要素から区別する目的のみに使用する。例えば、本発明の権利範囲を逸脱しなくて第１構成要素は第２構成要素と称され得り、類似に第２構成要素も第１構成要素と称され得る。
単数の表現は文脈の上に明確に異なりに表現しない限り、複数の表現を含む。“含む”又は“有する”等の用語は明細書上に記載された特徴、数字、段階、動作、構成要素、部分品又はこれらを組合したことが存在することを指定するためのことで、１つ又はその以上の他の特徴や数字、段階、動作、構成要素、部分品又はこれらを組み合わしたことが付加されていることと解釈することができる。
本発明の実施形態で使用される用語は異なりに定義されない限り、該当技術分野で通常の知識を有する者に通常的に公知された意味に解釈できる。また、“少なくとも１つ”は最小限１つと同一な意味に使用され１つ又はその以上を選択的に指称することができる。
図１は、本発明の実施形態による半導体パッケージＰの概念を説明する図である。
外部コントローラＣが追加的に提供され得る。本発明の実施形態による半導体パッケージＰはマスターチップ１０及びスレーブチップ２０を包含する。
マスターチップ１０は外部コントローラＣからアドレス及びコマンド等を含む制御信号、電圧信号、及び記録データ等を受信して、スレーブチップ２０へ提供しスレーブチップ２０を制御する。
本発明の第１の実施形態による半導体パッケージ１を説明する。
図２Ａは本発明の第１の実施形態による半導体パッケージの断面図であり、図２Ｂ及び図２Ｃは各々図２Ａの符号Ａ及びＢ部の拡大図であり、図２Ｄは第１半導体チップ１１０の下部面を概略的に示す平面図であり、図２Ｅは第２半導体チップ１２０の上部面を概略的に示す平面図である。
図２Ａ〜図２Ｅを参照すると、本発明の第１の実施形態による半導体パッケージ１は、パッケージ基板１００、パッケージ基板１００上の第１半導体チップ１１０、及びパッケージ基板１００と第１半導体チップ１１０との間に実装され、互いに離隔された一対の第２半導体チップ１２０を含む。
パッケージ基板１００は、印刷回路基板であり得る。
パッケージ基板１００は、その中央に開口部１０１を有する。パッケージ基板１００は開口部１０１に隣接する回路パターン１０２を含む。回路パターン１０２はパッケージ基板１００の下面に配置され、外部パッド１０４に電気的に接続される。半導体パッケージ１を外部装置と電気的に接続するソルダバンプ或いはソルダボールのような外部端子１０８が外部パッド１０４に付着される。
第１半導体チップ１１０は、パッケージ基板１００と対向する第１面１１０ａ及び第１面に対向する第２面１１０ｂを有する。
第１半導体チップ１１０は、中央領域１１１及び中央領域両側の一対のセル領域１１２を包含する。
第１半導体チップ１１０は、第１集積回路ＩＣ１、第１センターパッド１１４及び第１ボンディングパッド１１５を包含する。
図２Ｂ及び図２Ｄに示すように、第１集積回路ＩＣ１は第１面１１０ａに隣接する第１半導体チップ１１０の内部に形成される。
第１センターパッド１１４及び第１ボンディングパッド１１５は、中央領域１１１の第１面１１０ａに配置される。
第１センターパッド１１４は、開口部１０１に露出される。第１ボンディングパッド１１５は第１センターパッド１１４と離隔されて配置される。第１ボンディングパッド１１５は第１コンタクト１１７及び第１内部パッド１１８を通じて第１集積回路ＩＣ１と電気的に接続される。
一例として、第１ボンディングパッド１１５は、第１センターパッド１１４の両側に一対に配置される。
一対の第１ボンディングパッド１１５は、第１再配線１１６を通じて互いに接続される。
第１センターパッド１１４は、第１ボンディングパッド１１５及び第１再配線１１６とは分離される。
第１センターパッド１１４と第１ボンディングパッド１１５は第１集積回路ＩＣ１を通じて電気的に接続される。第１半導体チップ１１０の第１面１１０ａ上に第１センターパッド１１４及び第１ボンディングパッド１１５を露出する第１絶縁膜１１９が提供され得る。
再び図２Ａを参照すると、第２半導体チップ１２０は接着層２１０を通じてパッケージ基板１００に付着される。
接着層２１０は、エポキシ或いはシリコン材質の絶縁性膜或いはテープであり得る。
第２半導体チップ１２０の互いに対向する縁端１２０ｅはパッケージ基板１００の開口部１０１に隣接する。
第２半導体チップ１２０は、第１半導体チップ１１０の第１面１１０ａと対向する第３面１２０ａ及び第３面に対向する第４面１２０ｂを有する。
図２Ｃ及び図２Ｅに示すように、第２半導体チップ１２０は、第２集積回路ＩＣ２、第２センターパッド１２４及び第２ボンディングパッド１２５を包含する。
第２集積回路ＩＣ１は、第３面１２０ａに隣接する第２半導体チップ１２０の内部に形成される。
第２センターパッド１２４及び第２ボンディングパッド１２５は、第２半導体チップ１２０の第３面１２０ａに配置される。
第２センターパッド１２４は、第２半導体チップ１２０の中央領域１２１に配置される。第２センターパッド１２４の両側に一対のセル領域１２２が配置される。
第２ボンディングパッド１２５は、第２半導体チップ１２０の互いに対向する縁部１２０ｅに隣接して配置される。
第２ボンディングパッド１２５は、第１ボンディングパッド１１５に対応するように配置され、第２再配線１２６を通じて第２センターパッド１２４と電気的に接続される。
第２ボンディングパッド１２５は、第２再配線１２６、第２内部パッド１２８、及び第２コンタクト１２７を通じて第２集積回路ＩＣ２と電気的に接続される。
第２半導体チップ１２０の第３面１２０ａ上に第２ボンディングパッド１２５を露出する第２絶縁膜１２９が提供され得る。
再び図２Ａを参照すると、半導体パッケージ１は、第１ボンディングパッド１１５と第２ボンディングパッド１２５とを電気的に接続する第１バンパー２２、及び第１バンパー２２と離隔して第１半導体チップ１１０と第２半導体チップ１２０とを支持するダミーバンパー２４をさらに包含する。
第１バンパー２２は、開口部１０１に隣接して第１半導体チップ１１０の下に配置され得る。ダミーバンパー２４は、開口部１０１から離隔して第１半導体チップ１１０の下に配置される。
メインボンディングワイヤ４０が開口部１０１内に提供され、第１半導体チップ１１０の第１センターパッド１１４とパッケージ基板１００の回路パターン１０２とを電気的に接続する。
モールディング層２００が、第１半導体チップ１１０及び第２半導体チップ１２０を覆うように形成される。モールディング膜２００は開口部１０１からパッケージ基板１００の下に突出された突出部２０１を包含する。
第１半導体チップ１１０及び第２半導体チップ１２０は、ＤＲＡＭやフラッシュのようなメモリチップであり得る。
第１半導体チップ１１０はマスターチップであって、第１集積回路ＩＣ１はデータを格納するためのメモリセル、メモリセルの動作を制御するための制御回路、及び／又は電源回路を包含することができる。
第２半導体チップ１２０はスレーブチップであって、第２集積回路ＩＣ２はデータを格納するためのメモリセルを包含することができる。第２半導体チップ１２０は制御回路及び／又は電源回路を包含しないことがあり得る。
第１半導体チップ１１０は、メインボンディングワイヤ４０を通じて外部コントローラＣ（図１参照）と通信し、第１バンパー２２を通じて第２半導体チップ１２０を制御することができる。
外部コントローラＣからのアドレス及びコマンド信号等を含む制御信号、電圧信号、及び記録データ等はメインボンディングワイヤ４０を通じて第１半導体チップ１１０に提供され、第１半導体チップ１１０又は第２半導体チップ１２０のメモリセルから読み出されたデータはメインボンディングワイヤ４０を通じて外部コントローラＣへ提供される。
第２半導体チップ１２０がメインボンディングワイヤ４０及び第１半導体チップ１１０を通じて外部コントローラＣ（図１参照）と通信するので、通信での寄生キャパシタンスを減少させることができる。
これと共に、第１半導体チップ１１０及び第２半導体チップ１２０が貫通電極ではないボンディングワイヤを通じて、外部と接続されるので、半導体パッケージの製作費用が低減させることができる。
第１半導体チップ１１０及び第２半導体チップ１２０がメモリチップである場合、第１半導体チップ１１０は第２半導体チップ１２０各々の２倍のメモリ容量を有することができる。半導体パッケージ１の総メモリ容量は、第１半導体チップ１１０のメモリ容量の２ｎ倍（ｎは整数）であり得る。
次に、本発明の第２の実施形態による半導体パッケージ２を説明する。
図３Ａは、本発明の第２の実施形態による半導体パッケージの断面図であり、図３Ｂ及び図３Ｃは各々図３Ａの符号Ａ及びＢ部の拡大図であり、図３Ｄは第１半導体チップ１１０の下部面を概略的に示す平面図であり、図３Ｅは第２半導体チップ１２０の上部面を概略的に示す平面図である。
図２Ａ〜図２Ｅを参照して説明したことと重複する技術的な特徴に対する詳細な説明は省略し、相違点に対して詳細に説明する。
図３Ａ〜図３Ｅを参照すると、本発明の第２の実施形態による半導体パッケージ２で、第２半導体チップ１２０の第２集積回路ＩＣ２は、第２半導体チップ１２０の第１の実施形態の第２センターパッド１２４無しで、第２ボンディングパッド１２５に電気的に接続される。
言い換えれば、本発明の第１の実施形態による半導体パッケージ１と異なり、本発明の第２の実施形態による第２半導体チップ１２０の第２集積回路ＩＣ２は、第２半導体チップ１２０の縁部に隣接して配置されたエッジパッド、即ち第２ボンディングパッド１２５に直接電気的に接続される。
次に、本発明の第３の実施形態による半導体パッケージ３を説明する。
図４Ａは本発明の第３の実施形態による半導体パッケージの断面図であり、図４Ｂは図４Ａの符号Ａ部分の拡大図である。
図２Ａ〜図２Ｅを参照して説明したことと重複する技術的な特徴に対する詳細な説明は省略し、相違点に対して詳細に説明する。
図４Ａ及び図４Ｂを参照すると、本発明の第３の実施形態による半導体パッケージ３はパッケージ基板１００、パッケージ基板１００上の第１半導体チップ１１０、パッケージ基板１００と第１半導体チップ１１０との間に実装され、互いに離隔された一対の第２半導体チップ１２０、パッケージ基板１００と第２半導体チップ１２０との間に提供され、互いに離隔された一対の第３半導体チップ１３０、及びパッケージ基板１００と第３半導体チップ１３０との間に提供され、互いに離隔された一対の第４半導体チップ１４０を包含する。
第３半導体チップ１３０は、第２半導体チップ１２０と対向する第５面１３０ａ及び第５面に対向する第６面１３０ｂを有する。
第３半導体チップ１３０は、第３集積回路、第３センターパッド１３４、及び第３ボンディングパッド１３５を有する。第３半導体チップ１３０の第６面１３０ｂ上に第３絶縁膜１３９が形成される。
第３集積回路は、図２Ｃに示した第２集積回路ＩＣ２のように、第５面１３０ａに隣接する第３半導体チップ１３０の内部に配置される。第３センターパッド１３４及び第３ボンディングパッド１３５は第３半導体チップ１２０の第５面１３０ａに配置される。
第３センターパッド１３４は、第３半導体チップ１３０の中央領域に配置される。
第３ボンディングパッド１３５は、第３半導体チップ１３０の互いに対向する縁端１３０ｅに隣接して配置される。第３ボンディングパッド１３５は第２ボンディングパッド１２５に対応するように配置され、第３再配線１３６を通じて第３センターパッド１３４と電気的に接続される。
これによって、第３ボンディングパッド１３５は第３センターパッド１３４を通じて第３集積回路と電気的に接続される（図２Ｃ参照）。
第４半導体チップ１４０の各々は、第３半導体チップ１３０と対向する第７面１４０ａ及び第７面に対向する第８面１４０ｂを有する。
第４半導体チップ１４０は、第４集積回路、第４センターパッド１４４、及び第４ボンディングパッド１４５を包含する。
第４集積回路は、図２Ｃに示した第２集積回路ＩＣ２のように、第７面１４０ａに隣接する第４半導体チップ１４０の内部に配置される。
第４センターパッド１４４及び第４ボンディングパッド１４５は、第４半導体チップ１４０の第７面１４０ａに配置される。
第４センターパッド１４４は、第４半導体チップ１４０の中央領域に配置される。第４ボンディングパッド１４５は第４半導体チップ１４０の互いに対向する縁端１４０ｅに隣接して配置される。
第４ボンディングパッド１４５は、第３ボンディングパッド１３５に対応するように配置され、第４再配線１４６を通じて第４センターパッド１４４と電気的に接続される。
これによって、第４ボンディングパッド１４５は第４センターパッド１４４を通じて第４集積回路と電気的に接続される（図２Ｃ参照）。
第２半導体チップ１２０、第３半導体チップ１３０、第４半導体チップ１４０、及びパッケージ基板１００は接着層２１０を通じて互いに付着される。
第２ボンディングパッド１２５、第３ボンディングパッド１３５、及び第４ボンディングパッド１４５はサイド接続方式で接続される。
例えば、図４Ｂに示すように、第２半導体チップ１２０、第３半導体チップ１３０、第４半導体チップ１４０の側壁に側壁絶縁膜３２が形成され、側壁絶縁膜３２上に金属配線３０が形成される。
金属配線３０は、第２半導体チップ１２０、第３半導体チップ１３０、及び第４半導体チップ１４０間を延長して第２ボンディングパッド１２５、第３ボンディングパッド１３５、及び第４ボンディングパッド１４５と接続される。金属配線３０は、例えば銅（Ｃｕ）を包含することができる。
次に、本発明の第４の実施形態による半導体パッケージ４を説明する。
図５は本発明の第４の実施形態による半導体パッケージの断面図である。
図４Ａを参照して説明したことと重複する技術的な特徴に対する詳細な説明は省略し、相違点に対して詳細に説明する。
図５を参照すると、第３半導体チップ１３０は、第４半導体チップ１４０の第４ボンディングパッド１４５を露出するようにパッケージ基板１００の縁端方向にシフトされる。第２半導体チップ１２０は第３半導体チップの第３ボンディングパッド１３５を露出するようにパッケージ基板１００の縁端方向にシフトされる。
第１サブワイヤ４２が開口部１０１内に提供されて、第２ボンディングパッド１２５と第３ボンディングパッド１３５とを電気的に接続する。
第２サブワイヤ４４が開口部１０１内に提供されて、第３ボンディングパッド１３５と第４ボンディングパッド１４５とを電気的に接続する。
次に、本発明の第５の実施形態による半導体パッケージ５を説明する。
図６Ａは本発明の第５の実施形態による半導体パッケージの断面図であり、図６Ｂ及び図６Ｃは各々図６Ａの符号Ａ及びＢ部の拡大図である。
図２Ａ〜図２Ｅを参照して説明したことと重複する技術的な特徴に対する詳細な説明は省略し、相違点に対して詳細に説明する。
図６Ａ〜図６Ｃを参照すると、第２半導体チップ１２０の第２集積回路ＩＣ２は第４面１２０ｂに隣接する第２半導体チップ１２０の内部に形成される。
第２センターパッド１２４及び第２ボンディングパッド１２５は第２半導体チップ１２０の第４面１２０ｂに配置される。
第２センターパッド１２４は、第２半導体チップ１２０の中央領域に配置される。
第２ボンディングパッド１２５は、第２半導体チップ１２０の互いに対向する縁部に隣接して配置される。
第２ボンディングパッド１２５は、第１ボンディングパッド１１５に対応するように配置され、第２再配線１２６を通じて第２センターパッド１２４に電気的に接続される。
第２センターパッド１２４は、第２内部パッド１２８と第２コンタクト１２７を通じて第２集積回路ＩＣ２に電気的に接続される。
第２半導体チップ１２０の第４面１２０ｂ上に第２ボンディングパッド１２５を露出する第２絶縁膜１２９が提供され得る。
パッケージ基板１００、第１半導体チップ１１０、及び第２半導体チップ１２０は、接着層２１０を通じて互いに付着される。接着層２１０は、エポキシ或いはシリコン材質の絶縁性膜或いはテープであり得る。
第２半導体チップ１２０は、第２半導体チップの第２ボンディングパッド１２５を露出するように開口部１０１に向かってシフトされる。
第２半導体チップ１２０は第１ボンディングパッド１１５を露出させる。
第１サブワイヤ４２が開口部１０１内に提供されて、第１ボンディングパッド１１５と第２ボンディングパッド１２５とを電気的に接続する。
次に、本発明の第６の実施形態による半導体パッケージ６を説明する。
図７は本発明の第６の実施形態による半導体パッケージの断面図である。
図６Ａ〜図６Ｃを参照して説明したことと重複する技術的な特徴に対する詳細な説明は省略し、相違点に対して詳細に説明する。
図７を参照すると、本発明の第６の実施形態による半導体パッケージ６は、パッケージ基板１００と第２半導体チップ１２０との間に提供され、互いに離隔された一対の第３半導体チップ１３０、及びパッケージ基板１００と第３半導体チップ１３０との間に提供され、互いに離隔された一対の第４半導体チップ１４０を包含する。
第３半導体チップ１３０は第３集積回路、第３センターパッド１３４、及び第３ボンディングパッド１３５を包含する。第３半導体チップ１３０は第２半導体チップ１２０と対向する第５面１３０ａ及び第５面に対向する第６面１３０ｂを有する。
第３集積回路は、図６Ｃに示した第２集積回路ＩＣ２のように、第６面１３０ｂに隣接する第３半導体チップ１３０の内部に形成される。
第３センターパッド１３４及び第３ボンディングパッド１３５は第３半導体チップ１３０の第６面１３０ｂに配置される。
第３センターパッド１３４は、第３半導体チップ１３０の中央領域に配置され得る。第３ボンディングパッド１３５は第３半導体チップ１３０の互いに対向する縁端１３０ｅに隣接して配置される。第３ボンディングパッド１３５は第２ボンディングパッド１２５に対応するように配置され、第３再配線１３６を通じて第３センターパッド１３４と電気的に接続される。
これによって、第３ボンディングパッド１３５は第３センターパッド１３４を通じて第３集積回路と電気的に接続される。
第４半導体チップ１４０は、第４集積回路、第３センターパッド１４４、及び第４ボンディングパッド１４５を含む。
第４半導体チップ１４０は、第３半導体チップ１３０と対向する第７面１４０ａ及び第７面に対向する第８面１４０ｂを有する。
第４集積回路は、図６Ｃに示した第２集積回路ＩＣ２のように、第８面１４０ｂに隣接する第４半導体チップ１４０の内部に形成される。
第４センターパッド１４４及び第４ボンディングパッド１４５は第４半導体チップ１４０の第８面１４０ｂに配置される。
第４センターパッド１４４は、第４半導体チップ１４０の中央領域に配置される。
第４ボンディングパッド１４５は、第４半導体チップ１４０の互いに対向する縁部に隣接して配置される。
第４ボンディングパッド１４５は第３ボンディングパッド１３５に対応するように配置され、第４再配線１４６を通じて第４センターパッド１４４に電気的に接続される。
これによって、第４ボンディングパッド１４５は第４センターパッド１４４を通じて第４集積回路と電気的に接続される。
第３半導体チップ１３０は、第３半導体チップの第３ボンディングパッド１３５を露出するように開口部１０１に向かってシフトされる。
第４半導体チップ１４０は、第４半導体チップの第４ボンディングパッド１４５を露出するように開口部１０１に向かってシフトされる。
第２サブワイヤ４４が開口部１０１内に提供されて、第２ボンディングパッド１２５と第３ボンディングパッド１３５とを電気的に接続する。
第３サブワイヤ４６が開口部１０１内に提供されて、第３ボンディングパッド１３５と第４ボンディングパッド１４５とを電気的に接続する。
本発明の第７の実施形態による半導体パッケージ７Ａを説明する。
図８Ａは本発明の第７の実施形態による半導体パッケージの断面図であり、図８Ｂは図８Ａの符号Ａ部の拡大図である。
図８Ａ及び図８Ｂを参照すると、半導体パッケージ７Ａは、回路パターンを有するパッケージ基板１００、パッケージ基板上の第１半導体チップ１１０、及び第１半導体チップ上に互いに離隔した一対の第２半導体チップ１２０を含む。
パッケージ基板１００は印刷回路基板であり得る。
パッケージ基板１００は回路パターン１０２を含む。回路パターン１０２はパッケージ基板１００の下面に配置された外部パッド１０４と電気的に接続される。
半導体パッケージ６と外部装置とを電気的に接続できるソルダバンプ或いはソルダボールのような外部端子１０８が外部パッド１０４に付着される。
第１半導体チップ１１０は、パッケージ基板１００と対向する第１面１１０ａ及び第１面に対向する第２面１１０ｂを有する。
第１半導体チップ１１０は、第１集積回路ＩＣ１、貫通電極（ｔｈｒｏｕｇｈ−ｓｉｌｉｃｏｎ ｖｉａ）ＴＳＶ、及び第１ボンディングパッド１１５を包含する。
第１集積回路ＩＣ１は、第２面１１０ｂに隣接する第１半導体チップ１１０の内部に形成される。
貫通電極ＴＳＶは、第１半導体チップ１１０の中央領域に配置される。
貫通電極ＴＳＶは、第１半導体チップ１１０の基板を貫通して形成され、第１半導体チップ１１０の第１面１１０ａの下部パッド１１１ａと第２面１１０ｂの上部パッド１１１ｂとを接続する。
第１ボンディングパッド１１５は、貫通電極ＴＳＶと離隔して、第１半導体チップ１１０の中央領域に配置される。
第１ボンディングパッド１１５は、第１半導体チップ１１０の第２面１１０ｂに配置される。第１ボンディングパッド１１５は第１コンタクト１１７及び第１内部パッド１１８を通じて第１集積回路ＩＣ１に電気的に接続される。
第１ボンディングパッド１１５は、貫通電極ＴＳＶの両側に一対に配置される。第１ボンディングパッド１１５は、第１再配線１１６を通じて貫通電極ＴＳＶと電気的に接続される。第１半導体チップ１１０の第２面１１０ｂ上に第１ボンディングパッド１１５を露出する第１絶縁膜１１９が提供され得る。
第１半導体チップ１１０とパッケージ基板１００との間に第１バンパー２２が提供されて、貫通電極ＴＳＶと回路パターン１０２とを電気的に接続する。
半導体パッケージ６は、第１バンパー２２と離隔して、第１半導体チップ１１０とパッケージ基板１００を支持する第１ダミーバンパー２４をさらに包含することができる。
一対の第２半導体チップ１２０は、第１半導体チップ１１０の中央領域を露出するように互いに離隔される。
第２半導体チップ１２０の互いに対向する縁端１２０ｅは第１半導体チップ１１０の中央領域に隣接する。
第２半導体チップ１２０は、第１半導体チップ１１０と対向する第３面１２０ａ及び第３面に対向する第４面１２０ｂを有する。
第２半導体チップ１２０の各々は、第２集積回路、第２センターパッド１２４、及び第２ボンディングパッド１２５を包含する。
第２集積回路は、図２Ｃに示したように、第４面１２０ｂに隣接する第２半導体チップ１２０の内部に形成される。
第２センターパッド１２４は、第２半導体チップ１２０の中央領域に配置される。
第２ボンディングパッド１２５は、第２半導体チップ１２０の互いに対向する縁端１２０ｅに隣接して配置される。
第２センターパッド１２４及び第２ボンディングパッド１２５は第２半導体チップ１２０の第４面１２０ｂに配置される。
第２ボンディングパッド１２５は第２再配線１２６を通じて第２センターパッド１２４と電気的に接続される。第２センターパッド１２４は第２集積回路ＩＣ２と電気的に接続される。
これによって、第２ボンディングパッド１２５は第２センターパッド１２４を通じて第２集積回路ＩＣ２と電気的に接続される。
第２半導体チップ１２０の第３面１２０ａに接続パッド１２７が提供される。
接続パッド１２７は、第２ボンディングパッド１２５と対応するように提供される。第２半導体チップ１２０の第３面１２０ａ上に接続パッド１２７を露出する第２絶縁膜１２９が提供され得る。
第２ボンディングパッド１２５と連結パッド１２７とはサイド接続方式で接続される。
例えば、図８Ｂに示すように、第２半導体チップ１２０の側壁に側壁絶縁膜３２が形成され、側壁絶縁膜３２上に金属配線３０が形成される。
金属配線３０は、第２半導体チップ１２０の第３面１２０ａ及び第４面１２０ｂに延長して第２ボンディングパッド１２５と接続パッド１２７とを接続する。金属配線３０は、例えば銅（Ｃｕ）を包含することができる。
第１半導体チップ１１０と第２半導体チップ１２０との間に第２バンパー２６が提供されて、接続パッド１２７と第１ボンディングパッド１１５とを接続することができる。
半導体パッケージ６は、第２バンパー２６と離隔して第１半導体チップ１１０と第２半導体チップ１２０とを支持する第２ダミーバンパー２８をさらに包含することができる。
次に、本発明の第７の実施形態の変形にしたがう半導体パッケージ７Ｂを説明する。
図９は、本発明の第７の実施形態の変形にしたがう半導体パッケージの断面図である。
図８Ａ及び図８Ｂを参照して説明したことと重複する技術的な特徴に対する詳細な説明は省略し、相違点に対して詳細に説明する。
図９を参照すると、本発明の第７の実施形態による半導体パッケージ７Ａとは異なり、本発明の第７の実施形態の変形にしたがう半導体パッケージ７Ｂの第１ボンディングパッド１１５は、第１再配線１１６ではないボンディングワイヤ４０を通じて貫通電極ＴＳＶと電気的に接続される。
次に、本発明の第８の実施形態による半導体パッケージ８を説明する。
図１０は、本発明の第８の実施形態による半導体パッケージの断面図である。
図８Ａ及び図８Ｂを参照して説明したことと重複する技術的な特徴に対する詳細な説明は省略し、相違点に対して詳細に説明する。
図１０を参照すると、本発明の第８の実施形態による半導体パッケージ８は、パッケージ基板１００、パッケージ基板１００上の第１半導体チップ１１０、第１半導体チップ１１０上に実装され互いに離隔された一対の第２半導体チップ１２０、第２半導体チップ１２０上に提供され互いに離隔された一対の第３半導体チップ１３０、及び第３半導体チップ１３０上に提供され互いに離隔された一対の第４半導体チップ１４０を包含する。
第３半導体チップ１３０の各々は、第３集積回路、第３センターパッド１３４、及び第３ボンディングパッド１３５を包含する。第３半導体チップ１３０の各々は第２半導体チップ１２０と対向する第５面１３０ａ及び第５面に対向する第６面１３０ｂを有する。
第３集積回路は、図２Ｃに示した第２集積回路ＩＣ２のように、第６面１３０ｂに隣接する第３半導体チップ１３０の内部に配置される。
第３センターパッド１３４及び第３ボンディングパッド１３５は第３半導体チップ１２０の第６面１３０ｂに配置される。
第３センターパッド１３４は、第３半導体チップ１３０の中央領域に配置される。
第３ボンディングパッド１３５は、第３半導体チップ１３０の互いに対向する縁端１３０ｅに隣接して配置される。
第３ボンディングパッド１３５は第２ボンディングパッド１２５に対応するように配置され、第３再配線１３６を通じて第３センターパッド１３４と電気的に接続される。
これによって、第３ボンディングパッド１３５は第３センターパッド１３４を通じて第３集積回路と電気的に接続される。
第４半導体チップ１４０の各々は第４集積回路、第４センターパッド１４４及び第４ボンディングパッド１４５を包含する。
第４半導体チップ１４０の各々は、第３半導体チップ１３０と対向する第７面１４０ａ及び第７面に対向する第８面１４０ｂを有する。
第４集積回路は、図２Ｃに示した第２集積回路ＩＣ２のように、第８面１４０ｂに隣接する第４半導体チップ１４０の内部に配置される。
第４センターパッド１４４及び第４ボンディングパッド１４５は第４半導体チップ１４０の第８面１４０ｂに配置される。
第４センターパッド１４４は、第４半導体チップ１４０の中央領域に配置される。
第４ボンディングパッド１４５は、第４半導体チップ１４０の互いに対向する縁端１４０ｅに隣接して配置される。
第４ボンディングパッド１４５は、第３ボンディングパッド１３５に対応するように配置され、第４再配線１４６を通じて第４センターパッド１４４と電気的に接続される。
これによって、第４ボンディングパッド１４５は第４センターパッド１４４を通じて第４集積回路と電気的に接続される（図２Ｃ参照）。
第２半導体チップ１２０、第３半導体チップ１３０、及び第４半導体チップ１４０は接着層２１０を通じて互いに付着される。
接続パッド１２７、第２ボンディングパッド１２５、第３ボンディングパッド１３５、及び第４ボンディングパッド１４５はサイド接続方式で接続される。
例えば、図８Ｂのように、第２半導体チップ１２０、第３半導体チップ１３０、第４半導体チップ１４０の側壁に側壁絶縁膜３２が形成され、側壁絶縁膜３２上に金属配線３０が形成される。
金属配線３０は、接続パッド１２７、第２ボンディングパッド１２５、第３ボンディングパッド１３５、及び第４ボンディングパッド１４５と接続される。
金属配線３０は、例えば銅（Ｃｕ）を包含することができる。
次に、本発明の第９の実施形態による半導体パッケージ９を説明する。
図１１は、本発明の第９の実施形態による半導体パッケージの断面図である。
図１０を参照して説明したことと重複する技術的な特徴に対する詳細な説明は省略し、相違点に対して詳細に説明する。
図１１を参照すると、第３半導体チップ１３０は、第２半導体チップ１２０の第２ボンディングパッド１２５を露出するように、第２半導体チップ１２０に比べてパッケージ基板１００の外側の縁部方向にシフトされる。
第４半導体チップ１４０は、第３半導体チップ１３０の第３ボンディングパッド１３５を露出するように、第３半導体チップ１３０に比べてパッケージ基板１００の外側の縁部方向にシフトされる。
接続パッド１２７、第２ボンディングパッド１２５、第３ボンディングパッド１３５、及び第４ボンディングパッド１４５は、サイド接続方式で接続される。
第２半導体チップ１２０は、バンパー２６を通じて第１半導体パッケージ１１０に接続される。
次に、本発明の第１０の実施形態による半導体パッケージ１０を説明する。
図１２は、本発明の第１０の実施形態による半導体パッケージの断面図である。
図１１を参照して説明したことと重複する技術的な特徴に対する詳細な説明は省略し、相違点に対して詳細に説明する。
図１２を参照すると、第２半導体チップ１２０は接着層２１０を通じて第１半導体パッケージ１１０に付着される。
第３半導体チップ１３０は、第２半導体チップ１２０の第２ボンディングパッド１２５を露出するようにパッケージ基板１００の外側の縁部方向にシフトされ、第４半導体チップ１４０は第３半導体チップ１３０の第３ボンディングパッド１３５を露出するようにパッケージ基板１００の外側の縁部方向にシフトされる。
第１ボンディングパッド１１５と第２ボンディングパッド１２５とは第１サブワイヤ４２を通じて、第２ボンディングパッド１２５と第３ボンディングパッド１３５とは第２サブワイヤ４４を通じて、第３ボンディングパッド１３５と第４ボンディングパッド１４５は第３サブワイヤ４６を通じて電気的に接続される。
又、上述した第７〜第１０の実施形態の第１ボンディングパッド１１５は、変形例として、第１再配線ではない図９を参照して説明したようにメインボンディングワイヤ４０を通じて貫通電極ＴＳＶと電気的に接続させることもできる。
次に、本発明の第１１の実施形態による半導体パッケージ１１を説明する。
図１３Ａは本発明の第１１の実施形態による半導体パッケージの断面図であり、図１３Ｂ及び図１３Ｃは各々図１３Ａの符号Ａ及びＢ部の拡大図である。
図１３Ａ〜図１３Ｃを参照すると、半導体パッケージ１０は、回路パターン１０２を有するパッケージ基板１００、パッケージ基板上の第１半導体チップ１１０、及び第１半導体チップ上に互いに離隔された一対の第２半導体チップ１２０を含む。
パッケージ基板１００は印刷回路基板であり得る。
パッケージ基板１００は回路パターン１０２を含む。回路パターン１０２はパッケージ基板１００の下面に配置された外部パッド１０４と電気的に接続される。
半導体パッケージ１１を外部装置に電気的に接続させるソルダバンプ或いはソルダボールのような１つ或いはそれ以上の外部端子１０８が外部パッド１０４に付着される。
第１半導体チップ１１０は、パッケージ基板１００と対向する第１面１１０ａ及び第１面に対向する第２面１１０ｂを有する。
第１半導体チップ１１０は、第１集積回路ＩＣ１、貫通電極ＴＳＶ、及び第１ボンディングパッド１１５を包含する。
第１集積回路ＩＣ１は、第１面１１０ａに隣接する第１半導体チップ１１０の内部に形成される。
貫通電極ＴＳＶは、第１半導体チップ１１０の中央領域に配置される。
貫通電極ＴＳＶは、第１半導体チップ１１０の基板を貫通して形成され、第１半導体チップ１１０の第１面１１０ａの下部パッド１１１ａと第２面１１０ｂの上部パッド１１１ｂとを接続させる。
第１ボンディングパッド１１５は、貫通電極ＴＳＶと離隔されて第１半導体チップ１１０の中央領域に配置される。
第１ボンディングパッド１１５は、第１半導体チップ１１０の第１面１１０ａに配置される。
第１ボンディングパッド１１５は貫通電極ＴＳＶに隣接して配置される。第１ボンディングパッド１１５は第１再配線１１６を通じて貫通電極ＴＳＶに電気的に接続される。第１ボンディングパッド１１５は、下部パッド１１１ａ、第１コンタクト１１７及び第１内部パッド１１８を通じて第１集積回路ＩＣ１と電気的に接続される。
第１半導体チップ１１０とパッケージ基板１００との間に第１バンパー２２が提供されて、第１ボンディングパッド１１５と回路パターン１０２とを電気的に接続する。
第１半導体チップ１１０とパッケージ基板１００との間に第１バンパー２２と離隔した第１ダミーバンパー２４が追加的に提供され得る。
第１半導体チップ１１０の第１面１１０ａに第１絶縁膜１１９が提供されて、第１ボンディングパッド１１５を露出する。
一対の第２半導体チップ１２０は、第１半導体チップ１１０の中央領域を露出するように互いに離隔される。
第２半導体チップ１２０の互いに対向する縁端は、第１半導体チップ１１０の中央領域に隣接することができる。
第２半導体チップ１２０の各々は、第１半導体チップ１１０と対向する第３面１２０ａ及び第３面に対向する第４面１２０ｂを有する。
第２半導体チップ１２０の各々は、第２集積回路ＩＣ２、第２センターパッド１２４及び第２ボンディングパッド１２５を包含する。
第２集積回路ＩＣ２は、第３面１２０ａに隣接する第２半導体チップ１２０の内部に形成される。
第２センターパッド１１４は、第２半導体チップ１２０の中央領域に配置される。
第２ボンディングパッド１２５は、第２半導体チップ１２０の互いに対向する縁端１２０ｅに隣接して配置される。
第２センターパッド１２４及び第２ボンディングパッド１２５は第２半導体チップ１２０の第３面１２０ａに配置される。
第２ボンディングパッド１２５は、第２再配線１２６を通じて第２センターパッド１２４に電気的に接続される。
第２センターパッド１２４は、第２コンタクト１２７及び第２内部パッド１２８を通じて第２集積回路ＩＣ２に電気的に接続される。
第２半導体チップ１２０の第３面１２０ａ上に第２ボンディングパッド１２５を露出する第２絶縁膜１２９が提供され得る。
第１半導体チップ１１０と第２半導体チップ１２０との間に第２バンパー２６が提供されて、第２ボンディングパッド１２５と上部パッド１１１ｂを接続する。
第１半導体チップ１１０と第２半導体チップ１２０との間に第２バンパー２６と離隔した第２ダミーバンパー２８が追加的に提供され得る。
次に、本発明の第１２の実施形態による半導体パッケージ１２を説明する。
図１４は本発明の第１２の実施形態による半導体パッケージの断面図である。
図１３Ａ〜図１３Ｃを参照して説明したことと重複する技術的な特徴に対する詳細な説明は省略し、相違点に対して詳細に説明する。
図１４を参照して、本発明の第１２の実施形態による半導体パッケージ１２は、パッケージ基板１００、パッケージ基板１００上の第１半導体チップ１１０、第１半導体チップ１１０上に実装され互いに離隔された一対の第２半導体チップ１２０、第２半導体チップ１２０上に提供され互いに離隔された一対の第３半導体チップ１３０、及び第３半導体チップ１３０上に提供され互いに離隔された一対の第４半導体チップ１４０を包含する。
第３半導体チップ１３０の各々は、第３集積回路、第３センターパッド１３４、及び第３ボンディングパッド１３５を有する。
第３ボンディングパッド１３５は、第３集積回路と電気的に接続される。
第３半導体チップ１３０の各々は、第２半導体チップ１２０と対向する第５面１３０ａ及び第５面に対向する第６面１３０ｂを有する。
第３集積回路は、図１３Ｃに示した第２集積回路ＩＣ２のように、第５面１３０ａに隣接する第３半導体チップ１３０の内部に配置される。
第３センターパッド１３４及び第３ボンディングパッド１３５は、第３半導体チップ１２０の第５面１３０ａに配置される。
第３センターパッド１３４は、第３半導体チップ１３０の中央領域に配置される。
第３ボンディングパッド１３５は、第３半導体チップ１３０の互いに対向する縁端１３０ｅに隣接して配置される。
第３ボンディングパッド１３５は第２ボンディングパッド１２５に対応するように配置され、第３再配線１３６を通じて第３センターパッド１３４と電気的に接続される。
これによって、第３ボンディングパッド１３５は、第３センターパッド１３４を通じて第３集積回路と電気的に接続される。
第４半導体チップ１４０の各々は、第４集積回路、第４センターパッド１４４及び互いに対向するそれらの縁部に配置される第４ボンディングパッド１４５を包含する。
第４半導体チップ１４０の各々は、第３半導体チップ１３０と対向する第７面１４０ａ及び第７面に対向する第８面１４０ｂを有する。
第４集積回路は、図１３Ｃに示した第２集積回路ＩＣ２のように、第７面１４０ａに隣接する第４半導体チップ１４０の内部に配置される。
第４センターパッド１４４及び第４ボンディングパッド１４５は、第４半導体チップ１４０の第７面１４０ａに配置される。
第４センターパッド１４４は、第４半導体チップ１４０の中央領域に配置される。
第４ボンディングパッド１４５は、第４半導体チップ１４０の互いに対向する縁端１４０ｅに隣接して配置される。
第４ボンディングパッド１４５は、第３ボンディングパッド１３５に対応するように配置され、第４再配線１４６を通じて第４センターパッド１４４と電気的に接続される。
これによって、第４ボンディングパッド１４５は、第４センターパッド１４４を通じて第４集積回路と電気的に接続される。
第２半導体チップ１２０、第３半導体チップ１３０、及び第４半導体チップ１４０は接着層２１０を通じて互いに付着される。
第２ボンディングパッド１２５、第３ボンディングパッド１３５、及び第４ボンディングパッド１４５は、図１０で示したように、サイド接続方式で接続される。
次に、本発明の第１３の実施形態による半導体パッケージ１３を説明する。
図１５は、本発明の第１３の実施形態による半導体パッケージの断面図である。
図１４を参照して説明したことと重複する技術的な特徴に対する詳細な説明は省略し、相違点に対して詳細に説明する。
図１５を参照すると、第３半導体チップ１３０は、第３半導体チップ１３０の第３ボンディングパッド１３５を露出するようにパッケージ基板１００の中央方向にシフトされ、第４半導体チップ１４０は、第４半導体チップ１４０の第４ボンディングパッド１４５を露出するようにパッケージ基板１００の中央方向にシフトされる。
第２ボンディングパッド１２５と第３ボンディングパッド１３５とは第１サブワイヤ４２を通じて、第３ボンディングパッド１３５と第４ボンディングパッド１４５とは第２サブワイヤ４４を通じて接続される。
上述した第１１〜第１３の実施形態では、第１半導体チップ１１０の第１集積回路ＩＣ１は第１面１１０ａに隣接する第１半導体チップ１１０の内部に形成され、第１ボンディングパッド１１５は第１半導体チップ１１０の第１面１１０ａに配置されることとして説明した。
しかし、これに限定されない。図８Ａ及び図８Ｂを参照して説明したように、第１半導体チップ１１０の第１集積回路ＩＣ１は第２面１１０ｂに隣接する第１半導体チップ１１０の内部に形成し、第１ボンディングパッド１１５は第１半導体チップ１１０の第２面１１０ｂに配置することも可能である。
上述した第３〜第１３の実施形態では、ボンディングパッドがセンターパッドと接続されたものを説明したが、これに限定されない。
例えば、図３Ａ〜図３Ｅを参照して説明した第２の実施形態のように、集積回路をセンターパッド無しで半導体チップの縁部に隣接して配置されたエッジパッド、即ちボンディングパッドに直接接続させることもできる。
上述した第４、第５、第６、第１０及び第１３の実施形態は、サブワイヤを使用するワイヤボンディングでボンディングパッドを接続することを説明したが、これに限定されない。
例えば、図１１を参照して説明したサイド接続方式で接続することも可能である。
図１６は、本発明の実施形態による電子システム１０００を示すブロック図である。
図１６を参照すると、電子システム１０００は、本発明の実施形態による半導体パッケージを少なくとも１つ包含する。
電子システム１０００は、モバイル機器やコンピューター等を包含することができる。
例えば、電子システム１０００は、メモリシステム１１２０、プロセッサー１１３０、ＲＡＭ１１４０、及びユーザーインターフェイス１１５０を包含でき、これらはバス（Ｂｕｓ）１１１０を利用して互いにデータ通信を行う。
プロセッサー１１３０は、プログラムを実行し、電子システム７００を制御する役割を果たす。
ＲＡＭ１１４０は、プロセッサー１１３０の動作メモリとして使用される。
例えば、メモリシステム１１２０、プロセッサー１１３０、及びＲＡＭ１１４０は、本発明の実施形態による半導体パッケージを包含することができる。
又は、プロセッサー１１３０とＲＡＭ１１４０とを１つのパッケージに包含することもできる。
ユーザーインターフェイス１１５０は、電子システム１０００にデータを入力又は出力するのに利用される。
メモリシステム１１２０は、プロセッサー１１３０の動作のためのコード、プロセッサー１１３０によって処理されたデータ、又は外部から入力されたデータを格納することができる。
図１６の電子システムは、多様な電子機器の電子制御装置に適用され得る。
図１６の電子システムは、例えばスマートフォンのようなモバイル機器、コンピューター、ＭＰ３プレーヤー、ナビゲーション（Ｎａｖｉｇａｔｉｏｎ）、ソリッドステートドライブ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ；ＳＳＤ）、サーバー、自動車又は家電製品（Ｈｏｕｓｅｈｏｌｄ ａｐｐｌｉａｎｃｅｓ）に適用され得る。
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
１、Ｐ 半導体パッケージ
１０ マスターチップ
２０ スレーブチップ
２２ 第１バンパー
２４ ダミーバンパー
１００ パッケージ基板
１０１ 開口部
１０２ 回路パターン
１０４ 外部パッド
１０８ 外部端子
１１０ 第１半導体チップ
１１１、１２１ 中央領域
１１２、１２２ セル領域
１１４ 第１センターパッド
１１５ 第１ボンディングパッド
１１６ 第１再配線
１１７、１２７ （第１、第２）コンタクト
１１８、１２８ （第１、第２）内部パッド
１１９、１２９ （第１、第２）絶縁膜
１２０ 第２半導体チップ
１２０ｅ 縁端
１２４ 第２センターパッド
１２５ 第２ボンディングパッド
１２６ 第２再配線
２００ モールディング層
２０１ 突出部
２１０ 接着層
Ｃ コントローラ

Claims (34)

  1. 半導体パッケージであって、
    パッケージ基板と、
    前記パッケージ基板上に配置される第１半導体チップと、
    前記パッケージ基板と前記第１半導体チップとの間に搭載される一対の第２半導体チップと、
    接続部材とを有し、
    前記パッケージ基板は、その中央領域に配置された開口部と、前記開口部に隣接して配置された回路パターンとを含み、
    前記第１半導体チップは、第１集積回路と、
    その中央領域に前記開口部と整列配置され第１ワイヤを通じて前記回路パターンと電気的に接続される第１センターパッドと、
    前記第１半導体チップの中央領域に配置され前記第１センターパッドと離隔して前記第１集積回路と電気的に接続される複数の第１ボンディングパッドとを含み、
    前記第２半導体チップは、前記開口部の対向する両側に離隔して配置され、
    第２集積回路と、
    前記第２集積回路の対向する縁部に隣接し前記第１ボンディングパッドと対応するように配置され、前記第２集積回路と電気的に接続される複数の第２ボンディングパッドとを含み、
    前記接続部材は、前記第１ボンディングパッドと前記第２ボンディングパッドとを電気的に接続し、
    前記第１半導体チップは、前記各々の第２半導体チップの２倍のメモリ容量を有し、前記半導体パッケージの総メモリ容量は、前記第１半導体チップのメモリ容量の２ｎ倍（ｎは整数）であることを特徴とする半導体パッケージ。
  2. 前記第１センターパッドは、前記第１集積回路を通じて前記第１ボンディングパッドと電気的に接続されることを特徴とする請求項１に記載の半導体パッケージ。
  3. 前記第１半導体チップは、前記パッケージ基板と対向する第１面及び前記第１面と対向する第２面を有し、前記第１センターパッド及び前記第１ボンディングパッドは前記第１面に配置され、
    前記第２半導体チップの各々は、前記第１半導体チップの前記第１面と対向する第３面及び前記第３面と対向する第４面を有し、前記第２ボンディングパッドは、前記第３面に配置されることを特徴とする請求項１に記載の半導体パッケージ。
  4. 前記第２半導体チップの各々は、それらの中央領域に配置され、前記第２集積回路と電気的に接続された第２センターパッドをさらに含み、前記第２センターパッドは、第２再配線層を通じて前記第２ボンディングパッドと電気的に接続されることを特徴とする請求項３に記載の半導体パッケージ。
  5. 前記第２集積回路は、それらの中央領域の配置された第２センターパッド無しで、前記第２ボンディングパッドと電気的に接続されることを特徴とする請求項３に記載の半導体パッケージ。
  6. 前記パッケージ基板と前記第２半導体チップとの間に、前記開口部の対向する両側に離隔して配置される一対の第３半導体チップと、
    前記パッケージ基板と前記第３半導体チップとの間に、前記開口部の対向する両側に離隔して配置される一対の第４半導体チップとを更に有し、
    前記第３半導体チップは、第３集積回路と、
    前記開口部と隣接して前記第３半導体チップの互いに対向する縁部に配置され、前記第３集積回路と電気的に接続される第３ボンディングパッドとを含み、
    前記第４半導体チップは、第４集積回路と、
    前記開口部と隣接して前記第４半導体チップの互いに対向する縁部に配置され、前記第４集積回路と電気的に接続される第４ボンディングパッドとを含み、
    前記第２ボンディングパッド、前記第３ボンディングパッド、及び前記第４ボンディングパッドは、サイド接続方式又はワイヤ接続方式で接続されることを特徴とする請求項３に記載の半導体パッケージ。
  7. 前記第３半導体チップの各々は、前記第２半導体チップと対向する第５面及び前記第５面と対向する第６面を有し、前記第３ボンディングパッドは、前記第５面に配置され、
    前記第４半導体チップの各々は、前記第３半導体チップの前記第６面と対向する第７面及び前記第７面と対向する第８面を有し、前記第４ボンディングパッドは、前記第７面に配置されることを特徴とする請求項６に記載の半導体パッケージ。
  8. 前記接続部材は、前記第１半導体チップと前記第２半導体チップとの間に配置される複数の第１バンパーを含むことを特徴とする請求項３に記載の半導体パッケージ。
  9. 前記第１半導体チップは、前記パッケージ基板と対向する第１面及び前記第１面と対向する第２面を有し、前記第１センターパッド及び前記第１ボンディングパッドは、前記第１面に配置され、
    前記第２半導体チップの各々は、前記第１半導体チップの前記第１面と対向する第３面及び前記第３面と対向する第４面を有し、前記第２ボンディングパッドは、前記第４面に配置されることを特徴とする請求項１に記載の半導体パッケージ。
  10. 前記接続部材は、第２ワイヤーを含み、
    前記第２半導体チップは、前記第２半導体チップの前記第２ボンディングパッドを露出するように前記パッケージ基板の前記開口部に向かってシフトされ、前記第１ボンディングパッドは前記開口部を露出させることを特徴とする請求項９に記載の半導体パッケージ。
  11. 前記パッケージ基板と前記第２半導体チップとの間に互いに離隔して配置される一対の第３半導体チップと、
    前記パッケージ基板と前記第３半導体チップとの間に互いに離隔して配置される一対の第４半導体チップとを更に有し、
    前記第３半導体チップは、第３集積回路と、
    前記開口部と隣接して前記第３半導体チップの互いに対向する縁部に配置され、前記第３集積回路と電気的に接続される第３ボンディングパッドとを含み、
    前記第４半導体チップは、第４集積回路と、
    前記開口部と隣接して前記第４半導体チップの互いに対向する縁部に配置され、前記第４集積回路と電気的に接続される第４ボンディングパッドとを含むことを特徴とする請求項９に記載の半導体パッケージ。
  12. 前記第３半導体チップの各々は、前記第２半導体チップと対向する第５面及び前記第５面と対向する第６面を有し、前記第３ボンディングパッド及び前記第３集積回路は前記第６面に配置され、
    前記第４半導体チップの各々は、前記第３半導体チップの前記第６面と対向する第７面及び前記第７面と対向する第８面を有し、前記第４ボンディングパッド及び前記第４集積回路は前記第８面に配置されることを特徴とする請求項１１に記載の半導体パッケージ。
  13. 前記第３半導体チップは、前記第３半導体チップの前記第３ボンディングパッドを露出するように前記パッケージ基板の前記開口部に向かってシフトされ、
    前記第４半導体チップは、前記第４半導体チップの前記第４ボンディングパッドを露出するように前記パッケージ基板の前記開口部に向かってシフトされ、
    前記第２ボンディングパッドと前記第３ボンディングパッドは、第３ワイヤを通じて互いに接続され、前記第３ボンディングパッドと前記第４ボンディングパッドは、第４ワイヤを通じて互いに接続されることを特徴とする請求項１２に記載の半導体パッケージ。
  14. 半導体パッケージであって、
    回路パターンを有するパッケージ基板と、
    前記パッケージ基板上に配置され、前記パッケージ基板と対向する第１面及び前記第１面と対向する第２面を有し、第１集積回路と、その中央領域に配置され前記回路パターンと電気的に接続される貫通電極とを含む第１半導体チップと、
    前記第１半導体チップ上に互いに離隔して配置され、前記第１半導体チップと対向する第３面及び前記第３面と対向する第４面を有し、第２集積回路を含む一対の第２半導体チップとを有することを特徴とする半導体パッケージ。
  15. 前記第２半導体チップは、前記第１半導体チップの２倍のメモリ容量を有し、前記半導体パッケージの総メモリ容量は、前記第１半導体チップのメモリ容量の２ｎ倍（ｎは整数）であることを特徴とする請求項１４に記載の半導体パッケージ。
  16. 前記第１半導体チップと前記パッケージ基板との間に配置され、前記貫通電極を通じて前記回路パターンとを電気的に接続する第１バンパーをさらに有することを特徴とする請求項１４に記載の半導体パッケージ。
  17. 前記第１半導体チップは、前記第２面に配置され前記貫通電極に接続される複数の第１ボンディングパッドをさらに含み、
    前記第２半導体チップの各々は、前記第４面に配置されて前記第２集積回路に電気的に接続される第２ボンディングパッドをさらに含むことを特徴とする請求項１４に記載の半導体パッケージ。
  18. 前記第１ボンディングパッドは、前記第１面に配置されることを特徴とする請求項１７に記載の半導体パッケージ。
  19. 前記第１半導体チップは、前記第１面に配置され、前記貫通電極に接続される第１ボンディングパッドをさらに含み、
    前記第２半導体チップの各々は、前記第３面に配置されて前記第２集積回路と電気的に接続される第２ボンディングパッドをさらに含むことを特徴とする請求項１４に記載の半導体パッケージ。
  20. 前記第２半導体チップ上に互いに離隔して配置され、第３集積回路と、自身の縁部近くに位置し前記第３集積回路と電気的に接続される第３ボンディングパッドとを含む一対の第３半導体チップと、
    前記第３半導体チップ上に互いに離隔して配置され、第４集積回路と、自身の縁部近くに位置し前記第４集積回路と電気的に接続される第４ボンディングパッドとを含む一対の第４半導体チップとをさらに有することを特徴とする請求項１７又は１９に記載の半導体パッケージ。
  21. 前記第３半導体チップの各々は、前記第２半導体チップと対向する第５面及び前記第５面と対向する第６面を有し、前記第３ボンディングパッドは、前記第６面に配置され、
    前記第４半導体チップの各々は、前記第３半導体チップの前記第６面と対向する第７面及び前記第７面と対向する第８面を有し、前記第４ボンディングパッドは、前記第８面に配置されることを特徴とする請求項２０に記載の半導体パッケージ。
  22. 前記第２半導体チップの各々は、前記第３面に配置された接続パッドをさらに含み、
    前記半導体パッケージは、前記第１半導体チップと前記第２半導体チップとの間に配置され、前記接続パッドと前記第１ボンディングパッドとを電気的に接続する第２バンパーをさらに有することを特徴とする請求項２１に記載の半導体パッケージ。
  23. 前記接続パッド、前記第２ボンディングパッド、前記第３ボンディングパッド、及び前記第４ボンディングパッドは、互いにサイド接続方式で接続されることを特徴とする請求項２２に記載の半導体パッケージ。
  24. 前記第３半導体チップは、前記第２半導体チップの前記第２ボンディングパッドを露出するように前記パッケージ基板の縁部に向かってシフトされ、
    前記第４半導体チップは、前記第３半導体チップの前記第３ボンディングパッドを露出するように前記パッケージ基板の縁部に向かってシフトされることを特徴とする請求項２１に記載の半導体パッケージ。
  25. 前記第２半導体チップの各々は、前記第３面に配置される接続パッドをさらに含み、
    前記半導体パッケージは、前記第１半導体チップと前記第２半導体チップとの間に配置され、前記接続パッドと前記第１ボンディングパッドを接続する第２バンパーをさらに有し、
    前記接続パッド、前記第２ボンディングパッド、前記第３ボンディングパッド、及び前記第４ボンディングパッドはサイド接続方式で接続されることを特徴とする請求項２４に記載の半導体パッケージ。
  26. 前記第１ボンディングパッド、前記第２ボンディングパッド、前記第３ボンディングパッド、及び前記第４ボンディングパッドは、ワイヤボンディング方式で接続されることを特徴とする請求項２５に記載の半導体パッケージ。
  27. 前記第３半導体チップの各々は、前記第２半導体チップと対向する第５面及び前記第５面と対向する第６面を有し、前記第３ボンディングパッドは、前記第５面に配置され、
    前記第４半導体チップの各々は、前記第３半導体チップの前記第６面と対向する第７面及び前記第７面と対向する第８面を有し、前記第４ボンディングパッドは、前記第７面に配置されることを特徴とする請求項２０に記載の半導体パッケージ。
  28. 前記第２ボンディングパッド、前記第３ボンディングパッド、及び前記第４ボンディングパッドは、互いにサイド接続方式で接続されることを特徴とする請求項２７に記載の半導体パッケージ。
  29. 前記第３半導体チップは、前記第３ボンディングパッドを露出するように前記パッケージ基板の中央方向に向かってシフトされ、
    前記第４半導体チップは、前記第４ボンディングパッドを露出するように前記パッケージ基板の中央方向に向かってシフトされることを特徴とする請求項２７に記載の半導体パッケージ。
  30. 前記第２ボンディングパッド、前記第３ボンディングパッド、及び前記第４ボンディングパッドは、互いにワイヤボンディング方式で接続されることを特徴とする請求項２９に記載の半導体パッケージ。
  31. 前記第１半導体チップと前記第２半導体チップとの間に配置され、前記第２ボンディングパッドと前記貫通電極とを接続する第２バンパーをさらに有することを特徴とする請求項２０に記載の半導体パッケージ。
  32. 開口部を有するパッケージ基板と、
    前記パッケージ基板上に前記開口部を覆う配置される第１半導体チップと、
    前記パッケージ基板と前記第１半導体チップとの間に配置され、前記開口部の両側に配置される一対の第２半導体チップとを有し、
    前記第１半導体チップは、第１集積回路と、前記第１半導体チップの中央領域に配置されたセンターパッドと複数の第１ボンディングパッドとを含み、前記センターパッド及び前記複数の第１ボンディングパッドは、前記第１集積回路と電気的に接続され、
    前記第２半導体チップの各々は、第２集積回路と、前記開口部に隣接して前記第２半導体チップの縁部に配置される第２ボンディングパッドとを含み、前記第２ボンディングパッドは、前記第２集積回路と電気的に接続され、
    前記第２ボンディングパッドは、前記第１ボンディングパッドと接続されることを特徴とする半導体パッケージ。
  33. 前記第２ボンディングパッドの１つと前記第１ボンディングパッドとを電気的に接続するバンパーをさらに有することを特徴とする請求項３２に記載の半導体パッケージ。
  34. 前記第２半導体チップは、前記第２ボンディングパッドが前記開口部内に配列されるように前記開口部に向かってオフセットされ、前記第２ボンディングパッドは、ワイヤボンディングを通じて前記第１ボンディングパッドと電気的に接続されることを特徴とする請求項３２に記載の半導体パッケージ。
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