JP3342845B2 - 半導体装置 - Google Patents
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- H01L2924/351—Thermal stress
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Description
【０００１】
【発明の属する技術分野】この発明は、半導体チップの
表面に他の半導体チップを重ね合わせて接合するチップ
・オン・チップ構造の半導体装置に関する。
表面に他の半導体チップを重ね合わせて接合するチップ
・オン・チップ構造の半導体装置に関する。
【０００２】
【従来の技術】たとえば、半導体装置の小型化および高
集積化を図るための構造として、複数個の半導体チップ
を表面同士が対向するように重ね合わせて接合する、い
わゆるチップ・オン・チップ構造がある。このチップ・
オン・チップ構造では、図６に示すように、対向する半
導体チップ９１，９２は、半導体チップ９１，９２間に
設けられた複数個のバンプ９３によって、所定間隔を保
つように連結され、かつ、互いに電気的に接続されてい
る。そして、重ね合わされた複数個の半導体チップ９
１，９２は、モールド樹脂９４などで樹脂封止されてい
る。
集積化を図るための構造として、複数個の半導体チップ
を表面同士が対向するように重ね合わせて接合する、い
わゆるチップ・オン・チップ構造がある。このチップ・
オン・チップ構造では、図６に示すように、対向する半
導体チップ９１，９２は、半導体チップ９１，９２間に
設けられた複数個のバンプ９３によって、所定間隔を保
つように連結され、かつ、互いに電気的に接続されてい
る。そして、重ね合わされた複数個の半導体チップ９
１，９２は、モールド樹脂９４などで樹脂封止されてい
る。
【０００３】
【発明が解決しようとする課題】モールド樹脂９４によ
る封止の際、半導体チップ９１，９２は、モールド樹脂
９４から比較的大きな圧力を受ける。また、半導体チッ
プ９１，９２の熱膨張率が異なる場合には、樹脂封止時
において大きな熱量が与えられると、半導体チップ９
１，９２に応力歪みが生じる。そのため、バンプ９３に
よって支持されていない部分において、半導体チップ９
１，９２の変形が生じ、その結果、半導体チップ９１，
９２に形成された素子の特性が劣化するといった問題が
あった。
る封止の際、半導体チップ９１，９２は、モールド樹脂
９４から比較的大きな圧力を受ける。また、半導体チッ
プ９１，９２の熱膨張率が異なる場合には、樹脂封止時
において大きな熱量が与えられると、半導体チップ９
１，９２に応力歪みが生じる。そのため、バンプ９３に
よって支持されていない部分において、半導体チップ９
１，９２の変形が生じ、その結果、半導体チップ９１，
９２に形成された素子の特性が劣化するといった問題が
あった。
【０００４】そこで、この発明の目的は、上術の技術的
課題を解決し、応力歪みなどによる変形を防止して、安
定した素子特性を発揮できる半導体装置を提供すること
である。
課題を解決し、応力歪みなどによる変形を防止して、安
定した素子特性を発揮できる半導体装置を提供すること
である。
【０００５】
【課題を解決するための手段および発明の効果】上記の
目的を達成するための請求項１記載の発明は、親チップ
の表面に子チップをその表面を対向させたフェースダウ
ン方式で接合して得られる組立体をパッケージに納める
ことにより構成された半導体装置であって、上記親チッ
プの表面には、当該親チップと上記子チップとの電気接
続に寄与する親側機能バンプと、当該親チップと上記子
チップとの電気接続に寄与せず、上記子チップに加わる
力を吸収するための親側ダミーバンプとが同じ高さに形
成されており、上記子チップの表面には、周縁部に当該
子チップと上記親チップとの電気接続に寄与する子側機
能バンプが形成され、中央部に当該子チップと上記親チ
ップとの電気接続に寄与せず、当該子チップに加わる力
を吸収するための子側ダミーバンプが上記子側機能バン
プと同じ高さに形成されていて、上記親側機能バンプと
上記子側機能バンプとが接合して、上記親チップと上記
子チップとの電気接続が達成されており、上記親側ダミ
ーバンプと上記子側ダミーバンプとは面接合していて、
その接触面積が上記子チップの表面の活性領域の全域を
覆うことを特徴とする半導体装置である。
目的を達成するための請求項１記載の発明は、親チップ
の表面に子チップをその表面を対向させたフェースダウ
ン方式で接合して得られる組立体をパッケージに納める
ことにより構成された半導体装置であって、上記親チッ
プの表面には、当該親チップと上記子チップとの電気接
続に寄与する親側機能バンプと、当該親チップと上記子
チップとの電気接続に寄与せず、上記子チップに加わる
力を吸収するための親側ダミーバンプとが同じ高さに形
成されており、上記子チップの表面には、周縁部に当該
子チップと上記親チップとの電気接続に寄与する子側機
能バンプが形成され、中央部に当該子チップと上記親チ
ップとの電気接続に寄与せず、当該子チップに加わる力
を吸収するための子側ダミーバンプが上記子側機能バン
プと同じ高さに形成されていて、上記親側機能バンプと
上記子側機能バンプとが接合して、上記親チップと上記
子チップとの電気接続が達成されており、上記親側ダミ
ーバンプと上記子側ダミーバンプとは面接合していて、
その接触面積が上記子チップの表面の活性領域の全域を
覆うことを特徴とする半導体装置である。
【０００６】この発明によれば、親チップの表面に形成
されている親側機能バンプと子チップの表面に形成され
ている子側機能バンプとの接合により、親チップと子チ
ップとの電気接続が達成されている。また、親チップの
表面に形成されている親側ダミーバンプと子チップの表
面中央部に形成されている子側ダミーバンプとが面接合
しており、この面接合している親側ダミーバンプおよび
子側ダミーバンプによって、親チップおよび子チップの
組立体をパッケージで封止する際に子チップに加わる力
（機械的圧力や熱応力）を吸収することができる。よっ
て、子チップの変形を防止することができ、安定した素
子特性を発揮することができる。
されている親側機能バンプと子チップの表面に形成され
ている子側機能バンプとの接合により、親チップと子チ
ップとの電気接続が達成されている。また、親チップの
表面に形成されている親側ダミーバンプと子チップの表
面中央部に形成されている子側ダミーバンプとが面接合
しており、この面接合している親側ダミーバンプおよび
子側ダミーバンプによって、親チップおよび子チップの
組立体をパッケージで封止する際に子チップに加わる力
（機械的圧力や熱応力）を吸収することができる。よっ
て、子チップの変形を防止することができ、安定した素
子特性を発揮することができる。
【０００７】上記ダミーバンプは、たとえばグランドや
電源ラインのような電位の安定した低インピーダンス部
に接続されていることが好ましい。この場合、ダミーバ
ンプがアンテナとなって、半導体チップ内に外部ノイズ
が取り込まれるおそれがないので、さらに安定した素子
特性を発揮することができる。
電源ラインのような電位の安定した低インピーダンス部
に接続されていることが好ましい。この場合、ダミーバ
ンプがアンテナとなって、半導体チップ内に外部ノイズ
が取り込まれるおそれがないので、さらに安定した素子
特性を発揮することができる。
【０００８】
【発明の実施の形態】以下では、この発明の実施の形態
を、添付図面を参照して詳細に説明する。図１は、この
発明の一実施形態に係る半導体装置の概略構成を示す図
解的な断面図である。この半導体装置は、いわゆるチッ
プ・オン・チップ構造を有しており、親チップ１の表面
１１に子チップ２を重ね合わせて接合した後、これらを
パッケージ３に納めることによって構成されている。
を、添付図面を参照して詳細に説明する。図１は、この
発明の一実施形態に係る半導体装置の概略構成を示す図
解的な断面図である。この半導体装置は、いわゆるチッ
プ・オン・チップ構造を有しており、親チップ１の表面
１１に子チップ２を重ね合わせて接合した後、これらを
パッケージ３に納めることによって構成されている。
【０００９】親チップ１および子チップ２は、たとえば
シリコンチップからなっている。親チップ１の表面１１
は、親チップ１の基体をなす半導体基板においてトラン
ジスタなどの機能素子が形成された活性表層領域側の表
面である。この表面１１の周縁付近には、外部接続用の
複数のパッド１２が配置されており、この外部接続用の
パッド１２は、ボンディングワイヤ１３によってリード
フレーム１４に接続されている。また、親チップ１の表
面１１には、子チップ２との電気接続のための複数個の
機能バンプＢＦ１と内部回路から絶縁されたダミーバン
プＢＤ１とが配置されている。
シリコンチップからなっている。親チップ１の表面１１
は、親チップ１の基体をなす半導体基板においてトラン
ジスタなどの機能素子が形成された活性表層領域側の表
面である。この表面１１の周縁付近には、外部接続用の
複数のパッド１２が配置されており、この外部接続用の
パッド１２は、ボンディングワイヤ１３によってリード
フレーム１４に接続されている。また、親チップ１の表
面１１には、子チップ２との電気接続のための複数個の
機能バンプＢＦ１と内部回路から絶縁されたダミーバン
プＢＤ１とが配置されている。
【００１０】子チップ２は、表面２１を親チップ１の表
面１１に対向させた、いわゆるフェースダウン方式で親
チップ１に接合されている。子チップ２の表面２１は、
子チップ２の基体をなす半導体基板においてトランジス
タなどの機能素子が形成された活性表層領域側の表面で
ある。子チップ２の表面２１には、内部回路に接続され
た複数個の機能バンプＢＦ２および内部回路から絶縁さ
れたダミーバンプＢＤ２が、それぞれ親チップ１の機能
バンプＢＦ１およびダミーバンプＢＤ１に対向して配置
されている。
面１１に対向させた、いわゆるフェースダウン方式で親
チップ１に接合されている。子チップ２の表面２１は、
子チップ２の基体をなす半導体基板においてトランジス
タなどの機能素子が形成された活性表層領域側の表面で
ある。子チップ２の表面２１には、内部回路に接続され
た複数個の機能バンプＢＦ２および内部回路から絶縁さ
れたダミーバンプＢＤ２が、それぞれ親チップ１の機能
バンプＢＦ１およびダミーバンプＢＤ１に対向して配置
されている。
【００１１】図２は、子チップ２の構成を拡大して示す
斜視図である。親チップ１の機能バンプＢＦ１およびダ
ミーバンプＢＤ１に関する構成は、子チップ２の機能バ
ンプＢＦ２およびダミーバンプＢＤ２に関する構成とほ
ぼ同様であるから、以下では、子チップ２を取り上げて
説明し、親チップ１については説明を省略することとす
る。
斜視図である。親チップ１の機能バンプＢＦ１およびダ
ミーバンプＢＤ１に関する構成は、子チップ２の機能バ
ンプＢＦ２およびダミーバンプＢＤ２に関する構成とほ
ぼ同様であるから、以下では、子チップ２を取り上げて
説明し、親チップ１については説明を省略することとす
る。
【００１２】子チップ２は、ほぼ矩形の平面形状を有し
ており、平面視における中央部に、機能素子が配置され
る活性領域２２が設定されている。子チップ２の表面２
１には、活性領域２２を取り囲むように、表面２１の周
縁に沿って複数個（この実施形態では１４個）の角柱状
の機能バンプＢＦ２が配置されている。一方、活性領域
２２上には、たとえばほぼ矩形の平面形状を有する１個
のダミーバンプＢＤ２が配置されている。ダミーバンプ
ＢＤ２は、たとえば、平面視において活性領域２２のほ
ぼ全域を覆うような大きさ形成されており、頂面の面積
（親チップ１のダミーバンプＢＤ１との接触面積）が個
々の機能バンプＢＦ２の頂面の面積（親チップ１の機能
バンプＢＦとの接触面積）よりも大きく設定されてい
る。また、ダミーバンプＢＤ２の高さは、機能バンプＢ
Ｆ２とほぼ等しい高さに設定されている。
ており、平面視における中央部に、機能素子が配置され
る活性領域２２が設定されている。子チップ２の表面２
１には、活性領域２２を取り囲むように、表面２１の周
縁に沿って複数個（この実施形態では１４個）の角柱状
の機能バンプＢＦ２が配置されている。一方、活性領域
２２上には、たとえばほぼ矩形の平面形状を有する１個
のダミーバンプＢＤ２が配置されている。ダミーバンプ
ＢＤ２は、たとえば、平面視において活性領域２２のほ
ぼ全域を覆うような大きさ形成されており、頂面の面積
（親チップ１のダミーバンプＢＤ１との接触面積）が個
々の機能バンプＢＦ２の頂面の面積（親チップ１の機能
バンプＢＦとの接触面積）よりも大きく設定されてい
る。また、ダミーバンプＢＤ２の高さは、機能バンプＢ
Ｆ２とほぼ等しい高さに設定されている。
【００１３】子チップ２の親チップ１への接合は、子チ
ップ２の表面２１を親チップ１の表面１１の所定領域上
に重ね合わせて、親チップ１と子チップ２とを相互に圧
着させることにより達成される。このとき、子チップ２
の機能バンプＢＦ２およびダミーバンプＢＤ２は、それ
ぞれ対向する親チップ１の機能バンプＢＦ１およびダミ
ーバンプＢＤ１に接合される。これにより、子チップ２
は、周縁部が機能バンプＢＦ１，ＢＦ２によって支持さ
れ、中央部が比較的大きな接触面積を有するダミーバン
プＢＤ１，ＢＤ２によって支持される。
ップ２の表面２１を親チップ１の表面１１の所定領域上
に重ね合わせて、親チップ１と子チップ２とを相互に圧
着させることにより達成される。このとき、子チップ２
の機能バンプＢＦ２およびダミーバンプＢＤ２は、それ
ぞれ対向する親チップ１の機能バンプＢＦ１およびダミ
ーバンプＢＤ１に接合される。これにより、子チップ２
は、周縁部が機能バンプＢＦ１，ＢＦ２によって支持さ
れ、中央部が比較的大きな接触面積を有するダミーバン
プＢＤ１，ＢＤ２によって支持される。
【００１４】なお、親チップ１と子チップ２との電気接
続は、機能バンプＢＦ１と機能バンプＢＦ２との接続に
より達成され、ダミーバンプＢＤ１とダミーバンプＢＤ
２との接続は、親チップ１と子チップ２との電気接続に
は寄与していない。以上のように、この実施形態によれ
ば、比較的大きな接触面積を有するダミーバンプＢＤ
１，ＢＤ２によって、親チップ１および子チップ２の中
央部が支持されているので、樹脂封止時の応力歪みなど
による親チップ１および子チップ２の変形を防止でき、
この変形に起因する素子特性の劣化を防止できる。
続は、機能バンプＢＦ１と機能バンプＢＦ２との接続に
より達成され、ダミーバンプＢＤ１とダミーバンプＢＤ
２との接続は、親チップ１と子チップ２との電気接続に
は寄与していない。以上のように、この実施形態によれ
ば、比較的大きな接触面積を有するダミーバンプＢＤ
１，ＢＤ２によって、親チップ１および子チップ２の中
央部が支持されているので、樹脂封止時の応力歪みなど
による親チップ１および子チップ２の変形を防止でき、
この変形に起因する素子特性の劣化を防止できる。
【００１５】なお、この実施形態では、子チップ２の表
面２１（親チップ１の表面１１）に、ほぼ矩形の平面形
状を有する１個のダミーバンプＢＤ２（ダミーバンプＢ
Ｄ１）が配置されているが、接触面積が機能バンプＢＦ
２（機能バンプＢＦ１）よりも大きければ、ダミーバン
プＢＤ２（ダミーバンプＢＤ１）の形状および個数は、
任意の形状および個数に設定されるとよい。
面２１（親チップ１の表面１１）に、ほぼ矩形の平面形
状を有する１個のダミーバンプＢＤ２（ダミーバンプＢ
Ｄ１）が配置されているが、接触面積が機能バンプＢＦ
２（機能バンプＢＦ１）よりも大きければ、ダミーバン
プＢＤ２（ダミーバンプＢＤ１）の形状および個数は、
任意の形状および個数に設定されるとよい。
【００１６】たとえば、ダミーバンプＢＤ２（ダミーバ
ンプＢＤ１）は、図３に示すように、ほぼ円形の平面形
状を有していてもよいし、図４に示すように、ほぼ円環
型の平面形状を有していてもよい。また、図５に示すよ
うに、子チップ２の表面２１（親チップ１の表面１１）
に、２個のダミーバンプＢＤ２（ダミーバンプＢＤ１）
が配置されていてもよい。さらには、子チップ２の表面
２１（親チップ１の表面１１）に、それぞれ３個以上の
ダミーバンプＢＤ２（ダミーバンプＢＤ１）が配置され
ていてもよい。
ンプＢＤ１）は、図３に示すように、ほぼ円形の平面形
状を有していてもよいし、図４に示すように、ほぼ円環
型の平面形状を有していてもよい。また、図５に示すよ
うに、子チップ２の表面２１（親チップ１の表面１１）
に、２個のダミーバンプＢＤ２（ダミーバンプＢＤ１）
が配置されていてもよい。さらには、子チップ２の表面
２１（親チップ１の表面１１）に、それぞれ３個以上の
ダミーバンプＢＤ２（ダミーバンプＢＤ１）が配置され
ていてもよい。
【００１７】また、ダミーバンプＢＤ１，ＢＤ２は、た
とえばグランドや電源ラインのような電位の安定した低
インピーダンス部に接続しておくことが好ましい。こう
することにより、ダミーバンプＢＤ１，ＢＤ２がアンテ
ナとなって、親チップ１および子チップ２に外部ノイズ
が取り込まれるおそれがない。したがって、さらに安定
した素子特性を発揮することができる。
とえばグランドや電源ラインのような電位の安定した低
インピーダンス部に接続しておくことが好ましい。こう
することにより、ダミーバンプＢＤ１，ＢＤ２がアンテ
ナとなって、親チップ１および子チップ２に外部ノイズ
が取り込まれるおそれがない。したがって、さらに安定
した素子特性を発揮することができる。
【００１８】この発明の実施の形態の説明は以上の通り
であるが、この発明は、上述の実施形態に限定されるも
のではない。たとえば、上述の実施形態では、親チップ
および子チップの両方に、機能バンプを設けているが、
親チップおよび子チップの一方に機能バンプを設けて、
このバンプを他方のチップの表面に接続することにより
チップ・オン・チップ接合がなされてもよい。
であるが、この発明は、上述の実施形態に限定されるも
のではない。たとえば、上述の実施形態では、親チップ
および子チップの両方に、機能バンプを設けているが、
親チップおよび子チップの一方に機能バンプを設けて、
このバンプを他方のチップの表面に接続することにより
チップ・オン・チップ接合がなされてもよい。
【００１９】さらに、親チップおよび子チップは、いず
れもシリコンからなるチップであるとしたが、シリコン
の他にも、化合物半導体（たとえばガリウム砒素半導体
など）やゲルマニウム半導体などの他の任意の半導体材
料を用いた半導体チップであってもよい。この場合に、
親チップの半導体材料と子チップの半導体材料は、同じ
でもよいし異なっていてもよい。
れもシリコンからなるチップであるとしたが、シリコン
の他にも、化合物半導体（たとえばガリウム砒素半導体
など）やゲルマニウム半導体などの他の任意の半導体材
料を用いた半導体チップであってもよい。この場合に、
親チップの半導体材料と子チップの半導体材料は、同じ
でもよいし異なっていてもよい。
【００２０】その他、特許請求の範囲に記載された事項
の範囲内で、種々の設計変更を施すことが可能である。
の範囲内で、種々の設計変更を施すことが可能である。
【図１】この発明の一実施形態に係る半導体チップが適
用された半導体装置の概略構成を示す図解的な断面図で
ある。
用された半導体装置の概略構成を示す図解的な断面図で
ある。
【図２】子チップの構成を拡大して示す斜視図である。
【図３】子チップの他の構成例を説明するための斜視図
である。
である。
【図４】子チップのさらに他の構成例を説明するための
斜視図である。
斜視図である。
【図５】子チップのさらに他の構成例を説明するための
斜視図である。
斜視図である。
【図６】従来のチップ・オン・チップ構造の問題点を説
明するための図解的な断面図である。
明するための図解的な断面図である。
１ 親チップ（固体） ２ 子チップ（半導体チップ） １１ 表面（固体表面） ２１ 表面（固体表面に対向する表面） ２２ 活性領域（固体表面に対向する表面の中央部） ＢＤ１，ＢＤ２ ダミーバンプ ＢＦ１，ＢＦ２ 機能バンプ
フロントページの続き (56)参考文献 特開 昭53−48469（ＪＰ，Ａ) 特開 昭58−91646（ＪＰ，Ａ) 特開 昭61−125141（ＪＰ，Ａ) 特開 平８−139096（ＪＰ，Ａ) 特開 平10−270637（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/60 H01L 25/065 - 25/07 H01L 25/18
Claims (1)
- 【請求項１】親チップの表面に子チップをその表面を対
向させたフェースダウン方式で接合して得られる組立体
をパッケージに納めることにより構成された半導体装置
であって、 上記親チップの表面には、当該親チップと上記子チップ
との電気接続に寄与する親側機能バンプと、当該親チッ
プと上記子チップとの電気接続に寄与せず、上記子チッ
プに加わる力を吸収するための親側ダミーバンプとが同
じ高さに形成されており、 上記子チップの表面には、周縁部に当該子チップと上記
親チップとの電気接続に寄与する子側機能バンプが形成
され、中央部に当該子チップと上記親チップとの電気接
続に寄与せず、当該子チップに加わる力を吸収するため
の子側ダミーバンプが上記子側機能バンプと同じ高さに
形成されていて、 上記親側機能バンプと上記子側機能バンプとが接合し
て、上記親チップと上記子チップとの電気接続が達成さ
れており、 上記親側ダミーバンプと上記子側ダミーバンプとは面接
合していて、その接触面積が上記子チップの表面の活性
領域の全域を覆うことを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05121299A JP3342845B2 (ja) | 1999-02-26 | 1999-02-26 | 半導体装置 |
| US09/499,384 US6724084B1 (en) | 1999-02-08 | 2000-02-07 | Semiconductor chip and production thereof, and semiconductor device having semiconductor chip bonded to solid device |
| US10/797,018 US7045900B2 (en) | 1999-02-08 | 2004-03-11 | Semiconductor chip and production thereof, and semiconductor device having semiconductor chip bonded to solid device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05121299A JP3342845B2 (ja) | 1999-02-26 | 1999-02-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000252409A JP2000252409A (ja) | 2000-09-14 |
| JP3342845B2 true JP3342845B2 (ja) | 2002-11-11 |
Family
ID=12880621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05121299A Expired - Fee Related JP3342845B2 (ja) | 1999-02-08 | 1999-02-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3342845B2 (ja) |
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