KR101906269B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

반도체 패키지는 제1 면, 및 상기 제1 면의 반대면인 제2 면을 포함하는 회로 기판, 상기 제1 면 상에 적층된 제1 반도체 칩, 상기 제1 반도체 칩 상에 적층되며, 상기 제1 반도체 칩의 측면으로부터 돌출된 제1 돌출 영역을 포함하는 제2 반도체 칩, 및 상기 제1 돌출 영역과 상기 제1 면 사이에 위치하여, 상기 제1 돌출 영역을 지지하는 드라이 필름 솔더 레지스트 댐(Dry Film Solder Resist Dam)을 포함한다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method of fabricating the same}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.
모바일 제품의 경박 단소화 추세에 따라, 제품의 특성을 확보하기 위해 2 채널, 로우 프로파일 크로스 스택(low profile cross stack) 제품이 사용되고 있다. 예를 들어, 회로 기판 상에 로우 프로파일의 서로 다른 반도체 칩이 서로 교차되도록 차례로 적층될 수 있다. 구체적으로, 회로 기판 상에 제1 방향을 따라 제1 반도체 칩이 적층되고, 제1 반도체 칩 상에 제1 방향과 수직한 제2 방향을 따라 제2 반도체 칩이 적층될 수 있다.
그런데, 제1 반도체 칩 상에, 제1 반도체 칩과 교차되도록 제2 반도체 칩을 적층하면, 제1 반도체 칩과 오버랩되지 않는 제2 반도체 칩의 일부 영역은 제1 반도체 칩으로부터 돌출될 수 있다. 다만, 로우 프로파일 크로스 스택 제품은 반도체 칩의 두께가 얇기 때문에, 제2 반도체 칩의 돌출 영역이 꺾여서 제2 반도체 칩이 갈라지는 칩 크랙(chip crack)이 발생할 우려가 있다.
예를 들어, 제2 반도체 칩의 돌출 영역을 회로 기판에 와이어 본딩하는 공정이 진행되는 동안, 제2 반도체 칩의 돌출 영역에 힘이 가해져서, 제2 반도체 칩의 돌출 영역이 꺾일 수 있다. 또한, 제2 반도체 칩의 돌출 영역 상에 봉지재가 몰딩되는 경우, 봉지재의 무게로 인하여 제2 반도체 칩의 돌출 영역이 꺾일 수 있다. 제2 반도체 칩이 크랙되어, 제2 반도체 칩의 돌출 영역이 아래로 휘어지면, 제2 반도체 칩의 돌출 영역 하부에 봉지재가 채워지기가 어려워질 수 있기 때문에, 제품의 신뢰성이 저하될 우려가 있다.
본 발명이 해결하려는 과제는, 반도체 칩의 돌출 영역과 회로 기판 사이에 드라이 필름 솔더 레지스트(dry film solder resist) 댐을 형성하여, 로우 프로파일 크로스 스택 제품에서 반도체 칩의 돌출 영역이 디플렉션(deflection)되거나, 칩 크랙(chip crack)이 발생하는 것을 방지할 수 있는 반도체 패키지 및 그 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 패키지의 일 실시예는 제1 면, 및 상기 제1 면의 반대면인 제2 면을 포함하는 회로 기판, 상기 제1 면 상에 적층된 제1 반도체 칩, 상기 제1 반도체 칩 상에 적층되며, 상기 제1 반도체 칩의 측면으로부터 돌출된 제1 돌출 영역을 포함하는 제2 반도체 칩, 및 상기 제1 돌출 영역과 상기 제1 면 사이에 위치하여, 상기 제1 돌출 영역을 지지하는 드라이 필름 솔더 레지스트 댐(Dry Film Solder Resist Dam)을 포함한다.
상기 회로 기판의 상기 제1 면의 적어도 일부를 덮도록 형성된 액상 솔더 레지스트막을 더 포함하고, 상기 드라이 필름 솔더 레지스트 댐은 상기 액상 솔더 레지스트막 상에 위치할 수 있다.
상기 드라이 필름 솔더 레지스트 댐은 상기 제1 반도체 칩의 일측에 위치하는 제1 및 제2 드라이 필름 레지스트 댐을 포함하고, 상기 제2 드라이 필름 레지스트 댐은 상기 제1 드라이 필름 레지스트 댐에 비하여 상기 제1 반도체 칩의 상기 일측에 가까이 위치하고, 상기 제1 드라이 필름 레지스트 댐의 상기 제1 면과 평행한 제1 단면의 면적은, 상기 제2 드라이 필름 레지스트 댐의 상기 제1 면과 평행한 제2 단면의 면적과 다를 수 있다.
상기 제1 단면의 면적은 상기 제2 단면의 면적보다 클 수 있다. 그리고, 상기 제1 단면은 사각형이고, 상기 제2 단면은 원형일 수 있다.
상기 드라이 필름 솔더 레지스트 댐은 복수 개이고, 상기 드라이 필름 솔더 레지스트 댐은, 상기 제2 반도체 칩의 측면을 따라 형성되는 제1 열의 드라이 필름 솔더 레지스트 댐, 상기 제1 열의 드라이 필름 솔더 레지스트 댐과 이웃하여 상기 제2 반도체 칩의 측면을 따라 형성되는 제2 열의 드라이 필름 솔더 레지스트 댐을 포함할 수 있다.
상기 드라이 필름 솔더 레지스트 댐은 복수 개이고, 복수의 상기 드라이 필름 솔더 레지스트 댐은 상기 제2 반도체 칩의 둘레를 따라 형성될 수 있다.
상기 제2 반도체 칩 상에 적층된 제3 반도체 칩과, 상기 제3 반도체 칩 상에 적층되며, 상기 제3 반도체 칩의 측면으로부터 돌출된 제2 돌출 영역을 포함하는 제4 반도체 칩과, 상기 제2 돌출 영역과 상기 제2 반도체 칩 사이에 위치하여, 상기 제2 돌출 영역을 지지하는 에폭시 댐을 더 포함할 수 있다.
상기 제2 돌출 영역은 상기 제1 돌출 영역과 적어도 일부가 오버랩되고, 상기 에폭시 댐은 상기 제2 돌출 영역과 상기 제2 반도체 칩의 상기 제1 돌출 영역 사이에 위치할 수 있다.
상기 제2 반도체 칩과 상기 회로 기판을 전기적으로 연결하는 도전성 와이어를 더 포함하되, 상기 도전성 와이어는 상기 제2 반도체 칩 상으로부터 상기 제1 면 상까지 연장되어 형성될 수 있다.
상기 제1 반도체 칩, 상기 제2 반도체 칩을 밀봉하도록 상기 제1 면 상에 형성된 봉지재와, 상기 제2 면 상에 형성된 외부 접속 단자를 더 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 패키지의 제조 방법의 일 실시예는 제1 면, 및 상기 제1 면의 반대면인 제2 면을 포함하는 회로 기판을 제공하고, 상기 제1 면 상에 드라이 필름 솔더 레지스트(Dry Film Solder Resist)막을 적층하고, 상기 드라이 필름 솔더 레지스트막을 패터닝하여, 상기 제1 면 상에 드라이 필름 솔더 레지스트 댐을 형성하고, 상기 제1 면 상에, 상기 드라이 필름 솔더 레지스트 댐으로부터 이격시켜 제1 반도체 칩을 적층하고, 일부 영역은 상기 제1 반도체 칩에 의해 지지되고 다른 일부 영역은 상기 드라이 필름 솔더 레지스트 댐에 의해 지지되도록, 상기 제1 반도체 칩 및 상기 드라이 필름 솔더 레지스트 댐 상에 상기 제2 반도체 칩을 적층하는 것을 포함한다.
상기 회로 기판은 상기 제1 면의 적어도 일부를 덮도록 형성된 액상 솔더 레지스트막을 포함하고, 상기 제1 면 상에 상기 드라이 필름 솔더 레지스트막을 적층하는 것은, 상기 액상 솔더 레지스트막 상에 상기 드라이 필름 솔더 레지스트막을 적층하는 것을 포함할 수 있다.
상기 제2 반도체 칩을 적층한 후, 상기 제2 반도체 칩을 도전성 와이어를 이용하여 상기 회로 기판에 와이어 본딩시키고, 상기 제1 반도체 칩, 상기 제2 반도체 칩을 봉지재로 몰딩하는 것을 더 포함할 수 있다.
상기 드라이 필름 솔더 레지스트 댐을 형성하는 것은, 상기 드라이 필름 솔더 레지스트막을 패터닝하여 상기 제1 면과 평행한 단면의 면적이 서로 다른 제1 및 제2 드라이 필름 솔더 레지스트 댐을 형성하는 것을 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 패키지의 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 반도체 패키지의 제1 및 제2 반도체 칩의 교차 적층을 설명하기 위한 평면도이다.
도 3은 본 발명의 제1 실시예에 따른 반도체 패키지의 제1 드라이 필름 솔더 레지스트 댐의 형성 위치를 설명하기 위한 평면도이다.
도 4는 본 발명의 제2 및 제3 실시예에 따른 반도체 패키지의 단면도이다.
도 5는 본 발명의 제2 실시예에 따른 반도체 패키지의 제2, 3 드라이 필름 솔더 레지스트 댐의 형성 위치를 설명하기 위한 평면도이다.
도 6은 본 발명의 제3 실시예에 따른 반도체 패키지의 제2, 3 드라이 필름 솔더 레지스트 댐의 형성 위치를 설명하기 위한 평면도이다.
도 7는 본 발명의 제4 실시예에 따른 반도체 패키지의 단면도이다.
도 8은 본 발명의 제5, 6, 7 실시예에 따른 반도체 패키지의 단면도이다.
도 9는 본 발명의 제5 실시예에 따른 반도체 패키지의 제1 및 제2 반도체 칩의 교차 적층을 설명하기 위한 평면도이다.
도 10은 본 발명의 제6 실시예에 따른 반도체 패키지의 제1 및 제2 반도체 칩의 교차 적층을 설명하기 위한 평면도이다.
도 11은 본 발명의 제6 실시예에 따른 반도체 패키지의 제1 드라이 필름 솔더 레지스트 댐의 형성 위치를 설명하기 위한 평면도이다.
도 12은 본 발명의 제 7 실시예에 따른 반도체 패키지의 단면도이다.
도 13은 본 발명의 제7 실시예에 따른 반도체 패키지의 제1 및 제4 드라이 필름 솔더 레지스트 댐의 형성 위치를 설명하기 위한 평면도이다.
도 14는 본 발명의 실시예들에 따른 반도체 패키지가 사용되는 패키지 온 패키지 시스템의 단면도이다.
도 15 내지 19는 본 발명의 제1 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 20은 본 발명의 제1 실시예에 따른 반도체 시스템을 보여주는 평면도이다.
도 21은 본 발명의 제2 실시예에 따른 반도체 시스템을 보여주는 블록도이다.
도 22는 본 발명의 제3 실시예에 따른 반도체 시스템을 보여주는 블록도이다.
도 23은 본 발명의 제3 실시예에 따른 반도체 시스템이 적용되는 전자 기기의 예를 도시한 것이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 3을 참조하여, 본 발명의 제1 실시예에 따른 반도체 패키지를 설명한다. 도 1은 본 발명의 제1 실시예에 따른 반도체 패키지의 단면도이다. 도 2는 본 발명의 제1 실시예에 따른 반도체 패키지의 제1 및 제2 반도체 칩의 교차 적층을 설명하기 위한 평면도이다. 도 3은 본 발명의 제1 실시예에 따른 반도체 패키지의 제1 드라이 필름 솔더 레지스트 댐의 형성 위치를 설명하기 위한 평면도이다.
도 1을 참조하면, 반도체 패키지(1)는 회로 기판(10), 제1 및 제2 반도체 칩(20, 30), 및 제1 드라이 필름 솔더 레지스트 댐(41)을 포함할 수 있다.
회로 기판(10)은 예를 들어, 웨이퍼 또는 인쇄 회로 기판(PCB; Printed Circuit Board)일 수 있지만, 이에 제한되지 않는다. 회로 기판(10)은 제1 및 제2 면(10a, 10b)을 포함할 수 있다. 제1 면(10a)은 제1 및 제2 반도체 칩(20, 30)이 적층되는 면으로 정의될 수 있고, 제2 면(10b)은 제1 면(10a)의 반대면으로 정의될 수 있다.
회로 기판(10)의 제1 면(10a) 상에는 제1 액상 솔더 레지스트막(11)이 형성될 수 있고, 회로 기판(10)의 제2 면(10b) 상에는 제2 액상 솔더 레지스트막(12)이 형성될 수 있다. 즉, 제1 액상 솔더 레지스트막(11)은 제1 면(10a)의 적어도 일부를 덮을 수 있고, 제2 액상 솔더 레지스트막(12)은 제2 면(10b)의 적어도 일부를 덮을 수 있다.
회로 기판(10)의 제1 면(10a) 상에는 본딩 패드(15)가 형성될 수 있으며, 본딩 패드(15)는 제1 액상 솔더 레지스트막(11)에 의해 덮이지 않고, 노출될 수 있다.
제1 반도체 칩(20)은 회로 기판(10)의 제1 면(10a) 상에 적층될 수 있다. 예를 들어, 제1 반도체 칩(20)의 일면에는 제1 접착층(21)이 형성되어 있을 수 있다.
제1 반도체 칩(20) 및 후술할 제2 반도체 칩(30)은, 실리콘, SOI(Silicon On Insulator), 실리콘 게르마늄 등을 이용하여 제조될 수 있으나, 이에 한정되지 않는다. 그리고, 제1 및 제2 반도체 칩(20, 30) 내에는, 예컨대, 다층의 배선, 다수의 트랜지스터, 및 다수의 수동 소자 등이 집적되어 있을 수 있다.
도 1 및 도 2를 참조하면, 제2 반도체 칩(30)은 제1 반도체 칩(20) 상에 적층될 수 있다. 예를 들어, 제2 반도체 칩(30)의 일면에는 제2 접착층(31)이 형성되어 있을 수 있다. 다만, 본 발명의 제1 실시예에 따른 반도체 패키지(1)는, 로우 프로파일 크로스 스택(low profile cross stack) 패키지일 수 있다. 그러므로, 제2 반도체 칩(30)은 제1 반도체 칩(20)과 교차하도록 제1 반도체 칩(20) 상에 적층될 수 있다. 예를 들어, 제1 반도체 칩(20)의 긴 변이 제1 방향(예를 들어, y 방향)과 평행하도록, 제1 반도체 칩(20)을 회로 기판(10) 상에 적층할 수 있다. 그리고, 제2 반도체 칩(30)의 긴 변이 제1 방향과 다른 제2 방향(예를 들어, x 방향)과 평행하도록, 제2 반도체 칩(30)을 제1 반도체 칩(20) 상에 적층할 수 있다.
제1 및 제2 반도체 칩(20, 30)이 크로스 스택되면, 제1 반도체 칩(20)과 제2 반도체 칩(30)이 오버랩되지 않는 영역이 존재할 수 있다. 예를 들어, 제2 반도체 칩(30)은 제1 반도체 칩(20)의 측면으로부터 돌출된 제1 돌출 영역(30a)을 포함할 수 있다. 제1 돌출 영역(30a)은, 제2 반도체 칩(30) 중 제1 반도체 칩(20)과 오버랩되지 않는 영역일 수 있다.
도 1 및 도 2를 참조하면, 제1 및 제2 반도체 칩(20, 30)이 크로스 스택(cross stack)되기 때문에, 제1 반도체 칩(20)과 제2 반도체 칩(30)을 용이하게 회로 기판(10)에 와이어 본딩할 수 있다. 예를 들어, 제1 반도체 칩(20) 중 제2 반도체 칩(30)과 오버랩되지 않는 영역 상에는 제1 단자 패드(25)가 형성될 수 있다. 그러므로, 제1 도전성 와이어(27)에 의해, 제1 반도체 칩(20)의 제1 단자 패드(25)와 회로 기판(10)의 본딩 패드(15)가 전기적으로 연결될 수 있다. 그리고, 제2 반도체 칩(30) 중 제1 반도체 칩(20)과 오버랩되지 않는 제1 돌출 영역(30a) 상에는 제2 단자 패드(35)가 형성될 수 있다. 그러므로, 제2 도전성 와이어(37)에 의해, 제2 반도체 칩(30)의 제2 단자 패드(35)와 회로 기판(10)의 본딩 패드(15)가 전기적으로 연결될 수 있다.
회로 기판(10)의 제1 면(10a) 상에는 드라이 필름 솔더 레지스트 댐(Dry Film Solder Resist Dam)이 형성될 수 있다. 구체적으로, 회로 기판(10)의 제1 면(10a)과 제2 반도체 칩(30)의 제1 돌출 영역(30a) 사이에 제1 드라이 필름 솔더 레지스트 댐(41)이 위치할 수 있다. 그러므로, 제1 돌출 영역(30a)은 제1 드라이 필름 솔더 레지스트 댐(41)에 의해 지지될 수 있다. 제1 드라이 필름 솔더 레지스트 댐(41)의 높이는 제1 반도체 칩(20)의 높이와 실질적으로(substantially) 동일할 수 있다. 그러므로, 제2 반도체 칩(30) 중 제1 반도체 칩(20)과 오버랩되는 영역은, 제1 반도체 칩(20)에 의해 지지되고, 제2 반도체 칩(30) 중 제1 반도체 칩(20)과 오버랩되지 않는 제1 돌출 영역(30a)은, 제1 드라이 필름 솔더 레지스트 댐(41)에 의해 지지될 수 있다.
도 3을 참조하면, 제1 드라이 필름 솔더 레지스트 댐(41)은 예를 들어, 제2 반도체 칩(30)의 측면을 따라 일정 간격 이격되어 배치될 수 있다. 즉, 제1 드라이 필름 솔더 레지스트 댐(41)은 예를 들어, 제1 방향(예를 들어, y 방향)을 따라 열을 이룰 수 있다. 제1 드라이 필름 솔더 레지스트 댐(41)이 열을 이루어 배치되는 경우, 제2 반도체 칩(30)을 효율적으로 지지할 수 있다. 또한, 제1 드라이 필름 솔더 레지스트 댐(41)은 제2 반도체 칩(30)의 양측 아래에 위치할 수 있으므로, 제2 반도체 칩(30)을 양방향에서 지지할 수 있다.
제1 드라이 필름 솔더 레지스트 댐(41)의 제1 면(10a)과 평행한 단면은 예를 들어, 사각형일 수 있지만, 이에 제한되지 않으며, 원형일 수도 있다.
제1 드라이 필름 솔더 레지스트 댐(41)은 회로 기판(10)의 제1 면(10a)의 제1 액상 솔더 레지스트막(11) 상에 형성될 수 있다. 제1 드라이 필름 솔더 레지스트 댐(41)은 드라이 필름 솔더 레지스트막으로 형성된다는 측면에서, 제1 액상 솔더 레지스트막(11)과 구별될 수 있다. 그리고, 드라이 필름 솔더 레지스트막은 미세하고 균일한 두께를 갖도록 패터닝하기 용이하기 때문에, 경박 단소화 된 반도체 패키지(1)에 제1 드라이 필름 솔더 레지스트 댐(41)을 형성하기 용이할 수 있다.
봉지재(50)는 제1 반도체 칩(20), 제2 반도체 칩(30)을 밀봉하도록 회로 기판(10)의 제1 면(10a) 상에 형성될 수 있다. 구체적으로, 제1 반도체 칩(20)과 제1 드라이 필름 솔더 레지스트 댐(41)의 사이, 제2 반도체 칩(30)과 회로 기판(10)의 제1 면(10a) 사이 등이 봉지재(50)로 채워질 수 있다. 봉지재(50)는 예를 들어, 에폭시 몰딩 컴파운드(EMC; Epoxy Molding Compound)를 포함할 수 있으나, 이에 한정되지 않는다.
회로 기판(10)의 제2 면(10b) 상에는 제1 외부 접속 단자(60)가 형성될 수 있다. 제1 외부 접속 단자(60)는 전도성 볼 또는 솔더 볼(solder ball)일 수 있으나, 이에 한정되지 않는다. 제1 외부 접속 단자(60)는, 예컨대, 전도성 범프(conductive bump), 전도성 스페이서(conductive spacer), 및 핀 그리드 어레이(PGA; Pin Grid Array) 중 어느 하나 일 수도 있다.
본 발명의 제1 실시예에 따른 반도체 패키지(1)에 있어서, 제2 반도체 칩(30)의 제1 돌출 영역(30a)이 제1 드라이 필름 솔더 레지스트 댐(41)에 의해 지지되기 때문에, 제2 반도체 칩(30)의 크랙(crack)을 방지할 수 있다. 예를 들어, 제2 반도체 칩(30)과 회로 기판(10)을 제2 도전성 와이어(37)를 이용해 와이어 본딩하는 공정에서, 제2 반도체 칩(30)에 힘이 가해질 수 있다. 경박 단소화된 반도체 패키지(1)에서 제2 반도체 칩(30)의 두께가 얇을 수 있기 때문에, 제2 반도체 칩(30)의 제1 돌출 영역(30a)이 쉽게 휘어질 수 있다. 그러나, 제1 돌출 영역(30a)이 제1 드라이 필름 솔더 레지스트 댐(41)에 의해 지지되기 때문에, 와이어 본딩하는 공정 중 제2 반도체 칩(30)이 휘어지는 것을 방지할 수 있다. 제2 반도체 칩(30)의 디플렉션(deflection)을 방지할 수 있기 때문에, 제2 반도체 칩(30)의 디플렉션으로 인하여 제2 반도체 칩(30)이 크랙되는 것이 방지될 수 있다.
더욱이, 본 발명의 제1 실시예에 따른 반도체 패키지(1)에 의하면 제2 반도체 칩(30)의 크랙이 방지되어, 제2 반도체 칩(30)과 회로 기판(10)의 제1 면(10a) 사이에 봉지재(50)가 충분히 채워질 수 있어서, 반도체 패키지(1)의 신뢰성을 향상시킬 수 있다.
도 4 및 도 5를 참조하여, 본 발명의 제2 실시예에 따른 반도체 패키지를 설명한다. 다만, 본 발명의 제1 실시예에 따른 반도체 패키지와의 차이점을 위주로 설명한다. 도 4는 본 발명의 제2 실시예에 따른 반도체 패키지의 단면도이다. 도 5는 본 발명의 제2 실시예에 따른 반도체 패키지의 제2, 3 드라이 필름 솔더 레지스트 댐의 형성 위치를 설명하기 위한 평면도이다.
도 4 및 도 5를 참조하면, 본 발명의 제2 실시예에 따른 반도체 패키지(2)는 복수 열의 드라이 필름 솔더 레지스트 댐을 포함할 수 있다.
우선, 도 4를 참조하면, 제2 반도체 칩(30)의 제1 돌출 영역(30a)과 회로 기판(10)의 제1 면(10a) 사이에는 제2 및 제3 드라이 필름 솔더 레지스트 댐(42, 43)이 형성될 수 있다. 제2 및 제3 드라이 필름 솔더 레지스트 댐(42, 43)은 제1 반도체 칩(20)의 일측에 위치할 수 있고, 제3 드라이 필름 솔더 레지스트 댐(43)은 제2 드라이 필름 솔더 레지스트 댐(42)에 비하여 제1 반도체 칩(20)의 일측에 가까이 위치할 수 있다.
도 5를 참조하면, 제2 드라이 필름 솔더 레지스트 댐(42)은 예를 들어, 제2 반도체 칩(30)의 측면을 따라 일정 간격 이격되어 배치될 수 있다. 즉, 제2 드라이 필름 솔더 레지스트 댐(42)은 예를 들어, 제1 방향(예를 들어, y 방향)을 따라 제1 열을 이룰 수 있다. 그리고, 제3 드라이 필름 솔더 레지스트 댐(43)은 예를 들어, 제2 반도체 칩(30)의 측면을 따라 일정 간격 이격되어 배치될 수 있다. 즉, 제3 드라이 필름 솔더 레지스트 댐(43)은 예를 들어, 제1 방향(예를 들어, y 방향)을 따라 제2 열을 이룰 수 있다. 제2 드라이 필름 솔더 레지스트 댐(42)의 제1 열과 제3 드라이 필름 솔더 레지스트 댐(43)의 제2 열은 서로 이웃할 수 있다.
그리고, 제2 드라이 필름 솔더 레지스트 댐(42)의 제1 면(10a)과 평행한 단면의 면적은, 제3 드라이 필름 솔더 레지스트 댐(43)의 제1 면(10a)과 평행한 단면의 면적보다 다를 수 있다. 예를 들어, 제2 드라이 필름 솔더 레지스트 댐(42)의 제1 면(10a)과 평행한 단면의 면적은, 제3 드라이 필름 솔더 레지스트 댐(43)의 제1 면(10a)과 평행한 단면의 면적보다 클 수 있지만, 이에 제한되지 않는다.
또한, 제2 및 제3 드라이 필름 솔더 레지스트 댐(42, 43)의 제1 면(10a)과 평행한 단면의 면적은, 제1 드라이 필름 솔더 레지스트 댐(도 1 및 도 3의 41 참조)의 제1 면(10a)과 평행한 단면의 면적보다 작을 수 있다. 제2 및 제3 드라이 필름 솔더 레지스트 댐(42, 43)의 제1 면(10a)과 평행한 단면은 예를 들어, 사각형일 수 있지만, 이에 제한되지 않는다.
본 발명의 제2 실시예에 따른 반도체 패키지(2)는, 제1 및 제2 열을 이루는 제2 및 제3 드라이 필름 솔더 레지스트 댐(42, 43)을 포함하기 때문에, 제2 및 제3 드라이 필름 솔더 레지스트 댐(42, 43)에 의해 제2 반도체 칩(30)의 제1 돌출 영역(30a)을 안정적으로 지지할 수 있다. 더욱이, 상대적으로, 외측에 위치한 제2 드라이 필름 솔더 레지스트 댐(42)의 제1 면(10a)과 평행한 단면의 면적이, 제3 드라이 필름 솔더 레지스트 댐(43)의 제1 면(10a)과 평행한 단면의 면적보다 크기 때문에, 제2 반도체 칩(30)의 제1 돌출 영역(30a)의 외측 영역은 상대적으로 넓은 단면적을 갖는 제2 드라이 필름 솔더 레지스트 댐(42)에 의해 안정되게 지지될 수 있다. 그리고, 제2 반도체 칩(30)의 제1 돌출 영역(30a)의 내측 영역은 상대적으로 좁은 단면적을 갖는 제3 드라이 필름 솔더 레지스트 댐(43)에 의해 지지되기 때문에, 제3 드라이 필름 솔더 레지스트 댐(43)에 의하여 봉지재(50)가 채워지는 것이 방해받는 것을 최소화할 수 있다.
도 4 및 도 6을 참조하여, 본 발명의 제3 실시예에 따른 반도체 패키지를 설명한다. 다만, 본 발명의 제2 실시예에 따른 반도체 패키지와의 차이점을 위주로 설명한다. 도 6은 본 발명의 제3 실시예에 따른 반도체 패키지의 제2, 3 드라이 필름 솔더 레지스트 댐의 형성 위치를 설명하기 위한 평면도이다.
도 6을 참조하면, 본 발명의 제3 실시예에 따른 반도체 패키지(3)에서, 제2 드라이 필름 솔더 레지스트 댐(42)의 제1 면(10a)과 평행한 단면은 예를 들어, 사각형일 수 있고, 제3 드라이 필름 솔더 레지스트 댐(43)의 제1 면(10a)과 평행한 단면은 예를 들어, 원형일 수도 있다. 제3 드라이 필름 솔더 레지스트 댐(43)의 제1 면(10a)과 평행한 단면이 원형이기 때문에, 제2 반도체 칩(30)의 제1 돌출 영역(30a)과 회로 기판(10)의 제1 면(10a) 사이에 봉지재(50)가 채워지기 용이할 수 있다.
도 7을 참조하여, 본 발명의 제4 실시예에 따른 반도체 패키지를 설명한다. 다만, 본 발명의 제1 실시예에 따른 반도체 패키지와의 차이점을 위주로 설명한다. 도 7는 본 발명의 제4 실시예에 따른 반도체 패키지의 단면도이다.
도 7을 참조하면, 제 4 실시예에 따른 반도체 패키지(1)는, 제2 반도체 칩(30) 상에 적층된 제3 반도체 칩(70), 제3 반도체 칩(70) 상에 적층된 제4 반도체 칩(80)을 포함할 수 있다. 제3 반도체 칩(70)은 제2 반도체 칩(30)과 교차하도록 제2 반도체 칩(30) 상에 적층될 수 있다. 제3 및 제4 반도체 칩(70, 80)의 일면에는, 각각 제3 및 제4 접착층(71, 81)이 형성되어 있을 수 있다.
그리고, 제4 반도체 칩(80) 중 제3 반도체 칩(70)과 오버랩되지 않는 제2 돌출 영역(80a) 상에는 제3 단자 패드(85)가 형성될 수 있다. 그러므로, 제3 도전성 와이어(87)에 의해, 제4 반도체 칩(80)의 제3 단자 패드(85)와 회로 기판(10)의 본딩 패드(15)가 전기적으로 연결될 수 있다.
제4 반도체 칩(80)은 제3 반도체 칩(70)과 교차하도록 제3 반도체 칩(70) 상에 적층될 수 있다. 제3 및 제4 반도체 칩(70, 80)이 크로스 스택되면, 제3 반도체 칩(70)과 제4 반도체 칩(80)이 오버랩되지 않는 영역이 존재할 수 있다. 예를 들어, 제4 반도체 칩(80)은 제3 반도체 칩(70)의 측면으로부터 돌출된 제2 돌출 영역(80a)을 포함할 수 있다. 제2 돌출 영역(80a)은, 제4 반도체 칩(80) 중 제3 반도체 칩(70)과 오버랩되지 않는 영역일 수 있다.
제4 반도체 칩(80)의 제2 돌출 영역(80a)과 제2 반도체 칩(30) 사이에 에폭시 댐(90)이 형성될 수 있다. 예를 들어, 에폭시 댐(90)은 액상 접착층(liquid adhesive)에 의해 제2 반도체 칩(30) 상에 형성될 수 있다. 그러므로, 제4 반도체 칩(80)은 에폭시 댐(90)에 의해 지지될 수 있으며, 제4 반도체 칩(80)의 크랙이 방지될 수 있다.
제2 반도체 칩(30)의 제1 돌출 영역(30a)과 제4 반도체 칩(80)의 제2 돌출 영역(80a)은 오버랩될 수 있으며, 에폭시 댐(90)은 예를 들어, 제1 돌출 영역(30a)과 제2 돌출 영역(80a) 사이에 형성될 수 있다. 그리고, 에폭시 댐(90)의 높이는 제3 반도체 칩(70)의 높이와 실질적으로(substantially) 동일할 수 있다.
도 8 및 도 9를 참조하여, 본 발명의 제 5 실시예에 따른 반도체 패키지를 설명한다. 다만, 본 발명의 제1 실시예에 따른 반도체 패키지와의 차이점을 위주로 설명한다. 도 8은 본 발명의 제5 실시예에 따른 반도체 패키지의 단면도이다. 도 9는 본 발명의 제5 실시예에 따른 반도체 패키지의 제1 및 제2 반도체 칩의 교차 적층을 설명하기 위한 평면도이다.
도 8 및 도 9를 참조하면, 본 발명의 제5 실시예에 따른 반도체 패키지(5)에서, 제1 반도체 칩(20)은 회로 기판(10)의 제1 면(10a)에 플립 칩 본딩되어 있다. 예를 들어, 제1 반도체 칩(20)과 회로 기판(10) 사이에 제1 도전성 범프(22)가 형성될 수 있으며, 제1 반도체 칩(20)과 회로 기판(10)은 제1 도전성 범프(22)에 의해 전기적으로 연결될 수 있다.
도 8, 도 10 및 도 11을 참조하여, 본 발명의 제6 실시예에 따른 반도체 패키지를 설명한다. 다만, 본 발명의 제5 실시예에 따른 반도체 패키지와의 차이점을 위주로 설명한다. 도 10은 본 발명의 제6 실시예에 따른 반도체 패키지의 제1 및 제2 반도체 칩의 교차 적층을 설명하기 위한 평면도이다. 도 11은 본 발명의 제6 실시예에 따른 반도체 패키지의 제1 드라이 필름 솔더 레지스트 댐의 형성 위치를 설명하기 위한 평면도이다.
도 10을 참조하면, 본 발명의 제6 실시예에 따른 반도체 패키지(6)에서, 제1 반도체 칩(20)의 크기가 제2 반도체 칩(30)의 크기보다 작을 수 있다. 그리고, 제2 반도체 칩(30)이 제1 반도체 칩(20)을 덮도록, 제1 반도체 칩(20) 상에 적층될 수 있다. 그러므로, 제1 돌출 영역(30a)이 제2 반도체 칩(30)의 측면을 따라 사방에 형성될 수 있다.
도 11을 참조하면, 제1 드라이 필름 솔더 레지스트 댐(41)은 제2 반도체 칩(30)의 4개의 모서리를 따라 사방에 형성될 수 있다. 즉, 제1 드라이 필름 솔더 레지스트 댐(41)은 제2 반도체 칩(30)의 둘레를 따라 서로 이격되어 형성될 수 있다. 그러므로, 제1 드라이 필름 솔더 레지스트 댐(41)에 의해 제2 반도체 칩(30)이 충분히 지지될 수 있다.
도 8, 도 12 및 도 13을 참조하여, 본 발명의 제7 실시예에 따른 반도체 패키지를 설명한다. 다만, 본 발명의 제5 실시예에 따른 반도체 패키지와의 차이점을 위주로 설명한다. 도 12은 본 발명의 제7 실시예에 따른 반도체 패키지의 단면도이다. 도 13은 본 발명의 제7 실시예에 따른 반도체 패키지의 제1 및 제4 드라이 필름 솔더 레지스트 댐의 형성 위치를 설명하기 위한 평면도이다.
도 8을 참조하면, 본 발명의 제7 실시예에 따른 반도체 패키지(7)에서 제2 반도체 칩(30)의 제1 돌출 영역(30a)과 회로 기판(10)의 제1 면(10a) 사이에 제1 드라이 필름 솔더 레지스트 댐(41)이 형성될 수 있다. 즉, 제2 반도체 칩(30)의 양측의 아래에 제1 드라이 필름 솔더 레지스트 댐(41)이 형성되어, 제2 반도체 칩(30)은 제1 드라이 필름 솔더 레지스트 댐(41)에 의해 지지될 수 있다.
그리고, 도 12를 참조하면, 제7 실시예에 따른 반도체 패키지(7)에서 제1 반도체 칩(20)의 양측의 아래에 제4 드라이 필름 솔더 레지스트 댐(44)이 형성될 수 있다. 구체적으로, 제1 반도체 칩(20)은 회로 기판(10)의 제1 면(10a)에 플립 칩 본딩되어 있다. 예를 들어, 제1 반도체 칩(20)과 회로 기판(10) 사이에 제1 도전성 범프(22)가 형성될 수 있으며, 제1 반도체 칩(20)과 회로 기판(10)은 제1 도전성 범프(22)에 의해 전기적으로 연결될 수 있다. 제4 드라이 필름 솔더 레지스트 댐(44)은 제1 도전성 범프(22)와 이격되어 위치할 수 있다. 제1 반도체 칩(20)이 제4 드라이 필름 솔더 레지스트 댐(44)에 의해 지지될 수 있기 때문에, 제1 반도체 칩(20)과 회로 기판(10)이 일정한 간격을 유지하기 용이할 수 있다.
도 13을 참조하면, 도 8 및 도 12에서 설명한 바와 같이, 제1 반도체 칩(20) 중 제2 반도체 칩(30)과 오버랩되지 않는 영역과 회로 기판(10)의 제1 면(10a) 사이에 제4 드라이 필름 솔더 레지스트 댐(44)이 위치할 수 있다. 그리고, 제2 반도체 칩(30) 중 제1 반도체 칩(20)과 오버랩되지 않는 제1 돌출 영역(30a)과 회로 기판(10)의 제1 면(10a) 사이에 제1 드라이 필름 솔더 레지스트 댐(41)이 위치할 수 있다. 그러므로, 제1 및 제2 반도체 칩(20, 30)은 각각 제4 및 제1 드라이 필름 솔더 레지스트 댐(44, 41)에 의해 지지될 수 있다.
도 14를 참조하여, 본 발명의 실시예들에 따른 반도체 패키지가 사용되는 패키지 온 패키지 시스템을 설명한다. 도 14는 본 발명의 실시예들에 따른 반도체 패키지가 사용되는 패키지 온 패키지 시스템의 단면도이다.
도 14를 참조하면, 패키지 온 패키지(Package on Package) 시스템(100)은 탑 패키지(top package)와 바텀 패키지(bottom package)를 포함할 수 있다. 패키지 온 패키지 시스템(100)은 바텀 패키지 상에 탑 패키지 적층된 구조를 가질 수 있다. 그리고, 탑 패키지는 본 발명의 제1 실시예에 따른 반도체 패키지(도 1의 1 참조)일 수 있다. 그러나, 이에 제한되지 않고, 탑 패키지는 제2 내지 제7 실시예예 따른 반도체 패키지(2-7) 중 어느 하나일 수 있다.
바텀 패키지는, 제3 면(110a) 및 제4 면(110b)을 포함하는 바텀 회로 기판(110)을 포함할 수 있다. 바텀 회로 기판(110)의 제3 및 제4 면(110a, 110b) 상에는 각각 제3 및 제4 액상 솔더 레지스트막(111, 112)이 형성될 수 있다. 그리고, 바텀 회로 기판(110)의 제3 면(110a) 상에 탑 패키지가 적층될 수 있다. 바텀 회로 기판(110)의 제3 면(110a) 상에는 제5 반도체 칩(120)이 적층될 수 있다. 그리고, 제5 반도체 칩(120)은 예를 들어, 제2 도전성 범프(122)에 의해 바텀 회로 기판(110)에 플립 칩 본딩될 수 있다. 그리고, 제5 반도체 칩(120)과 바텀 회로 기판(110)의 제3 면 사이는 언더필 부재(130)에 의해 채워질 수 있다. 다만, 바텀 패키지의 구조는 이에 제한되지 않는다.
이하, 도 1, 도 15 내지 도 19를 참조하여, 본 발명의 제1 실시예에 따른 반도체 패키지의 제조 방법을 설명한다. 도 15 내지 19는 본 발명의 제1 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
우선, 도 15를 참조하여, 제1 면(10a), 및 제1 면(10a)의 반대면인 제2 면(10b)을 포함하는 회로 기판(10)을 제공할 수 있다. 회로 기판(10)의 제1 면(10a) 상에는, 제1 면(10a)의 적어도 일부를 덮도록 형성된 제1 액상 솔더 레지스트막(11)이 형성될 수 있다. 그리고, 회로 기판(10)의 제2 면(10b) 상에는, 제1 면(10a)의 적어도 일부를 덮도록 형성된 제2 액상 솔더 레지스트막(12)이 형성될 수 있다.
이어서, 도 16을 참조하여, 회로 기판(10)의 제1 면(10a) 상에 드라이 필름 솔더 레지스트막(40)을 적층할 수 있다.
이어서, 도 17을 참조하여, 드라이 필름 솔더 레지스트막(40)을 패터닝하여, 회로 기판(10)의 제1 면(10a) 상에 제1 드라이 필름 솔더 레지스트 댐(41)을 형성할 수 있다. 드라이 필름 솔더 레지스트막(40)은 미세하고 균일한 두께를 갖도록 패터닝하기 용이하기 때문에, 경박 단소화 된 반도체 패키지에 제1 드라이 필름 솔더 레지스트 댐(41)을 형성하기 용이할 수 있다.
이어서, 도 18을 참조하여, 회로 기판(10)의 제1 면(10a) 상에, 제1 드라이 필름 솔더 레지스트 댐(41)으로부터 이격시켜 제1 반도체 칩(20)을 적층할 수 있다. 예를 들어, 제1 반도체 칩(20)의 일면에는 제1 접착층(21)이 형성되어 있을 수 있다. 그리고, 제1 드라이 필름 솔더 레지스트 댐(41)의 높이는 제1 반도체 칩(20)의 높이와 실질적으로(substantially) 동일할 수 있다.
이어서, 도 19를 참조하여, 일부 영역은 제1 반도체 칩(20)에 의해 지지되고 다른 일부 영역은 제1 드라이 필름 솔더 레지스트 댐(41)에 의해 지지되도록, 제1 반도체 칩(20) 및 제1 드라이 필름 솔더 레지스트 댐(41) 상에 제2 반도체 칩(30)을 적층할 수 있다. 예를 들어, 제2 반도체 칩(30)의 일면에는 제2 접착층(31)이 형성되어 있을 수 있다.
이어서, 도 1을 참조하여, 제2 반도체 칩(30)의 제2 단자 패드(35)와 회로 기판(10)의 본딩 패드(15)를 제1 도전성 와이어(27)를 이용하여 와이어 본딩시킬 수 있다. 그리고, 제1 반도체 칩(20), 제2 반도체 칩(30)을 봉지재(50)로 몰딩할 수 있다.
다만, 본 발명의 반도체 패키지의 제조 방법은 이에 제한되지 않으며, 본 발명의 제2 내지 제7 실시예의 반도체 패키지의 구성요소를 형성할 수 있도록 변경될 수 있다.
도 20 내지 도 23을 참조하여, 본 발명의 제1 내지 제3 실시예에 따른 반도체 시스템을 설명한다.
도 20은 본 발명의 제1 실시예에 따른 반도체 시스템을 보여주는 평면도이다.
도 20을 참조하면, 본 발명의 제1 실시예에 따른 반도체 시스템(1000)은 패키지 모듈일 수 있다. 반도체 시스템(1000)은 외부 연결 단자(1002)가 구비된 모듈 기판(1004)과, 반도체 장치(1006, 1008)를 포함할 수 있다. 반도체 장치(1008)는 예시적으로 QFP(Quad Flat Package)된 것을 도시하였으나, 이에 한정되는 것은 아니다. 여기서, 반도체 장치(1006, 1008)는 도 1 내지 도 13을 이용하여 설명한 반도체 패키지 중 적어도 하나를 포함할 수 있다. 즉, 반도체 장치(1006, 1008)에 포함되는 패키지는, 제1 면, 및 상기 제1 면의 반대면인 제2 면을 포함하는 회로 기판, 상기 제1 면 상에 적층된 제1 반도체 칩, 상기 제1 반도체 칩 상에 적층되며, 상기 제1 반도체 칩의 측면으로부터 돌출된 제1 돌출 영역을 포함하는 제2 반도체 칩, 및 상기 제1 돌출 영역과 상기 제1 면 사이에 위치하여, 상기 제1 돌출 영역을 지지하는 드라이 필름 솔더 레지스트 댐(Dry Film Solder Resist Dam)을 포함할 수 있다.
도 21은 본 발명의 제2 실시예에 따른 반도체 시스템을 보여주는 블록도이다.
도 21을 참조하면, 본 발명의 제2 실시예에 따른 반도체 시스템(1100)은 메모리 카드일 수 있다. 반도체 시스템(1100)는 하우징(1102) 내에 제어기(1104)와 메모리(1106)를 포함할 수 있다. 제어기(1104)와 메모리(1106)는 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기(1104)의 명령(command)에 따라, 메모리(1106)와 제어기(1104)는 데이터(data)를 주고 받을 수 있다. 이에 따라, 반도체 시스템(1100)은 메모리(1106)에 데이터를 저장하거나 또는 메모리(1106)로부터 데이터를 외부로 출력할 수 있다. 제어기(1104)와 메모리(1106)는 도 1 내지 도 13을 이용하여 설명한 반도체 패키지 중 적어도 하나를 포함할 수 있다.
반도체 시스템(1100)은 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 반도체 시스템(1100)는 멀티미디어 카드(multimedia card; MMC) 또는 보안 디지털(secure digital; SD) 카드를 포함할 수 있다.
도 22는 본 발명의 제3 실시예에 따른 반도체 시스템을 보여주는 블록도이다. 도 22는 본 발명의 제3 실시예에 따른 반도체 시스템이 적용되는 전자 기기의 예를 도시한 것이다.
도 22를 참조하면, 본 발명의 제3 실시예에 따른 반도체 시스템(1200)은 메모리 시스템(1202), 프로세서(processor)(1204), 램(RAM)(1206), 및 유저 인터페이스(user interface)(1208)를 포함할 수 있고, 이들은 버스(bus)(1210)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(1204)는 프로그램을 실행하고 반도체 시스템(1200)을 제어하는 역할을 할 수 있다. 램(1206)은 프로세서(1204)의 동작 메모리로서 사용될 수 있다. 프로세서(1204)와 램(1206)이 하나의 패키지에 포함될 수 있다. 예를 들어, 프로세서(1204)를 포함하는 로직 칩과 램(1206)을 포함하는 메모리 칩이 시스템 인 패키지에 포함되어 서로 무선 통신할 수 있다. 유저 인터페이스(1208)는 반도체 시스템(1200)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 메모리 시스템(1202)은 프로세서(1204)의 동작을 위한 코드, 프로세서(1204)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다. 메모리 시스템(1202)은 제어기 및 메모리를 포함할 수 있으며, 도 21의 메모리 카드(1100)와 실질적으로 동일 또는 유사하게 구성될 수 있다.
한편, 본 발명의 제3 실시예에 따른 반도체 시스템(1200)은 다양한 전자 기기들의 전자 제어 장치에 적용될 수 있다. 예를 들어, 반도체 시스템은 휴대폰(도 23의 1300)에 적용될 수 있다. 그 밖에 반도체 시스템(1200)은 휴대용 게임기, 휴대용 노트북, MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk; SSD), 자동차 또는 가전제품(household appliances)에 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1-7: 반도체 패키지 10: 회로 기판
10a, 10b: 제1 및 제2 면 20: 제1 반도체 칩
21: 제1 접착층 22: 제1 도전성 범프
25: 제1 단자 패드 27: 제1 도전성 와이어
30: 제2 반도체 칩 30a: 제1 돌출 영역
31: 제2 접착층 35: 제2 단자 패드
37: 제2 도전성 와이어
41-44: 제1 내지 제4 드라이 필름 솔더 레지스트 댐
50: 봉지재 60: 제1 외부 접속 단자
70: 제3 반도체 칩 71: 제3 접착층
80: 제4 반도체 칩 80a: 제2 돌출 영역
81: 제4 접착층 85: 제3 단자 패드
87: 제3 도전성 와이어 90: 에폭시 댐
100: 패키지 온 패키지 시스템 110: 바텀 회로 기판
110a, 110b: 제3 및 제4 면 120: 제5 반도체 칩
122: 제2 도전성 범프 130: 언더필 부재
140: 제2 외부 접속 단자

Claims (10)

  1. 제1 면, 및 상기 제1 면의 반대면인 제2 면을 포함하는 회로 기판;
    상기 회로 기판의 상기 제1 면의 적어도 일부를 덮도록 형성된 액상 솔더 레지스트막;
    상기 액상 솔더 레지스트막 상에 적층된 제1 반도체 칩;
    상기 제1 반도체 칩 상에 적층되며, 상기 제1 반도체 칩의 측면으로부터 돌출된 제1 돌출 영역을 포함하는 제2 반도체 칩; 및
    상기 제1 돌출 영역과 상기 액상 솔더 레지스트막 사이에 위치하여, 상기 제1 돌출 영역을 지지하고, 상기 제2 반도체 칩의 측면을 따라 제1 방향으로 서로 이격되어 형성되는 복수의 제1 열의 드라이 필름 솔더 레지스트 댐을 포함하는 드라이 필름 솔더 레지스트 댐(Dry Film Solder Resist Dam)을 포함하되,
    상기 드라이 필름 솔더 레지스트 댐의 상면은 상기 제1 돌출 영역의 하면과 마주보도록 형성되고, 상기 드라이 필름 솔더 레지스트 댐의 하면은 상기 액상 솔더 레지스트막과 직접 접하는 반도체 패키지.
  2. 삭제
  3. 제1 항에 있어서,
    상기 드라이 필름 솔더 레지스트 댐은 상기 제1 반도체 칩의 일측에 위치하는 제1 및 제2 드라이 필름 레지스트 댐을 포함하고,
    상기 제2 드라이 필름 레지스트 댐은 상기 제1 드라이 필름 레지스트 댐에 비하여 상기 제1 반도체 칩의 상기 일측에 가까이 위치하고,
    상기 제1 드라이 필름 레지스트 댐의 상기 제1 면과 평행한 제1 단면의 면적은, 상기 제2 드라이 필름 레지스트 댐의 상기 제1 면과 평행한 제2 단면의 면적과 다른 반도체 패키지.
  4. 제3 항에 있어서,
    상기 제1 단면의 면적은 상기 제2 단면의 면적보다 큰 반도체 패키지.
  5. 제3 항에 있어서,
    상기 제1 단면은 사각형이고, 상기 제2 단면은 원형인 반도체 패키지.
  6. 삭제
  7. 제1 항에 있어서,
    상기 제2 반도체 칩 상에 적층된 제3 반도체 칩과,
    상기 제3 반도체 칩 상에 적층되며, 상기 제3 반도체 칩의 측면으로부터 돌출된 제2 돌출 영역을 포함하는 제4 반도체 칩과,
    상기 제2 돌출 영역과 상기 제2 반도체 칩 사이에 위치하여, 상기 제2 돌출 영역을 지지하는 에폭시 댐을 더 포함하는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 제2 반도체 칩과 상기 회로 기판을 전기적으로 연결하는 도전성 와이어를 더 포함하되, 상기 도전성 와이어는 상기 제2 반도체 칩 상으로부터 상기 제1 면 상까지 연장되어 형성된 반도체 패키지.
  9. 제8 항에 있어서,
    상기 제1 반도체 칩, 상기 제2 반도체 칩을 밀봉하도록 상기 제1 면 상에 형성된 봉지재와,
    상기 제2 면 상에 형성된 외부 접속 단자를 더 포함하는 반도체 패키지.
  10. 제1 면, 및 상기 제1 면의 반대면인 제2 면을 포함하는 회로 기판을 제공하고,
    상기 회로 기판의 상기 제1 면의 적어도 일부를 덮도록 액상 솔더 레지스트막을 형성하고,
    상기 액상 솔더 레지스트막 상에 드라이 필름 솔더 레지스트(Dry Film Solder Resist)막을 적층하고,
    상기 드라이 필름 솔더 레지스트막을 패터닝하여, 상기 액상 솔더 레지스트막 상에 드라이 필름 솔더 레지스트 댐을 형성하고,
    상기 액상 솔더 레지스트막 상에, 상기 드라이 필름 솔더 레지스트 댐으로부터 이격시켜 제1 반도체 칩을 적층하고,
    일부 영역은 상기 제1 반도체 칩에 의해 지지되고 다른 일부 영역은 상기 드라이 필름 솔더 레지스트 댐에 의해 지지되도록, 상기 제1 반도체 칩 및 상기 드라이 필름 솔더 레지스트 댐 상에 제2 반도체 칩을 적층하는 것을 포함하되,
    상기 드라이 필름 솔더 레지스트 댐의 상면은 상기 제2 반도체 칩의 하면과 마주보도록 형성되고, 상기 드라이 필름 솔더 레지스트 댐의 하면은 상기 액상 솔더 레지스트막과 직접 접하고,
    상기 드라이 필름 솔더 레지스트 댐은, 상기 제2 반도체 칩의 측면을 따라 제1 방향으로 서로 이격되어 형성되는 복수의 제1 열의 드라이 필름 솔더 레지스트 댐을 포함하는 반도체 패키지의 제조 방법.
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