KR20080084300A - 스택 패키지 - Google Patents

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KR20080084300A
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조철호
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Abstract

본 발명에 따른 스택 패키지는 에지패드 형의 반도체 칩들을 적층하여 구성한 스택 패키지로서, 인쇄회로기판과, 상기 인쇄회로기판 상에 페이스-업 타입으로 배치된 제1반도체 칩과, 상기 제1반도체 칩과 인쇄회로기판 간을 전기적으로 연결시키는 제1금속와이어와, 상기 제1반도체 칩 상에 본딩 패드 형성부가 상기 제1반도체 칩의 외측에 위치하도록 스택된 제2반도체 칩과, 상기 제2반도체 칩과 인쇄회로기판 간을 전기적으로 연결시키는 제2금속와이어와, 상기 제1반도체 칩의 외측에 위치한 제2반도체 칩 부분의 하부에 설치된 지지부재와, 상기 제1 및 제2반도체 칩과 제1 및 제2금속와이어 및 지지부재를 포함한 인쇄회로기판의 일면을 밀봉하는 봉지제와, 상기 인쇄회로기판의 타면에 부착된 솔더볼을 포함한다.

Description

스택 패키지{Stack package}
도 1은 본 발명의 실시예에 따른 스택 패키지를 설명하기 위해 나타낸 단면도.
도 2 및 도 3은 본 발명의 실시예에 따른 스택 패키지에서의 더미 와이어를 설명하기 위해 나타낸 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100, 200, 300 : 인쇄회로기판 102, 202, 302 : 제1반도체 칩
104, 204, 304 : 제2반도체 칩 106, 206, 306 : 제2금속와이어
108 : 본딩 패드 110 : 전극 단자
112 : 접착제 114, 214, 314 : 더미(Dummy) 와이어
116 : 봉지제 218, 318 : 제1금속와이어
120 : 볼 랜드 122 : 솔더 볼
A : 오버-행(Over-hang)
본 발명은 스택 패키지에 관한 것으로, 보다 자세하게는 스택 패키지 구성 시, 상부 반도체 칩의 와이어 본딩 공정에서 발생하는 바운싱(bouncing)을 방지한 스택 패키지에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되고 있다. 예컨데, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
또한, 전기·전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다.
고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다.
그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 스택(stack) 기술이 제안되었다.
상기와 같은 스택기술은 스택된 2개의 칩을 하나의 패키지 내에 내장시키는 방법과 패키징된 2개의 단품의 패키지를 스택하는 방법이 있다. 그러나, 상기와 같이 2개의 단품의 패키지를 스택하는 방법은 전기·전자 제품의 소형화되는 추세와 더불어 그에 따른 반도체 패키지의 높이의 한계가 있다.
따라서, 하나의 패키지의 2∼3개의 반도체 칩들을 탑재시키는 적층 패키 지(Stack Package) 및 멀티 칩 패키지(Multi Chip Package)에 대한 연구가 최근 들어 활발하게 진행되고 있다.
여기서, 상기 멀티 칩 패키지는, 통상, 여러개의 반도체 칩들을 기판 상에 단순 나열하여 패키징하는 방법과 두 개 이상의 반도체 칩들을 적층 구조로 쌓아 올려 패키징하는 방법이 있다.
한편, 상기와 같은 멀티 칩 패키지는 다수의 반도체 칩이 탑재될 수 있도록 박막화된 반도체 칩이 요구되며, 각 반도체 칩별 와이어 본딩이 수행될 수 있도록 사이즈가 상이한 반도체 칩이 요구되기도 한다.
이때, 상기와 같이 와이어 본딩 및 박막화된 반도체 칩의 서로 다른 상이한 특성을 위해 각각 사이즈가 상이한 반도체 칩을 스택하는 경우, 상부 반도체 칩 일면에 본딩 패드가 들뜨게 되는 오버-행(Over-hang) 현상이 부분적으로 발생되기도 한다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 주지한 바와 같은 멀티 칩 패키지에서는 상부 반도체 칩의 와이어 본딩 공정 중 상부 반도체 칩과 하부 반도체 칩의 사이즈 차이 또는 반도체 칩들을 스택시 상부 반도체 칩의 본딩 패드 영역 부분이 들떠 있게 되는 오버-행된 부분이 물리적으로 지지를 받지 못하게 되어, 상기 상부 반도체 칩의 본딩 패드가 흔들려 와이어 본딩 공정이 효과적으로 수행되지 못하게 된다.
따라서, 그에 따른 본딩 페일(fail)이 발생하게 된다.
또한, 상기와 같은 와이어 본딩에 의한 페일은 상부 반도체 칩의 오버 행된 부분이 증가하거나, 또는 웨이퍼의 두께가 얇아질수록 그 현상은 더욱 심화되게 된다.
따라서, 본 발명은 스택 패키지에서 상부 반도체 칩의 와이어본딩 공정중 바운싱(bouncing) 현상을 최소화시킨 스택 패키지를 제공한다.
또한, 본 발명은 와이어 본딩 공정 중 와이어 본딩 페일(fail)을 방지한 스택 패키지를 제공한다.
본 발명에 따른 스택 패키지는 에지패드 형의 반도체 칩들을 적층하여 구성한 스택 패키지로서, 인쇄회로기판; 상기 인쇄회로기판 상에 페이스-업 타입으로 배치된 제1반도체 칩; 상기 제1반도체 칩과 인쇄회로기판 간을 전기적으로 연결시키는 제1금속와이어; 상기 제1반도체 칩 상에 본딩 패드 형성부가 상기 제1반도체 칩의 외측에 위치하도록 스택된 제2반도체 칩; 상기 제2반도체 칩과 인쇄회로기판 간을 전기적으로 연결시키는 제2금속와이어; 상기 제1반도체 칩의 외측에 위치한 제2반도체 칩 부분의 하부에 설치된 지지부재; 상기 제1 및 제2반도체 칩과 제1 및 제2금속와이어 및 지지부재를 포함한 인쇄회로기판의 일면을 밀봉하는 봉지제; 및 상기 인쇄회로기판의 타면에 부착된 솔더볼;을 포함한다.
상기 지지부재는 더미(dummy) 금속와이어인 것을 특징으로 한다.
상기 더미 금속와이어는 제2금속와이어와 동일 방향을 따라 다수 개가 설치된다.
상기 더미 금속와이어는 제2금속와이어와 수직하는 방향을 따라 다수 개가 설치된다.
상기 더미 금속와이어는 제2금속와이어와 일정한 각도를 유지하는 방향을 따라 다수 개가 설치된다.
상기 인쇄회로 기판은 상기 지지부재가 위치할 공간에 더미 패드가 형성된다.
상기 더미 패드는 그라운드에 연결된다.
(실시예)
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은 스택 패키지 형성시 상부 반도체 칩과 하부 반도체 칩 간의 오버-행(Over-hang)된 상부 반도체 칩의 일면 영역이 인쇄회로기판의 전극 단자 상에 형성된 더미 와이어에 의해 상부 반도체 칩의 오버-행 된 부분을 지지하도록 하여 형성한다.
이렇게 하면, 스택 패키지에서의 상부 반도체 칩과 하부 반도체 칩간의 크기의 차이 또는 스택 방법에 따라 발생하는 상부 반도체 칩의 본딩 패드 영역이 들뜨게 되는 오버-행(Over-hang) 현상을 상기 인쇄회로기판 상에 형성된 더미 와이어에 의해 상기 오버-행이 발생한 상부 반도체 칩의 부분을 지지해줌으로써, 그에 따른 와이어 본딩 공정에서의 상부 반도체 칩의 바운싱(bouncing) 현상을 최소화할 수 있다.
따라서, 상기와 같이 와이어 본딩 공정에서의 바운싱 현상을 최소화할 수 있음으로써, 그에 따른 와이어 본딩 페일(fail)을 방지할 수 있다.
자세하게, 도 1은 본 발명의 실시예에 따른 스택 패키지를 도시한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이, 다수의 전극 단자(110)를 구비한 인쇄회로기판(100) 상에 다수의 본딩 패드(도시안됨)를 구비한 제1반도체 칩(102)이 페이스-업(face-up) 타입으로 배치되고, 상기 제1반도체 칩(102)의 본딩 패드와 상기 인쇄회로기판(100)의 전극 단자(110) 간이 제1금속와이어(도시안됨)에 전기적으로 연결된다.
그리고, 상기 제1반도체 칩(102) 상에 다수의 본딩 패드(108)를 구비한 제2반도체 칩(104)이 페이스-업 타입으로 배치되며, 상기 제2반도체 칩(104)의 본딩 패드(108)와 인쇄회로기판(100)의 전극 단자 간이 제2금속와이어(106)에 의해 전기적으로 연결된다.
이때, 상기 제1 및 제2반도체 칩(102, 104)간은 서로 다른 상이한 특성을 위해 각각 사이즈가 상이한 반도체 칩을 스택함에 따른 발생한 오버-행(Over-hang : A) 부분을 지지하기 위해 더미(dummy) 와이어(114)가 상기 인쇄회로기판(100) 상에 상기 제2반도체 칩(104)의 일면과 맞닿도록 형성된다.
또한, 상기 인쇄회로 기판(100)은 상기 더미 와이어(114)가 위치할 공간에 더미 패드(도시안됨)가 형성되어, 그라운드(GND)에 연결되도록 형성된다.
아울러, 상기 제1 및 제2반도체 칩(104, 204), 제1 및 제2금속와이어(도시안됨, 106) 및 더미 와이어(114)를 포함하는 인쇄회로기판(100)의 일면을 외부의 스 트레스로부터 보호하기 위해 EMC(Epoxy molding compound)와 같은 봉지제(116)로 밀봉되며, 상기 인쇄회로기판의 하면에는 볼 랜드(120)가 형성되어 외부 기판과의 실장 수단으로서 솔더 볼(122)이 부착된다.
한편, 본 발명의 실시예에 따른 스택 패키지 형성시, 제1 및 제2반도체 칩과 같은 2개의 반도체 칩의 스택뿐만 아니라 적어도 하나 이상의 하부 반도체 칩과 오버-행 부분이 형성되는 상부 반도체 칩간의 스택도 본 발명의 실시예를 적용시킬 수 있다.
도 2 및 도 3은 본 발명의 실시예에 따른 스택 패키지에서의 더미 와이어를 설명하기 위해 나타낸 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이, 상부의 제2반도체 칩(204, 304)을 지지하는 더미 와이어(214, 314)는 상기 제2반도체 칩(204, 304)의 본딩 패드와 인쇄회로기판(200, 300)의 전극 단자 간을 전기적으로 연결시키는 제2금속와이어(206, 306)와 수직하는 방향 또는 수평하는 방향을 따라서 배치되어 적용시킬 수 있다.
또한, 상기 더미 금속와이어(21, 314)는 제2금속와이어(206, 306)와 일정한 각도를 유지하는 방향, 예컨대 30°, 45° 및 60°등의 각도와 같은 방향을 따라 다수 개가 설치된다.
또한, 상기 더미 와이어(214, 314)는 와이어의 직경 및 물성에 따라 지지 효과를 향상시킬 수 있다.
첨가하여, 상기 더미 와이어(214, 314)가 연결되는 인쇄회로기판의 전극 단자를 인쇄회로기판의 그라운드(ground)에 연결되도록 형성시키면 전기적 특성 측면 에서도 그에 따른 오류를 발생시키지 않는다.
이 경우, 본 발명은 스택 패키지에서의 상부 반도체 칩과 하부 반도체 칩간의 크기의 차이 또는 스택 방법에 따라 발생하는 상부 반도체 칩의 본딩 패드 영역이 들뜨게 되는 오버-행(Over-hang) 현상을 상기 인쇄회로기판 상에 형성된 더미 와이어에 의해 상기 오버-행이 발생한 상부 반도체 칩의 부분을 지지해줌으로써, 그에 따른 와이어 본딩 공정에서의 상부 반도체 칩의 바운싱(bouncing) 현상을 최소화할 수 있다.
따라서, 상기와 같이 와이어 본딩 공정에서의 바운싱 현상을 최소화할 수 있음으로써, 그에 따른 와이어 본딩 페일(fail)을 방지할 수 있다.
이상, 전술한 바와 같은 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이 본 발명은 멀티 칩 패키지 타입의 스택 패키지 구성시 인쇄회로기판 상에 형성된 더미 와이어에 의해 오버-행이 발생한 상부 반도체 칩의 부분을 지지해줌으로써, 그에 따른 와이어 본딩 공정에서의 상부 반도체 칩의 바운싱(bouncing) 현상을 최소화할 수 있다.
따라서, 본 발명은 상기와 같이 와이어 본딩 공정에서의 바운싱 현상을 최소 화할 수 있음으로써, 그에 따른 와이어 본딩 페일(fail)을 방지할 수 있다.

Claims (7)

  1. 에지패드 형의 반도체 칩들을 적층하여 구성한 스택 패키지로서,
    인쇄회로기판;
    상기 인쇄회로기판 상에 페이스-업 타입으로 배치된 제1반도체 칩;
    상기 제1반도체 칩과 인쇄회로기판 간을 전기적으로 연결시키는 제1금속와이어;
    상기 제1반도체 칩 상에 본딩 패드 형성부가 상기 제1반도체 칩의 외측에 위치하도록 스택된 제2반도체 칩;
    상기 제2반도체 칩과 인쇄회로기판 간을 전기적으로 연결시키는 제2금속와이어;
    상기 제1반도체 칩의 외측에 위치한 제2반도체 칩 부분의 하부에 설치된 지지부재;
    상기 제1 및 제2반도체 칩과 제1 및 제2금속와이어 및 지지부재를 포함한 인쇄회로기판의 일면을 밀봉하는 봉지제; 및
    상기 인쇄회로기판의 타면에 부착된 솔더볼;
    을 포함하는 것을 특징으로 하는 스택 패키지.
  2. 제 1 항에 있어서,
    상기 지지부재는 더미(dummy) 금속와이어인 것을 특징으로 하는 스택 패키 지.
  3. 제 2 항에 있어서,
    상기 더미 금속와이어는 제2금속와이어와 동일 방향을 따라 다수 개가 설치된 것을 특징으로 하는 스택 패키지.
  4. 제 2 항에 있어서,
    상기 더미 금속와이어는 제2금속와이어와 수직하는 방향을 따라 다수 개가 설치된 것을 특징으로 하는 스택 패키지.
  5. 제 2 항에 있어서,
    상기 더미 금속와이어는 제2금속와이어와 일정한 각도를 유지하는 방향을 따라 다수 개가 설치된 것을 특징으로 하는 스택 패키지.
  6. 제 1 항에 있어서,
    상기 인쇄회로 기판은 상기 지지부재가 위치할 공간에 더미 패드가 형성된 것을 특징으로 하는 스택 패키지.
  7. 제 6 항에 있어서,
    상기 더미 패드는 그라운드에 연결되어 있는 것을 특징으로 하는 스택 패키 지.
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US9177886B2 (en) 2012-04-17 2015-11-03 Samsung Electronics Co., Ltd. Semiconductor package including chip support and method of fabricating the same
US11948913B2 (en) 2021-04-08 2024-04-02 Samsung Electronics Co., Ltd. Semiconductor package including a dummy pad

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