KR20070088046A - 멀티 칩 패키지 - Google Patents

멀티 칩 패키지 Download PDF

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Abstract

본 발명은 멀티 칩 패키지를 개시한다. 개시된 본 발명의 멀티 칩 패키지는 일측에 볼랜드가 구비된 기판과, 상기 기판 타측에 실장되며 기판과 전기적으로 연결된 제1반도체 칩과, 상기 제1반도체 칩 상단에 배치되며, 상기 제1반도체 칩 보다 큰 크기를 갖고 가장자리에 범프를 구비하며, 상기 범프를 매개로해서 상기 기판 상에 부착된 제2반도체 칩과, 상기 기판의 볼랜드 상에 부착된 솔더 볼을 포함하는 것을 특징으로 한다.

Description

멀티 칩 패키지{MULTI CHIP PACKAGE}
도 1은 종래 기술에 따른 멀티 칩 패키지를 도시한 단면도.
도 2는 본 발명의 제1실시예에 따른 멀티 칩 패키지를 도시한 단면도.
도 3은 본 발명의 제2실시예에 따른 멀티 칩 패키지를 도시한 단면도.
도 4은 본 발명의 제3실시예에 따른 멀티 칩 패키지를 도시한 단면도.
도 5은 본 발명의 제4실시예에 따른 멀티 칩 패키지를 도시한 단면도.
도 6은 본 발명의 제5실시예에 따른 멀티 칩 패키지를 도시한 단면도.
(도면의 주요 부분에 대한 부호의 설명)
200 : 기판 205 : 볼랜드
210 : 제1반도체 칩 220 : 제2반도체 칩
230 : 제3반도체 칩 A : 접착제
B : 범프 250 : 본딩 와이어
260 : EMC 270 : 솔더 볼
본 발명은 멀티 칩 패키지에 관한 것으로, 보다 상세하게는, 롱 와이어(long wire) 사용에 따른 공정상의 어려움 및 스페이서용 더미 칩(dummy chip) 사용에 따른 높이 증가 문제를 개선할 수 있는 멀티 칩 패키지에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되고 있다. 예컨데, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
또한, 전기·전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 용량 증대, 다시말해, 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다. 그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 멀티 칩 패키지(Multi Chip Package)에 대한 연구가 활발하게 진행되고 있다.
상기 멀티 칩 패키지는 서로 다른 기능을 갖는 두 개 이상의 반도체 칩들을 하나의 패키지로 제작한 형태로서, 통상, 여러개의 반도체 칩들을 기판 상에 단순 나열하여 패키징하는 방법, 또는, 두 개 이상의 반도체 칩들을 적층 구조로 쌓아 올려 패키징하는 방법으로 제작된다. 특히, 후자의 방법은 실장 면적을 감소시킬 수 있다는 잇점을 갖는다.
그러나, 최근 다양한 종류의 멀티 칩 패키지가 등장하면서 그 제조 공정, 특히, 반도체 칩과 기판을 전기적으로 연결하는 본딩 와이어(bonding wire) 형성 공정이 점차 어려워지고 있다.
이하에서는, 도 1을 참조하여, 종래의 멀티 칩 패키지의 한 종류인 HDOC(high capacity disk on chip)의 구조 및 그 문제점을 설명하도록 한다.
도 1을 참조하면, 종래의 HDOC는 기판(100) 상에 NAND 제품(110)과 메모리 제품(120) 및 ASIC 콘트롤러(130)가 접착제(A)를 매개로해서 차례로 스택킹(stacking)된 구조로서, 여기서, 상기 ASIC 콘트롤러(130)는 NAND 제품(110) 및 메모리 제품(120)과 비교하여 작은 크기를 갖고 중앙부 상단에 위치하게 되는데, 이에 따라, ASIC 콘트롤러(130)와 기판(100)을 전기적으로 연결시키기 위해서는 7mm 이상의 롱 와이어 본딩(long wire bonding) 공정이 요구된다. 도면부호 150c는 롱 와이어에 해당하는 제3본딩 와이어를 나타낸다.
그런데, 상기 롱 와이어 사용시 롱 와이어로 인하여 전력 손실이 증가되고, 와이어가 소망하는 위치에서 벗어나는 와이어 스위핑(sweeping) 현상으로 인해 원치 않는 단락(short)이 유발될 수 있다는 문제점이 있다.
이에, 상기 롱 와이어의 스위핑(sweeping) 문제를 억제하기 위해, 상기 메모리 제품(120) 상에 롱 와이어를 고정시킬 수 있도록 코팅제(140)를 별도로 형성해 주고 있으나, 상기 코팅제(140)를 형성함에 따라 공정수가 증가하고 패키지 제품의 신뢰성이 저하되는 등의 문제가 발생한다.
또한, 종래의 도 1과 같은 HDOC 구조에서는 NAND 제품(110)과 메모리 제품(120) 간의 간격을 확보하기 위해서 스페이서용 더미 칩(115)을 형성하고 있는데, 상기 더미 칩(115)으로 인하여 패키지의 높이가 높아지게 되고, 아울러, 생산성이 저하된다.
미설명된 도면부호 105는 볼랜드를, 150a는 제1본딩 와이어를, 150b는 제2본딩 와이어를, 160은 EMC(epoxy molding compound)를, 그리고, 170은 솔더 볼을 각각 나타낸다.
따라서, 본 발명은 상기와 같은 종래의 제반 문제점들을 해결하기 위해 안출된 것으로서, HDOC와 같이 롱 와이어가 요구되는 제품에서 코팅제를 사용하지 않고 롱 와이어로 인한 문제점을 방지할 수 있고, 아울러, 더미 칩(dummy chip) 사용에 따른 높이 증가 문제를 개선할 수 있는 멀티 칩 패키지를 제공함에 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 멀티 칩 패키지는, 일측에 볼랜드가 구비된 기판; 상기 기판 타측에 실장되며 기판과 전기적으로 연결된 제1반도체 칩; 상기 제1반도체 칩 상단에 배치되며, 상기 제1반도체 칩 보다 큰 크기를 갖고 가장자리에 범프를 구비하며, 상기 범프를 매개로해서 상기 기판 상에 부착된 제2반도체 칩; 및 상기 기판의 볼랜드 상에 부착된 솔더 볼;을 포함한다.
또한, 상기의 목적을 달성하기 위한 본 발명의 멀티 칩 패키지는, 상기 제2 반도체 칩 상에 접착제를 매개로해서 적층되며 본딩 와이어를 매개로해서 기판과 전기적으로 연결되는 제3반도체 칩을 더 포함한다.
상기 제1반도체 칩은 본딩 와이어 또는 범프를 매개로해서 기판과 전기적으로 연결된다.
상기 제1반도체 칩과 제2반도체 칩 사이에는 제1반도체 칩과 제2반도체 칩을 접착시키는 접착제가 개재될 수 있다.
상기 제1반도체 칩은 상기 제2반도체 칩이 형성되는 영역을 벗어나지 않는 범위 내에서 기판 상에 다수 개가 실장될 수 있다.
(실시예)
이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 설명하기로 한다.
도 2는 본 발명의 제1실시예에 따른 멀티 칩 패키지를 도시한 단면도로서, 이를 설명하면 다음과 같다.
도 2를 참조하면, 본 발명의 멀티 칩 패키지는 일측에 볼랜드(205)가 구비된 기판(200)과, 상기 기판(200) 타측에 실장되며 본딩 와이어(250)에 의해서 기판(200)과 전기적으로 연결된 제1반도체 칩(210)과, 상기 제1반도체 칩(210) 상단에 배치되며, 상기 제1반도체 칩(210) 보다 큰 크기를 갖고 가장자리에 범프(B)를 구비하며, 상기 범프(B)를 매개로해서 상기 기판 상에 부착된 제2반도체 칩(220) 및 상기 기판(200)의 볼랜드(205) 상에 부착된 솔더 볼(270)로 구성된다. 미설명된 도면부호 A는 접착제를, 그리고, 260은 EMC를 나타낸다.
그리고, 본 발명의 멀티 칩 패키지는 상기 제2반도체 칩(220) 상에 접착제(A)를 매개로해서 적층되며 본딩 와이어(250)를 매개로해서 기판(200)과 전기적으로 연결되는 제3반도체 칩(230)을 더 포함할 수 있는데, 이와 같이, 제3반도체 칩(230)이 더 형성된 경우가 도 3에 도시되어 있다. 도 3을 본 발명의 제2실시예라 한다.
한편, 도 4 내지 도 6은 각각 본 발명의 제3, 제4 및 제5실시예에 따른 멀티 칩 패키지의 단면도이다. 이하에서는 본 발명의 제3, 제4 및 제5실시예에 대해서 간략히 설명하도록 한다.
본 발명의 멀티 칩 패키지는, 도 4에 도시된 바와 같이, 제1반도체 칩(210)이 본딩 와이어가 아닌 범프(B)에 의해서 기판(200)과 연결될 수도 있고, 도 5에 도시된 바와 같이, 제1반도체 칩(210)과 제2반도체 칩(220) 사이에 접착제를 개재시키지 않을 수도 있으며, 도 6에 도시된 바와 같이, 제1반도체 칩(210)을 제2반도체 칩(220)이 형성되는 영역을 벗어나지 않는 범위 내에서 기판(200) 상에 다수 개 배치할 수도 있다.
또한, 도시하지는 않았지만, 본 발명의 멀티 칩 패키지 구조는, BGA(ball grid array) 패키지 두 개를 적층하는 경우에도 적용할 수 있고, TSOP(thin small outline package) 타입의 패키지 구조에도 적용할 수 있다.
이 같이, 본 발명은 서로 다른 크기를 갖는 반도체 칩들을 사용해서 멀티 칩 패키지를 구성할 때, 작은 크기를 갖는 제1반도체 칩(210)을 기판(200) 바로 위에 배치하고, 제1반도체 칩(210) 상단에 제1반도체 칩(210) 보다 큰 제2반도체 칩 (220)을 범프(B)를 매개로해서 기판(200)에 부착한다.
종래의 HDOC에서와 같이 작은 크기의 반도체 칩이 최상부에 배치되는 경우, 최상부에 배치된 반도체 칩과 기판을 전기적으로 연결시키기 위해 롱 와이어 본딩 공정이 요구되었지만, 본 발명의 경우 작은 크기의 반도체 칩을 최하단에 배치하기 때문에 롱 와이어를 사용하지 않을 수 있다.
따라서, 본 발명은 롱 와이어 사용시 유발되는 와이어 스위핑(sweeping) 등의 문제를 코팅제를 사용하지 않고 방지할 수 있는 바, 제품의 신뢰성 및 생산성을 개선할 수 있으며, 와이어의 길이가 짧아짐에 따라 패키지의 전기적 특성을 향상시킬 수 있다.
또한, 본 발명에서는 세 개 이상의 반도체 칩 적층시 반도체 칩들 사이에 간격 확보를 위한 스페이서용 더미 칩(dummy chip)을 형성할 필요가 없기 때문에 더미 칩(dummy chip) 사용에 따른 패키지 높이 증가 문제가 발생하지 않아, 패키지 크기를 소형화할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 서로 다른 크기를 갖는 반도체 칩들을 사용해서 멀티 칩 패키지를 구성할 때, 작은 크기를 갖는 반도체 칩을 기판 바로 위에 배치 하고, 그 상단에 큰 크기를 갖는 반도체 칩을 범프를 매개로해서 기판에 부착함으로써, 롱 와이어 본딩 공정을 사용하지 않을 수 있다. 따라서, 본 발명은 롱 와이어 사용시 유발되는 와이어 스위핑(sweeping) 등의 문제를 코팅제를 사용하지 않고 방지할 수 있는 바, 제품의 신뢰성 및 생산성을 향상시킬 수 있고, 아울러, 전기적 연결 통로(와이어 또는 범프)의 길이가 짧아짐에 따라 제품의 전기적 특성이 개선된다.
본 발명에서는 세 개 이상의 반도체 칩 적층시 반도체 칩들 사이에 간격 확보를 위한 스페이서용 더미 칩(dummy chip)을 형성할 필요가 없기 때문에 더미 칩(dummy chip) 사용에 따른 패키지 높이 증가 문제가 발생하지 않아, 패키지 크기를 소형화할 수 있다.

Claims (5)

  1. 일측에 볼랜드가 구비된 기판;
    상기 기판 타측에 실장되며 기판과 전기적으로 연결된 제1반도체 칩;
    상기 제1반도체 칩 상단에 배치되며, 상기 제1반도체 칩 보다 큰 크기를 갖고 가장자리에 범프를 구비하며, 상기 범프를 매개로해서 상기 기판 상에 부착된 제2반도체 칩; 및
    상기 기판의 볼랜드 상에 부착된 솔더 볼;
    을 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  2. 제 1 항에 있어서, 상기 제2반도체 칩 상에 접착제를 매개로해서 적층되며 본딩 와이어를 매개로해서 기판과 전기적으로 연결되는 제3반도체 칩을 더 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  3. 제 1 항에 있어서, 상기 제1반도체 칩은 본딩 와이어 또는 범프를 매개로해서 기판과 전기적으로 연결된 것을 특징으로 하는 멀티 칩 패키지.
  4. 제 1 항에 있어서, 상기 제1반도체 칩과 제2반도체 칩 사이에 개재된 접착제를 더 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  5. 제 1 항에 있어서, 상기 제1반도체 칩은 상기 제2반도체 칩이 형성되는 영역을 벗어나지 않는 범위 내에서 기판 상에 다수 개가 실장된 것을 특징으로 하는 멀티 칩 패키지.
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