KR20070088058A - 멀티 칩 패키지 - Google Patents

멀티 칩 패키지 Download PDF

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Abstract

본 발명은 멀티 칩 패키지를 개시한다. 개시된 본 발명의 멀티 칩 패키지는 저면에 볼랜드가 구비된 기판과, 상기 기판 상면에 부착된 제1반도체 칩과, 상기 제1반도체 칩과 기판을 전기적으로 연결시키는 제1본딩 와이어와, 상기 기판 상에 제1반도체 칩과 제1본딩 와이어를 덮도록 형성된 제1봉지제와, 상기 제1반도체 칩 보다 큰 크기를 가지며 제1봉지제 상에 부착된 제2반도체 칩과, 상기 제2반도체 칩과 기판을 전기적으로 연결시키는 제2본딩 와이어와, 상기 기판 상에 제1봉지제와 제2반도체 칩 및 제2본딩 와이어를 덮도록 형성된 제2봉지제를 포함하는 것을 특징으로 한다.

Description

멀티 칩 패키지{MULTI CHIP PACKAGE}
도 1은 종래 기술에 따른 멀티 칩 패키지를 도시한 단면도.
도 2는 본 발명의 실시예에 따른 멀티 칩 패키지를 도시한 단면도.
(도면의 주요 부분에 대한 부호의 설명)
200 : 기판 205 : 볼랜드
210 : 제1반도체 칩 220 : 제2반도체 칩
A : 접착제 230a : 제1본딩 와이어
230b : 제2본딩 와이어 240a : 제1봉지제
240b : 제2봉지제 250 : 솔더 볼
본 발명은 멀티 칩 패키지에 관한 것으로, 보다 상세하게는, 롱 와이어(long wire) 사용에 따른 불량을 개선할 수 있는 멀티 칩 패키지에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되고 있다. 예컨데, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
또한, 전기·전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 용량 증대, 다시말해, 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다. 그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 멀티 칩 패키지(Multi Chip Package)에 대한 연구가 활발히 진행되고 있다.
상기 멀티 칩 패키지는 서로 다른 기능을 갖는 두 개 이상의 반도체 칩들을 하나의 패키지로 제작한 형태로서, 통상, 여러개의 반도체 칩들을 기판 상에 단순 나열하여 패키징하는 방법, 또는, 두 개 이상의 반도체 칩들을 적층 구조로 쌓아 올려 패키징하는 방법으로 제작된다. 특히, 후자의 방법은 실장 면적을 감소시킬 수 있다는 잇점을 갖는다.
그러나, 최근 다양한 종류의 멀티 칩 패키지가 등장하면서 그 제조 공정, 특히, 반도체 칩과 기판을 전기적으로 연결하는 본딩 와이어(bonding wire) 형성 공정이 점차 어려워지고 있다.
이하에서는, 도 1을 참조하여, 종래의 멀티 칩 패키지의 한 종류로서 크기가 서로 다른 반도체 칩들이 적층된 멀티 칩 패키지의 구조 및 그 문제점을 설명하도록 한다.
도 1을 참조하면, 종래의 멀티 칩 패키지는 기판(100) 상에 제1반도체 칩(110)과 상기 제1반도체 칩(110) 보다 작은 크기를 갖는 제2반도체 칩(120)이 접착제(A)를 매개로해서 차례로 스택킹(stacking)된 구조로서, 여기서, 상기 제2반도체 칩(120)은 작은 크기를 갖고 중앙부 상단에 위치하기 때문에, 제2반도체 칩(120)과 기판(100)을 전기적으로 연결시키기 위해서는 롱 와이어 본딩(long wire bonding) 공정이 요구된다. 도면부호 130b는 롱 와이어에 해당하는 제2본딩 와이어를 나타낸다.
그런데, 상기 롱 와이어 사용시 롱 와이어로 인하여 전력 손실이 증가되고, 봉지제(epoxy molding compound ; 250)를 형성하는 몰딩(molding) 공정시 와이어가 소망하는 위치에서 벗어나는 와이어 스위핑(sweeping) 현상으로 인해 원치 않는 단락(short)이 유발되고 제조 수율이 저하되는 문제점이 있다.
또한, 전술한 종래의 멀티 칩 패키지 구조에서는 반도체 칩들을 적층하는 단계에서 반도체 칩에 대한 테스트를 수행할 수 없기 때문에, 적층되는 반도체 칩 중에서 어느 하나의 반도체 칩이 페일(fail)된 경우, 상기 페일(fail)된 반도체 칩과 함께 실장되는 양호한 반도체 칩까지 못쓰게 되어 제품의 제조 수율이 저하된다.
미설명된 도면부호 105는 볼랜드를, 130a는 제1본딩 와이어를, 그리고, 150은 솔더 볼을 각각 나타낸다.
따라서, 본 발명은 상기와 같은 종래의 제반 문제점들을 해결하기 위해 안출된 것으로서, 롱 와이어 사용에 따른 문제점을 방지할 수 있는 멀티 칩 패키지를 제공함에 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 멀티 칩 패키지는, 저면에 볼랜드가 구비된 기판; 상기 기판 상면에 부착된 제1반도체 칩; 상기 제1반도체 칩과 기판을 전기적으로 연결시키는 제1본딩 와이어; 상기 기판 상에 제1반도체 칩과 제1본딩 와이어를 덮도록 형성된 제1봉지제; 상기 제1반도체 칩 보다 큰 크기를 가지며 제1봉지제 상에 부착된 제2반도체 칩; 상기 제2반도체 칩과 기판을 전기적으로 연결시키는 제2본딩 와이어; 및 상기 기판 상에 제1봉지제와 제2반도체 칩 및 제2본딩 와이어를 덮도록 형성된 제2봉지제;를 포함한다.
여기서, 상기 제2반도체 칩은 접착제를 매개로해서 제1봉지제 상에 부착된다.
또한, 상기의 목적을 달성하기 위한 본 발명의 멀티 칩 패키지는, 상기 볼랜드 상에 형성된 외부 회로와의 전기적 연결 수단을 더 포함하며, 이때, 상기 전기적 연결 수단은 솔더 볼 또는 솔더 페이스트이다.
(실시예)
이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 멀티 칩 패키지를 도시한 단면도로서, 이를 설명하면 다음과 같다.
도 2를 참조하면, 본 발명의 멀티 칩 패키지는 저면에 볼랜드(205)가 구비된 기판(200)과, 상기 기판(200) 상면에 부착된 제1반도체 칩(210)과, 상기 제1반도체 칩(210)과 기판(200)을 전기적으로 연결시키는 제1본딩 와이어(240a)와, 상기 기판(200) 상에 제1반도체 칩(210)과 제1본딩 와이어(230a)를 덮도록 형성된 제1봉지제(240a)와, 상기 제1반도체 칩(210) 보다 큰 크기를 가지며 제1봉지제(240a) 상에 부착된 제2반도체 칩(220)과, 상기 제2반도체 칩(220)과 기판(200)을 전기적으로 연결시키는 제2본딩 와이어(230b) 및 상기 기판(200) 상에 제1봉지제(240a)와 제2반도체 칩(220)과, 제2본딩 와이어(230b)를 덮도록 형성된 제2봉지제(240b) 및 상기 볼랜드(205) 상에 형성되며 외부 회로와의 전기적 연결 수단으로 작용하는 솔더 볼(250)로 구성된다.
그리고, 도시하지는 않았지만, 상기 제1 및 제2본딩 와이어(230a, 230b)는 기판(200) 상면에 형성된 본드 핑거(bond finger)와 제1 및 제2반도체 칩(210, 220)들의 상면에 형성된 본딩 패드(bonding pad)간을 연결시키도록 형성된다.
여기서, 상기 제1반도체 칩(210) 및 제2반도체 칩(220)은 각각 접착제(A)를 매개로해서 기판(200) 및 제1봉지제(240a) 상에 부착된다.
또한, 경우에 따라서는, 상기 솔더 볼(250) 대신에 솔더 볼(250) 보다 두께가 얇은 솔더 페이스트를 볼랜드(250) 상에 형성시켜 LGA(land grid array) 타입의 멀티 칩 패키지를 형성할 수도 있다.
이와 같이, 본 발명에서는 서로 다른 크기를 갖는 반도체 칩들을 사용해서 멀티 칩 패키지를 구성할 때, 작은 크기를 갖는 제1반도체 칩(210)을 기판(200) 바로 위에 부착하고, 제1반도체 칩(210)과 기판(200)을 연결시키는 제1본딩 와이어(230a)를 형성한 후, 상기 제1반도체 칩(210)과 제1본딩 와이어(230a)를 밀봉하도록 기판(200) 상에 제1봉지제(240a)를 형성하고나서, 상기 제1봉지제(240a) 상에 제1반도체 칩(210) 보다 큰 크기를 갖는 제2반도체 칩(220)을 부착한다. 그런 다음, 상기 제2반도체 칩(220)과 기판(200)을 전기적으로 연결시키는 제2본딩 와이어(230b)을 형성한 후, 상기 제1봉지제(240a)와 제2반도체 칩(220) 및 제2본딩 와이어(230b)를 밀봉하도록 기판(200) 상에 제2봉지제(240b)를 형성한다.
종래의 멀티 칩 패키지 구조(도 1)에서는 작은 크기의 반도체 칩이 최상부에 배치되므로, 최상부에 배치된 반도체 칩과 기판을 전기적으로 연결시키기 위해 롱 와이어 본딩 공정이 요구되었지만, 본 발명의 경우 작은 크기의 반도체 칩을 최하단에 배치하기 때문에 롱 와이어 본딩 공정이 필요 없다.
따라서, 본 발명은 롱 와이어 사용시 유발되는 와이어 스위핑(sweeping) 등의 문제를 방지할 수 있는 바, 제품의 신뢰성 및 생산성을 개선할 수 있으며, 본딩 와이어의 길이가 짧아짐에 따라 패키지의 전기적 특성을 향상시킬 수 있다.
또한, 본 발명에서는 제1반도체 칩(210)을 제1봉지제(240a)로 몰딩한 후 그에 대한 테스트를 진행하여 제1반도체 칩(210)의 불량 여부를 확인하고나서, 제2반도체 칩(220)을 스택(stack)할 수 있기 때문에, 종래의 구조에서와 같이 하나의 반도체 칩이 페일(fail)된 경우, 모든 반도체 칩이 못쓰게 되는 문제를 예방할 수 있고, 제품의 제조 수율을 개선할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 서로 다른 크기를 갖는 반도체 칩들을 사용해서 멀티 칩 패키지를 구성할 때, 작은 크기를 갖는 반도체 칩을 기판 바로 위에 부착하고, 그에 대한 몰딩 및 테스트를 진행하고나서, 상기 작은 크기의 반도체 칩 상단부에 큰 크기를 갖는 반도체 칩을 부착하고 그에 대한 몰딩을 수행하여 멀티 칩 패키지를 구현한다.
종래의 멀티 칩 패키지 구조에서는 작은 크기의 반도체 칩이 최상부에 배치되므로, 최상부에 배치된 반도체 칩과 기판을 전기적으로 연결시키기 위해 롱 와이어 본딩 공정이 요구되었지만, 본 발명의 경우 작은 크기의 반도체 칩을 최하단에 배치하기 때문에 롱 와이어 본딩 공정이 필요 없다.
따라서, 본 발명은 롱 와이어 사용시 유발되는 와이어 스위핑(sweeping) 등의 문제를 방지할 수 있는 바, 제품의 신뢰성 및 생산성을 개선할 수 있으며, 본딩 와이어의 길이가 짧아짐에 따라 패키지의 전기적 특성을 향상시킬 수 있다.
또한, 본 발명은 최초 스택한 작은 크기의 반도체 칩에 대한 테스트를 진행한 후 이후의 반도체 칩 스택(stack) 공정을 수행하기 때문에, 종래의 구조에서와 같이 하나의 반도체 칩이 페일(fail)된 경우, 모든 반도체 칩이 못쓰게 되는 문제 를 예방할 수 있어서 제품의 제조 수율을 개선할 수 있다.

Claims (4)

  1. 저면에 볼랜드가 구비된 기판;
    상기 기판 상면에 부착된 제1반도체 칩;
    상기 제1반도체 칩과 기판을 전기적으로 연결시키는 제1본딩 와이어;
    상기 기판 상에 제1반도체 칩과 제1본딩 와이어를 덮도록 형성된 제1봉지제;
    상기 제1반도체 칩 보다 큰 크기를 가지며 제1봉지제 상에 부착된 제2반도체 칩;
    상기 제2반도체 칩과 기판을 전기적으로 연결시키는 제2본딩 와이어; 및
    상기 기판 상에 제1봉지제와 제2반도체 칩 및 제2본딩 와이어를 덮도록 형성된 제2봉지제;
    를 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  2. 제 1 항에 있어서, 상기 제2반도체 칩은 접착제를 매개로해서 제1봉지제 상에 부착된 것을 특징으로 하는 멀티 칩 패키지.
  3. 제 1 항에 있어서, 상기 볼랜드 상에 형성된 외부 회로와의 전기적 연결 수단을 더 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  4. 제 3 항에 있어서, 상기 전기적 연결 수단은 솔더 볼 또는 솔더 페이스트인 것을 특징으로 하는 멀티 칩 패키지.
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* Cited by examiner, † Cited by third party
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