KR20090011966A - 스택 패키지 및 그의 제조 방법 - Google Patents

스택 패키지 및 그의 제조 방법 Download PDF

Info

Publication number
KR20090011966A
KR20090011966A KR1020070076039A KR20070076039A KR20090011966A KR 20090011966 A KR20090011966 A KR 20090011966A KR 1020070076039 A KR1020070076039 A KR 1020070076039A KR 20070076039 A KR20070076039 A KR 20070076039A KR 20090011966 A KR20090011966 A KR 20090011966A
Authority
KR
South Korea
Prior art keywords
carrier
carriers
substrate
semiconductor chips
semiconductor chip
Prior art date
Application number
KR1020070076039A
Other languages
English (en)
Inventor
최형석
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070076039A priority Critical patent/KR20090011966A/ko
Publication of KR20090011966A publication Critical patent/KR20090011966A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92225—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

본 발명에 따른 스택 패키지는, 기판; 상기 기판 상에 플립 칩 본딩된 제1반도체 칩; 상기 제1반도체 칩 상에 배치되며, 상면에 제1본드 핑거가 배열되며, 일측 및 타측 중 어느 한 측의 하면 가장자리가 돌출되고, 상기 돌출 부위에 상기 기판과 전기적으로 연결되는 다수의 제2본드 핑거가 배열된 제1캐리어; 상기 제1캐리어 상에 플립 칩 본딩된 제2반도체 칩; 및 상기 제2반도체 칩 상에 배치되며, 상기 제1캐리어와 동일 구조를 가지고 상기 제1캐리어와 전기적으로 연결된 제2캐리어;를 포함하며, 상기 제1 및 제2반도체 칩과 상기 제1 및 제2캐리어의 스택 구조와 동일하게 다수의 반도체 칩 및 캐리어가 스택된 것을 특징으로 한다.

Description

스택 패키지 및 그의 제조 방법{Stack package and method for fabricating of the same}
본 발명은 스택 패키지 및 그의 제조 방법에 관한 것으로서, 보다 상세하게는, 신호 전송 효율 및 두께를 줄일 수 있는 스택 패키지 및 그의 제조 방법에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되고 있다. 예컨데, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
또한, 전기·전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 용량 증대, 다시 말해, 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다.
그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선폭을 요구하는 등 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 스택(stack) 기술이 제안되었다.
반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 반도체 칩, 또는, 반도체 패키지를 수직으로 쌓아 올리는 것으로서, 이러한 스택 기술에 의하면, 예를들어, 2개의 64M DRAM을 스택하여 128M DRAM으로 구성할 수 있고, 또, 2개의 128M DRAM을 스택하여 256M DRAM으로 구성할 수 있다. 또한, 스택 패키지는 메모리 용량 증대는 물론, 실장 밀도 및 실장 면적 사용의 효율성 측면에서 잇점이 있기 때문에, 이러한 스택 패키지에 대한 연구 및 개발은 가속화되고 있는 실정이다.
도 1은 종래 스택 패키지를 설명하기 위하여 도시한 단면도이다.
도시된 바와 같이, 서로 다른 크기를 가지면서 가장자리에 본딩 패드(도시안됨)들이 배열된 2개의 반도체 칩들(101,102)이 페이스 업(Face-up) 타입으로 적층된다. 상기 각 반도체 칩들(101,102)은 금속 와이어(104)를 통해 기판(103)의 회로패턴(103a)과 전기적으로 연결된다. 상기 반도체 칩들(101,102) 및 금속 와이어(104)를 포함한 기판(103)의 상부면이 봉지부(105)로 밀봉되며, 기판(103)의 하부에는 솔더볼(106)이 부착된다.
그러나, 상기 스택 패키지는 금속 와이어의 형성을 위하여 각 반도체 칩의 본딩 패드를 가장자리에만 배치시켜야 하는 한계가 있다. 또한, 종래 스택 패키지는 반도체 칩과 기판 간의 전기적 연결이 금속 와이어를 통해 이루어지므로, 금속 와이어의 길이가 길어져 신호 전송 효율이 저하됨과 동시에, 루프(Loop)로 인해 패 키지의 높이가 높아진다.
본 발명은 신호 전송 효율 및 두께를 줄일 수 있는 스택 패키지 및 그의 제조 방법을 제공한다.
본 발명에 따른 스택 패키지는, 기판; 상기 기판 상에 플립 칩 본딩된 제1반도체 칩; 상기 제1반도체 칩 상에 배치되며, 상면에 제1본드 핑거가 배열되며, 일측 및 타측 중 어느 한 측의 하면 가장자리가 돌출되고, 상기 돌출 부위에 상기 기판과 전기적으로 연결되는 다수의 제2본드 핑거가 배열된 제1캐리어; 상기 제1캐리어 상에 플립 칩 본딩된 제2반도체 칩; 및 상기 제2반도체 칩 상에 배치되며, 상기 제1캐리어와 동일 구조를 가지고 상기 제1캐리어와 전기적으로 연결된 제2캐리어;를 포함하며, 상기 제1 및 제2반도체 칩과 상기 제1 및 제2캐리어의 스택 구조와 동일하게 다수의 반도체 칩 및 캐리어가 스택된 것을 특징으로 한다.
상기 제1 및 제2캐리어는 서로 동일한 방향으로 돌출 부위가 배치되도록 스택된 것을 특징으로 한다.
상기 제1 및 제2캐리어는 서로 동일한 방향으로 서로 엇갈린 형태로 돌출 부위가 배치되도록 스택된 것을 특징으로 한다.
상기 제1 및 제2캐리어의 하면과 대응하는 상기 제1 및 제2반도체 칩의 상면 사이에 개재된 접착 수단을 더 포함하는 것을 특징으로 한다.
상기 제1 및 제2캐리어의 돌출된 부위는 상기 반도체 칩들과 동일한 높이를 갖는 것을 특징으로 한다.
상기 기판 상부에 상기 반도체 칩들 및 캐리어들을 덮도록 형성된 봉지부를 더 포함하는 것을 특징으로 한다.
상기 기판의 하면에 부착된 솔더볼을 더 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 스택 패키지의 제조 방법은, 기판 상에 제1반도체 칩을 플립 칩 본딩시키는 단계; 상기 제1반도체 칩 상에 배치되도록 함과 아울러 상면에 제1본드 핑거가 배열되고, 일측 및 타측 중 어느 한 측의 하면 가장자리가 돌출되며, 상기 돌출 부위에 다수의 제2본드 핑거가 배열된 제1캐리어를 상기 제2본드 핑거가 상기 기판과 전기적으로 연결되도록 상기 기판 상에 스택하는 단계; 상기 제1캐리어 상에 제2반도체 칩을 플립 칩 본딩시키는 단계; 및 상기 제2반도체 칩 상에 배치되도록 함과 아울러 상기 제1캐리어와 동일한 구조를 가지는 제2캐리어를 상기 제1캐리어와 전기적으로 연결되도록 상기 제1캐리어 상에 스택하는 단계;를 포함하며, 상기 제1 및 제2반도체 칩과 상기 제1 및 제2캐리어의 스택 방법과 동일하게 다수의 반도체 칩 및 캐리어를 스택하는 것을 특징으로 한다.
상기 제1 및 제2캐리어는 서로 동일한 방향으로 돌출 부위가 배치되도록 스택하는 것을 특징으로 한다.
상기 제1 및 제2캐리어는 서로 동일한 방향으로 서로 엇갈린 형태로 돌출 부위가 배치되도록 스택하는 것을 특징으로 한다.
상기 제1 및 제2캐리어와 제1 및 제2반도체 칩은 상기 제1 및 제2캐리어의 하면과 대응하는 상기 제1 및 제2반도체 칩의 상면 사이에 개재된 접착 수단을 매개로 부착하는 것을 특징으로 한다.
상기 제1 및 제2캐리어의 돌출 부위는 상기 반도체 칩들과 동일한 높이로 형성하는 것을 특징으로 한다.
상기 기판 상에 반도체 칩들 및 캐리어들을 스택한 후, 상기 기판 상부에 상기 반도체 칩들 및 캐리어들을 덮도록 봉지부를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 봉지부를 형성하는 단계 후, 상기 기판의 하면에 솔더볼을 부착하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 반도체 칩들과 상면 및 하부에 전기적 연결을 위한 패드를 구비하고, 일측 및 타측의 하면의 돌출 부위가 스택되는 반도체 칩과 동일한 높이를 갖는 캐리어들을 상호 순차적으로 스택하여 금속 와이어를 사용하지 않고 스택 패키지를 형성한다.
따라서, 금속 와이어를 사용하지 않고 전기적 연결이 가능한 캐리어를 사용하여 스택 패키지를 형성함으로써 패키지의 신호 전송의 효율이 저하되는 문제를 개선할 수 있어 전기적인 특성을 향성시킬 수 있으며, 스택 패키지의 두께를 줄일 수 있다.
또한, 캐리어를 사용하여 스택 패키지를 형성함으로써 스택에 따른 오버행(Overhang) 문제가 없고, 스택에 대한 확장성이 용이하다.
이하에서는 본 발명의 실시예에 따른 스택 패키지 및 그의 제조 방법을 상세히 설명하도록 한다.
도 2는 본 발명의 일 실시예에 따른 스택 패키지를 도시한 단면도이고, 도 3은 본 발명의 실시예에 따른 캐리어를 설명하기 위하여 도시한 도면이다.
도시된 바와 같이, 본 발명에 따른 스택 패키지는 일측 가장자리를 포함한 상면에 다수의 접속 패드(202, 204)를 구비한 기판(200) 상에 동일한 크기를 갖는 반도체 칩들(210, 230, 250) 및 동일한 크기 및 구조를 갖는 캐리어들(220, 240)이 상호 적층되어 구성된다.
상기 기판(200)의 일측 가장자리 부분에 형성된 접속 패드(204) 부분을 제외한 상기 기판(200) 상에는 상면에 다수의 제1범프(212)가 형성된 제1반도체 칩(210)이 상기 제1범프(212)와 상기 제1범프(212)에 대응하는 부분에 형성된 접속 패드(202)가 상호 연결되도록 플립 칩 본딩된다.
상기 기판(200) 상에는 상기 제1반도체 칩(210)의 상면에 배치되고, 상기 기판(200) 일측 가장자리의 접속 패드(204)와 전기적으로 연결되는 제1캐리어(220)가 배치된다. 상기 제1캐리어(220)는, 도 3에 도시된 바와 같이, 타측 가장자리를 포함한 상면에 제1본드 핑거(222, 224)가 배열되며, 일측 하면 가장자리가 돌출된다. 상기 돌출 부위에 상기 상면 제1본드 핑거(222, 224)와 전기적으로 연결됨과 아울러 상기 기판(200)과 전기적으로 연결되는 다수의 제2본드 핑거(226) 및 상기 제2본드 핑거(226) 상에 형성된 제2범프(228)가 구비되며, 상기 돌출된 부위는 상기 제1반도체 칩(210)과 동일한 높이를 가지다.
상기 제1캐리어(220) 상에는 상기 제1반도체 칩(210)과 동일한 크기를 가지며, 상기 타측 가장자리를 제외한 부분의 제1본드 핑거(222)와 대응하는 위치에 제3범프(232)가 형성된 제2반도체 칩(230)이 플립 칩 본딩된다.
상기 제1캐리어(220) 상에는 상기 제2반도체 칩(230)의 상면에 배치되고, 상기 제1캐리어(220)와 동일한 구조 및 크기를 갖는 제2캐리어(240)가 상기 제1캐리어(220)와 돌출 부위가 서로 엇갈린 구조 배치되도록 스택된다. 상기 제2캐리어(240)는 하면 일측 하면 가장자리 부분의 돌출 부위에 형성된 제2본드 핑거(246)가 상기 제1캐리어(210)의 상면 일측 제1본드 핑거(224)와 상기 제2본드 핑거(246) 상에 형성된 제4범프(248)를 매개로 연결된다.
상기 제2캐리어(240) 상에는 상기 제1 및 제2반도체 칩(210, 230)과 동일한 크기를 가지며, 상기 일측 가장자리의 제1본드 핑거(244)를 제외한 부분의 제1본드 핑거(242)와 대응하는 위치에 제5범프(252)가 형성된 제3반도체 칩(250)이 플립 칩 본딩된다.
상기 제1 및 제2캐리어(220, 240) 상면의 본드 핑거(222, 224, 242, 244) 및 기판(200)의 접속 패드(202, 204) 상에는 전기적 연결의 신뢰성을 강화하기 위해 범프가 형성될 수 있으며, 상기 반도체 칩들(210, 230, 250)의 상면 및 대응하는 캐리어들(220, 240)의 하면에는 물리적인 접착을 강화하기 위해 접착 수단(미도시)이 개재된다.
본 발명에 따른 스택 패키지는, 상술한 반도체 칩들과 캐리어들을 각각 다수개 요구되는 수만큼 상호 스택되어 형성된다.
상기 기판(200)의 상부에는 상기 반도체 칩들(210, 230, 250) 및 캐리어들(220, 240)을 감싸도록 봉지부(260)가 형성되며, 상기 기판(200)의 하면에는 솔더볼과 같은 외부접속단자(270)가 부착된다.
이와 같이, 본 발명은 금속 와이어를 사용하지 않고 전기적 연결이 가능한 다수의 캐리어와 반도체 칩을 사용하여 스택 패키지를 형성함으로써 신호 전송 효율을 높일 수 있으며, 금속 와이어에 따른 루프의 관리가 필요 없어 스택 패키지의 높이를 줄일 수 있다. 또한, 캐리어를 사용하여 스택 패키지를 형성함으로써 스택에 따른 오버행(Overhang) 문제가 없고, 스택에 대한 확장성이 용이하다.
한편, 상술한 본 발명에 따른 반도체 패키지는 다음의 도 4a 내지 도 4d에서와 같은 방법으로 제조한다.
도 4a를 참조하면, 일측 가장자리를 포함한 상면에 다수의 접속 패드(202, 204)를 구비한 기판(200) 상에 상면에 다수의 제1범프(212)가 형성된 반도체 칩(210)을 플립 칩 본딩시킨다.
도 4b를 참조하면, 상기 제1반도체 칩(210) 상에 배치되도록 함과 아울러 상기 기판(200) 상에 타측 가장자리를 포함한 상면에 제1본드 핑거(222, 224)가 배열되고, 일측 하면 가장자리가 돌출되며, 상기 돌출 부위에 상기 상면 제1본드 핑거(222, 224)와 전기적으로 연결됨과 아울러 상기 기판(200)과 전기적으로 연결되는 다수의 제2본드 핑거(226) 및 상기 제2본드 핑거(226) 상에 형성된 제2범프(228)가 구비된 제2캐리어(220)를 상기 기판(200)의 접속 패드(204)와 제2본드 핑거(226)가 연결되도록 스택한다.
도 4c를 참조하면, 상기 제1캐리어(220) 상에 상기 제1반도체 칩(210)과 동일한 크기를 가지며, 상기 타측 가장자리를 제외한 부분의 제1본드 핑거(222)와 대응하는 위치에 제3범프(232)가 형성된 제2반도체 칩(230)을 플립 칩 본딩시킨다.
그런 다음, 상기 제2반도체 칩(230) 상에 배치되도록 함과 아울러 상기 제1캐리어(220) 상에 상기 제1캐리어(220)와 동일한 구조 및 크기를 갖는 제2캐리어(240)를 상기 제1캐리어(220)와 돌출 부위가 서로 엇갈린 구조로 배치되도록 스택한다. 상기 제2캐리어(240)는 하면 일측 하면 가장자리 부분의 돌출 부위에 형성된 제2본드 핑거(246)가 상기 제1캐리어(210)의 상면 일측 제1본드 핑거(224)와 상기 제2본드 핑거(246) 상에 형성된 제4범프(248)를 매개로 연결된다.
도 4d를 참조하면, 상기 제2캐리어(240) 상에는 상기 제1 및 제2반도체 칩(210, 230)과 동일한 크기를 가지며, 상기 일측 가장자리의 제1본드 핑거(244)를 제외한 부분의 제1본드 핑거(242)와 대응하는 위치에 제5범프(252)가 형성된 제3반도체 칩(250)이 플립 칩 본딩시킨다.
그런 다음, 상기 기판(200)의 상부에는 상기 반도체 칩들(210, 230, 250) 및 캐리어들(220, 240)을 감싸도록 봉지부(260)가 형성되며, 상기 기판(200)의 하면에는 솔더볼과 같은 외부접속단자(270)를 부착하여 스택 패키지의 제조를 완료한다.
아울러, 본 발명에 따른 스택 패키지는, 도 5에 도시된 바와 같이, 제1 및 제2캐리어(320, 340)의 돌출 부위가 엇갈린 형태로 배치되도록 스택되지 않고, 동일한 방향으로 돌출 부위가 배치되도록 스택하여 형성할 수 있다.
한편, 도 6을 참조하여, 본 발명에 따른 스택 패키지는 상술한 도 2와 다르 게 반도체 칩들(210, 230)을 기판(200) 상에 페이스 업(Face up) 타입으로 배치시키고, 반도체 칩들(210, 230)과 전기적 연결이 가능한 캐리어들(420, 440) 상호 스택하여 형성할 수 있다.
이상에서와 같이, 본 발명은 반도체 칩들과 상면 및 하부에 전기적 연결을 위한 패드를 구비하고, 일측 및 타측의 하면의 돌출 부위가 스택되는 반도체 칩과 동일한 높이를 갖는 캐리어들을 상호 순차적으로 스택하여 금속 와이어를 사용하지 않고 스택 패키지를 형성한다.
따라서, 금속 와이어를 사용하지 않고 전기적 연결이 가능한 캐리어를 사용하여 스택 패키지를 형성함으로써 패키지의 신호 전송의 효율이 저하되는 문제를 개선할 수 있어 전기적인 특성을 향성시킬 수 있으며, 스택 패키지의 두께를 줄일 수 있다. 또한, 캐리어를 사용하여 스택 패키지를 형성함으로써 스택에 따른 오버행(Overhang) 문제가 없고, 스택에 대한 확장성이 용이하다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 종래 스택 패키지를 설명하기 위하여 도시한 단면도.
도 2는 본 발명의 일 실시예에 따른 스택 패키지를 도시한 단면도.
도 3은 본 발명의 실시예에 따른 캐리어를 설명하기 위하여 도시한 도면.
도 4a 내지 도 4d는 본 발명의 실시예에 따른 스택 패키지의 제조 방법을 설명하기 위한 공정별 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 스택 패키지를 도시한 단면도.
도 6은 본 발명의 또 다른 실시예에 따른 스택 패키지를 도시한 단면도.

Claims (14)

  1. 기판;
    상기 기판 상에 플립 칩 본딩된 제1반도체 칩;
    상기 제1반도체 칩 상에 배치되며, 상면에 제1본드 핑거가 배열되며, 일측 및 타측 중 어느 한 측의 하면 가장자리가 돌출되고, 상기 돌출 부위에 상기 기판과 전기적으로 연결되는 다수의 제2본드 핑거가 배열된 제1캐리어;
    상기 제1캐리어 상에 플립 칩 본딩된 제2반도체 칩; 및
    상기 제2반도체 칩 상에 배치되며, 상기 제1캐리어와 동일 구조를 가지고 상기 제1캐리어와 전기적으로 연결된 제2캐리어;를 포함하며,
    상기 제1 및 제2반도체 칩과 상기 제1 및 제2캐리어의 스택 구조와 동일하게 다수의 반도체 칩 및 캐리어가 스택된 것을 특징으로 하는 스택 패키지.
  2. 제 1 항에 있어서,
    상기 제1 및 제2캐리어는 서로 동일한 방향으로 돌출 부위가 배치되도록 스택된 것을 특징으로 하는 스택 패키지.
  3. 제 1 항에 있어서,
    상기 제1 및 제2캐리어는 서로 동일한 방향으로 서로 엇갈린 형태로 돌출 부위가 배치되도록 스택된 것을 특징으로 하는 스택 패키지.
  4. 제 1 항에 있어서,
    상기 제1 및 제2캐리어의 하면과 대응하는 상기 제1 및 제2반도체 칩의 상면 사이에 개재된 접착 수단을 더 포함하는 것을 특징으로 하는 스택 패키지.
  5. 제 1 항에 있어서,
    상기 제1 및 제2캐리어의 돌출된 부위는 상기 반도체 칩들과 동일한 높이를 갖는 것을 특징으로 하는 스택 패키지.
  6. 제 1 항에 있어서,
    상기 기판 상부에 상기 반도체 칩들 및 캐리어들을 덮도록 형성된 봉지부를 더 포함하는 것을 특징으로 하는 스택 패키지.
  7. 제 1 항에 있어서,
    상기 기판의 하면에 부착된 솔더볼을 더 포함하는 것을 특징으로 하는 스택 패키지.
  8. 기판 상에 제1반도체 칩을 플립 칩 본딩시키는 단계;
    상기 제1반도체 칩 상에 배치되도록 함과 아울러 상면에 제1본드 핑거가 배열되고, 일측 및 타측 중 어느 한 측의 하면 가장자리가 돌출되며, 상기 돌출 부위 에 다수의 제2본드 핑거가 배열된 제1캐리어를 상기 제2본드 핑거가 상기 기판과 전기적으로 연결되도록 상기 기판 상에 스택하는 단계;
    상기 제1캐리어 상에 제2반도체 칩을 플립 칩 본딩시키는 단계; 및
    상기 제2반도체 칩 상에 배치되도록 함과 아울러 상기 제1캐리어와 동일한 구조를 가지는 제2캐리어를 상기 제1캐리어와 전기적으로 연결되도록 상기 제1캐리어 상에 스택하는 단계;를 포함하며,
    상기 제1 및 제2반도체 칩과 상기 제1 및 제2캐리어의 스택 방법과 동일하게 다수의 반도체 칩 및 캐리어를 스택하는 것을 특징으로 하는 스택 패키지의 제조 방법.
  9. 제 8 항에 있어서,
    상기 제1 및 제2캐리어는 서로 동일한 방향으로 돌출 부위가 배치되도록 스택하는 것을 특징으로 하는 스택 패키지의 제조 방법.
  10. 제 8 항에 있어서,
    상기 제1 및 제2캐리어는 서로 동일한 방향으로 서로 엇갈린 형태로 돌출 부위가 배치되도록 스택하는 것을 특징으로 하는 스택 패키지의 제조 방법.
  11. 제 8 항에 있어서,
    상기 제1 및 제2캐리어와 제1 및 제2반도체 칩은 상기 제1 및 제2캐리어의 하면과 대응하는 상기 제1 및 제2반도체 칩의 상면 사이에 개재된 접착 수단을 매개로 부착하는 것을 특징으로 하는 스택 패키지의 제조 방법.
  12. 제 8 항에 있어서,
    상기 제1 및 제2캐리어의 돌출 부위는 상기 반도체 칩들과 동일한 높이로 형성하는 것을 특징으로 하는 스택 패키지의 제조 방법.
  13. 제 8 항에 있어서,
    상기 기판 상에 반도체 칩들 및 캐리어들을 스택한 후, 상기 기판 상부에 상기 반도체 칩들 및 캐리어들을 덮도록 봉지부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 스택 패키지의 제조 방법.
  14. 제 13 항에 있어서,
    상기 봉지부를 형성하는 단계 후, 상기 기판의 하면에 솔더볼을 부착하는 단계를 더 포함하는 것을 특징으로 하는 스택 패키지의 제조 방법.
KR1020070076039A 2007-07-27 2007-07-27 스택 패키지 및 그의 제조 방법 KR20090011966A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070076039A KR20090011966A (ko) 2007-07-27 2007-07-27 스택 패키지 및 그의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070076039A KR20090011966A (ko) 2007-07-27 2007-07-27 스택 패키지 및 그의 제조 방법

Publications (1)

Publication Number Publication Date
KR20090011966A true KR20090011966A (ko) 2009-02-02

Family

ID=40683023

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070076039A KR20090011966A (ko) 2007-07-27 2007-07-27 스택 패키지 및 그의 제조 방법

Country Status (1)

Country Link
KR (1) KR20090011966A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10855431B2 (en) 2009-03-29 2020-12-01 Lg Electronics Inc. Method for transmitting control information in wireless communication system and apparatus therefor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10855431B2 (en) 2009-03-29 2020-12-01 Lg Electronics Inc. Method for transmitting control information in wireless communication system and apparatus therefor

Similar Documents

Publication Publication Date Title
US20080174030A1 (en) Multichip stacking structure
US7629677B2 (en) Semiconductor package with inner leads exposed from an encapsulant
KR101219484B1 (ko) 반도체 칩 모듈 및 이를 갖는 반도체 패키지 및 패키지 모듈
KR20110055985A (ko) 스택 패키지
KR100808582B1 (ko) 칩 적층 패키지
US8519522B2 (en) Semiconductor package
KR20090011966A (ko) 스택 패키지 및 그의 제조 방법
KR20090036948A (ko) Ｂｇａ 패키지 및 그의 제조 방법
KR100994209B1 (ko) 반도체 적층 패키지
KR20060133800A (ko) 칩 스택 패키지
KR20110050028A (ko) 인쇄회로기판 및 이를 포함하는 반도체 패키지
KR20120126366A (ko) 반도체 장치
KR20110107117A (ko) 반도체 패키지
KR20060005713A (ko) 업-다운 타입 칩 스택 패키지
KR101019705B1 (ko) 반도체 패키지 제조용 기판 및 이를 이용한 반도체 패키지
KR100650770B1 (ko) 플립 칩 더블 다이 패키지
KR20010068504A (ko) 멀티 칩 패키지 및 이를 이용하는 적층 패키지
KR20060074714A (ko) 칩 스택 패키지
CN113675164A (zh) 一种系统级封装器件及方法
KR20110123506A (ko) 반도체 패키지용 기판 및 이를 포함하는 반도체 패키지
KR20090011561A (ko) 적층 칩 패키지 및 그의 제조 방법
KR20070088058A (ko) 멀티 칩 패키지
KR20110133772A (ko) 반도체 칩 및 이를 포함하는 스택 패키지
KR20080020386A (ko) 멀티 칩 패키지
KR20120004877A (ko) 반도체 패키지

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid