KR20110107117A - 반도체 패키지 - Google Patents

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KR20110107117A
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Abstract

본 발명은 패키지의 특성을 개선하여 수율을 향상시킬 수 있는 반도체 패키지를 개시한다. 개시된 본 발명에 따른 반도체 패키지는, 상면 및 상기 상면에 대향하는 하면을 가지며 캐버티를 구비한 제1기판, 상기 제1기판의 상면 상에 상기 캐버티를 기준으로 양측에 각각 배치되며 상기 제1기판과 각각 전기적으로 연결되는 적어도 둘 이상의 제1반도체칩들, 상기 각 제1반도체칩 상에 각각 배치된 제2반도체칩들, 상기 제2반도체칩들 상에 배치되며 상기 각 제2반도체칩 및 상기 제1기판과 전기적으로 연결되는 제2기판 및 상기 제2기판 상에 제2기판과 전기적으로 연결되도록 배치된 제3반도체칩을 포함한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게, 패키지의 특성을 개선하여 수율을 향상시킬 수 있는 반도체 패키지에 관한 것이다.
반도체 집적 회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 효율성을 만족시키기 위해 지속적으로 발전되어 왔다, 최근에 들어서는 전기/전자 제품의 소형화 및 고성능화가 요구됨에 따라 "스택"에 대한 다양한 기술둘이 개발되고 있다. 반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 칩 또는 패키지를 수직으로 쌓아올리는 기술을 일컫는 것으로서, 이러한 스택 기술에 의하면, 반도체 집적 공정에서 구현 가능한 메모리 용량보다 2배 이상의 메모리 용량을 갖는 제품을 구현할 수 있고, 또한, 실장 면적 사용의 효율성을 높일 수 있다.
그런데, 기존의 스택 패키지는 각 칩에의 신호 연결이 와이어에 의해 이루어지므로 속도가 느려진다는 단점이 있으며, 또한, 와이어 본딩을 위해 기판에 추가 면적이 요구되므로 패키지의 크기가 증가하는 단점이 있고, 게다가, 각 칩의 본딩 패드에 와이어 본딩을 하기 위한 갭(Gap)이 요구되므로 패키지의 전체 높이가 높아지는 단점이 있다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 전술한 종래의 스택 패키지 또는 멀티 칩 패키지는 일반적으로 다수개의 반도체 칩들이 수직으로 스택된 구조로 이루어지기 때문에, 스택되는 반도체 칩의 갯수가 증가됨에 따라 스택된 각 반도체 칩과 기판 간을 전기적으로 연결하기 위한 본딩 와이어의 길이 및 갯수도 함께 증가할 수 밖에 없으며, 그래서, 각 반도체 칩들 간 및 반도체 칩들과 기판 간의 전기적 신호의 길이 차이로 인해 패키지의 전기적 신호의 특성이 저하 및 불량으로 인해 패키지의 수율이 감소된다.
게다가, 종래의 스택 패키지 또는 멀티 칩 패키지는 서로 동일한 종류의 반도체 칩들이 스택되는 것을 전제로 획일적 구성으로 제조됨에 따라, 다양한 기능적 특성을 위해 서로 상이한 종류 및 기능을 갖는 반도체 패키지를 구현하는 데에 한계가 있으며, 특히, 능동 소자와 같은 기능성 소자가 패키지 형태로 내장되는 시스템 인 패키지(System In Package : SIP)를 구현하는 것이 어렵다.
본 발명은 개선된 다양한 기능적 특성을 갖는 반도체 패키지를 제공한다.
또한, 본 발명은 향상된 수율을 갖는 반도체 패키지를 제공한다.
본 발명의 실시예에 따른 반도체 패키지는, 상면 및 상기 상면에 대향하는 하면을 가지며 캐버티를 구비한 제1기판과, 상기 제1기판의 상면 상에 상기 캐버티를 기준으로 양측에 각각 배치되며 상기 제1기판과 각각 전기적으로 연결되는 적어도 둘 이상의 제1반도체칩들과, 상기 각 제1반도체칩 상에 각각 배치된 제2반도체칩들과, 상기 제2반도체칩들 상에 배치되며 상기 각 제2반도체칩 및 상기 제1기판과 전기적으로 연결되는 제2기판 및 상기 제2기판 상에 제2기판과 전기적으로 연결되도록 배치된 제3반도체칩을 포함한다.
상기 제1기판과 상기 제2기판은 범프, 와이어, 솔더볼 및 금속바 중 적어도 하나 이상을 통해 전기적으로 연결된다.
상기 제1 반도체칩들은 상기 제1기판의 상면 상에 페이스-다운 방식으로 배치되고, 상기 페이스-다운 방식으로 배치된 제1 반도체칩들은 와이어 본딩 방식을 통해 상기 제1기판의 캐버티에 인접한 하면 부분과 전기적으로 연결된다.
상기 제2 반도체칩들은 상기 제1기판의 상면에 대해 페이스-다운 방식으로 배치되고, 상기 페이스-다운 방식으로 배치된 제2 반도체칩들은 와이어 본딩 방식을 통해 상기 제1기판의 캐버티 상부에 대응되는 제2기판 부분과 전기적으로 연결된다.
상기 제1, 제2 및 제3반도체칩들 중 적어도 둘 이상은 각각 서로 다른 종류의 칩들이다.
상기 제2 및 제3반도체칩은 적어도 하나 이상을 포함한다.
상기 적어도 하나 이상의 제2반도체칩은 계단 형태로 스택된다.
상기 제1 내지 제3반도체칩들과 상기 제2기판을 포함한 제1기판의 상면 및 상기 제1기판의 캐버티 부분을 밀봉하는 봉지제 및 상기 제1기판의 하면에 부착된 외부접속단자를 더 포함한다.
본 발명은 다수개의 반도체칩들을 다수개의 기판들과 각각 전기적으로 연결되도록 스택하고 상기 다수개의 기판들을 서로 전기적으로 연결시킴으로써, 상기 다수개의 반도체 칩들이 서로 다른 종류의 반도체칩들로 스택되는 것이 가능하다. 그러므로, 본 발명은 서로 다른 종류 및 기능을 갖는 반도체칩들을 스택하여 패키지를 구현함으로써, 상기 패키지의 다양한 기능적 특성을 효과적으로 발휘할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도시된 바와 같이, 상면 및 상기 상면에 대향하는 하면을 가지며 캐버티(C)를 구비한 제1기판(100)의 상기 상면 상에 접착제(105)의 개재 하에 적어도 둘 이상의 제1반도체칩(110)들이 배치되어 있다. 상기 제1반도체칩(110)들은 상기 제1기판(100)의 캐버티(C)를 기준으로 양측에 각각 배치되며, 상기 각 제1반도체칩(110)들은 제1기판(100)과 전기적으로 연결되어 있다. 예를 들어, 상기 제1 반도체칩(110)들은 상기 제1기판(100)의 상면 상에 페이스-다운 방식으로 배치되고, 상기 페이스-다운 방식으로 배치된 제1 반도체칩(110)들은, 예컨대, 와이어 본딩 방식을 통해 상기 제1기판(100)의 캐버티(C)에 인접한 하면 부분과 전기적으로 연결되어 있다.
상기 제1반도체칩(110)들 상에 각각 접착제(105)의 개재 하에 제2반도체칩(120)들이 배치되어 있다. 한편, 도시하지는 않았으나, 상기 제2 반도체칩(120)들은 적어도 하나 이상을 다수개를 포함하는 것도 가능하며 상기 다수개의 제2반도체칩(120)들은, 예컨대, 계단 형태로 스택된다. 상기 제2반도체칩(120)들 상에 접착제(105)의 개재 하에 제2기판(200)이 배치되어 있다. 상기 제2기판(200)은 상기 각 제2반도체칩(120) 및 상기 제1기판(100)과 전기적으로 연결되어 있다. 예를 들어, 상기 제2기판(200)과 제1기판(100)은 와이어 본딩 방식을 통해 전기적으로 연결되어 있으며, 또한, 상기 제2반도체칩(120)들은 상기 제1기판(100)의 상면에 대해 페이스-다운 방식으로 배치되고, 상기 페이스-다운 방식으로 배치된 제2반도체칩(120)들은 와이어 본딩 방식을 통해 상기 제1기판(100)의 캐버티(C) 상부에 대응되는 제2기판(200) 부분과 전기적으로 연결되어 있다.
상기 제2기판(200) 상에 접착제(105)의 개재 하에 제3반도체칩(130)이 배치되어 있다. 한편, 도시하지는 않았으나, 상기 제3반도체칩(130)은 적어도 하나 이상의 다수개를 포함하는 것도 가능하다. 또한, 상기 제3반도체칩(130)은, 예컨대, 와이어 본딩 방식을 통해 상기 제2기판(200)과 전기적으로 연결되어 있다. 한편, 본 발명의 실시예에서는 상기 제1, 제2 및 제3반도체칩(110, 120, 130)들이 같은 종류의 칩들이거나, 또는, 상기 제1, 제2 및 제3반도체칩(110, 120, 130)들 중 적어도 둘 이상이 서로 다른 종류의 칩들인 것도 가능하다.
상기 제1 내지 제3반도체칩(110, 120, 130)들과 상기 제2기판(200)을 포함한 제1기판(100)의 상면 및 상기 제1기판(100)의 캐버티(C) 부분에 상기 제1기판(100)의 상면 및 캐버티(C) 부분을 밀봉하는 봉지제(140)가 형성되어 있으며, 상기 제1기판(100)의 하면에 외부접속단자(150)가 부착되어 있다.
한편, 전술한 본 발명의 실시예에서는, 상기 제1 내지 제3반도체칩(110, 120, 130)들과 상기 제1 및 제2기판(100, 200)들 간의 전기적인 연결을 위해 와이어 본딩 방식이 적용된 경우에 대해 도시하고 설명하였으나, 본 발명은 이에 한정된 것이 아니며, 상기 제1 내지 제3반도체칩(110, 120, 130)들과 상기 제1 및 제2기판(100, 200)들 간의 전기적인 연결은 와이어 본딩 방식 외에 플립 칩 본딩 방식 등의 다양한 방식이 적용되는 것이 가능하다. 또한, 상기 제1기판(100)과 상기 제1반도체칩(110)들 간의 전기적 연결, 상기 제1기판(100)과 상기 제2기판(200) 간의 전기적 연결, 상기 제2기판(200)과 상기 제2 및 제3반도체칩(120, 130)들 간의 전기적 연결은 각각 각각 와이어 본딩 또는 플립 칩 본딩 방식 중 어느 하나의 서로 같거나 다른 방식을 통해 이루어지는 것도 가능하다.
이상에서와 같이, 본 발명의 실시예에서는 제1 및 제2기판(100, 200)의 상면 및 하면 각각에 다수개의 제1 내지 제3반도체칩(110, 120, 130)들을 스택하고, 각각의 제1 내지 제3 반도체칩(110, 120, 130)들을 제1기판(100) 또는 제2기판(200)과 전기적으로 연결시킴으로써, 패키지 내에서의 전기적 신호 특성을 개선할 수 있다. 특히, 본 발명의 실시예에서는 스택되는 반도체칩들의 갯수가 증가되더라도 상기 반도체칩들이 각각의 기판들과 전기적으로 연결됨에 따라, 상기 반도체칩들과 기판들 간의 전기적인 신호 특성을 효과적을 개선할 수 있으며, 이를 통해, 패키지의 수율을 향상시킬 수 있다.
또한, 본 발명의 실시예에서는 다수개의 반도체칩들이 하나의 기판이 아니라 다수개의 기판들과 각각 전기적으로 연결됨에 따라 서로 다른 종류의 반도체칩들을 스택되는 것이 가능하며, 그러므로, 본 발명은 서로 다른 종류 및 기능을 갖는 반도체칩들을 스택하여 패키지를 구현함으로써, 상기 패키지의 다양한 기능적 특성을 발휘할 수 있다는 장점이 있다.
한편, 전술한 본 발명의 실시예에서는, 상기 제1기판과 상기 제2기판이 와이어 본딩 방식에 의해 전기적으로 연결된 경우에 대해 도시하고 설명하였으나, 본 발명의 다른 실시예로서, 상기 제1기판과 상기 제2기판은 범프, 솔더볼 및 금속바 중 적어도 하나 이상을 통해 전기적으로 연결되는 것이 가능하다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도시된 바와 같이, 상면 및 상기 상면에 대향하는 하면을 가지며 캐버티(C)를 구비한 제1기판(100)의 상기 상면 상에 접착제(105)의 개재 하에 적어도 둘 이상의 제1반도체칩(110)들이 배치되어 있다. 상기 제1반도체칩(110)들 상에 각각 접착제(105)의 개재 하에 제2반도체칩(120)들이 배치되어 있다. 상기 제2반도체칩(120)들 상에 접착제(105)의 개재 하에 제2기판(200)이 배치되어 있다. 상기 제2기판(200)은 상기 각 제2반도체칩(120) 및 상기 제1기판(100)과 전기적으로 연결되어 있다. 예를 들어, 상기 제2기판(200)과 제1기판(100)은 솔더볼(250)을 통해 전기적으로 연결되어 있다. 상기 제2기판(200) 상에 접착제(105)의 개재 하에 제3반도체칩(130)이 배치되어 있다. 한편, 본 발명의 실시예에서는 상기 제1, 제2 및 제3반도체칩(110, 120, 130)들이 같은 종류의 칩들이거나, 또는, 상기 제1, 제2 및 제3반도체칩(110, 120, 130)들 중 적어도 둘 이상이 서로 다른 종류의 칩들인 것도 가능하다.
상기 제1 내지 제3반도체칩(110, 120, 130)들과 상기 제2기판(200)을 포함한 제1기판(100)의 상면 및 상기 제1기판(100)의 캐버티(C) 부분에 상기 제1기판(100)의 상면 및 캐버티(C) 부분을 밀봉하는 봉지제(140)가 형성되어 있으며, 상기 제1기판(100)의 하면에 외부접속단자(150)가 부착되어 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
100 : 제1기판 C : 캐버티
105 : 접착제 110 : 제1반도체칩
120 : 제2반도체칩 130 : 제3반도체칩
140 : 봉지제 150 : 외부접속단자
200 : 제2기판 250 : 솔더볼

Claims (8)

  1. 상면 및 상기 상면에 대향하는 하면을 가지며 캐버티를 구비한 제1기판;
    상기 제1기판의 상면 상에 상기 캐버티를 기준으로 양측에 각각 배치되며 상기 제1기판과 각각 전기적으로 연결되는 적어도 둘 이상의 제1반도체칩들;
    상기 각 제1반도체칩 상에 각각 배치된 제2반도체칩들;
    상기 제2반도체칩들 상에 배치되며, 상기 각 제2반도체칩 및 상기 제1기판과 전기적으로 연결되는 제2기판; 및
    상기 제2기판 상에 제2기판과 전기적으로 연결되도록 배치된 제3반도체칩;
    을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제1기판과 상기 제2기판은 범프, 와이어, 솔더볼 및 금속바 중 적어도 하나 이상을 통해 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제1 반도체칩들은 상기 제1기판의 상면 상에 페이스-다운 방식으로 배치되고, 상기 페이스-다운 방식으로 배치된 제1 반도체칩들은 와이어 본딩 방식을 통해 상기 제1기판의 캐버티에 인접한 하면 부분과 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제2 반도체칩들은 상기 제1기판의 상면에 대해 페이스-다운 방식으로 배치되고, 상기 페이스-다운 방식으로 배치된 제2 반도체칩들은 와이어 본딩 방식을 통해 상기 제1기판의 캐버티 상부에 대응되는 제2기판 부분과 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제1, 제2 및 제3반도체칩들 중 적어도 둘 이상은 각각 서로 다른 종류의 칩들인 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 제2 및 제3반도체칩은 적어도 하나 이상을 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 적어도 하나 이상의 제2반도체칩은 계단 형태로 스택된 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 제1 내지 제3반도체칩들과 상기 제2기판을 포함한 제1기판의 상면 및 상기 제1기판의 캐버티 부분을 밀봉하는 봉지제; 및
    상기 제1기판의 하면에 부착된 외부접속단자;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지.
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* Cited by examiner, † Cited by third party
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KR20160072420A (ko) * 2014-12-15 2016-06-23 에스케이하이닉스 주식회사 복수 개의 칩을 적층한 반도체 패키지
US9437586B2 (en) 2013-10-22 2016-09-06 Samsung Electronics Co., Ltd. Semiconductor package and method of fabricating the same

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KR20160072420A (ko) * 2014-12-15 2016-06-23 에스케이하이닉스 주식회사 복수 개의 칩을 적층한 반도체 패키지

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