KR20090116365A - 스택 패키지 - Google Patents

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KR20090116365A
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문기일
오재성
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Abstract

본 발명에 따른 스택 패키지는, 다수의 접속 패드가 구비된 기판; 상기 기판 상에 부착되며, 상면에 다수의 제1본딩 패드가 구비된 직사각형 형태의 제1반도체 칩; 및 상기 제1반도체 칩의 본딩 패드가 노출되도록 상기 제1반도체 칩 상에 배치되고, 상기 제1반도체 칩이 삽입되도록 하부로부터 일부 깊이를 갖는 홈이 형성되며, 상면에 다수의 제2본딩 패드가 구비된 직사각형 형태의 제2반도체 칩을 포함한다.

Description

스택 패키지{Stack package}
본 발명은 스택 패키지에 관한 것으로서, 보다 상세하게는, 전체 높이를 줄이고 전기적인 연결 신뢰성을 향상시킬 수 있는 스택 패키지에 관한 것이다.
반도체 집적 소자에 대한 패키징 기술은 소형화 및 고용량화에 대한 요구에 따라 지속적으로 발전하고 있으며, 최근에는 소형화 및 고용량화와 실장 효율성을 만족시킬 수 있는 스택 패키지(Stack package)에 대한 다양한 기술들이 개발되고 있다.
반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 반도체 칩 또는 패키지를 수직으로 쌓아 올리는 기술로서, 메모리 소자의 경우, 반도체 집적 공정에서 구현 가능한 메모리 용량보다 큰 메모리 용량을 갖는 제품을 구현할 수 있고, 실장 면적 사용의 효율성을 높일 수 있다.
스택 패키지는 제조 기술에 따라 개별 반도체 칩을 스택한 후, 한번에 스택된 반도체 칩들을 패키징해주는 방법과, 패키징된 개별 반도체 칩들을 스택하여 형성하는 방법으로 분류할 수 있으며, 상기 스택 패키지들은 스택된 다수의 반도체 칩들 또는 패키지들 간에 형성된 금속 와이어, 범프 또는 관통 실리콘 비아 등을 통하여 전기적으로 연결된다.
상기 종래 대부분의 스택 패키지는 각 반도체 칩과 기판 간의 신호 연결이 금속 와이어에 의해 이루어지고, 이에 따라, 스택 패키지의 신호 전달 속도가 느리고, 전기적 연결을 위해 많은 수의 금속 와이어가 사용되어 각 칩의 전기적 특성 열화가 발생한다.
그리고, 상기 상부 및 하부 반도체 칩과 상기 기판을 연결하는 금속 와이어의 길이 차이로 인해 스택 패키지의 신호 전달의 지연(Delay) 및 노이즈 현상이 발생하고, 이로 인해, 서로 상이한 전기적인 연결에 의해 고속으로 동작시 오동작이 발생하게 되어 고속동작이 요구되는 제품에 적용이 불가능하다.
또한, 금속 와이어를 형성하기 위해 기판에 추가 면적이 요구되고, 각 반도체 칩과 기판 간의 형성된 금속 와이어를 위한 갭(gap)이 요구되므로 패키지의 높이와 폭이 커진다.
아울러, 상기 전기적인 열화 문제를 유발하는 금속와이어의 길이 및 전체 패키지의 두께를 줄이기 위해서는 스택되는 반도체 칩들의 두께를 줄여야 하지만, 상기 반도체 칩의 두께가 얇아질수록 금속 와이어 간에 오버행(Overhang)이 발생하게 된다.
본 발명은 전체 높이를 줄이고 전기적인 연결 신뢰성을 향상시킬 수 있는 스택 패키지를 제공한다.
본 발명에 따른 스택 패키지는, 다수의 접속 패드가 구비된 기판; 상기 기판 상에 부착되며, 상면에 다수의 제1본딩 패드가 구비된 직사각형 형태의 제1반도체 칩; 및 상기 제1반도체 칩의 본딩 패드가 노출되도록 상기 제1반도체 칩 상에 배치되고, 상기 제1반도체 칩이 삽입되도록 하부로부터 일부 깊이를 갖는 홈이 형성되며, 상면에 다수의 제2본딩 패드가 구비된 직사각형 형태의 제2반도체 칩을 포함한다.
상기 제1본딩 패드는 상기 제1반도체 칩의 장축 가장자리 부분에 형성된다.
상기 제1 및 제2본딩 패드와 상기 접속 패드 간을 각각 연결하는 제1 및 제2금속 와이어를 더 포함한다.
상기 홈이 구비된 제2반도체 칩은 상기 제1반도체 칩과 교차(Corss)되는 형태로 배치된다.
상기 홈은 상기 제1반도체 칩의 단축 길이와 같거나 큰 폭을 갖는다.
상기 홈은 상기 제1반도체 칩의 두께보다 낮은 깊이를 갖는다.
상기 홈은 상기 제1반도체 칩의 두께와 동일하거나, 상기 제1반도체 칩의 두께보다 높은 높이를 갖는다.
본 발명은 스택되는 상부 반도체 칩의 하부에 일부 깊이를 갖는 홈을 형성하고, 상기 홈 내에 하부에 배치되는 반도체 칩이 삽입되는 형태로 스택 패키지를 형성함으로써 스택 패키지의 전체 높이를 줄일 수 있으며, 또한, 전기적 연결을 위한 금속 와이어의 길이가 짧아져 스택 패키지의 전기적인 신뢰성을 향상시킬 수 있다.
또한, 금속 와이어가 형성되는 본딩 패드 부분의 반도체 칩 두께는 줄어들지 않아 금속 와이어 형성 공정의 작업성이 우수하다.
이하에서는, 본 발명의 실시예에 따른 스택 패키지를 도면을 참조하여 상세히 설명하도록 한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 스택 패키지를 도시한 도면이며, 도 2는 본 발명의 실시예에 따른 스택 패키지의 상부 반도체 칩을 도시한 도면이다.
도 1a 및 도 1b를 참조하면, 본 발명의 실시예에 따른 스택 패키지(100)는 상면에 다수의 접속 패드(112)가 구비된 기판(110) 상에 각각 다수의 본딩 패드(122, 132)가 구비된 직사각형 형태의 반도체 칩(120, 130)들이 스택되어 형성된다.
자세하게, 상기 상면 가장자리 부분에 다수의 접속 패드(112)를 구비한 기판(100) 상에 상면의 장축 방향의 양측 가장자리 부분에 다수의 제1본딩 패드(122)를 구비한 제1반도체 칩(120)이 접착제(미도시)를 매개로 하여 페이스 업(Face up) 타입으로 부착된다.
상기 제1반도체 칩(120) 상에는 상면의 다수의 제2본딩 패드(132)가 구비된 제2반도체 칩(130)이 배치된다. 상기 제2본딩 패드(132)는 상기 기판(110)과의 전기적인 연결 길이를 고려하여, 바람직하게, 장축 방향의 양측 가장자리 부분에 배 치된다.
상기 제2반도체 칩(130)의 하면에는, 도 2에 도시된 바와 같이, 하면에 상기 제1반도체 칩(120)의 상부 일부분이 삽입되도록 하부로부터 일부 깊이를 갖는 홈(H)이 형성된다. 상기 홈(H)은 상기 제1반도체 칩(120)의 단축 길이와 동일하거나 큰 폭을 가지며, 상기 홈(H)은 상기 제1반도체 칩(120)의 두께보다 낮은 깊이를 갖로고 형성된다. 상기 홈(H)은 상기 제2반도체 칩(130)의 하면에 마스크패턴을 이용한 식각 공정이나 CMP(Chemical mechanical polishing) 공정을 이용하여 형성한다.
상기 제2반도체 칩(130)은 상기 제1반도체 칩(120)과 교차되는 형태로 상기 제1반도체 칩(120) 상에 배치되며, 상기 제2반도체 칩(130)은 상기 제1반도체 칩(120)의 상면에 형성되는 접착제(120)를 매개로 상기 제1반도체 칩(120) 상에 부착된다.
상기 제1 및 제2반도체 칩(120, 130)은 상기 제1 및 제2본딩 패드(122, 132)와 기판(110)의 접속 패드(112) 사이에 각각 형성된 제1 및 제2금속 와이어(124, 134)를 통하여 전기적으로 연결된다.
아울러, 도시하지는 않았지만, 상기 기판의 상면에는 상기 제1 및 제2반도체 칩을 감싸도록 몰딩부가 형성되며, 상기 기판의 하면에는 솔더볼과 같은 외부접속단자가 부착된다.
한편, 도 3에 도시된 바와 같이, 상부에 배치되는 제2반도체 칩(230) 하부의 홈(H)이 하부에 배치되는 제1반도체 칩(220)의 두께와 동일한 깊이를 갖거나, 상기 제1반도체 칩(220)의 두께보다 깊은 깊이로 형성되어 본 발명의 실시예에 따른 스택 패키지(200)의 전체 높이를 줄일 수 있다. 이때, 상기 제2반도체 칩(230)의 돌출된 하면에는 접착제(미도시)가 개재되며, 상기 접착제를 매개로 상기 기판(210)에 부착되어 고정된다.
이상에서와 같이, 본 발명은 스택되는 상부 반도체 칩의 하부에 일부 깊이를 갖는 홈을 형성하고, 상기 홈 내에 하부에 배치되는 반도체 칩이 삽입되는 형태로 스택 패키지를 형성함으로써 스택 패키지의 전체 높이를 줄일 수 있다.
또한, 상기 줄어든 스택 패키지의 높이에 따라 전기적 연결을 위한 금속 와이어의 길이가 짧아져 스택 패키지의 전기적인 신뢰성을 향상시킬 수 있다.
아울러, 스택 패키지의 전체 높이가 줄어들어도 금속 와이어가 형성되는 본딩 패드 부분의 반도체 칩 두께는 줄어들지 않아 금속 와이어 형성 공정의 작업성이 우수하다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 스택 패키지를 도시한 도면.
도 2는 본 발명의 실시예에 따른 스택 패키지의 상부 반도체 칩을 도시한 도면.
도 3은 본 발명의 다른 실시예에 따른 스택 패키지를 도시한 도면.

Claims (7)

  1. 다수의 접속 패드가 구비된 기판;
    상기 기판 상에 부착되며, 상면에 다수의 제1본딩 패드가 구비된 직사각형 형태의 제1반도체 칩; 및
    상기 제1반도체 칩의 본딩 패드가 노출되도록 상기 제1반도체 칩 상에 배치되고, 상기 제1반도체 칩이 삽입되도록 하부로부터 일부 깊이를 갖는 홈이 형성되며, 상면에 다수의 제2본딩 패드가 구비된 직사각형 형태의 제2반도체 칩;
    을 포함하는 스택 패키지.
  2. 제 1 항에 있어서,
    상기 제1본딩 패드는 상기 제1반도체 칩의 장축 가장자리 부분에 형성된 것을 특징으로 하는 스택 패키지.
  3. 제 1 항에 있어서,
    상기 제1 및 제2본딩 패드와 상기 접속 패드 간을 각각 연결하는 제1 및 제2금속 와이어를 더 포함하는 것을 특징으로 하는 스택 패키지.
  4. 제 1 항에 있어서,
    상기 홈이 구비된 제2반도체 칩은 상기 제1반도체 칩과 교차(Corss)되는 형 태로 배치되는 것을 특징으로 하는 스택 패키지.
  5. 제 4 항에 있어서,
    상기 홈은 상기 제1반도체 칩의 단축 길이와 같거나 큰 폭을 갖는 것을 특징으로 하는 스택 패키지.
  6. 제 4 항에 있어서,
    상기 홈은 상기 제1반도체 칩의 두께보다 낮은 깊이를 갖는 것을 특징으로 하는 스택 패키지.
  7. 제 4 항에 있어서,
    상기 홈은 상기 제1반도체 칩의 두께와 동일하거나, 상기 제1반도체 칩의 두께보다 높은 높이를 갖는 것을 특징으로 하는 스택 패키지.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103441107A (zh) * 2013-07-24 2013-12-11 三星半导体(中国)研究开发有限公司 半导体封装件及其制造方法

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