KR20090097725A - 반도체 패키지용 기판 및 이를 이용한 반도체 패키지 - Google Patents

반도체 패키지용 기판 및 이를 이용한 반도체 패키지 Download PDF

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Abstract

본 발명에 따른 반도체 패키지용 기판은, 전기적 연결을 위한 다수의 접속 패드가 구비된 반도체 패키지용 기판으로서, 상기 접속 패드는 상부에 배치되는 적어도 하나 이상의 반도체 칩들과 전기적인 연결 매개물을 통하여 개별적으로 연결되도록 계단 형상으로 이루어진다.

Description

반도체 패키지용 기판 및 이를 이용한 반도체 패키지{Substrate of semiconductor package and semiconductor package using the same}
본 발명은 반도체 패키지용 기판 및 이를 이용한 반도체 패키지에 관한 것으로서, 보다 상세하게는, 반도체 패키지의 전기적인 연결 신뢰성을 향상시킬 수 있는 반도체 패키지용 기판 및 이를 이용한 반도체 패키지에 관한 것이다.
반도체 집적 소자에 대한 패키징 기술은 소형화 및 고용량화에 대한 요구에 따라 지속적으로 발전하고 있으며, 최근에는 소형화 및 고용량화와 실장 효율성을 만족시킬 수 있는 스택 패키지(Stack package)에 대한 다양한 기술들이 개발되고 있다.
반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 반도체 칩 또는 패키지를 수직으로 쌓아 올리는 기술로서, 메모리 소자의 경우, 반도체 집적 공정에서 구현 가능한 메모리 용량보다 큰 메모리 용량을 갖는 제품을 구현할 수 있고, 실장 면적 사용의 효율성을 높일 수 있다.
스택 패키지는 제조 기술에 따라 개별 반도체 칩을 스택한 후, 한번에 스택된 반도체 칩들을 패키징해주는 방법과, 패키징된 개별 반도체 칩들을 스택하여 형 성하는 방법으로 분류할 수 있으며, 상기 스택 패키지들은 스택된 다수의 반도체 칩들 또는 패키지들 간에 형성된 금속 와이어, 범프 또는 관통 실리콘 비아 등을 통하여 전기적으로 연결된다.
한편, 스택 패키지 중 상대적으로 크기의 차이를 갖는 반도체 칩 또는 반도체 패키지들을 스택하여 형성하는 스택 패키지는 전기적인 연결 공정의 용이성으로 인하여 금속와이어를 통하여 전기적으로 연결을 형성한다.
일반적으로 상기 금속와이어가 본딩되는 기판의 접속 패드는 플랫(Flat)한 형태를 갖도록 구성되며 I/O의 수가 적은 낸드 플래시(Nand flash)나 상대적으로 본딩되는 금속와이어의 수가 적은 반도체 패키지의 경우 본딩되는 접속패드의 공간 제약을 받지 않기 때문에 용이하게 와이어본딩 공정을 수행할 수 있다.
그러나, 최근 반도체 패키지의 고용량에 대한 요구에 따라 고용량화가 가능한 스택 패키지의 제작이 불가피해졌으며, 이로 인해, 스택되는 다수의 반도체 칩에 연결된 많은 수의 금속와이어가 기판에 구비된 플랫한 하나의 접속 패드에 연결된다.
이에 따라, 많은 수의 반도체 칩이 스택되기 때문에 상기 하나의 접속 패드에 많은 수의 금속와이어를 일정 간격으로 본딩하지만 스택되는 각 반도체 칩에 따른 금속와이어의 본딩 공간이 정해져 있지 않아 연결되어 금속와이어 간에 간섭 또는 전기적인 쇼트가 발생할 수 있다.
또한, 본딩되는 금속와이어의 수가 많이 지고 스택되는 반도체 칩의 높이에 따라 금속와이어의 길이가 길어져 본딩 와이어가 소망하는 위치에서 벗어나는 와이 어 스위핑(Sweeping) 현상 등으로 원치 않는 본딩 와이어의 끊김 또는 전기적인 쇼트 등이 발생할 수 있다.
본 발명은 반도체 패키지의 전기적인 연결 신뢰성을 향상시킬 수 있는 반도체 패키지용 기판 및 이를 이용한 반도체 패키지를 제공한다.
본 발명에 따른 반도체 패키지용 기판은, 전기적 연결을 위한 다수의 접속 패드가 구비된 반도체 패키지용 기판으로서, 상기 접속 패드는 적어도 하나 이상의 반도체 칩들과 전기적인 연결 매개물을 통하여 개별적으로 연결되도록 계단 형상으로 이루어진다.
상기 접속 패드의 계단 수는 배치되는 반도체 칩의 수와 대응한다.
상기 접속 패드의 상부 표면에 형성된 금속막을 더 포함한다.
상기 금속막은 니켈(Ni) 또는 금(Au)으로 이루어지거나 상기 니켈 또는 금을 포함하여 이루어진다.
상기 접속 패드는 각 계단 사이에 형성된 절연층에 의하여 전기적으로 분리된다.
또한, 본 발명에 따른 반도체 패키지는, 상면에 계단 형상을 갖는 다수의 접속 패드가 구비된 기판; 상기 기판 상에 스택된 적어도 하나 이상의 반도체 칩; 및 상기 각 반도체 칩과 개별적으로 대응하는 상기 기판의 접속 패드의 계단 부분을 전기적으로 연결하는 전기적인 연결 매개물을 포함한다.
상기 접속 패드의 계단 부분 수는 상부에 배치되는 반도체 칩의 수와 대응한다.
상기 접속 패드의 상부 표면에 형성된 금속막을 더 포함한다.
상기 금속막은 니켈(Ni) 또는 금(Au)으로 이루어지거나 상기 니켈 또는 금을 포함하여 이루어진다.
상기 전기적인 연결 매개물은 금속와이어이다.
상기 접속 패드는 각 계단 사이에 형성된 절연층에 의하여 전기적으로 분리된다.
본 발명은 상부에 스택되는 적어도 하나 이상의 반도체 칩들과 전기적인 연결을 이루는 금속와이어가 개별적으로 할당된 영역에 본딩되도록 계단 형상을 갖는 접속 패드가 구비된 반도체 패키지용 기판을 이용하여 반도체 패키지를 형성함으로써 하나의 접속 패드에 본딩되는 다수의 금속와이어간 간섭 및 전기적인 쇼트를 방지할 수 있다.
또한, 계단 형상으로 접속 패드를 형성함으로써 금속와이어의 높이를 낮출 수 있어 몰딩 공정에서 발생하는 와이어의 스위핑 현상을 방지할 수 있다.
본 발명은 금속와이어간 전기적인 간섭 및 쇼트를 방지할 수 있도록 상부에 배치되는 적어도 하나 이상의 각 반도체 칩들과 연결되는 금속와이어가 개별적으로 할당된 영역에 본딩되도록 계단 형상을 갖는 접속 패드가 구비된 반도체 패키지용 기판을 형성한다.
이하에서는 본 발명의 실시예에 따른 반도체 패키지용 기판을 상세히 설명하도록 한다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 패키지용 기판을 도시한 도면이며, 도 2는 본 발명의 실시예에 따른 반도체 패키지용 기판을 이용한 반도체 패키지를 도시한 도면이다.
도 1a를 참조하면, 본 발명에 따른 반도체 패키지용 기판(100)은 상부에 배치되는 적어도 하나 이상의 반도체 칩들과 간섭 또는 쇼트 없이 전기적으로 연결되도록 계단 형상을 갖는 접속 패드(110) 포함하여 이루어진다.
자세하게, 본 발명에 따른 반도체 패키지용 기판(100)의 접속 패드(110)는 도 1a의 A부분, 즉, 상기 반도체 패키지용 기판(100)의 접속 패드 부분을 확대한 도 1b와, 상기 상기 반도체 패키지용 기판(100)의 접속 패드 부분을 평면적으로 도시한 도 1c에 도시된 바와 같다.
도 1b를 참조하면, 본 발명에 따른 반도체 패키지용 기판(100)의 상기 접속 패드(110)는 상부에 스택되는 적어도 하나 이상의 반도체 칩들과 금속와이어와 같은 전기적인 연결 매개물을 통하여 상기 전기적인 연결 매개물이 할당된 영역에 개별적으로 연결되도록 계단 형상으로 이루어진다.
상기 접속 패드(110)의 계단 수는, 바람직하게, 상기 반도체 패키지용 기판(100) 상면에 배치되는 반도체 칩들과 대응하는 수로 형성되며, 상기 접속 패 드(110)는 구리(Cu)로 이루어진다.
상기 구리(Cu)로 이루어진 접속 패드(110)의 상부 표면에는 금속와이어와 같은 전기적인 연결 매개의 본딩 신뢰성을 향상시키기 위하여 금속막(120)이 형성된다. 상기 금속막(120)은 니켈(Ni) 또는 금(Au)으로 이루어지거나 상기 니켈 및 금을 포함하여 이루어지며 도금 공정 등을 통하여 형성된다.
상기 반도체 패키지용 기판(100) 상에 배치되는 각 반도체 칩은 상기 접속 패드(110)의 할당된 영역(B)에 개별적으로 금속와이어와 같은 전기적인 연결 매개물을 통하여 연결된다.
자세하게, 도 2를 참조하면, 상면에 다수의 계단 형상을 갖는 접속 패드(110)가 구비된 반도체 패키지용 기판(100) 상에 다수의 반도체 칩(120)들이 스페이서(130) 및 접착제(140)를 매개로 스택된다.
상기 스택된 각 반도체 칩(120)들과 상기 반도체 패키지용 기판(100)에 구비된 접속 패드(110) 간에는 금속와이어(150)가 본딩되며, 상기 각 반도체 칩(120)과 연결된 상기 각 금속와이어(150)는 대응하는 상기 접속 패드(110)의 각 계단 부분에 본딩된다.
아울러, 도 3을 참조하면, 상기 접속 패드(210)는 각 계단 사이에 형성된 절연막(260)에 의하여 각 계단이 전기적으로 분리되도록 형성될 수 있다. 따라서, 전기적인 연결 부분을 개별적으로 할당할 수 있으며, 반도체 패키지용 기판(100) 상에 형성되는 패드의 수를 증가시킬 수 있다.
이상에서와 같이, 본 발명은 스택되는 다수의 반도체 칩들과 연결되는 금속 와이어가 개별적으로 할당된 영역에 본딩되도록 기판의 상면에 다수의 계단을 갖는 계단 형상의 접속 패드가 구비되도록 반도체 패키지용 기판을 형성한다.
따라서, 하나의 접속 패드에 본딩되는 다수의 금속와이어간 간섭 및 전기적인 쇼트를 방지할 수 있다.
또한, 계단 형상으로 접속 패드를 형성함으로써 금속와이어의 높이를 낮출 수 있어 몰딩 공정에서 발생하는 와이어의 스위핑 현상을 방지할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 패키지용 기판을 도시한 도면.
도 2는 본 발명의 실시예에 따른 반도체 패키지용 기판을 이용한 반도체 패키지를 도시한 도면.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지용 기판을 도시한 도면.

Claims (11)

  1. 전기적 연결을 위한 다수의 접속 패드가 구비된 반도체 패키지용 기판으로서,
    상기 접속 패드는 적어도 하나 이상의 반도체 칩들과 전기적인 연결 매개물을 통하여 개별적으로 연결되도록 계단 형상으로 이루어진 것을 특징으로 하는 반도체 패키지용 기판.
  2. 제 1 항에 있어서,
    상기 접속 패드의 계단 수는 배치되는 반도체 칩의 수와 대응하는 것을 특징으로 하는 반도체 패키지용 기판.
  3. 제 1 항에 있어서,
    상기 접속 패드의 상부 표면에 형성된 금속막을 더 포함하는 것을 특징으로 하는 반도체 패키지용 기판.
  4. 제 3 항에 있어서,
    상기 금속막은 니켈(Ni) 또는 금(Au)으로 이루어지거나 상기 니켈 또는 금을 포함하여 이루어진 것을 특징으로 하는 반도체 패키지용 기판.
  5. 제 1 항에 있어서,
    상기 접속 패드는 각 계단 사이에 형성된 절연층에 의하여 전기적으로 분리된 것을 특징으로 하는 반도체 패키지용 기판.
  6. 상면에 계단 형상을 갖는 다수의 접속 패드가 구비된 기판;
    상기 기판 상에 스택된 적어도 하나 이상의 반도체 칩; 및
    상기 각 반도체 칩과 개별적으로 대응하는 상기 기판의 접속 패드 계단 부분을 전기적으로 연결하는 전기적인 연결 매개물;
    을 포함하는 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 접속 패드의 계단 부분 수는 상부에 배치되는 반도체 칩의 수와 대응하는 것을 특징으로 하는 반도체 패키지.
  8. 제 6 항에 있어서,
    상기 접속 패드의 상부 표면에 형성된 금속막을 더 포함하는 것을 특징으로 하는 반도체 패키지용 기판.
  9. 제 6 항에 있어서,
    상기 금속막은 니켈(Ni) 또는 금(Au)으로 이루어지거나 상기 니켈 또는 금을 포함하여 이루어진 것을 특징으로 하는 반도체 패키지.
  10. 제 6 항에 있어서,
    상기 전기적인 연결 매개물은 금속와이어인 것을 특징으로 하는 반도체 패키지.
  11. 제 6 항에 있어서,
    상기 접속 패드는 각 계단 사이에 형성된 절연층에 의하여 전기적으로 분리된 것을 특징으로 하는 반도체 패키지.
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