KR101013558B1 - 인터포저 및 이를 이용한 반도체 패키지 - Google Patents

인터포저 및 이를 이용한 반도체 패키지 Download PDF

Info

Publication number
KR101013558B1
KR101013558B1 KR1020080110129A KR20080110129A KR101013558B1 KR 101013558 B1 KR101013558 B1 KR 101013558B1 KR 1020080110129 A KR1020080110129 A KR 1020080110129A KR 20080110129 A KR20080110129 A KR 20080110129A KR 101013558 B1 KR101013558 B1 KR 101013558B1
Authority
KR
South Korea
Prior art keywords
via patterns
insulating layer
wires
exposed
interposers
Prior art date
Application number
KR1020080110129A
Other languages
English (en)
Other versions
KR20100050983A (ko
Inventor
양승택
김종훈
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080110129A priority Critical patent/KR101013558B1/ko
Publication of KR20100050983A publication Critical patent/KR20100050983A/ko
Application granted granted Critical
Publication of KR101013558B1 publication Critical patent/KR101013558B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 발명에 따른 인터포저는, 상면 및 상기 상면과 대향하는 하면을 갖는 지지판; 상기 지지판의 상기 상면으로부터 상기 하면까지 형성된 다수의 비아패턴; 상기 지지판의 상기 상면 상에 상기 일부 비아패턴들이 노출되게 형성된 제1절연막; 상기 제1절연막에 의해 노출된 상기 비아패턴들 상에 형성된 제1배선들; 상기 제1배선들의 일부분이 노출되게 상기 제1배선들 및 상기 제1절연막 상에 형성된 제1솔더마스크; 상기 지지판의 상기 하면 상에 상기 일부 비아패턴들이 노출되게 형성된 제2절연막; 상기 제2절연막에 의해 노출된 상기 비아패턴들 상에 형성된 제2배선들; 및 상기 제2배선들의 일부분이 노출되게 상기 제2배선들 및 상기 제2절연막 상에 형성된 제2솔더마스크를 포함한다.

Description

인터포저 및 이를 이용한 반도체 패키지{Interposer and semiconductor package using the same}
본 발명은 인터포저 및 이를 이용한 반도체 패키지에 관한 것으로서, 보다 상세하게는, 공정 시간을 줄일 수 있으며 공정 수율을 향상시킬 수 있는 인터포저 및 이를 이용한 반도체 패키지에 관한 것이다.
반도체 집적 소자에 대한 패키징 기술은 소형화 및 고용량화에 대한 요구에 따라 지속적으로 발전하고 있으며, 최근에는 소형화 및 고용량화와 실장 효율성을 만족시킬 수 있는 스택된 형태의 반도체 패키지, 즉, 스택 패키지(Stack package)에 대한 다양한 기술들이 개발되고 있다.
반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 반도체 칩 또는 패키지를 수직으로 쌓아 올리는 기술로서, 메모리 소자의 경우, 반도체 집적 공정에서 구현 가능한 메모리 용량보다 큰 메모리 용량을 갖는 제품을 구현할 수 있고, 실장 면적 사용의 효율성을 높일 수 있다.
스택 패키지는 제조 기술에 따라 개별 반도체 칩을 스택한 후, 한번에 스택된 반도체 칩들을 패키징해주는 방법과, 패키징된 개별 반도체 칩들을 스택하여 형 성하는 방법으로 분류할 수 있으며, 상기 스택 패키지들은 스택된 다수의 반도체 칩들 또는 패키지들 간에 형성된 금속와이어, 범프 또는 관통전극 등을 통하여 전기적으로 연결된다.
그러나, 종래 스택된 형태의 반도체 패키지는 다수의 반도체 칩을 사용함과 아울러 다른 종류의 반도체 칩을 사용함에 따라 재배선 공정 등이 필요하여 공정시간이 길어지고 수율 손실이 발생하며, 상기 재배선에 의해 반도체 칩의 저항이 증가하여 반도체 칩의 전기적인 특성이 열화된다.
본 발명은 공정 시간을 줄일 수 있으며 공정 수율을 향상시킬 수 있는 인터포저 및 이를 이용한 반도체 패키지를 제공한다.
본 발명에 따른 인터포저는, 상면 및 상기 상면과 대향하는 하면을 갖는 지지판; 상기 지지판의 상기 상면으로부터 상기 하면까지 형성된 다수의 비아패턴; 상기 지지판의 상기 상면 상에 상기 일부 비아패턴들이 노출되게 형성된 제1절연막; 상기 제1절연막에 의해 노출된 상기 비아패턴들 상에 형성된 제1배선들; 상기 제1배선들의 일부분이 노출되게 상기 제1배선들 및 상기 제1절연막 상에 형성된 제1솔더마스크; 상기 지지판의 상기 하면 상에 상기 일부 비아패턴들이 노출되게 형성된 제2절연막; 상기 제2절연막에 의해 노출된 상기 비아패턴들 상에 형성된 제2배선들; 및 상기 제2배선들의 일부분이 노출되게 상기 제2배선들 및 상기 제2절연 막 상에 형성된 제2솔더마스크를 포함한다.
상기 지지판은 실리콘 또는 폴리머로 이루어진다.
상기 비아패턴들은 상기 지지체에 매트릭스 형태로 형성된다.
상기 제1배선들 및 제2배선들은 각각 적어도 하나 이상의 비아패턴과 연결된다.
또한, 본 발명에 따른 반도체 패키지는, 상기 인터포저를 이용한 반도체 패키지로서, 이격하여 스택된 다수의 상기 인터포저; 및 상기 스택된 인터포저들 사이에 배치되고, 대응하는 상기 스택된 인터포저들의 노출된 상기 제2배선들 및 상기 제1배선들과 전기적으로 연결되는 관통전극들을 갖는 반도체 칩들을 포함한다.
상기 스택된 인터포저들 중 상부에 배치되는 상기 인터포저의 노출된 상기 제2배선들 부분과 하부에 배치되는 상기 인터포저의 노출된 상기 제1배선들 부분 및 관통전극들은 수직적으로 대응하는 위치에 배치된다.
상기 스택된 인터포저들 중 최하부에 배치된 상기 인터포저의 노출된 상기 제2배선들 부분에 부착된 외부접속단자를 더 포함한다.
상기 스택된 인터포저들 사이에 개재된 충진재를 더 포함한다.
상기 스택된 인터포저들 중 최상부에 배치된 상기 인터포저의 상면 상에 배치된 캡핑막을 더 포함한다.
상기 스택된 인터포저들 및 반도체 칩들을 감싸는 봉지제를 더 포함한다.
상기 스택된 인터포저들이 부착된 기판을 더 포함한다.
상기 기판의 하면에 부착된 외부접속단자를 더 포함한다.
상기 스택된 인터포저들 중 상부에 배치되는 상기 인터포저의 노출된 상기 제2배선들 부분과 하부에 배치되는 상기 인터포저의 노출된 상기 제1배선들 부분 및 관통전극들은 솔더를 매개로 부착된다.
상기 반도체 칩들은 이종 반도체 칩들로 이루어진다.
본 발명은 다수의 비아패턴이 형성된 지지판과 상기 관통전극들을 선택적으로 사용할 수 있도록 상기 지지판의 상면 및 하면에 절연막, 배선들 및 솔더마스크가 형성된 인터포저를 형성하고, 이를 이용하여 다수의 반도체 칩을 적층하여 스택된 형태의 반도체 패키지를 형성함으로써 공정 시간을 단축시킬 수 있다.
또한, 인터포저를 이용하여 반도체 패키지를 형성함으로써 반도체 칩들에 전기적인 연결을 위한 재배선 공정이 필요 없어 공정을 단순화시킬 수 있음에 따라 공정 수율을 향상시킬 수 있다.
아울러, 인터포저를 이용하여 반도체 패키지를 형성함으로써 다양한 크기 및 형태를 갖는 반도체 칩들을 사용할 수 있고 반도체 칩에 대한 셀렉팅이 용이하며 사용되지 않는 비아패턴들이 열 방출 효과를 갖기 때문에 반도체 패키지의 열 방출 효율을 향상시킬 수 있다. 칩의 신뢰성을 향상시킬 수 있다
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 인터포저 및 그의 제조방법 및 이를 이용한 반도체 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명에 따른 인터포저 및 그의 제조방법 및 이를 이용한 반도체 패키지를 다양한 다른 형태로 구현할 수 있을 것이다.
본 발명에 따른 인터포저는, 상면 및 상기 상면과 대향하는 하면을 갖는 지지판; 상기 지지판의 상기 상면으로부터 상기 하면까지 형성된 다수의 비아패턴; 상기 지지판의 상기 상면 상에 상기 일부 비아패턴들이 노출되게 형성된 제1절연막; 상기 제1절연막에 의해 노출된 상기 비아패턴들 상에 형성된 제1배선들; 상기 제1배선들의 일부분이 노출되게 상기 제1배선들 및 상기 제1절연막 상에 형성된 제1솔더마스크; 상기 지지판의 상기 하면 상에 상기 일부 비아패턴들이 노출되게 형성된 제2절연막; 상기 제2절연막에 의해 노출된 상기 비아패턴들 상에 형성된 제2배선들; 및 상기 제2배선들의 일부분이 노출되게 상기 제2배선들 및 상기 제2절연막 상에 형성된 제2솔더마스크를 포함한다.
또한, 본 발명에 따른 반도체 패키지는, 상기 인터포저를 이용한 반도체 패키지로서, 이격하여 스택된 다수의 상기 인터포저; 및 상기 스택된 인터포저들 사이에 배치되고, 대응하는 상기 스택된 인터포저들의 노출된 상기 제2배선들 및 상기 제1배선들과 전기적으로 연결되는 관통전극들을 갖는 반도체 칩들을 포함한다.
이하에서는, 본 발명의 실시예에 따른 인터포저 및 그의 제조방법 및 이를 이용한 반도체 패키지를 상세히 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 인터포저를 도시한 단면도이고, 도 2는 본 발명에 따른 인터포저의 지지판을 도시한 평면도이다.
도 1 및 도 2를 참조하면, 본 발명에 따른 인터포저(100)는 지지판(110), 절연막(122, 124), 배선(132, 134)들 및 솔더마스크(142, 144)를 포함한다.
지지판(110)은 상면(111) 및 상면(111)과 대향하는 하면(113)을 가지며, 실리콘 또는 폴리머 등으로 이루어진 절연물이나 전기적으로 절연된 부분을 갖는다. 지지판(110)은 인터포저(100)의 몸체로 역할하며, 바람직하게, 실리콘 웨이퍼와 같은 웨이퍼의 형상을 가지며, 경우에 따라, 다각형 형상을 포함한 다양한 형상을 갖는다.
지지판(110)의 상면(111)으로부터 하면(113)까지에는 지지판(110)을 관통하는 다수의 비아(V)가 구비되며, 비아(V)의 내부에는 금속물질이 매립되어 지지판(110)에는 다수의 비아패턴(112)이 형성된다. 비아패턴(112)들은 지지체에 매트릭스 형태로 형성된다.
지지판(110)의 상면(111) 상에는 일부 비아패턴(112)들이 노출되게 제1절연막(122)이 형성된다. 제1절연막(132)은 전기적인 연결에 사용되는 비아패턴(112)들 만을 노출시키며, 사용되지 않는 비아패턴(112)들을 덮어 전기적으로 절연시키기 위하여 형성된다.
제1절연막(132)은, 바람직하게, 산화막, 질화막 및 폴리머막 중 어느 하나의 막으로 이루어진다.
제1절연막(122)에 의해 노출된 비아패턴(112)들 상에는 제1배선(132)들이 구비되며, 제1배선(132)들은 적어도 하나 이상의 비아패턴(112)들과 연결된다. 즉, 하나의 전기적인 신호 또는 전원이 다수의 비아패턴(112)에 공통으로 인가되는 경 우, 또는, 전기적인 신호들의 전달 경로가 동일한 비아패턴(112)을 통하여 전달되는 경우 등에서는 하나의 제1배선(132)이 다수의 비아패턴(112)들과 연결된다.
제1배선(132)들 및 제1절연막(122) 상에는 제1배선(132)들의 일부분을 노출시키는 제1솔더마스크(142)가 형성된다. 제1솔더마스크(142)는 외부와의 용이한 전기적인 연결을 위하여 필요한 위치에 다양한 갯수로 형성된다.
지지판(110)의 하면에는 제1절연막(122), 제1배선(132)들 및 제1솔더마스크(142)와 대응하여 각각 제1절연막(122), 제1배선(132)들 및 제1솔더마스크(142)와 동일한 물질로 이루어진 제2절연막(124), 제2배선(134)들 및 제2솔더마스크(144)들이 구비된다.
제1절연막(122), 제1배선(132)들 및 제1솔더마스크(142)와 대응하게 제2절연막(124), 제2배선(134)들 및 제2솔더마스크(144)는 지지판(110)을 기준으로 대칭적인 형태, 즉, 미러(Mirror) 구조를 가지지 않으며, 필요에 따라, 미러 구조를 가질 수 있다.
즉, 본 발명에 따른 인터포저(100)에 형성된 제1 및 제2절연막(122, 124)들 및 제1 및 제2배선들(132, 134)은 인터포저(100)를 이용하여 반도체 칩들을 연결하는 경우, 반도체 칩들에 재배선을 형성하지 않고 구비된 패드들과 직접적으로 연결하거나, 반도체 칩들을 셀렉팅하기 위하여 자유롭게 위치를 변경할 수 있으며, 또한, 제2솔더마스크(144)는 외부와의 용이한 전기적인 연결을 위하여 제1솔더마스크(142)와 다른 형태로 제2배선(134)들을 노출시킬 수 있다.
도 3a 내지 도 3i는 본 발명에 따른 인터포저의 제조 방법을 설명하기 위한 공정별 도면이다.
도 3a를 참조하면, 상면(111) 및 상면(111)과 대향하는 하면(113)을 갖는 지지판(110a)의 상면(111)에 일부 깊이를 가지며, 바람직하게, 매트릭스 형태로 배열된 다수의 비아(V)들을 형성한다.
이어서, 상기 비아(V)들의 내부가 매립되게 지지판(110a)의 상면 상에 도금 공정을 이용하여 금속물질을 형성한 후, 상기 각 비아(V)들 내에 매립된 금속물질이 전기적으로 분리되게 지지판(110a) 상면의 금속물질을 제거하여 비아패턴(112a)들을 형성한다.
도 3b 및 도 2의 A부분을 도시한 3c를 참조하면, 지지판(110a)의 상면(111) 상에 전기적인 연결에 사용되는 일부 비아패턴(112a)들을 노출시킴과 아울러 전기적인 연결에 사용되지 않는 비아패턴(112a)들을 덮어 전기적으로 절연시키며 산화막, 질화막 및 폴리머막 중 어느 하나의 막으로 제1절연막(132)을 형성한다.
도 3d 및 2의 A부분을 도시한 도 3e를 참조하면, 제1절연막(122)을 포함한 지지판(110a)의 상면(111) 상에 노출된 비아패턴(112a)들과 연결되는 금속씨드막(미도시)을 형성한 후, 상기 금속씨드막 상에 제1배선(132)들이 형성되는 영역을 노출시키는 마스크패턴(미도시)을 형성한다.
이어서, 상기 노출된 금속씨드막에 도금 공정을 수행하여 상기 금속씨드막 상에 금속막을 형성한 후, 상기 마스크패턴 및 상기 마스크패턴 하부의 상기 금속씨드막을 제거하여 노출된 적어도 하나 이상의 비아패턴(112a)들과 전기적으로 연결되는 다수의 제1배선(132)을 형성한다.
도 3f 및 2의 A부분을 도시한 도 3g를 참조하면, 제1배선(132)들 및 제1절연막(122) 상에 제1배선(132)들의 용이한 외부와의 전기적인 연결을 위하여 필요한 위치에 다양한 갯수로 제1배선(132)들의 일부분을 노출시키는 제1솔더마스크(142)를 형성한다.
도 3h를 참조하면, 제1솔더마스크(142)가 형성된 상기 지지판의 하면을 일부 높이로 제거하여 지지판(110)의 하면으로 비아패턴(112)들이 노출시킨다. 이때, 지지판(110) 하면의 제거는 백그라인딩 공정 및 식각 공정 중 적어도 하나의 공정을 이용하여 수행한다.
도 3i를 참조하면, 비아패턴(112)이 노출된 지지판(110)의 하면(113) 상에 제1절연막(122), 제1배선(132)들 및 제1솔더마스크(142) 형성 공정과 동일한 공정으로 제2절연막(124), 제2배선(134)들 및 제2솔더마스크(144)를 형성한다.
즉, 지지판(110)의 하면(113) 상에 일부 비아패턴(112)들을 덮는 제2절연막(124)을 형성하고, 제2절연막(124)에 의해 노출된 비아패턴(112)들 간을 연결하는 제2배선(134)들을 형성한 후, 제2배선(134)들의 일부분이 노출되게 제2배선(134) 및 제2절연막(124) 상에 제2솔더마스크(144)를 형성하여 본 발명에 따른 인터포저의 제조를 완료한다.
제2절연막(124), 제2배선(134)들 및 제2솔더마스크(144)은 지지판(110)을 기준으로 제1절연막(122), 제1배선(132)들 및 제1솔더마스크(142)와 대칭적인 형태를 갖도록 형성할 필요는 없으며, 필요에 따라, 대칭적인 형태를 갖도록 형성한다.
도 4는 본 발명의 일 실시예에 따른 인터포저를 이용한 반도체 패키지를 도 시한 단면도이다.
도 4는 앞서 도 1에 도시 및 설명된 인터포저와 실질적으로 동일한 구성 요소를 포함한다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 4를 참조하면, 본 발명에 따른 반도체 패키지(200)는 이격하여 스택된 다수의 인터포저(100) 및 인터포저(100)들 사이에 배치된 반도체 칩(150a, 150b)들을 포함한다.
반도체 칩(150a, 150b)들은 인터포저(100)들 사이에 적어도 하나 이상 배치되고, 반도체 칩(150a, 150b)은 각각 다수의 관통전극(152a, 152b)을 포함하며, 반도체 칩(150a, 150b)들은 동종 또는 이종 반도체 칩이다. 관통전극(152a, 152b)들은, 바람직하게, 상부에 배치되는 인터포저(100)의 하면(113)으로 노출된 대응하는 제2배선(134) 부분들 및 하부에 배치되는 인터포저(100)의 상면(111)으로 노출된 대응하는 제1배선(132) 부분들과 수직적으로 대응하는 위치에 배치된다.
상부 및 하부에 배치된 인터포저(100)들의 제2배선(134) 부분들 및 제1배선(132) 부분들과 반도체 칩(150a, 150b)들에 구비된 각 관통전극(152a, 152b)들은 솔더와 같은 접착 부재(154)를 매개로 접속되어 인터포저(100)들과 반도체 칩(150a, 150b)들은 상호 전기적으로 연결된다. 아울러, 반도체 칩(150a, 150b)들은 관통전극(152a, 152b) 외에 각 반도체 칩(150a, 150b)에 구비된 본딩 패드(미도시)들과 제1배선(132) 또는 제2배선(134) 부분들과 직접적으로 연결될 수 있다.
스택된 인터포저(100)들 중 최하부에 배치되는 인터포저(100)의 노출된 제2배선(134) 부분들에는 외부와의 전기적인 연결을 위하여 솔더볼과 같은 외부접속단자(156)들이 부착된다.
스택된 인터포저(100)들 사이 부분에는 반도체 칩(150a, 150b)들을 보호하기 위하여 충진재(158)가 개재된다.
스택된 인터포저(100)들 중 최상부에 배치되는 인터포저(100)의 상면 상에는 반도체 칩(150c)이 배치될 수 있으며, 이러한 경우, 상기 반도체 칩(150c)을 보호하기 위하여 캡핑막(160)이 형성될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 인터포저를 이용한 반도체 패키지를 도시한 단면도이다.
도 5는 앞서 도 4에 도시 및 설명된 인터포저를 이용한 반도체 패키지와 실질적으로 동일한 구성 요소를 포함한다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 5를 참조하면, 스택된 인터포저(100)들 및 반도체 칩(150a, 150b)들은 기판(170) 상에 배치된다.
기판(170)의 상면에는 스택된 인터포저(100)들 및 반도체 칩(150a, 150b)들을 감싸는 봉지재(172)가 구비되며, 기판(170)의 하면에는 솔더볼과 같은 외부접속단자(156)들이 부착된다. 상기 도 4에 도시된, 충진재 및 캡핑막은 봉지재(172)에 의해 형성되지 않을 수 있으며, 봉지재(172)와 함께 사용할 수 있다.
이상에서와 같이, 본 발명은 다수의 비아패턴이 형성된 지지판과 상기 관통전극들을 선택적으로 사용할 수 있도록 상기 지지판의 상면 및 하면에 절연막, 배선들 및 솔더마스크가 형성된 인터포저를 형성하고, 이를 이용하여 다수의 반도체 칩을 적층하여 스택된 형태의 반도체 패키지를 형성한다.
이에 따라, 본 발명에 따른 스택된 형태의 반도체 패키지는 인터포저를 통하여 전기적인 연결을 형성함으로써 공정 시간을 단축시킬 수 있다.
또한, 인터포저를 이용하여 반도체 패키지를 형성함으로써 반도체 칩들에 전기적인 연결을 위한 재배선 공정이 필요 없어 공정을 단순화시킬 수 있음에 따라 공정 수율을 향상시킬 수 있다.
아울러, 인터포저를 이용하여 반도체 패키지를 형성함으로써 다양한 크기 및 형태를 갖는 반도체 칩들을 사용할 수 있고 반도체 칩에 대한 셀렉팅이 용이하며 사용되지 않는 비아패턴들이 열 방출 효과를 갖기 때문에 반도체 패키지의 열 방출 효율을 향상시킬 수 있다. 칩의 신뢰성을 향상시킬 수 있다
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 인터포저를 도시한 단면도.
도 2는 본 발명에 따른 인터포저의 지지판을 도시한 평면도.
도 3a 내지 도 3i는 본 발명에 따른 인터포저의 제조 방법을 설명하기 위한 공정별 도면.
도 4는 본 발명의 일 실시예에 따른 인터포저를 이용한 반도체 패키지를 도시한 단면도.
도 5는 본 발명의 다른 실시예에 따른 인터포저를 이용한 반도체 패키지를 도시한 단면도.

Claims (15)

  1. 상면 및 상기 상면과 대향하는 하면을 가지며, 실리콘으로 이루어진 지지판;
    상기 지지판의 상기 상면으로부터 상기 하면을 관통하도록 형성된 다수의 비아패턴;
    상기 지지판의 상기 상면 상에 상기 다수의 비아패턴들 중 일부의 비아패턴들은 노출시키고, 상기 일부의 비아패턴들을 제외한 나머지 비아패턴들은 가리도록 형성된 제1절연막;
    상기 제1절연막 상에 배치되며, 상기 제1 절연막에 의해 노출된 상기 일부의 비아패턴들과 전기적으로 연결되도록 형성된 제1배선들;
    상기 제1배선들의 일부분이 노출되게 상기 제1배선들 및 상기 제1절연막 상에 형성된 제1솔더마스크;
    상기 지지판의 상기 하면 상에 상기 다수의 비아패턴들 중 일부의 비아패턴들은 노출시키고, 상기 일부의 비아패턴들을 제외한 나머지 비아패턴들은 가리도록 형성된 제2절연막;
    상기 제2절연막 상에 배치되며, 상기 제2절연막에 의해 노출된 상기 일부의 비아패턴들과 전기적으로 연결되도록 형성된 제2배선들; 및
    상기 제2배선들의 일부분이 노출되게 상기 제2배선들 및 상기 제2절연막 상에 형성된 제2솔더마스크;
    를 포함하는 인터포저.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 비아패턴들은 상기 지지판에 매트릭스 형태로 형성된 것을 특징으로 하는 인터포저.
  4. 제 1 항에 있어서,
    상기 제1배선들 및 제2배선들은 각각 적어도 하나 이상의 비아패턴과 연결된 것을 특징으로 하는 인터포저.
  5. 제 1 항에 있어서,
    상기 제1 및 제2절연막들은 각각 산화막, 질화막 및 폴리머막 중 어느 하나의 막으로 형성된 것을 특징으로 하는 인터포저.
  6. 상호 이격하여 스택되며, 각각 상면 및 상기 상면과 대향하는 하면을 가지며, 실리콘으로 이루어진 지지판, 상기 지지판의 상기 상면으로부터 상기 하면을 관통하도록 형성된 다수의 비아패턴, 상기 지지판의 상기 상면 상에 상기 다수의 비아패턴들 중 일부의 비아패턴들은 노출시키고, 상기 일부의 비아패턴들을 제외한 나머지 비아패턴들은 가리도록 형성된 제1절연막, 상기 제1절연막 상에 배치되며, 상기 제1 절연막에 의해 노출된 상기 일부의 비아패턴들과 전기적으로 연결되도록 형성된 제1배선들, 상기 제1배선들의 일부분이 노출되게 상기 제1배선들 및 상기 제1절연막 상에 형성된 제1솔더마스크, 상기 지지판의 상기 하면 상에 상기 다수의 비아패턴들 중 일부의 비아패턴들은 노출시키고, 상기 일부의 비아패턴들을 제외한 나머지 비아패턴들은 가리도록 형성된 제2절연막, 상기 제2절연막 상에 배치되며, 상기 제2절연막에 의해 노출된 상기 일부의 비아패턴들과 전기적으로 연결되도록 형성된 제2배선들 및 상기 제2배선들의 일부분이 노출되게 상기 제2배선들 및 상기 제2절연막 상에 형성된 제2솔더마스크를 갖는 다수의 인터포저; 및
    상기 스택된 인터포저들 사이에 배치되어 상기 인터포저들의 적어도 일면에 각각 실장되며, 상호 대응하는 상기 스택된 인터포저들의 노출된 상기 제2배선들 및 상기 제1배선들과 전기적으로 연결되는 관통전극들을 갖는 반도체 칩들;
    을 포함하는 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 스택된 인터포저들 중 상부에 배치되는 상기 인터포저의 노출된 상기 제2배선들 부분과 하부에 배치되는 상기 인터포저의 노출된 상기 제1배선들 부분 및 관통전극들은 수직적으로 대응하는 위치에 배치된 것을 특징으로 하는 반도체 패키지.
  8. 제 6 항에 있어서,
    상기 스택된 인터포저들 중 최하부에 배치된 상기 인터포저의 노출된 상기 제2배선들 부분에 부착된 외부접속단자를 더 포함하는 것을 특징으로 하는 인터포저를 이용한 반도체 패키지.
  9. 제 6 항에 있어서,
    상기 스택된 인터포저들 사이에 개재된 충진재를 더 포함하는 것을 특징으로 하는 인터포저를 이용한 반도체 패키지.
  10. 제 6 항에 있어서,
    상기 스택된 인터포저들 중 최상부에 배치된 상기 인터포저의 상면 상에 배치된 캡핑막을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제 6 항에 있어서,
    상기 스택된 인터포저들 및 반도체 칩들을 감싸는 봉지제를 더 포함하는 것 을 특징으로 하는 반도체 패키지.
  12. 제 6 항에 있어서,
    상기 스택된 인터포저들이 부착된 기판을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  13. 제 12 항에 있어서,
    상기 기판의 하면에 부착된 외부접속단자를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  14. 제 6 항에 있어서,
    상기 스택된 인터포저들 중 상부에 배치되는 상기 인터포저의 노출된 상기 제2배선들 부분과 하부에 배치되는 상기 인터포저의 노출된 상기 제1배선들 부분 및 관통전극들은 솔더를 매개로 부착된 것을 특징으로 하는 반도체 패키지.
  15. 제 6 항에 있어서,
    상기 반도체 칩들은 이종 반도체 칩들로 이루어진 것을 특징으로 하는 반도체 패키지.
KR1020080110129A 2008-11-06 2008-11-06 인터포저 및 이를 이용한 반도체 패키지 KR101013558B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080110129A KR101013558B1 (ko) 2008-11-06 2008-11-06 인터포저 및 이를 이용한 반도체 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080110129A KR101013558B1 (ko) 2008-11-06 2008-11-06 인터포저 및 이를 이용한 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20100050983A KR20100050983A (ko) 2010-05-14
KR101013558B1 true KR101013558B1 (ko) 2011-02-14

Family

ID=42276903

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080110129A KR101013558B1 (ko) 2008-11-06 2008-11-06 인터포저 및 이를 이용한 반도체 패키지

Country Status (1)

Country Link
KR (1) KR101013558B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7936060B2 (en) * 2009-04-29 2011-05-03 International Business Machines Corporation Reworkable electronic device assembly and method
US9093396B2 (en) * 2011-10-31 2015-07-28 Masahiro Lee Silicon interposer systems
KR101225451B1 (ko) * 2012-03-27 2013-01-24 (주) 이피웍스 관통 실리콘 비아를 포함하는 범용 실리콘 인터포저 및 그 사용방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003336016A (ja) * 2002-05-20 2003-11-28 Nippon Telegr & Teleph Corp <Ntt> 異方導電性両面テープとそれを用いた電子部品の実装方法
KR20030096006A (ko) * 2002-06-14 2003-12-24 신꼬오덴기 고교 가부시키가이샤 반도체 장치 및 그 제조 방법
US6841882B2 (en) * 2002-02-07 2005-01-11 Via Technologies, Inc. Elastomer interposer for grid array packages and method of manufacturing the same
US20080246138A1 (en) * 2006-04-07 2008-10-09 Texas Instruments Incorporated Packed System of Semiconductor Chips Having a Semiconductor Interposer

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6841882B2 (en) * 2002-02-07 2005-01-11 Via Technologies, Inc. Elastomer interposer for grid array packages and method of manufacturing the same
JP2003336016A (ja) * 2002-05-20 2003-11-28 Nippon Telegr & Teleph Corp <Ntt> 異方導電性両面テープとそれを用いた電子部品の実装方法
KR20030096006A (ko) * 2002-06-14 2003-12-24 신꼬오덴기 고교 가부시키가이샤 반도체 장치 및 그 제조 방법
US20080246138A1 (en) * 2006-04-07 2008-10-09 Texas Instruments Incorporated Packed System of Semiconductor Chips Having a Semiconductor Interposer

Also Published As

Publication number Publication date
KR20100050983A (ko) 2010-05-14

Similar Documents

Publication Publication Date Title
US10777502B2 (en) Semiconductor chip, package structure, and pacakge-on-package structure
TWI719202B (zh) 半導體封裝結構及其製造方法
US20180269145A1 (en) Semiconductor device and method of manufacturing semiconductor device
CN110085523B (zh) 半导体器件以及其制造方法
KR100871382B1 (ko) 관통 실리콘 비아 스택 패키지 및 그의 제조 방법
US8004079B2 (en) Chip package structure and manufacturing method thereof
US7326592B2 (en) Stacked die package
KR100895813B1 (ko) 반도체 패키지의 제조 방법
US7553752B2 (en) Method of making a wafer level integration package
TWI811383B (zh) 半導體封裝
KR101086972B1 (ko) 관통전극을 갖는 웨이퍼 레벨 패키지 및 그 제조 방법
TW201717343A (zh) 封裝上封裝構件及其製作方法
KR101538539B1 (ko) 반도체 디바이스 및 그 제조 방법
KR20110078399A (ko) 스택 패키지 및 그의 제조방법
US20240321765A1 (en) Method of fabricating semiconductor structure
KR100914987B1 (ko) 몰드 재형상 웨이퍼 및 이를 이용한 스택 패키지
KR101013558B1 (ko) 인터포저 및 이를 이용한 반도체 패키지
KR100959605B1 (ko) 스택 패키지 및 그의 제조 방법
KR20100050976A (ko) 반도체 패키지 및 그의 제조 방법
US20090321892A1 (en) Semiconductor package using through-electrodes having voids
KR101142336B1 (ko) 반도체 칩 및 이를 이용한 스택 패키지
JP2010287859A (ja) 貫通電極を有する半導体チップ及びそれを用いた半導体装置
US11469219B1 (en) Dual die semiconductor package and manufacturing method thereof
US12051655B2 (en) Package structure and method of forming the same
US20240153886A1 (en) Semiconductor package

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee