KR101142336B1 - 반도체 칩 및 이를 이용한 스택 패키지 - Google Patents

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Abstract

반도체 칩 및 이를 이용한 스택 패키지가 개시되어 있다. 반도체 칩은 일면 및 상기 일면에 대향하는 타면을 갖는 반도체 기판 및 상기 반도체 기판의 일면 상에 형성되며 본딩패드를 구비한 회로층을 갖는 반도체 칩 몸체; 상기 반도체 기판의 타면으로부터 일면을 관통하도록 형성되어 상기 본딩패드와 연결된 관통전극; 및 상기 반도체 기판 내에 형성된 방열패턴;을 포함하는 것을 특징으로 한다.

Description

반도체 칩 및 이를 이용한 스택 패키지{SEMICONDUCTOR CHIP AND STACK PACKAGE USING THE SAME}
본 발명은 고속 동작시 발생하는 열을 효과적으로 방출시킬 수 있는 반도체 칩 및 이를 이용한 스택 패키지에 관한 것이다.
최근 들어, 반도체 소자 제조 기술의 개발에 따라, 단시간 내에 보다 많은 데이터를 처리하기에 적합한 반도체 소자를 갖는 반도체 패키지들이 개발되고 있다.
반도체 패키지는 순도 높은 실리콘으로 이루어진 웨이퍼 상에 반도체 칩을 제조하는 반도체 칩 제조 공정, 반도체 칩을 전기적으로 검사하는 다이 소팅 공정 및 양품 반도체 칩을 패키징하는 패키징 공정 등을 통해 제조된다.
최근에는 반도체 패키지의 사이즈가 반도체 칩 사이즈의 약 100% 내지 105%에 불과한 칩 스케일 패키지(chip scale package) 및 복수개의 반도체 칩들을 적층 한 스택 패키지(stacked semiconductor package)가 개발된 바 있다.
이들 중 스택 패키지는 복수개의 반도체 칩들을 적층하여 데이터 용량을 크게 향상시키는 장점이 있으나, 반도체 칩들의 동작시 각 반도체 칩에서 발생하는 열량이 축적될 경우 열화 현상으로 반도체 칩들의 오작동을 유발하는 등의 문제를 갖는다.
최근에는 고용량의 반도체 패키지를 구현하기 위해 보다 많은 수의 반도체 칩들을 적층하고 있다는 것을 감안해 볼 때, 고속 동작시 반도체 칩들에서 발생하는 열을 신속하고 효과적으로 제거하는 것이 무엇보다 시급한 상황이다.
본 발명은 고속 동작시 발생하는 열을 신속하고 효과적으로 방열시킬 수 있는 반도체 칩 및 이를 이용한 스택 패키지에 관한 것이다.
본 발명의 일 실시예에 따른 반도체 칩은 일면 및 상기 일면에 대향하는 타면을 갖는 반도체 기판 및 상기 반도체 기판의 일면 상에 형성되며 본딩패드를 구비한 회로층을 갖는 반도체 칩 몸체; 상기 반도체 기판의 타면으로부터 일면을 관통하도록 형성되어 상기 본딩패드와 연결된 관통전극; 및 상기 반도체 기판 내에 형성된 방열패턴;을 포함하는 것을 특징으로 한다.
상기 관통전극과 방열패턴은 상호 전기적으로 분리된 것을 특징으로 한다.
상기 반도체 칩 몸체는 상기 반도체 기판의 내측벽 및 타면에 상기 반도체 기판과 관통전극 및 상기 반도체 기판과 방열패턴을 전기적으로 절연시키는 절연층을 갖는 것을 갖는 것을 특징으로 한다.
상기 방열패턴은 상기 반도체 기판의 타면으로부터 일면을 관통하지 않는 두께로 형성된 것을 특징으로 한다.
상기 방열패턴은 상기 반도체 기판의 타면으로부터 일면을 관통하도록 형성된 것을 특징으로 한다.
상기 반도체 칩 몸체는 상기 본딩패드를 구비한 회로층과 전기적으로 분리되며, 상기 방열패턴과 연결되는 접지패드를 더 갖는 것을 특징으로 한다.
상기 방열패턴은, 상기 반도체 기판 내에 형성된 다수의 제1 방열부들; 및 상기 제1 방열부들로부터 상기 반도체 기판의 타면으로 연장되어 상기 제1 방열부들과 연결되도록 형성된 다수의 제2 방열부들;을 갖는 것을 특징으로 한다.
상기 방열패턴은, 상기 반도체 기판 내에 형성된 다수의 제1 방열부들; 및 상기 다수의 제1 방열부들로부터 상기 반도체 기판의 타면으로 연장되어 상기 다수의 제1 방열부들과 모두 연결되도록 형성된 제2 방열부;를 갖는 것을 특징으로 한다.
본 발명의 일 실시예에 따른 스택 패키지는 각각 일면 및 상기 일면에 대향하는 타면을 갖는 반도체 기판 및 상기 반도체 기판의 일면 상에 형성되며 본딩패드를 구비한 회로층을 갖는 반도체 칩 몸체, 상기 반도체 기판의 타면으로부터 일면을 관통하도록 형성되어 상기 본딩패드와 연결된 관통전극 및 상기 반도체 기판 내에 형성된 방열패턴을 가지며, 서로 스택된 다수의 반도체 칩들;을 포함하고,
상기 스택된 반도체 칩들은 상부 반도체 칩의 관통전극과 하부 반도체 칩의 본딩패드가 서로 맞닿도록 부착되어 전기적 연결이 이루어진 것을 특징으로 한다.
상기 스택된 반도체 칩들이 실장되며, 상기 스택된 반도체 칩들 중 최상부 반도체 칩의 본딩패드 또는 최하부 반도체 칩의 관통전극과 전기적으로 연결되는 본드핑거를 갖는 기판을 더 포함하는 것을 특징으로 한다.
상기 스택된 반도체 칩들을 포함한 기판 상면을 밀봉하도록 형성된 봉지부재; 및 상기 기판 하면에 부착된 외부실장부재;를 더 포함하는 것을 특징으로 한다.
상기 봉지부재 상에 부착된 히트 싱크를 더 포함하는 것을 특징으로 한다.
상기 최상부 반도체 칩의 본딩패드 또는 최하부 반도체 칩의 관통전극을 전기적으로 연결하는 재배선을 더 포함하는 것을 특징으로 한다.
상기 재배선 상에 형성되며 상기 재배선을 부분적으로 노출시키는 절연막 패턴을 더 포함하는 것을 특징으로 한다.
상기 부분적으로 노출된 재배선 상에 부착된 외부접속단자를 더 포함하는 것을 특징으로 한다.
본 발명은 고속 동작시 발생하는 열을 패키지 외부로 신속하고 효과적으로 제거할 수 있는 방열패턴을 반도체 칩 내에 마련함으로써 열 방출이 용이한 반도체 칩 및 이를 이용한 반도체 패키지를 구현할 수 있다.
또한, 본 발명은 반도체 칩 내에 마련된 방열패턴을 관통전극과 동일한 공정에서 동일한 물질로 형성하면 되므로 추가적인 비용을 필요로 하지 않게 된다.
도 1은 본 발명의 일 실시예에 따른 반도체 칩을 나타낸 단면도.
도 2 및 도 3은 도 1의 반도체 칩을 나타낸 각각의 평면도.
도 4는 본 발명의 다른 실시예에 따른 반도체 칩을 나타낸 단면도.
도 5는 본 발명의 일 실시예에 따른 스택 패키지를 나타낸 단면도.
도 6은 본 발명의 다른 실시예에 따른 스택 패키지를 나타낸 단면도.
이하, 첨부된 도면들을 참조로 본 발명의 바람직한 실시예들에 따른 반도체 칩 및 이를 이용한 스택 패키지에 대해 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 칩을 나타낸 단면도이다. 도 2 및 도 3은 도 1의 반도체 칩을 나타낸 각각의 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 칩(100)은 반도체 칩 몸체(121), 관통전극(140) 및 방열패턴(160)을 갖는다.
반도체 칩 몸체(121)는 반도체 기판(123) 및 회로층(122)을 갖는다.
반도체 기판(123)은 일면(123a) 및 상기 일면(123a)에 대향하는 타면(123b)을 갖고, 상기 회로층(122)은 반도체 기판(123)의 일면(123a)과 맞닿는 하면(도시안함) 및 상기 하면에 대향하는 상면(도시안함)을 갖는다. 반도체 기판(123)은 정제된 실리콘으로 이루어질 수 있다.
상기 회로층(122)은 데이터 저장부(도시안함), 데이터 처리부(도시안함) 및 본딩패드(124)를 포함한다. 데이터 저장부는 데이터를 저장하고, 데이터 처리부는 데이터 저장부에 저장된 데이터를 처리한다. 본딩패드(124)는 데이터 저장부 및/또는 데이터 처리부와 전기적으로 연결될 수 있다.
본딩패드(124)는 회로층(122)의 상면에 형성된 제1 본딩패드(124a) 및 상기 회로층(122)의 하면에 상기 제1 본딩패드(124a)와 전기적으로 연결되도록 형성된 제2 본딩패드(124b)를 가질 수 있다.
도면으로 제시하지는 않았지만, 상기 반도체 칩 몸체(121)는 반도체 기판(123)의 내측벽 및 타면(123b)에 상기 반도체 기판(123)과 관통전극(140) 및 상기 반도체 기판(123)과 방열패턴(160)을 전기적으로 절연시키는 절연층(도시안함)을 가질 수 있다.
관통전극(140)은 반도체 기판(123)의 타면(123b)으로부터 일면(123a)을 관통하도록 형성되어 상기 회로층(122)의 본딩패드(124)와 전기적으로 연결된다. 보다 구체적으로 설명하면, 상기 관통전극(140)은 회로층(122)의 제2 본딩패드(124b)에 대응된 위치를 관통하도록 형성되어 제2 본딩패드(124b)와 전기적으로 직접 연결될 수 있다. 이러한 관통전극(140)은 반도체 기판(123) 내에 형성된 관통부(140a) 및 상기 관통부(140a)로부터 반도체 기판(123)의 타면(123b)으로 연장된 패드부(140b)를 가질 수 있다. 관통전극(140)은, 예를 들면, 구리를 포함할 수 있다.
방열패턴(160)은 반도체 기판(123)의 내부에 관통전극(140)과 일정 간격 이격되도록 형성된다. 방열패턴(160)은 관통전극(140)과 전기적으로 분리되도록 형성되며, 이러한 방열패턴(160)은 반도체 기판(123)의 내부에 전기적으로 고립된 섬 형태로 형성된다.
상기 방열패턴(160)은 반도체 기판(123)의 타면(123b)으로부터 일면(123a)을 관통하지 않는 두께로 형성될 수 있으며, 관통전극(140)과는 동일한 공정에서 동일한 물질로 형성하는 것이 바람직하다.
한편, 도 2를 참조하면, 방열패턴(160)은 반도체 기판(123)의 내부에 형성된 다수의 제1 방열부(160a) 및 상기 다수의 제1 방열부(160a)로부터 연장되어 반도체 기판(123)의 타면(123b)에 형성된 다수의 제2 방열부(160b)를 갖는다. 이러한 제1 방열부(160a)들과 제2 방열부(160b)들은 동일한 수를 가질 수 있으며, 이 경우 제1 방열부(160a)들과 제2 방열부(160b)들은 일대일 대응하도록 형성하는 것이 바람직하다. 이와 다르게, 제2 방열부(160b)들은 제1 방열부(160a)들보다 더 적은 수를 가질 수 있으며, 이 경우 제2 방열부(160b)들은 인접한 위치에 배치된 제1 방열부(160a)들의 일부를 상호 연결하도록 형성하는 것이 바람직하다.
이와 또 다르게, 도 3을 참조하면, 상기 방열패턴(160)은 반도체 기판(123) 내에 형성된 다수의 제1 방열부(160a) 및 상기 다수의 제1 방열부(160a)로부터 각각 연장되어 반도체 기판(123)의 타면(123b)에 배치되며, 상기 다수의 제1 방열부(160a)들과 모두 연결되어 일체형으로 이루어진 하나의 제2 방열부(160b)를 가질 수 있다. 이와 같이, 제1 방열부(160a)들을 제2 방열부(160b)와 모두 연결되는 일체형으로 형성할 경우, 방열 면적의 확장으로 반도체 칩(100)의 동작시 발생하는 열을 보다 신속하고 효과적으로 외부에 방출시킬 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 칩을 나타낸 단면도이다. 본 발명의 다른 실시예는 도 1에 도시하고 설명한 일 실시예에 따른 반도체 칩과 실질적으로 동일한 구성을 갖는바, 동일한 명칭에 대해서는 동일한 도면 번호를 부여하고 중복된 설명은 생략하도록 한다.
전술한 도 1에서는 관통전극(140)과 방열패턴(160)의 직경들이 상호 동일한 크기로 형성된 것을 일 예로 도시하였으나, 이와 다르게, 도 4에 도시된 바와 같이, 관통전극(140)의 관통부(140a)는, 단면상으로 볼 때, 제1 직경(d1)을 가질 수 있고, 방열패턴(160)의 제1 방열부(160a)는, 단면상으로 볼 때, 제1 직경(d1)보다 큰 제2 직경(d2)을 가질 수 있다.
도면으로 제시하지는 않았지만, 상기 반도체 칩 몸체(121)는 반도체 기판(123)의 내측벽 및 타면(123b)에 상기 반도체 기판(123)과 관통전극(140) 및 상기 반도체 기판(123)과 방열패턴(160)을 전기적으로 절연시키는 절연층(도시안함)을 가질 수 있다.
이때, 상기 방열패턴(160)은 반도체 기판(123)의 타면(123b)으로부터 일면(123a)을 관통하도록 형성될 수 있다.
한편, 상기 반도체 칩 몸체(121)는 본딩패드(124)를 구비한 회로층(122)과 전기적으로 분리되는 접지패드(126)를 더 가질 수 있다. 이 경우, 방열패턴(160)은 접지패드(126)에 연결되도록 형성될 수 있다. 이와 같이, 방열패턴(160)을 접지패드(126)에 연결되도록 설계할 경우, 상기 방열패턴(160)은 열 방출 수단으로 기능함과 더불어 관통전극(140)들로 인가되는 신호들 간의 간섭을 차단하는 쉴드패턴(shield pattern)으로 활용되어 크로스 토크(cross-talk)에 따른 전기적 신뢰성 저하 문제를 미연에 방지할 수 있다. 방열패턴(160)을 쉴드패턴으로 활용하고자 할 경우, 상기 방열 패턴(160)은 관통전극(140)들과 인접한 위치에서 관통전극(140)들의 외주면을 감싸는 구조로 형성하는 것이 바람직하다.
도 5는 본 발명의 일 실시예에 따른 스택 패키지를 나타낸 단면도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 스택 패키지(205)는 서로 스택된 적어도 둘 이상의 반도체 칩(200)을 포함한다. 이에 더불어, 상기 스택 패키지(205)는 기판(210)을 더 포함할 수 있다.
각 반도체 칩(200)은 반도체 칩 몸체(221), 관통전극(240) 및 방열패턴(260)을 갖는다. 상기 각 반도체 칩(200)은 일 실시예 또는 다른 실시예에 따른 반도체 칩과 실질적으로 동일한 구성을 갖는바, 이에 대한 상세한 설명에 대해서는 생략하도록 한다.
상기 스택된 반도체 칩(200)들은 상부 반도체 칩(200)의 관통전극(240)과 하부 반도체 칩(200)의 본딩패드(224)가 서로 맞닿도록 부착되어 전기적 연결이 이루어질 수 있다. 보다 구체적으로 설명하면, 상기 스택된 반도체 칩(200)들의 전기적 연결은 상부 반도체 칩(200)의 관통전극(240)과 하부 반도체 칩(200)의 본딩패드(224) 사이에 개재된 솔더(도시안함)를 매개로 이루어질 수 있다.
이때, 도면으로 제시하지는 않았지만, 상기 스택된 반도체 칩(200)들은 상부 반도체 칩(200) 및 하부 반도체 칩(200) 사이에 개재된 언더-필 부재(도시안함)를 매개로 물리적으로 부착될 수 있다.
한편, 기판(210)은 스택된 반도체 칩(200)들 중 최상부 반도체 칩(200) 또는 최하부 반도체 칩(200)을 실장하는 상면(210a) 및 상기 상면(210a)에 대향하는 하면(210b)을 가지며, 상기 상면(210a)에 형성된 본드핑거(212) 및 하면(210b)에 형성된 볼랜드(214)를 포함한 회로패턴(도시안함)을 갖는다.
상기 기판(210)의 본드핑거(212)는 스택된 반도체 칩(200)들 중 최상부 반도체 칩(200)의 본딩패드(224) 또는 최하부 반도체 칩(200)의 관통전극(240)과 전기적으로 연결될 수 있다.
상기 스택 패키지(205)는 스택된 반도체 칩(200)들을 포함한 기판(210) 상면(210a)을 밀봉하도록 형성된 봉지부재(270)를 더 포함할 수 있다. 이러한 봉지부재(270)는, 예를 들면, EMC(epoxy molding compound)를 포함할 수 있다.
또한, 상기 스택 패키지(205)는 기판(210) 하면(210b)의 볼랜드(214)에 부착된 외부실장부재(280)를 더 포함할 수 있다. 이러한 외부실장부재(280)는 솔더볼을 포함할 수 있다.
이에 더불어, 상기 봉지부재(270) 상에 부착된 히트 싱크(290)를 더 포함할 수 있다. 이와 다르게, 히트 싱크(290)는 열전달 물질층(도시안함)을 매개로 하여 최상부 반도체 칩(200) 상에 직접 부착될 수도 있다.
한편, 도 6은 본 발명의 다른 실시예에 따른 스택 패키지를 나타낸 단면도이다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 스택 패키지(305)는 서로 스택된 적어도 둘 이상의 반도체 칩(300)들을 포함한다.
각 반도체 칩(300)은 반도체 칩 몸체(321), 관통전극(340) 및 방열패턴(360)을 갖는다. 상기 각 반도체 칩(300)은 일 실시예 또는 다른 실시예에 따른 반도체 칩과 실질적으로 동일한 구성을 갖는바, 이에 대한 상세한 설명에 대해서는 생략하도록 한다.
상기 스택된 반도체 칩(300)들은 상부 반도체 칩(300)의 관통전극(340)과 하부 반도체 칩(300)의 본딩패드(324)가 서로 맞닿도록 부착되어 전기적 연결이 이루어질 수 있다. 보다 구체적으로 설명하면, 상기 스택된 반도체 칩(300)들의 전기적 연결은 상부 반도체 칩(300)의 관통전극(340)과 하부 반도체 칩(300)의 본딩패드(324) 사이에 개재된 솔더(도시안함)를 매개로 이루어질 수 있다.
이때, 도면으로 제시하지는 않았지만, 상기 스택된 반도체 칩(305)들은 상부 반도체 칩(300) 및 하부 반도체 칩(300) 사이에 개재된 언더-필 부재(도시안함)를 매개로 물리적으로 부착될 수 있다.
한편, 상기 스택 패키지(305)는 최상부 반도체 칩(300)의 본딩패드(324) 또는 최하부 반도체 칩(300)의 관통전극(340)을 전기적으로 연결하는 재배선(372)을 더 포함할 수 있다.
이에 더불어, 상기 스택 패키지(305)는 최상부 반도체 칩(300) 또는 최하부 반도체 칩(300)의 재배선(372) 상에 형성되며 상기 재배선(372)을 부분적으로 노출시키는 절연막 패턴(374)과 상기 절연막 패턴(374)에 의해 부분적으로 노출된 재배선(372) 상에 부착된 외부접속단자(380)를 더 포함할 수 있다.
지금까지 설명한 바와 같이, 본 실시예에서는 고속 동작시 발생하는 열을 패키지 외부로 신속하고 효과적으로 제거할 수 있는 방열패턴을 반도체 칩 내에 마련함으로써 열 방출이 용이한 반도체 칩 및 이를 이용한 반도체 패키지를 구현할 수 있다.
또한, 본 실시예에서는 반도체 칩 내에 마련된 방열패턴을 관통전극과 동일한 공정에서 동일한 물질로 형성하면 되므로, 추가적인 비용을 필요로 하지 않게 된다.
이상, 전술한 본 발명의 실시예에서는 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

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  9. 각각 일면 및 상기 일면에 대향하는 타면을 갖는 반도체 기판 및 상기 반도체 기판의 일면 상에 형성되며 본딩패드를 구비한 회로층을 갖는 반도체 칩 몸체, 상기 반도체 기판의 타면으로부터 일면을 관통하도록 형성되어 상기 본딩패드와 연결된 관통전극 및 상기 반도체 기판 내에 형성된 방열패턴을 가지며, 서로 스택된 다수의 반도체 칩들;을 포함하고,
    상기 스택된 반도체 칩들은 상부 반도체 칩의 관통전극과 하부 반도체 칩의 본딩패드가 서로 맞닿도록 부착되어 전기적 연결이 이루어진 것을 특징으로 하는 스택 패키지.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 9 항에 있어서,
    상기 스택된 반도체 칩들이 실장되며, 상기 스택된 반도체 칩들 중 최상부 반도체 칩의 본딩패드 또는 최하부 반도체 칩의 관통전극과 전기적으로 연결되는 본드핑거를 갖는 기판을 더 포함하는 것을 특징으로 하는 스택 패키지.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 10 항에 있어서,
    상기 스택된 반도체 칩들을 포함한 기판 상면을 밀봉하도록 형성된 봉지부재; 및
    상기 기판 하면에 부착된 외부실장부재;
    를 더 포함하는 것을 특징으로 하는 스택 패키지.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 11 항에 있어서,
    상기 봉지부재 상에 부착된 히트 싱크를 더 포함하는 것을 특징으로 하는 스택 패키지.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 9 항에 있어서,
    상기 최상부 반도체 칩의 본딩패드 또는 최하부 반도체 칩의 관통전극을 전기적으로 연결하는 재배선을 더 포함하는 것을 특징으로 하는 스택 패키지.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 13 항에 있어서,
    상기 재배선 상에 형성되며 상기 재배선을 부분적으로 노출시키는 절연막 패턴을 더 포함하는 것을 특징으로 하는 스택 패키지.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 14 항에 있어서,
    상기 부분적으로 노출된 재배선 상에 부착된 외부접속단자를 더 포함하는 것을 특징으로 하는 스택 패키지.
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