KR20220030005A - 반도체 패키지 및 반도체 패키지의 제조 방법 - Google Patents

반도체 패키지 및 반도체 패키지의 제조 방법 Download PDF

Info

Publication number
KR20220030005A
KR20220030005A KR1020200111673A KR20200111673A KR20220030005A KR 20220030005 A KR20220030005 A KR 20220030005A KR 1020200111673 A KR1020200111673 A KR 1020200111673A KR 20200111673 A KR20200111673 A KR 20200111673A KR 20220030005 A KR20220030005 A KR 20220030005A
Authority
KR
South Korea
Prior art keywords
substrate
package
chip
pads
semiconductor
Prior art date
Application number
KR1020200111673A
Other languages
English (en)
Inventor
정현수
정명기
김영룡
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200111673A priority Critical patent/KR20220030005A/ko
Priority to US17/218,340 priority patent/US11488937B2/en
Priority to TW110113860A priority patent/TW202230711A/zh
Priority to CN202110824114.8A priority patent/CN114203680A/zh
Publication of KR20220030005A publication Critical patent/KR20220030005A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/46—Structure, shape, material or disposition of the wire connectors prior to the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02373—Layout of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/48147—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked with an intermediate bond, e.g. continuous wire daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 배치되고 몰드 기판, 상기 몰드 기판 내에 칩 패드들이 노출되도록 배치되는 반도체 칩, 상기 몰드 기판 내에 상기 반도체 칩과 이격되도록 배치되는 복수 개의 스페이서 칩들, 및 상기 몰드 기판 상에 배치되며 상기 칩 패드들과 전기적으로 연결된 재배선들을 갖는 재배선층을 포함하는 하부 패키지 구조체, 상기 하부 패키지 구조체 상에서 서로 이격 배치되고 복수 개의 적층되는 메모리 칩들을 각각 포함하는 제1 및 제2 적층 구조물들, 및 상기 패키지 기판 상에서 상기 하부 패키지 구조체 그리고 상기 제1 및 제2 적층 구조물들을 커버하는 밀봉 부재를 포함한다. 상기 몰드 기판은 상기 반도체 칩 및 상기 스페이서 칩들의 측면들을 커버하는 제1 커버부 및 상기 반도체 칩의 하부면을 커버하는 제2 커버부를 포함한다.

Description

반도체 패키지 및 반도체 패키지의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 및 반도체 패키지의 제조 방법에 관한 것으로, 보다 상세하게는, 복수 개의 적층된 칩들을 갖는 멀티 칩 패키지 및 이의 제조 방법에 관한 것이다.
스마트폰, 태블릿 PC와 같은 모바일 기기는 내장 메모리를 이용하여 정보를 저장할 수 있다. 상기 내장 메모리로서 유니버설 플래시 스토리지(Universal Flash Storage, UFS) 패키지가 사용될 수 있다. 하지만, 종래의 UFS 패키지는 내부의 컨트롤러 칩을 위한 돌멘(dolmen) 구조의 더미 칩을 포함하므로, 전체 패키지 두께가 증가하고 기계적 신뢰성이 저하되는 문제점이 있다.
본 발명의 일 과제는 전체 패키지 두께를 감소시키고 휨을 방지할 수 있는 컨트롤러-스페이서 패키지 구조체를 포함하는 반도체 패키지를 제공하는 데 있다.
본 발명의 다른 과제는 상술한 반도체 패키지를 제조하는 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 배치되고 몰드 기판, 상기 몰드 기판 내에 칩 패드들이 노출되도록 배치되는 반도체 칩, 상기 몰드 기판 내에 상기 반도체 칩과 이격되도록 배치되는 복수 개의 스페이서 칩들, 및 상기 몰드 기판 상에 배치되며 상기 칩 패드들과 전기적으로 연결된 재배선들을 갖는 재배선층을 포함하는 하부 패키지 구조체, 상기 하부 패키지 구조체 상에서 서로 이격 배치되고 복수 개의 적층되는 메모리 칩들을 각각 포함하는 제1 및 제2 적층 구조물들, 및 상기 패키지 기판 상에서 상기 하부 패키지 구조체 그리고 상기 제1 및 제2 적층 구조물들을 커버하는 밀봉 부재를 포함한다. 상기 몰드 기판은 상기 반도체 칩 및 상기 스페이서 칩들의 측면들을 커버하는 제1 커버부 및 상기 반도체 칩의 하부면을 커버하는 제2 커버부를 포함한다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 제1 접착 부재에 의해 부착되는 하부 패키지 구조체, 상기 하부 패키지 구조체 상에서 서로 이격 배치되고 복수 개의 적층되는 메모리 칩들을 각각 포함하는 제1 및 제2 적층 구조물들, 및 상기 패키지 기판 상에서 상기 하부 패키지 구조체 그리고 상기 제1 및 제2 적층 구조물들을 커버하는 밀봉 부재를 포함한다. 상기 하부 패키지 구조체는 몰드 기판, 상기 몰드 기판 내에 칩 패드들이 노출되도록 구비되는 반도체 칩, 상기 몰드 기판 내에 상기 반도체 칩과 이격되도록 구비되는 복수 개의 스페이서 칩들, 및 상기 몰드 기판 상에 배치되며 상기 칩 패드들과 전기적으로 연결된 재배선들을 갖는 재배선층을 포함한다. 상기 반도체 칩의 두께는 40㎛ 내지 60㎛의 범위 이내이고, 상기 제1 접착 부재의 두께는 15㎛ 내지 25㎛의 범위 이내에 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 배치되고 몰드 기판, 상기 몰드 기판 내에 칩 패드들이 노출되도록 배치되는 반도체 칩, 상기 몰드 기판 내에 상기 반도체 칩과 이격되도록 배치되는 복수 개의 스페이서 칩들, 및 상기 몰드 기판 상에 배치되며 상기 칩 패드들과 전기적으로 연결된 재배선 패드들을 갖는 재배선층을 포함하는 하부 패키지 구조체, 기 하부 패키지 구조체 상에서 서로 이격 배치되고 복수 개의 적층되는 메모리 칩들을 각각 포함하는 제1 및 제2 적층 구조물들, 상기 재배선 패드들과 상기 패키지 기판의 기판 패드들을 전기적으로 연결시키는 제1 도전성 연결 부재들, 상기 메모리 칩들의 칩 패드들과 상기 패키지 기판의 기판 패드들을 전기적으로 연결시키는 제2 도전성 연결 부재들, 및 상기 패키지 기판 상에서 상기 하부 패키지 구조체 그리고 상기 제1 및 제2 적층 구조물들을 커버하는 밀봉 부재를 포함한다. 상기 몰드 기판은 상기 반도체 칩 및 상기 스페이서 칩들의 측면들을 커버하는 제1 커버부 및 상기 반도체 칩의 하부면을 커버하는 제2 커버부를 포함한다.
예시적인 실시예들에 따르면, 반도체 패키지는 몰드 기판 내에 구비된 반도체 칩 및 복수 개의 스페이서 칩들을 포함하는 팬 아웃 패키지로서의 하부 패키지 구조체, 및 상기 하부 패키지 구조체 상에서 서로 이격 배치되고 복수 개의 메모리 칩들을 각각 포함하는 제1 및 제2 적층 구조물들을 포함할 수 있다.
상기 반도체 칩의 제1 면 및 상기 스페이서 칩들의 상부면들이 노출되도록 상기 몰드 기판 내에 구비됨으로써, 전체 패키지의 두께를 감소시킬 수 있다. 상기 하부 패키지 구조체 내에 몰딩된 복수 개의 상기 스페이서 칩들은 상기 반도체 칩의 양측에 대칭적으로 배치되어 상기 하부 패키지 구조체의 휨(warpage)을 감소시키거나 방지할 수 있다.
또한, 상기 몰드 기판은 상기 반도체 칩의 하부면과 상기 스페이서 칩들의 상기 하부면들을 커버하므로, 상기 몰드 기판을 패키지 기판에 부착시키는 접착 부재의 접착력이 향상될 수 있다. 더욱이, 상기 몰드 기판은 상기 반도체 칩의 하부면을 커버함으로써 상기 반도체 칩을 외부 충격으로부터 보호할 수 있고 상기 접착 부재를 통해 이온 불순물들이 침투하는 것을 방지할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 반도체 패키지를 나타내는 평면도이다.
도 3은 도 1의 하부 패키지 구조체 상에 적층된 최하층 제1 및 제2 메모리 칩들을 나타내는 단면도이다.
도 4는 도 1의 하부 패키지 구조체 내의 반도체 칩 및 스페이서 칩들을 나타내는 평면도이다.
도 5 내지 도 15는 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
도 16은 예시적인 실시예들에 따른 반도체 패키지의 하부 패키지 구조체를 나타내는 평면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 2는 도 1의 반도체 패키지를 나타내는 평면도이다. 도 3은 도 1의 하부 패키지 구조체 상에 적층된 최하층 제1 및 제2 메모리 칩들을 나타내는 단면도이다. 도 4는 도 1의 하부 패키지 구조체 내의 반도체 칩 및 스페이서 칩들을 나타내는 평면도이다.
도 1 내지 도 4를 참조하면, 반도체 패키지(10)는 패키지 기판(110), 몰딩된 반도체 칩(300) 및 스페이서 칩들(400)을 포함하는 하부 패키지 구조체(200), 복수 개의 메모리 칩들을 각각 포함하는 제1 및 제2 적층 구조물들(G1, G2), 및 밀봉 부재(900)를 포함할 수 있다. 또한, 반도체 패키지(10)는 외부 접속 부재들(160)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 반도체 패키지(10)는 서로 다른 종류의 반도체 칩들을 포함하는 멀티-칩 패키지(Multi-Chip Package, MCP)일 수 있다. 반도체 패키지(10)는 하나의 패키지 안에 복수 개의 반도체 칩들을 적층 또는 배열하여 하나의 독립된 기능을 갖는 시스템 인 패키지(System In Package, SIP)일 수 있다. 예를 들면, 반도체 패키지(10)는 컨트롤러와 복수 개의 적층된 메모리 칩들을 포함하는 유니버설 플래시 스토리지(Universal Flash Storage, UFS) 장치일 수 있다.
패키지 기판(100)은 서로 마주보는 상부면(102)과 하부면(104)을 갖는 기판일 수 있다. 예를 들면, 패키지 기판(100)은 인쇄회로기판(PCB), 플렉서블 기판, 테이프 기판 등을 포함할 수 있다. 상기 패키지 기판은 내부에 비아와 다양한 회로들을 갖는 다층 회로 보드일 수 있다. 패키지 기판(100)은 반도체 칩(300)과 상기 메모리 칩들과의 전기적 연결을 위한 채널들로서의 내부 배선들을 포함할 수 있다.
패키지 기판(100)의 상부면(102) 상에는 기판 패드들(120)이 배치될 수 있다. 기판 패드들(120)은 상기 배선들에 각각 연결될 수 있다. 상기 배선들은 패키지 기판(100)의 상부면(102) 또는 내부에서 연장할 수 있다. 예를 들면, 상기 배선의 적어도 일부분이 랜딩 패드로서 상기 기판 패드로 사용될 수 있다.
상기 도면들에는 몇 개의 기판 패드들만이 도시되어 있으나, 상기 기판 패드들의 개수 및 배치들은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다. 상기 기판 패드들을 비롯한 상기 배선들은 본 발명이 속하는 기술 분야에서 널리 알려진 것이므로 도시 및 설명을 생략하기로 한다.
패키지 기판(100)의 상부면(102) 상에는 기판 패드들(120)를 노출시키는 제1 절연막(140)이 형성될 수 있다. 제1 절연막(140)은 기판 패드(120)를 제외한 패키지 기판(100)의 상부면(102) 전체를 커버할 수 있다. 예를 들면, 상기 제1 절연막은 솔더 레지스트를 포함할 수 있다.
예시적인 실시예들에 있어서, 하부 패키지 구조체(200)는 패키지 기판(100) 상에 실장될 수 있다. 하부 패키지 구조체(200)는 제1 접착 부재(240)를 이용하여 패키지 기판(100)의 상부면(102) 상에 부착될 수 있다. 예를 들면, 상기 제1 접착 부재는 DAF(direct adhesive film)과 같은 접착 필름을 포함할 수 있다.
하부 패키지 구조체(200)는 몰드 기판(210), 몰드 기판(210) 내에 칩 패드들(310)이 노출되도록 형성된 반도체 칩(300), 몰드 기판(210) 내에 반도체 칩(300)과 이격되도록 형성된 복수 개의 스페이서 칩들(400), 및 몰드 기판(210)의 제1 면(212) 상에 형성되며 칩 패드들(310)과 전기적으로 연결된 재배선들(230)을 갖는 재배선층(220)을 포함할 수 있다. 재배선(230)은 몰드 기판(210)의 주변 영역에 배치된 재배선 패드(232)를 포함할 수 있다.
서브 반도체 패키지로서의 하부 패키지 구조체(200)는 재배선층(220)이 반도체 칩(300)의 외측면을 커버하는 몰드 기판(400)까지 연장하여 형성되는 팬 아웃 패키지일 수 있다. 재배선층(220)은 웨이퍼-레벨(또는 패널-레벨)의 재배선 공정에 의해 형성될 수 있다.
구체적으로, 몰드 기판(210)은 서로 마주하는 제1 면(212) 및 제2 면(214)을 가질 수 있다. 몰드 기판(210)은 에폭시 몰딩 컴파운드(epoxy molding compound)를 포함할 수 있다. 반도체 칩(300) 및 복수 개의 스페이서 칩들(400)은 몰드 기판(210) 내에 수용될 수 있다.
반도체 칩(300)은 제1 면, 즉, 활성면(active surface) 상에 복수 개의 칩 패드들(310)을 가질 수 있다. 칩 패드들(310)이 형성된 상기 제1 면에 반대하는 제2 면이 패키지 기판(100)을 향하도록 하부 패키지 구조체(200)는 패키지 기판(100) 상에 배치될 수 있다.
반도체 칩(300)의 상기 제1 면(상부면)은 몰드 기판(210)의 제1 면(212)으로부터 노출될 수 있다. 따라서, 반도체 칩(300)의 칩 패드들(310)이 몰드 기판(210)의 제1 면(212)으로부터 노출될 수 있다. 반도체 칩(200)의 상기 제1 면은 몰드 기판(210)에 의해 노출되고, 반도체 칩(200)의 상기 제1 면에 반대하는 제2 면 및 측면들은 몰드 기판(210)에 의해 커버될 수 있다. 이와 유사하게, 스페이서 칩(400)의 상부면을 제외한 나머지 면들(하부면과 측면들)은 몰드 기판(210)에 의해 커버될 수 있다. 또한, 몰드 기판(210)은 반도체 칩(300) 및 스페이서 칩들(400) 사이의 공간들을 채울 수 있다.
몰드 기판(210)은 반도체 칩(300) 및 스페이서 칩들(400)의 측면들을 커버하는 제1 커버부(210a), 반도체 칩(300)의 상기 제2 면(하부면)을 커버하는 제2 커버부(210b) 및 스페이서 칩(400)의 상기 하부면을 커버하는 제3 커버부(210c)를 포함할 수 있다. 하부 패키지 구조체(200)의 몰드 기판(210)의 제2 면(214)과 패키지 기판(100) 사이에는 제1 접착 부재(240)가 개재될 수 있다.
따라서, 반도체 칩(300)의 상기 하부면과 스페이서 칩들(400)의 상기 하부면들은 몰드 기판(210)의 제2 및 제3 커버부들(210b, 210c)에 의해 커버되므로, 몰드 기판(210)과의 제1 접착 부재(240)의 접착력이 향상될 수 있다. 또한, 몰드 기판(210)의 제2 커버부(210b)는 반도체 칩(300)을 외부 충격으로부터 보호할 수 있고 제1 접착 부재(240)를 통해 이온 불순물들이 침투하는 것을 방지할 수 있다.
상기 반도체 칩은 집적 회로를 포함할 수 있다. 예를 들면, 상기 반도체 칩은 로직 회로를 포함하는 로직 칩일 수 있다. 상기 로직 칩은 메모리 칩들을 제어하는 컨트롤러 칩일 수 있다. 상기 반도체 칩은 CPU, GPU, SoC와 같은 호스트(Host)로서의 ASIC와 같은 프로세서 칩일 수 있다. 상기 스페이서 칩은 실리콘을 포함하는 더미 반도체 칩을 포함할 수 있다.
재배선층(220)은 몰드 기판(210)의 제1 면(212) 상에 형성될 수 있다. 재배선층(220)은 몰드 기판(210)의 제1 면(212) 상에 형성된 칩 패드들(310)을 각각 노출시키는 제1 개구들을 갖는 제1 절연막(222), 제1 절연막(222) 상에 형성되며 적어도 일부가 상기 제1 개구들을 통해 칩 패드들(310)과 직접 접촉하는 재배선들(230) 및 제1 절연막(222) 상에 재배선들(230)을 커버하며 재배선들(230)의 일부들, 즉, 재배선 패드 영역들을 각각 노출시키는 제2 개구들을 갖는 제2 절연막(224)을 포함할 수 있다.
예를 들면, 상기 제1 및 제2 절연막들은 폴리머, 유전막 등을 포함할 수 있다. 상기 제1 및 제2 절연막들은 감광성 물질을 포함할 수 있다. 상기 재배선은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다.
재배선(230)은 반도체 칩(300)의 칩 패드(310)로부터 주변 영역으로 연장할 수 있다. 제2 절연막(224)의 상기 제2 개구에 의해 노출된 재배선(230)의 일부는 재배선 패드(232)로서 사용될 수 있다. 재배선(230)은 상기 주변 영역에 재배선 패드(232)를 포함할 수 있다. 재배선 패드들(232)은 하부 패키지 구조체(200) 상에 적층되는 상기 메모리 칩들과 중첩되지 않는 주변 영역에 위치할 수 있다. 따라서, 하부 패키지 구조체(200)는 팬 아웃(fan out) 타입의 재배선 패드들(232)을 갖는 재배선층(220)을 포함할 수 있다.
반도체 칩(300)은 제1 도전성 연결 부재들(250)에 의해 패키지 기판(100)에 전기적으로 연결될 수 있다. 구체적으로, 제1 도전성 연결 부재(250)는 하부 패키지 구조체(200)의 재배선 패드(232)를 패키지 기판(100)의 기판 패드(120)에 전기적으로 연결시킬 수 있다. 예를 들면, 제1 도전성 연결 부재(250)는 본딩 와이어를 포함할 수 있다.
따라서, 하부 패키지 구조체(200)는 제1 접착 부재(240)에 의해 패키지 기판(100) 상에 적층되고, 하부 패키지 구조체(200) 내에 몰딩된 반도체 칩(200)은 복수 개의 제1 도전성 연결 부재들(250)에 의해 패키지 기판(100)에 전기적으로 연결될 수 있다. 또한, 하부 패키지 구조체(200) 내에 몰딩된 복수 개의 스페이서 칩들(400)은 반도체 칩(300)의 양측에 대칭적으로 배치되어 하부 패키지 구조체(200)의 휨(warpage)을 감소시키거나 방지할 수 있다.
예시적인 실시예들에 있어서, 제1 적층 구조물(G1)은 하부 패키지 구조물(200) 상에 적층될 수 있다. 제1 적층 구조물(G1)은 하부 패키지 구조물(200) 상에 순차적으로 적층된 복수 개의 메모리 칩들(500, 700)을 포함할 수 있다. 예를 들면, 상기 메모리 칩은 디램(DRAM), 낸드 플래시 메모리(NAND flash memory)와 같은 비휘발성 메모리 장치를 포함할 수 있다.
제1 적층 구조물(G1)은 제1 메모리 칩들(500a, 500b, 500c, 500d) 및 제3 메모리 칩들(700a, 700b, 700c, 700d)을 포함할 수 있다. 제1 메모리 칩들(500a, 500b, 500c, 500d)은 제2 접착 부재들(540a, 540b, 540c, 540d)을 이용하여 하부 패키지 구조체(200) 상에 순차적으로 부착될 수 있다. 제3 메모리 칩들(700a, 700b, 700c, 700d)은 제2 접착 부재들(740a, 740b, 740c, 740d)을 이용하여 제1 메모리 칩(500) 상에 순차적으로 부착될 수 있다. 예를 들면, 상기 제2 접착 부재들은 DAF(direct adhesive film)과 같은 접착 필름을 포함할 수 있다.
제1 메모리 칩들(500a, 500b, 500c, 500d)은 제2 도전성 연결 부재들(550)에 의해 패키지 기판(100)에 전기적으로 연결될 수 있다. 구체적으로, 제2 도전성 연결 부재(550)는 제1 메모리 칩(500)의 칩 패드를 패키지 기판(100)의 기판 패드(120)에 전기적으로 연결할 수 있다. 예를 들면, 제2 도전성 연결 부재(550)는 본딩 와이어를 포함할 수 있다. 따라서, 제1 메모리 칩(500)은 복수 개의 제2 도전성 연결 부재들(550)에 패키지 기판(100)에 전기적으로 연결될 수 있다.
제3 메모리 칩들(700a, 700b, 700c, 700d)은 제2 도전성 연결 부재들(750)에 의해 패키지 기판(100)에 전기적으로 연결될 수 있다. 구체적으로, 제2 도전성 연결 부재(750)는 제3 메모리 칩(700)의 칩 패드(710)를 패키지 기판(100)의 기판 패드(120)에 전기적으로 연결할 수 있다. 예를 들면, 제2 도전성 연결 부재(750)는 본딩 와이어를 포함할 수 있다. 따라서, 제3 메모리 칩(700)은 복수 개의 제2 도전성 연결 부재들(750)에 패키지 기판(100)에 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 제2 적층 구조물(G2)은 하부 패키지 구조체(200) 상에 배치될 수 있다. 제2 적층 구조물(G2)은 하부 패키지 구조체(200) 상에 제1 적층 구조물(G1)와 이격 배치될 수 있다. 제1 및 제2 적층 구조물들(G1, G2)은 하부 패키지 구조체(200) 상에서 서로 나란히 배열될 수 있다. 제2 적층 구조물(G2)은 하부 패키지 구조체(200) 상에 순차적으로 적층된 복수 개의 메모리 칩들(600, 800)을 포함할 수 있다. 예를 들면, 상기 메모리 칩은 디램(DRAM), 낸드 플래시 메모리(NAND flash memory)와 같은 비휘발성 메모리 장치를 포함할 수 있다.
제2 적층 구조물(G2)은 제2 메모리 칩들(600a, 600b, 600c, 600d) 및 제4 메모리 칩들(800a, 800b, 800c, 800d)을 포함할 수 있다. 제2 메모리 칩들(600a, 600b, 600c, 600d)은 제2 접착 부재들(640a, 640b, 640c, 640d)을 이용하여 하부 패키지 구조체(200) 상에 순차적으로 부착될 수 있다. 제4 메모리 칩들(800a, 800b, 800c, 800d)은 제2 접착 부재들(840a, 840b, 840c, 840d)을 이용하여 제2 메모리 칩(600) 상에 순차적으로 부착될 수 있다.
제2 메모리 칩들(600a, 600b, 600c, 600d)은 제2 도전성 연결 부재들(650)에 의해 패키지 기판(100)에 전기적으로 연결될 수 있다. 구체적으로, 제2 도전성 연결 부재(650)는 제2 메모리 칩(600)의 칩 패드를 패키지 기판(100)의 기판 패드(120)에 전기적으로 연결할 수 있다. 예를 들면, 제2 도전성 연결 부재(650)는 본딩 와이어를 포함할 수 있다. 따라서, 제2 메모리 칩(600)은 복수 개의 제2 도전성 연결 부재들(650)에 패키지 기판(100)에 전기적으로 연결될 수 있다.
제4 메모리 칩들(800a, 800b, 800c, 800d)은 제2 도전성 연결 부재들(850)에 의해 패키지 기판(100)에 전기적으로 연결될 수 있다. 구체적으로, 제2 도전성 연결 부재(850)는 제4 메모리 칩(800)의 칩 패드(810)를 패키지 기판(100)의 기판 패드(120)에 전기적으로 연결할 수 있다. 예를 들면, 제2 도전성 연결 부재(850)는 본딩 와이어를 포함할 수 있다. 따라서, 제4 메모리 칩(800)은 복수 개의 제2 도전성 연결 부재들(850)에 패키지 기판(100)에 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 제1 메모리 칩들(500a, 500b, 500c, 500d)은 카스케이드(cascade) 구조로 적층될 수 있다. 제2 메모리 칩들(600a, 600b, 600c, 600d)은 카스케이드(cascade) 구조로 적층될 수 있다. 제1 메모리 칩들(500a, 500b, 500c, 500d)은 하부 패키지 구조체(200) 상의 제2 적층 구조물(G2)을 향하는 방향으로 순차적으로 오프셋 정렬될 수 있다. 제2 메모리 칩들(600a, 600b, 600c, 600d)은 하부 패키지 구조체(200) 상의 제1 적층 구조물(G1)을 향하는 방향으로 순차적으로 오프셋 정렬될 수 있다.
제3 메모리 칩들(700a, 700b, 700c, 700d)은 카스케이드(cascade) 구조로 적층될 수 있다. 제4 메모리 칩들(800a, 800b, 800c, 800d)은 카스케이드(cascade) 구조로 적층될 수 있다. 제3 메모리 칩들(700a, 700b, 700c, 700d)은 하부 패키지 구조체(200) 상의 제2 적층 구조물(G2)을 향하는 방향으로 순차적으로 오프셋 정렬될 수 있다. 제4 메모리 칩들(800a, 800b, 800c, 800d)은 하부 패키지 구조체(200) 상의 제1 적층 구조물(G1)을 향하는 방향으로 순차적으로 오프셋 정렬될 수 있다.
또한, 제1 적층 구조물(G1)의 상기 메모리 칩들의 개수는 제2 적층 구조물(G2)의 상기 메모리 칩들의 개수와 동일할 수 있다.
도 2 내지 도 4에 도시된 바와 같이, 반도체 칩(300) 및 복수 개의 스페이서 칩들(400)은 몰드 기판(210) 내에서 서로 이격되도록 배치될 수 있다. 스페이서 칩들(400)은 반도체 칩(300)의 양측에 대칭적으로 배열될 수 있다. 제1 및 제2 적층 구조물들(G1, G2)은 하부 패키지 구조체(200) 상에서 서로 이격 배치될 수 있다.
하부 패키지 구조체(200)는 몰드 기판(210)의 제1 면(212)과 직교하는 제1 방향(Y 방향)과 평행한 방향으로 연장하며 서로 마주하는 제1 측면(S1) 및 제2 측면(S2) 그리고 상기 제1 방향과 직교하는 제2 방향(X 방향)과 평행한 방향으로 연장하며 서로 마주하는 제3 측면(S3) 및 제4 측면(S4)을 가질 수 있다.
몰드 기판(210)의 제1 방향(Y 방향)으로의 길이는 재배선층(220)의 제1 방향(Y 방향)으로의 길이와 동일하고 하부 패키지 구조체(200)의 세로 방향 길이(L1)를 정의하고, 몰드 기판(210)의 제2 방향(X 방향)으로의 길이는 재배선층(220)의 제2 방향(X 방향)으로의 길이와 동일하고 하부 패키지 구조체(200)의 가로 방향 길이(W1)를 정의할 수 있다.
하부 패키지 구조체(200)의 가로 방향 길이, 즉, 폭(W1)은 8mm 내지 12mm의 범위 이내이고, 반도체 칩(300)의 폭(W2)은 2mm 내지 5mm의 범위 이내이고, 스페이서 칩(400)의 폭(W3)은 1.5mm 내지 5mm의 범위 이내이고, 메모리 칩(500a)의 폭(W4)은 3mm 내지 5mm의 범위 이내에 있을 수 있다. 본 실시예에 있어서, 하부 패키지 구조체(200)의 폭(W1)은 약 9mm이고, 메모리 칩(500a)의 폭(W4)은 약 3.8mm일 수 있다.
메모리 칩(500a)의 폭(W4)과 하부 패키지 구조체(200)의 폭(W1)의 비율(W4/W1)은 0.25 내지 0.625의 범위 이내에 있을 수 있다. 본 실시예에 있어서, 메모리 칩(500a)의 폭(W4)과 하부 패키지 구조체(200)의 폭(W1)의 비율(W4/W1)은 0.5보다 작을 수 있다.
하부 패키지 구조체(200)의 세로 방향 길이, 즉, 길이(L1)는 11mm 내지 14mm의 범위 이내이고, 반도체 칩(300)의 길이(L2)는 4mm 내지 6mm의 범위 이내이고, 스페이서 칩(400)의 길이(L3)는 3mm 내지 8mm의 범위 이내이고, 메모리 칩(500a)의 길이(L4)는 10mm 내지 13mm의 범위 이내에 있을 수 있다. 본 실시예에 있어서, 하부 패키지 구조체(200)의 길이(W1)는 메모리 칩(500a)의 길이(L4)와 같을 수 있다. 하부 패키지 구조체(200)의 길이(W1)는 약 12.7mm일 수 있다.
반도체 칩(300)의 두께(T1)는 40㎛ 내지 60㎛의 범위 이내이고, 제1 접착 부재(240)의 두께(T2)는 15㎛ 내지 25㎛의 범위 이내에 있을 수 있다. 본 실시예에 있어서, 반도체 칩(300)의 두께는 약 50㎛이고, 제1 접착 부재(240)의 두께는 약 20㎛일 수 있다.
최하층 제1 메모리 칩(500a)의 두께(T3)는 35㎛ 내지 55㎛의 범위 이내이고, 제2 접착 부재(540a)의 두께(T4)는 3㎛ 내지 10㎛의 범위 이내에 있을 수 있다. 본 실시예에 있어서, 최하층 제1 메모리 칩(500a)의 두께는 약 45㎛이고, 제2 접착 부재(540a)의 두께는 약 5㎛일 수 있다.
패키지 기판(100)의 상부면으로부터 최하층 제1 메모리 칩(500a)의 높이(H3), 즉, 하부 패키지 구조체(200)와 최하층 제1 메모리 칩(500a)의 두께는 110㎛ 내지 130㎛의 범위 이내에 있을 수 있다. 본 실시예에 있어서, 패키지 기판(100)의 상부면으로부터 최하층 제1 메모리 칩(500a)의 높이(H3)는 약 120㎛일 수 있다. 이에 따라, 컨트롤러 칩(300)과 스페이서 칩들(400)이 팬 아웃 패키지 형태로 몰딩됨으로써, 전체 패키지의 두께를 감소시킬 수 있다.
본 실시예에서는, 4개의 스페이서 칩들이 배치될 수 있다. 하지만, 상기 스페이서 칩들의 개수, 두께, 면적, 배치 등은 상기 컨트롤러 칩 및 스페이서 칩들을 포함하는 하부 패키지 구조체(200)의 휨(warpage)을 방지할 수 있도록 결정될 수 있다.
예시적인 실시예들에 있어서, 밀봉 부재(900)는 패키지 기판(100) 상에 형성되어 하부 패키지 구조체(200), 제1 적층 구조물(G1) 및 제2 적층 구조물(G2)을 외부로부터 보호할 수 있다. 상기 밀봉 부재는 에폭시 몰딩 콤파운드(epoxy mold compound, EMC)를 포함할 수 있다.
패키지 기판(100)의 하부면(104) 상에는 전기 신호를 제공하기 위한 외부 접속 패드들(130)이 형성될 수 있다. 외부 접속 패드들(130)은 제2 절연막(150)에 의해 노출될 수 있다. 상기 제2 절연막은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 패키지 기판(100)의 외부 접속 패드(130) 상에는 외부 장치와의 전기적 연결을 위하여 외부 연결 부재(160)가 배치될 수 있다. 예를 들면, 외부 연결 부재(160)는 솔더 볼일 수 있다. 반도체 패키지(10)는 상기 솔더 볼들을 매개로 하여 모듈 기판(도시되지 않음)에 실장되어 메모리 모듈을 구성할 수 있다.
상술한 바와 같이, 반도체 패키지(10)는 몰드 기판(210) 내에 구비된 반도체 칩(300) 및 복수 개의 스페이서 칩들(400)을 포함하는 팬 아웃 패키지로서의 하부 패키지 구조체(200) 및 하부 패키지 구조체(200) 상에서 서로 이격 배치되고 복수 개의 메모리 칩들(500, 600, 700, 800)을 각각 포함하는 제1 및 제2 적층 구조물들(G1, G2)을 포함할 수 있다.
반도체 칩(300)의 상기 제1 면 및 스페이서 칩들(400)의 상부면들이 노출되도록 몰드 기판(210) 내에 구비됨으로써, 전체 패키지 두께를 감소시킬 수 있다. 하부 패키지 구조체(200) 내에 몰딩된 복수 개의 스페이서 칩들(400)은 반도체 칩(300)의 양측에 대칭적으로 배치되어 하부 패키지 구조체(200)의 휨(warpage)을 감소시키거나 방지할 수 있다.
또한, 반도체 칩(300)의 상기 하부면과 스페이서 칩들(400)의 상기 하부면들은 몰드 기판(210)의 제2 및 제3 커버부들(210b, 210c)에 의해 커버되므로, 몰드 기판(210)과의 제1 접착 부재(240)의 접착력이 향상될 수 있다. 더욱이, 몰드 기판(210)의 제2 커버부(210b)는 반도체 칩(300)을 외부 충격으로부터 보호할 수 있고 제1 접착 부재(240)를 통해 이온 불순물들이 침투하는 것을 방지할 수 있다.
이하에서는, 도 1의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 5 내지 도 15는 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
도 5를 참조하면, 캐리어 기판(20) 상에 분리막(30)을 형성한 후, 반도체 칩(300) 및 복수 개의 스페이서 칩들(400)을 배치시킬 수 있다.
예시적인 실시예들에 있어서, 캐리어 기판(20)은 상기 반도체 칩 및 상기 스페이서 칩들을 배치시키고 이들을 캡슐화하는 몰드 기판을 형성하기 위한 베이스 기판으로 사용될 수 있다. 캐리어 기판(20)은 반도체 공정이 수행되는 웨이퍼와 대응하는 형상을 가질 수 있다. 이와 다르게, 상기 캐리어 기판은 배치되는 칩들의 개수 등에 따라 패널 캐리어와 대응하는 형상을 가질 수 있다. 예를 들면, 캐리어 기판(20)은 비금속 또는 금속의 플레이트, 실리콘 기판, 유리 기판 등을 포함할 수 있다.
분리막(30)은 임시 접착제(temporary adhesive)의 역할을 하는 폴리머 테이프를 포함할 수 있다. 분리막(30)은 광을 조사하거나 가열함으로써 접착력을 상실할 수 있는 물질을 포함할 수 있다. 예를 들면, 분리막(30)은 열 박리 테이프(thermal release tape)과 같은 접착 부재를 포함할 수 있다. 이와 다르게, 분리막(30)은 자외선 또는 가시광선의 조사에 의해 가교 결합할 수 있는 이중 경화 실리콘 접착제를 포함할 수 있다.
예시적인 실시예들에 있어서, 반도체 칩(300)은 제1 면, 즉, 활성면(active surface) 상에 복수 개의 칩 패드들(310)을 가질 수 있다. 칩 패드들(310)이 형성된 상기 제1 면이 캐리어 기판(20)을 향하도록 반도체 칩(300)은 캐리어 기판(20) 상에 배치될 수 있다.
반도체 칩(300) 및 복수 개의 스페이서 칩들(400)은 서로 이격되도록 배치될 수 있다. 스페이서 칩들(400)은 반도체 칩(300)의 양측에 대칭적으로 배열될 수 있다.
상기 반도체 칩은 집적 회로를 포함할 수 있다. 예를 들면, 상기 반도체 칩은 로직 회로를 포함하는 로직 칩일 수 있다. 상기 로직 칩은 메모리 칩들을 제어하는 컨트롤러 칩일 수 있다. 상기 반도체 칩은 CPU, GPU, SoC와 같은 호스트(Host)로서의 ASIC와 같은 프로세서 칩일 수 있다.
상기 스페이서 칩은 실리콘을 포함하는 더미 반도체 칩을 포함할 수 있다. 상기 스페이서 칩들의 개수, 두께, 면적, 배치 등은 후술하는 바와 같이, 상기 스페이서 칩들을 포함하는 하부 패키지 구조체의 휨(warpage)을 방지할 수 있도록 결정될 수 있다.
도 6을 참조하면, 캐리어 기판(20) 상에 반도체 칩(200) 및 스페이서 칩들(400)을 커버하는 몰드 기판(210)을 형성할 수 있다.
예시적인 실시예들에 있어서, 캡슐화 공정(encapsulation process)에 의해 분리막(20) 상에 몰딩 부재를 성형함으로써, 반도체 칩(200) 및 스페이서 칩들(400)을 커버하는 몰드 기판(210)를 형성할 수 있다. 예를 들면, 몰드 기판(210)은 에폭시 몰딩 컴파운드(epoxy molding compound)를 포함할 수 있다.
몰드 기판(210)은 반도체 칩(200) 및 스페이서 칩들(400)을 완전히 커버하도록 형성될 수 있다. 이에 따라, 반도체 칩(200)의 상기 제1 면은 몰드 기판(210)에 의해 노출되고, 반도체 칩(200)의 상기 제1 면에 반대하는 제2 면 및 측면들은 몰드 기판(210)에 의해 커버될 수 있다. 이와 유사하게, 스페이서 칩(400)의 일면을 제외한 나머지 면들은 몰드 기판(210)에 의해 커버될 수 있다. 또한, 몰드 기판(210)은 반도체 칩(300) 및 스페이서 칩들(400) 사이의 공간들을 채울 수 있다.
도 7을 참조하면, 몰드 기판(210)이 형성된 도 6의 구조물을 뒤집고, 캐리어 기판(20) 및 분리막(30)을 몰드 기판(210)으로부터 제거할 수 있다.
예시적인 실시예들에 있어서, 분리막(20)을 가열함으로써 캐리어 기판(20)을 몰드 기판(210)으로부터 분리할 수 있다. 캐리어 기판(20)이 분리됨에 따라, 몰드 기판(210)의 제1 면(212)으로부터 반도체 칩(300)의 상기 제1 면이 노출될 수 있다. 따라서, 반도체 칩(300)의 칩 패드들(310)이 몰드 기판(210)의 제1 면(212)으로부터 노출될 수 있다.
도 8 내지 도 10을 참조하면, 몰드 기판(210)의 제1 면(212) 상에 칩 패드들(210)과 전기적으로 연결되는 재배선들(230)을 갖는 재배선층(220)을 형성할 수 있다.
도 8에 도시된 바와 같이, 몰드 기판(210)의 제1 면(212)을 커버하는 제1 절연막(222)을 형성한 후, 제1 절연막(222)을 패터닝하여 칩 패드들(310)을 각각 노출시키는 제1 개구들(223)을 형성할 수 있다. 제1 절연막(222)은 몰드 기판(210)의 제1 면(212)에 의해 노출된 반도체 칩(300)의 상기 제1 면 및 스페이서 칩들(400)의 상부면들을 커버할 수 있다.
예를 들면, 제1 절연막(222)은 폴리머, 유전막 등을 포함할 수 있다. 상기 제1 절연막은 감광성 물질을 포함할 수 있다. 상기 제1 절연막은 기상 증착 공정, 스핀 코팅 공정 등에 의해 형성될 수 있다.
도 9에 도시된 바와 같이, 제1 절연막(222) 상에 제1 개구들(223)을 통해 칩 패드들(310)과 각각 접촉하는 재배선들(230)을 형성할 수 있다. 재배선(230)은 반도체 칩(300)의 칩 패드(310)로부터 주변 영역으로 연장하도록 형성될 수 있다. 후술하는 바와 같이, 상기 주변 영역에 형성된 재배선(230)의 일부는 본딩 와이어와 접합되는 재배선 패드로서의 역할을 수행할 수 있다.
예시적인 실시예들에 있어서, 재배선들(230)은 제1 절연막(222)의 일부 및 칩 패드들(310) 상에 형성될 수 있다. 상기 재배선은 제1 절연막(222)의 일부 및 제1 개구(223) 내에 시드막을 형성한 후, 상기 시드막을 패터닝하고 전해 도금 공정을 수행함으로써 형성될 수 있다. 따라서, 재배선(230)의 일부는 상기 제1 개구를 통해 칩 패드(310)와 직접 접촉할 수 있다.
예를 들면, 상기 시드막을 패터닝하기 위하여, 상기 시드막 상에 포토레지스트 막을 형성한 후, 상기 포토레지스트 막 상에 노광 공정 및 현상 공정을 수행하여 상기 재배선 영역을 노출시키기 위한 제1 포토레지스트 패턴을 형성할 수 있다. 상기 전해 도금 공정을 수행하여 상기 제1 포토레지스트 패턴에 의해 정의된 상기 재배선 영역에 재배선들(230)을 형성할 수 있다. 상기 재배선은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다.
이후, 스트립 공정에 의해 상기 제1 포토레지스트 패턴을 제거한 후, 습식 식각 공정에 의해 잔류하는 시드막을 제거할 수 있다.
도 10에 도시된 바와 같이, 제1 절연막(222) 상에 재배선들(230)을 커버하는 제2 절연막(224)을 형성한 후, 제2 절연막(224)을 패터닝하여 재배선들(230)의 일부들, 즉, 재배선 패드 영역들을 각각 노출시키는 제2 개구들(225)을 형성할 수 있다.
예를 들면, 제2 절연막(224)은 폴리머, 유전막 등을 포함할 수 있다. 상기 제2 절연막은 감광성 물질을 포함할 수 있다. 상기 제2 절연막은 기상 증착 공정, 스핀 코팅 공정 등에 의해 형성될 수 있다.
제2 개구(225)에 의해 노출된 재배선(230)의 일부는 재배선 패드(232)로서 사용될 수 있다. 따라서, 재배선층(220)은 몰드 기판(210)의 제1 면(212) 상에 형성되고, 칩 패드들(310)과 전기적으로 연결되는 재배선들(230)을 포함하고, 재배선(230)은 본딩 와이어와 접합되는 재배선 패드(232)를 포함할 수 있다.
이와 다르게, 제2 절연막(224) 상에 본딩 패드를 형성하는 공정을 추가적으로 수행하여 제2 개구(225)에 노출된 재배선(230)과 접촉하는 별도의 재배선 패드를 형성할 수 있다.
또한, 재배선층(200)의 절연막들의 개수는 이에 제한되지는 않으며, 상기 재배선들 한층 또는 다층으로 형성될 수 있음을 이해할 수 있을 것이다.
도 11을 참조하면, 싱귤레이션 공정을 통해 개별적인 몰드 기판(210)으로 분리하여 팬 아웃 패키지로서의 하부 패키지 구조체(200)를 형성할 수 있다.
따라서, 하부 패키지 구조체(200)는 몰드 기판(210), 몰드 기판(210) 내에 칩 패드들(310)이 노출되도록 형성된 반도체 칩(300), 몰드 기판(210) 내에 반도체 칩(300)과 이격되도록 형성된 복수 개의 스페이서 칩들(400) 및 몰드 기판(210)의 제1 면(212) 상에 형성되며 칩 패드들(310)과 전기적으로 연결된 재배선들(230)을 갖는 재배선층(220)을 포함할 수 있다. 재배선(230)은 몰드 기판(210)의 주변 영역에 배치된 재배선 패드(232)를 포함할 수 있다.
또한, 스페이서 칩들(400)은 반도체 칩(300)의 양측에 배치되고, 반도체 칩(300)의 하부면과 측면들 그리고 스페이서 칩들(400)의 하부면과 측면들은 몰드 기판(200)에 의해 커버되므로, 팬 아웃 패키지로서의 하부 패키지 구조체(200)의 휨(warpage)이 감소되거나 방지될 수 있다.
도 12를 참조하면, 패키지 기판(100) 상에 하부 패키지 구조체(200)를 적층시킬 수 있다.
예시적인 실시예들에 있어서, 패키지 기판(100)은 서로 마주보는 상부면(102)과 하부면(104)을 갖는 기판일 수 있다. 예를 들면, 패키지 기판(100)은 인쇄회로기판(PCB), 플렉서블 기판, 테이프 기판 등을 포함할 수 있다. 상기 패키지 기판은 내부에 비아와 다양한 회로들을 갖는 다층 회로 보드일 수 있다. 패키지 기판(100)은 반도체 칩(300)과 후술하는 메모리 칩들과의 전기적 연결을 위한 채널들로서의 내부 배선들을 포함할 수 있다.
패키지 기판(100)의 상부면(102) 상에는 기판 패드들(120)이 배치될 수 있다. 기판 패드들(120)은 상기 배선들에 각각 연결될 수 있다. 상기 배선들은 패키지 기판(100)의 상부면(102) 또는 내부에서 연장할 수 있다. 예를 들면, 상기 배선의 적어도 일부분이 랜딩 패드로서 상기 기판 패드로 사용될 수 있다.
하부 패키지 구조체(200)는 제1 접착 부재(240)를 이용하여 패키지 기판(100)의 상부면(102) 상에 부착될 수 있다. 예를 들면, 상기 제1 접착 부재는 DAF(direct adhesive film)과 같은 접착 필름을 포함할 수 있다.
이어서, 제1 도전성 연결 부재들(250)에 의해 반도체 칩(300)을 패키지 기판(100)에 전기적으로 연결시킬 수 있다.
와이어 본딩 공정을 수행하여 제1 도전성 연결 부재들(250)에 의해 반도체 칩(300)의 칩 패드들(310)을 패키지 기판(100)의 상부면(102) 상의 기판 패드들(120)에 연결시킬 수 있다. 하부 패키지 구조체(200)의 재배선 패드들(232)은 제1 도전성 연결 부재들(250)에 의해 기판 패드들(120)에 연결될 수 있다. 예를 들면, 제1 도전성 연결 부재(250)는 본딩 와이어를 포함할 수 있다.
도 13 및 도 14를 참조하면, 패키지 기판(100) 상의 하부 패키지 구조체(200) 상에 제1 적층 구조물(G1) 및 제2 적층 구조물(G2)을 적층시킬 수 있다. 하부 패키지 구조체(100) 상에 제1 적층 구조물(G1)와 이격되도록 제2 적층 구조물(G2)을 적층시킬 수 있다.
도 13에 도시된 바와 같이, 예시적인 실시예들에 있어서, 다이 어태치 공정을 수행하여 복수 개의 제1 메모리 칩들(500)을 하부 패키지 구조체(200) 상에 순차적으로 적층시킬 수 있다. 제1 적층 구조물(G1)은 동일한 종류의 제1 메모리 칩들(500a, 500b, 500c, 500d)을 포함할 수 있다. 제1 메모리 칩들(500a, 500b, 500c, 500d)은 제2 접착 부재들(540a, 540b, 540c, 540d)을 이용하여 하부 패키지 구조체(200) 상에 순차적으로 부착될 수 있다. 예를 들면, 상기 메모리 칩은 디램(DRAM), 낸드 플래시 메모리(NAND flash memory)와 같은 비휘발성 메모리 장치를 포함할 수 있다. 상기 제2 접착 부재는 DAF(direct adhesive film)과 같은 접착 필름을 포함할 수 있다.
제1 메모리 칩들(500)의 최하층 제1 메모리 칩(500a)의 두께는 다른 제1 메모리 칩(500b)보다 클 수 있다. 최하층 제1 메모리 칩(500a)이 상대적으로 큰 두께를 가지므로, 최하층 제1 메모리 칩(500a)에 크랙이 발생하는 것을 방지할 수 있다.
이어서, 제2 도전성 연결 부재들(550)에 의해 제1 적층 구조물(G1)의 제1 메모리 칩들(500)을 패키지 기판(100)에 전기적으로 연결시킬 수 있다.
와이어 본딩 공정을 수행하여 제2 도전성 연결 부재들(550)에 의해 제1 메모리 칩들(500a, 500b, 500c, 500d)의 칩 패드들을 패키지 기판(100)의 상부면(102) 상의 기판 패드들(120)에 연결시킬 수 있다. 제1 메모리 칩들(500a, 500b, 500c, 500d)의 상기 칩 패드들은 제2 도전성 연결 부재들(550)에 의해 기판 패드들(120)에 연결될 수 있다. 예를 들면, 제2 도전성 연결 부재(550)는 본딩 와이어를 포함할 수 있다.
이후, 다이 어태치 공정을 수행하여 복수 개의 제2 메모리 칩들(600)을 하부 패키지 구조체(200) 상에 순차적으로 적층시킬 수 있다. 제2 적층 구조물(G2)은 동일한 종류의 제2 메모리 칩들(600a, 600b, 600c, 600d)을 포함할 수 있다. 제2 메모리 칩들(600a, 600b, 600c, 600d)은 제2 접착 부재들(640a, 640b, 640c, 640d)을 이용하여 하부 패키지 구조체(200) 상에 순차적으로 부착될 수 있다. 예를 들면, 상기 메모리 칩들은 디램(DRAM), 낸드 플래시 메모리(NAND flash memory)와 같은 비휘발성 메모리 장치를 포함할 수 있다. 상기 제2 접착 부재는 DAF(direct adhesive film)과 같은 접착 필름을 포함할 수 있다.
제2 메모리 칩들(600)의 최하층 제2 메모리 칩(600a)의 두께는 다른 제2 메모리 칩(600b)보다 클 수 있다. 최하층 제2 메모리 칩(600a)이 상대적으로 큰 두께를 가지므로, 최하층 제2 메모리 칩(600a)에 크랙이 발생하는 것을 방지할 수 있다.
이어서, 제2 도전성 연결 부재들(650)에 의해 제2 적층 구조물(G2)의 제2 메모리 칩들(600)을 패키지 기판(100)에 전기적으로 연결시킬 수 있다.
와이어 본딩 공정을 수행하여 제2 도전성 연결 부재들(550)에 의해 제2 메모리 칩들(600a, 600b, 600c, 600d)의 칩 패드들을 패키지 기판(100)의 상부면(102) 상의 기판 패드들(120)에 연결시킬 수 있다. 제2 메모리 칩들(600a, 600b, 600c, 600d)의 상기 칩 패드들은 제2 도전성 연결 부재들(650)에 의해 기판 패드들(120)에 연결될 수 있다. 예를 들면, 제2 도전성 연결 부재(650)는 본딩 와이어를 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 메모리 칩들(500a, 500b, 500c, 500d)은 카스케이드(cascade) 구조로 적층될 수 있다. 제2 메모리 칩들(600a, 600b, 600c, 600d)은 카스케이드(cascade) 구조로 적층될 수 있다. 제1 메모리 칩들(500a, 500b, 500c, 500d)은 하부 패키지 구조체(200) 상의 제2 적층 구조물(G2)을 향하는 방향으로 순차적으로 오프셋 정렬될 수 있다. 제2 메모리 칩들(600a, 600b, 600c, 600d)은 하부 패키지 구조체(200) 상의 제1 적층 구조물(G1)을 향하는 방향으로 순차적으로 오프셋 정렬될 수 있다.
도 14에 도시된 바와 같이, 예시적인 실시예들에 있어서, 다이 어태치 공정을 수행하여 복수 개의 제3 메모리 칩들(700)을 하부 패키지 구조체(200) 상에 순차적으로 적층시킬 수 있다. 제1 적층 구조물(G1)은 동일한 종류의 제3 메모리 칩들(700a, 700b, 700c, 700d)을 포함할 수 있다. 제3 메모리 칩들(700a, 700b, 700c, 700d)은 제2 접착 부재들(740a, 740b, 740c, 740d)을 이용하여 하부 패키지 구조체(200) 상의 제1 메모리 칩들(600) 상에 순차적으로 부착될 수 있다. 예를 들면, 상기 메모리 칩은 디램(DRAM), 낸드 플래시 메모리(NAND flash memory)와 같은 비휘발성 메모리 장치를 포함할 수 있다. 상기 제2 접착 부재는 DAF(direct adhesive film)과 같은 접착 필름을 포함할 수 있다.
이어서, 제2 도전성 연결 부재들(750)에 의해 제1 적층 구조물(G1)의 제3 메모리 칩들(700)을 패키지 기판(100)에 전기적으로 연결시킬 수 있다.
와이어 본딩 공정을 수행하여 제2 도전성 연결 부재들(750)에 의해 제3 메모리 칩들(700a, 700b, 700c, 700d)의 칩 패드들을 패키지 기판(100)의 상부면(102) 상의 기판 패드들(120)에 연결시킬 수 있다. 제3 메모리 칩들(700a, 700b, 700c, 700d)의 상기 칩 패드들은 제2 도전성 연결 부재들(750)에 의해 기판 패드들(120)에 연결될 수 있다. 예를 들면, 제2 도전성 연결 부재(750)는 본딩 와이어를 포함할 수 있다.
이후, 다이 어태치 공정을 수행하여 복수 개의 제4 메모리 칩들(800)을 하부 패키지 구조체(200) 상의 제2 메모리 칩들(600) 상에 순차적으로 적층시킬 수 있다. 제2 적층 구조물(G2)은 동일한 종류의 제4 메모리 칩들(800a, 800b, 800c, 800d)을 포함할 수 있다. 제4 메모리 칩들(800a, 800b, 800c, 800d)은 재2 접착 부재들(840a, 840b, 840c, 840d)을 이용하여 하부 패키지 구조체(200) 상의 제2 메모리 칩들(600) 상에 순차적으로 부착될 수 있다. 예를 들면, 상기 메모리 칩들은 디램(DRAM), 낸드 플래시 메모리(NAND flash memory)와 같은 비휘발성 메모리 장치를 포함할 수 있다. 상기 재2 접착 부재는 DAF(direct adhesive film)과 같은 접착 필름을 포함할 수 있다.
이어서, 제2 도전성 연결 부재들(850)에 의해 제2 적층 구조물(G2)의 제4 메모리 칩들(800)을 패키지 기판(100)에 전기적으로 연결시킬 수 있다.
와이어 본딩 공정을 수행하여 제2 도전성 연결 부재들(850)에 의해 제4 메모리 칩들(800a, 800b, 800c, 800d)의 칩 패드들을 패키지 기판(100)의 상부면(102) 상의 기판 패드들(120)에 연결시킬 수 있다. 제4 메모리 칩들(800a, 800b, 800c, 800d)의 상기 칩 패드들은 제2 도전성 연결 부재들(850)에 의해 기판 패드들(120)에 연결될 수 있다. 예를 들면, 제2 도전성 연결 부재(850)는 본딩 와이어를 포함할 수 있다.
예시적인 실시예들에 있어서, 제3 메모리 칩들(700a, 700b, 700c, 700d)은 카스케이드(cascade) 구조로 적층될 수 있다. 제4 메모리 칩들(800a, 800b, 800c, 800d)은 카스케이드(cascade) 구조로 적층될 수 있다. 제3 메모리 칩들(700a, 700b, 700c, 700d)은 하부 패키지 구조체(200) 상의 제2 적층 구조물(G2)을 향하는 방향으로 순차적으로 오프셋 정렬될 수 있다. 제4 메모리 칩들(800a, 800b, 800c, 800d)은 하부 패키지 구조체(200) 상의 제1 적층 구조물(G1)을 향하는 방향으로 순차적으로 오프셋 정렬될 수 있다.
도 15를 참조하면, 패키지 기판(100)의 상부면(102) 상에 하부 패키지 구조체(200) 그리고 제1 및 제2 적층 구조물들(G1, G2)을 커버하는 밀봉 부재(900)를 형성할 수 있다. 상기 밀봉 부재는 에폭시 몰딩 콤파운드(epoxy mold compound, EMC)를 포함할 수 있다.
이어서, 패키지 기판(100)의 하부면(104) 상의 외부 접속 패드들(130) 상에 외부 접속 부재들(160, 도 1 참조)을 형성하여 도 1의 반도체 패키지(10)를 완성할 수 있다.
도 16은 예시적인 실시예들에 따른 반도체 패키지의 하부 패키지 구조체를 나타내는 평면도이다. 상기 반도체 패키지는 하부 패키지 구조체 내의 스페이서 칩들의 배치를 제외하고는 도 1을 참조로 설명한 반도체 패키지와 실질적으로 동일하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 16을 참조하면, 반도체 패키지의 하부 패키지 구조체(200)는 몰드 기판(210) 내에 몰딩된 반도체 칩(300) 및 복수 개의 스페이서 칩들(400)을 포함할 수 있다.
예시적인 실시예들에 있어서, 반도체 칩(300)은 몰드 기판(210)의 중앙부에 배치되고, 스페이서 칩들(400)은 반도체 칩(300) 둘레에 대칭적으로 배열될 수 있다.
스페이서 칩들(400)는 반도체 칩(300)의 코너부들에 각각 대응하여 배치될 수 있다. 스페이서 칩(400)은 반도체 칩(300)의 상기 코너부 둘레를 따라 연장할 수 있다. 스페이서 칩들(400)은 반도체 칩(300)을 둘러싸도록 배치될 수 있다.
상기 스페이서 칩들은 하부 패키지 구조체(200)의 휨(warpage)을 방지하고 하부 패키지 구조체(200) 상에 적층되는 복수 개의 메모리 칩들을 더욱 견고히 지지하도록 배열될 수 있다.
전술한 반도체 패키지는 로직 소자나 메모리 소자와 같은 반도체 소자를 포함할 수 있다. 상기 반도체 패키지는, 예를 들어 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자, 예를 들어 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 예를 들어 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 반도체 패키지 100: 패키지 기판
120: 기판 패드 130: 외부 접속 패드
140: 제1 절연막 150: 제2 절연막
160: 외부 연결 부재 200: 하부 패키지 구조체
210: 몰드 기판 210a: 제1 커버부
210b: 제2 커버부 210c: 제3 커버부
220: 재배선층 222, 224: 제2 절연막
230: 재배선 232: 재배선 패드
240, 540, 640, 740, 840: 접착 부재
250, 550, 650, 750, 850: 도전성 연결 부재
300: 반도체 칩 310: 칩 패드
400: 스페이서 칩
500, 500a, 500b, 500c, 500d: 제1 메모리 칩
600, 600a, 600b, 600c, 600d: 제2 메모리 칩
700, 700a, 700b, 700c, 700d: 제3 메모리 칩
800, 800a, 800b, 800c, 800d: 제4 메모리 칩
900: 밀봉 부재

Claims (20)

  1. 패키지 기판;
    상기 패키지 기판 상에 배치되고, 몰드 기판, 상기 몰드 기판 내에 칩 패드들이 노출되도록 배치되는 반도체 칩, 상기 몰드 기판 내에 상기 반도체 칩과 이격되도록 배치되는 복수 개의 스페이서 칩들, 및 상기 몰드 기판 상에 배치되며 상기 칩 패드들과 전기적으로 연결된 재배선들을 갖는 재배선층을 포함하는 하부 패키지 구조체;
    상기 하부 패키지 구조체 상에서 서로 이격 배치되고, 복수 개의 적층되는 메모리 칩들을 각각 포함하는 제1 및 제2 적층 구조물들; 및
    상기 패키지 기판 상에서 상기 하부 패키지 구조체 그리고 상기 제1 및 제2 적층 구조물들을 커버하는 밀봉 부재를 포함하고,
    상기 몰드 기판은 상기 반도체 칩 및 상기 스페이서 칩들의 측면들을 커버하는 제1 커버부 및 상기 반도체 칩의 하부면을 커버하는 제2 커버부를 포함하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 몰드 기판은 상기 스페이서 칩들의 하부면들을 커버하는 제3 커버부를 더 포함하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 하부 패키지 구조체의 상기 몰드 기판을 상기 패키지 기판에 부착시키는 제1 접착 부재를 더 포함하는 반도체 패키지.
  4. 제 3 항에 있어서, 상기 반도체 칩의 두께는 40㎛ 내지 60㎛의 범위 이내이고, 상기 제1 접착 부재의 두께는 15㎛ 내지 25㎛의 범위 이내에 있는 반도체 패키지.
  5. 제 4 항에 있어서, 상기 최하층 메모리 칩은 제2 접착 부재에 의해 상기 하부 패키지 구조체에 접합되고,
    상기 패키지 기판의 상부면으로부터 상기 최하층 메모리 칩의 높이는 110㎛ 내지 130㎛의 범위 이내에 있는 반도체 패키지.
  6. 제 1 항에 있어서, 상기 메모리 칩의 폭과 상기 하부 패키지 구조체의 폭의 비율은 0.5보다 작은 반도체 패키지.
  7. 제 1 항에 있어서, 상기 제1 적층 구조물의 상기 메모리 칩들의 개수는 상기 제2 적층 구조물의 상기 메모리 칩들의 개수와 동일한 반도체 패키지.
  8. 제 1 항에 있어서, 상기 재배선층은 상기 칩 패드들과 전기적으로 연결된 재배선 패드들을 포함하고,
    상기 재배선 패드들과 상기 패키지 기판의 기판 패드들을 전기적으로 연결시키는 제1 도전성 연결 부재들을 더 포함하는 반도체 패키지.
  9. 제 8 항에 있어서, 상기 제1 도전성 연결 부재는 본딩 와이어를 포함하는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 메모리 칩들의 칩 패드들과 상기 패키지 기판의 기판 패드들을 전기적으로 연결시키는 제2 도전성 연결 부재들을 더 포함하는 반도체 패키지.
  11. 패키지 기판;
    상기 패키지 기판 상에 제1 접착 부재에 의해 부착되는 하부 패키지 구조체;
    상기 하부 패키지 구조체 상에서 서로 이격 배치되고, 복수 개의 적층되는 메모리 칩들을 각각 포함하는 제1 및 제2 적층 구조물들; 및
    상기 패키지 기판 상에서 상기 하부 패키지 구조체 그리고 상기 제1 및 제2 적층 구조물들을 커버하는 밀봉 부재를 포함하고,
    상기 하부 패키지 구조체는,
    몰드 기판;
    상기 몰드 기판 내에 칩 패드들이 노출되도록 구비되는 반도체 칩;
    상기 몰드 기판 내에 상기 반도체 칩과 이격되도록 구비되는 복수 개의 스페이서 칩들; 및
    상기 몰드 기판 상에 배치되며 상기 칩 패드들과 전기적으로 연결된 재배선들을 갖는 재배선층을 포함하고,
    상기 반도체 칩의 두께는 40㎛ 내지 60㎛의 범위 이내이고, 상기 제1 접착 부재의 두께는 15㎛ 내지 25㎛의 범위 이내에 있는 반도체 패키지.
  12. 제 11 항에 있어서, 상기 최하층 메모리 칩은 제2 접착 부재에 의해 상기 하부 패키지 구조체에 접합되고,
    상기 패키지 기판의 상부면으로부터 상기 최하층 메모리 칩의 높이는 110㎛ 내지 130㎛의 범위 이내에 있는 반도체 패키지.
  13. 제 11 항에 있어서, 상기 메모리 칩의 폭과 상기 하부 패키지 구조체의 폭의 비율은 0.5보다 작은 반도체 패키지.
  14. 제 11 항에 있어서, 상기 몰드 기판은
    상기 반도체 칩 및 상기 스페이서 칩들의 측면들을 커버하는 제1 커버부;
    상기 반도체 칩의 하부면을 커버하는 제2 커버부; 및
    상기 스페이서 칩들의 하부면들을 커버하는 제3 커버부를 포함하는 반도체 패키지.
  15. 제 11 항에 있어서, 상기 제1 적층 구조물의 상기 메모리 칩들의 개수는 상기 제2 적층 구조물의 상기 메모리 칩들의 개수와 동일한 반도체 패키지.
  16. 제 11 항에 있어서, 상기 재배선층은 상기 칩 패드들과 전기적으로 연결된 재배선 패드들을 포함하는 반도체 패키지.
  17. 제 16 항에 있어서, 상기 재배선 패드들은 상기 메모리 칩들과 중첩되는 않는 주변 영역에 위치하는 반도체 패키지.
  18. 제 16 항에 있어서,
    상기 재배선 패드들과 상기 패키지 기판의 기판 패드들을 전기적으로 연결시키는 제1 도전성 연결 부재들을 더 포함하는 반도체 패키지.
  19. 제 18 항에 있어서, 상기 제1 도전성 연결 부재는 본딩 와이어를 포함하는 반도체 패키지.
  20. 제 11 항에 있어서,
    상기 메모리 칩들의 칩 패드들과 상기 패키지 기판의 기판 패드들을 전기적으로 연결시키는 제2 도전성 연결 부재들을 더 포함하는 반도체 패키지.
KR1020200111673A 2020-09-02 2020-09-02 반도체 패키지 및 반도체 패키지의 제조 방법 KR20220030005A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020200111673A KR20220030005A (ko) 2020-09-02 2020-09-02 반도체 패키지 및 반도체 패키지의 제조 방법
US17/218,340 US11488937B2 (en) 2020-09-02 2021-03-31 Semiconductor package with stack structure and method of manufacturing the semiconductor package
TW110113860A TW202230711A (zh) 2020-09-02 2021-04-19 半導體封裝
CN202110824114.8A CN114203680A (zh) 2020-09-02 2021-07-21 半导体封装以及制造半导体封装的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200111673A KR20220030005A (ko) 2020-09-02 2020-09-02 반도체 패키지 및 반도체 패키지의 제조 방법

Publications (1)

Publication Number Publication Date
KR20220030005A true KR20220030005A (ko) 2022-03-10

Family

ID=80357330

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200111673A KR20220030005A (ko) 2020-09-02 2020-09-02 반도체 패키지 및 반도체 패키지의 제조 방법

Country Status (4)

Country Link
US (1) US11488937B2 (ko)
KR (1) KR20220030005A (ko)
CN (1) CN114203680A (ko)
TW (1) TW202230711A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220086309A (ko) * 2020-12-16 2022-06-23 에스케이하이닉스 주식회사 적층 반도체 칩을 포함하는 반도체 패키지
CN117497520A (zh) * 2022-07-22 2024-02-02 长鑫存储技术有限公司 半导体堆叠结构

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7326592B2 (en) 2005-04-04 2008-02-05 Infineon Technologies Ag Stacked die package
US7910385B2 (en) 2006-05-12 2011-03-22 Micron Technology, Inc. Method of fabricating microelectronic devices
US8936966B2 (en) 2012-02-08 2015-01-20 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods for semiconductor devices
WO2012107972A1 (ja) 2011-02-10 2012-08-16 パナソニック株式会社 半導体装置
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US9508674B2 (en) 2012-11-14 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage control of semiconductor die package
US20150137389A1 (en) 2013-11-21 2015-05-21 Samsung Electronics Co., Ltd. Semiconductor package
US9761562B2 (en) 2015-05-06 2017-09-12 Micron Technology, Inc. Semiconductor device packages including a controller element
KR102605617B1 (ko) 2016-11-10 2023-11-23 삼성전자주식회사 적층 반도체 패키지
KR102619666B1 (ko) 2016-11-23 2023-12-29 삼성전자주식회사 이미지 센서 패키지
KR20210025949A (ko) * 2019-08-28 2021-03-10 삼성전자주식회사 반도체 패키지
KR20220010323A (ko) * 2020-07-17 2022-01-25 삼성전자주식회사 반도체 패키지

Also Published As

Publication number Publication date
CN114203680A (zh) 2022-03-18
TW202230711A (zh) 2022-08-01
US20220068887A1 (en) 2022-03-03
US11488937B2 (en) 2022-11-01

Similar Documents

Publication Publication Date Title
US11961867B2 (en) Electronic device package and fabricating method thereof
US7619315B2 (en) Stack type semiconductor chip package having different type of chips and fabrication method thereof
TW577160B (en) Semiconductor device and manufacturing method thereof
TWI645527B (zh) 電子封裝件及其製法
US6995041B2 (en) Semiconductor package with circuit side polymer layer and wafer level fabrication method
US7326592B2 (en) Stacked die package
KR102556517B1 (ko) 브리지 다이를 포함하는 스택 패키지
KR101763019B1 (ko) 패키지 내 표면 실장 소자, 집적 수동 소자 및/또는 와이어 마운트
TWI463635B (zh) 具有堆疊的微電子單元之微電子封裝及其製造方法
JP2008244437A (ja) ダイ収容開口部を備えたイメージセンサパッケージおよびその方法
JP2011101044A (ja) スタックパッケージ及びその製造方法
US10332844B2 (en) Manufacturing method of package structure
KR102494920B1 (ko) 반도체 패키지
US20220208714A1 (en) Integrated circuit package structure, integrated circuit package unit and associated packaging method
KR20220030005A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
WO2014022485A1 (en) Reconstituted wafer-level microelectronic package
US7030489B2 (en) Multi-chip module having bonding wires and method of fabricating the same
JP2003318323A (ja) 半導体装置およびその製造方法
KR20220027535A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
TW202203417A (zh) 半導體裝置及半導體裝置的製造方法
KR20220042705A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
KR20130016565A (ko) 반도체 패키지 및 그 제조 방법
US11373919B2 (en) Semiconductor package having a semiconductor chip and outer connection members arranged in a connection region and method of manufacturing semiconductor package
JP4337860B2 (ja) 半導体装置
TW201001632A (en) Chip rearrangement package structure and the method thereof