KR101763019B1 - 패키지 내 표면 실장 소자, 집적 수동 소자 및/또는 와이어 마운트 - Google Patents

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    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/45164—Palladium (Pd) as principal constituent
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/45169—Platinum (Pt) as principal constituent
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
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    • H01—ELECTRIC ELEMENTS
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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Abstract

다양한 패지키 구조체와 해당 패키지 구조체의 형성 방법이 기술된다. 일 실시예에 따르면, 구조체는 제1 패키지와 외부 접속부에 의해 상기 제1 패키지에 부착되는 패키지 콤포넌트를 포함한다. 제1 패키지는 제1 패드와 제2 패드에 부착되는 소자를 포함한다. 상기 소자는 표면 실장 소자(SMD), 집적 수동 소자(OPD) 또는 이들의 조합이다. 상기 소자는 유전층을 통해 상기 제1 패드와 상기 제2 패드에 부착된다. 상기 제1 패드와 상기 제2 패드 사이에서 측방으로 제1 스페이서 재료가 배치되되 상기 소자와 상기 유전층 사이에 배치된다. 상기 소자와 상기 제1 스페이서 재료는 봉지재에 의해 둘러싸인다.

Description

패키지 내 표면 실장 소자, 집적 수동 소자 및/또는 와이어 마운트{SMD, IPD, AND/OR WIRE MOUNT IN A PACKAGE}
본 출원은 여기에 참조로 그 전체가 포함된, "패키지 상부 및/또는 내부의 앤티-퓨즈"란 제목으로 2014년 7월 17일자 출원된 미국 특허 출원 제14/334,217호의 연속 부분 출원이다.
본 출원은 여기에 참조로 그 전체가 포함된, "패키지 내 표면 실장 소자, 집적 수동 소자 및/또는 와이어 마운트"란 제목으로 2015년 3월 13일자 출원된 미국 가특허출원 제62/132,643호에 대한 이익과 우선권을 주장한다.
반도체 소자는 예컨대 개인용 컴퓨터, 휴대 전화기, 디지털 카메라 및 다른 전자 장비와 같은 다양한 전자적 적용례에 사용된다. 반도체 소자는 통상적으로 반도체 기판 상에 절연 재료층 또는 유전 재료층, 전도 재료층 및 반도체 재료층을 순차적으로 증착한 후 리소그래피를 이용하여 다양한 재료층을 패턴화함으로써 기판 상에 회로 콤포넌트와 요소를 형성하는 것에 의해 제조된다. 단일 반도체 웨이퍼 상에 통상 수십 개 또는 수백 개의 집적 회로가 제조된다. 스크라이브 라인을 따라 집적 회로를 절단하는 것에 의해 개별 다이들이 단편화된다. 개별 다이들은 이후 예컨대, 다중 칩 모듈로 또는 다른 종류의 패키징으로 별도로 패키징된다.
반도체 산업은 더 많은 콤포넌트들이 주어진 면적 내에 집적될 수 있게 하는 최소 배선 폭의 계속적 감소를 통해 다양한 전자 콤포넌트(예, 트랜지스터, 다이오드, 저항기, 캐패시터 등)의 집적도를 계속적으로 향상시키고 있다. 집적 회로 다이와 같은 이러한 소형화된 전자 콤포넌트들은 일부 용례에서 과거의 패키지보다 더 작은 면적을 활용하는 더 소형화된 패키지를 여전히 필요로 할 수 있다.
하나의 실시예의 패키지 구조체가 제공된다. 패키지 구조체는 집적 회로 다이, 재배선 구조체, 앤티-퓨즈 및 외부 접속부를 포함한다. 집적 회로 다이는 봉지재 내에 매립된다. 재배선 구조체는 봉지재 상에 존재하고 집적 회로 다이에 전기적으로 결합된다. 앤티-퓨즈는 집적 회로 다이와 재배선 구조체 외부에 존재한다. 앤티-퓨즈는 재배선 구조체에 기계적 및 전기적으로 결합된다. 외부 접속부는 재배선 구조체 상에 존재하고 재배선 구조체는 외부 접속부와 봉지재 사이에 배치된다.
다른 실시예의 패키지 구조체가 제공된다. 패키지 구조체는 다이, 봉지재, 재배선 구조체 및 앤티-퓨즈를 포함한다. 다이는 집적 회로를 포함하고, 다이의 능동 측에 다이 접속부가 제공되어 집적 회로에 전기적으로 결합된다. 봉지재는 적어도 부분적으로 다이를 둘러싼다. 재배선 구조체는 봉지재 상에 봉지재에 인접하게 위치된다. 재배선 구조체의 적어도 일부는 다이 접속부에 직접 결합된다. 앤티-퓨즈는 재배선 구조체의 외부 측의 패드에 기계적 및 전기적으로 결합된다.
다른 실시예의 방법이 제공된다. 방법은 집적 회로 다이를 봉지재가 둘러싸는 단계와; 봉지재에 인접하게 패드를 포함하는 재배선 구조체를 형성하는 단계와; 앤티-퓨즈를 패드에 기계적으로 부착하는 단계를 포함한다.
추가의 실시예의 구조체가 제공된다. 구조체는 제1 패키지와 해당 제1 패키지에 외부 접속부에 의해 부착되는 패키지 콤포넌트를 포함한다. 제1 패키지는 제1 패드와 제2 패드에 부착되는 소자를 포함한다. 소자는 표면 실장 소자(SMD: surface mount device), 집적 수동 소자(IPD: integrated passive device), 또는 이들의 조합이다. 소자는 유전층을 통해 제1 패드와 제2 패드에 부착된다. 제1 패드와 제2 패드 사이에 측방으로 제1 스페이서 재료가 배치되고, 소자와 유전체 사이에 배치된다. 소자와 스페이서 재료는 봉지재에 의해 둘러싸인다.
또 다른 실시예의 구조체가 제공된다. 구조체는 제1 패키지를 포함한다. 제1 패키지는 적어도 측방으로 제1 봉지재로 봉지된 집적 회로 다이, 집적 회로 다이와 제1 봉지재 상의 재배선 구조체 및 소자를 포함한다. 재배선 구조체는 제1 패드, 제2 패드 및 유전층을 포함한다. 소자는 제1 패드와 제2 패드에 유전층을 통해 부착된다. 소자는 표면 실장 소자(SMD), 집적 수동 소자(IPD) 또는 이들의 조합이다. 제1 패드와 제2 패드 사이의 유전층 내에 리세스가 제공된다.
다른 실시예의 방법이 제공된다. 방법은 제1 패드와 제2 패드를 노출하도록 유전층을 통해 개구를 패턴화하는 단계를 포함한다. 유전층은 제1 패키지 내의 재배선 구조체 내에 제공된다. 또한, 방법은 제1 패드와 제2 패드 사이에서 유전층 상에 제1 스페이서 재료를 형성하는 단계와, 제1 스페이서 재료를 형성한 후, 제1 패드와 제2 패드에 소자를 부착하는 단계를 포함한다. 소자는 표면 실장 소자(SMD), 집적 수동 소자(IPD) 또는 이들의 조합이다. 제1 스페이서 재료는 소자와 유전층 사이에 배치된다.
본 발명의 여러 측면들은 첨부 도면을 함께 판독시 다음의 상세한 설명으로부터 가장 잘 이해될 것이다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작도된 것은 아님을 밝힌다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1a는 일부 실시예에 따른 패키지의 단면도이다.
도 1b는 일부 실시예에 따른 도 1a의 패키지의 변형례의 단면도이다.
도 2는 일부 실시예에 따른 다른 패키지의 단면도이다.
도 3은 일부 실시예에 따른 패키지의 일부의 단면도이다.
도 4a 및 도 4b는 각각 일부 실시예에 따른 패키지의 일부의 단면도 및 레이아웃이다.
도 5-7은 각각 일부 실시예에 따른 패키지의 일부의 단면도이다.
도 8은 일부 실시예에 따른 추가의 패키지의 단면도이다.
도 9a 및 도 9b는 일부 실시예에 따른 재배선 구조(redistribution structure)의 외부면의 레이아웃이다.
도 10-29는 일부 실시예에 따른 패키지-온-패키지 구조를 형성하는 공정 중의 중간 단계의 단면도이다.
도 30a-30d는 일부 실시예에 따른 집적 수동 소자(IPD)의 표면 실장 소자(SMD)[이후 "SMD/IPD"로 지칭]를 부착하는 공정 중의 중간 단계의 단면도이다.
도 31, 도 32a 및 도 32b는 일부 실시예에 따른 SMD/IPD 봉지 공정 중의 중간 단계의 단면도이다.
도 33a-33d는 일부 실시예에 따른 SMD/IPD 부착 공정 중의 중간 단계의 단면도이다.
도 34, 도 35a 및 도 35b는 일부 실시예에 따른 SMD/IPD 봉지 공정 중의 중간 단계의 단면도이다.
도 36a-36c는 일부 실시예에 따른 SMD/IPD 부착 공정 중의 중간 단계의 단면도이다.
도 37, 도 38a 및 도 38b는 일부 실시예에 따른 SMD/IPD 봉지 공정 중의 중간 단계의 단면도이다.
다음의 설명은 제시된 주제의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 발명을 단순화하기 위해 구성 콤포넌트 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 발명은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 유사하게, "전방 측면"과 "후방 측면"과 같은 용어들은 여기서는 다양한 구성 콤포넌트들을 더 용이하게 식별하기 위해 사용될 수 있으므로, 이들 구성 콤포넌트들이 예컨대 다른 구성 콤포넌트의 양 측면 상에 존재하는 것을 식별할 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
여기에 논의되는 실시예들은 특정 문맥, 말하지면, 팬-아웃(fan-out) 또는 팬-인(fan-in) 웨이퍼 레벨 패키지 내의 앤티 퓨즈(anti-fuse)로서 기능할 수 있는 표면 실장 소자(SMD), 집적 수동 소자(IPD) 및/또는 와이어를 부착하는 것이 논의될 수 있다. 일부 실시예는 예컨대 패키지-온-패키지 구조의 패키지를 고려한다. 다른 실시예들은 본 발명의 이해를 통해 당업자에게 명백할 수 있는 상이한 패키지 종류 또는 상이한 구성 등의 다른 적용례를 고려한다. 여기 논의되는 실시예들은 구조체 내에 존재할 수 있는 모든 구성 콤포넌트 또는 특징부들을 반드시 나타내는 것은 아닐 수 있음을 알아야 한다. 예를 들면, 다수의 구성 콤포넌트들은 예컨대, 해당 구성 콤포넌트들 중 하나의 논의가 실시예의 여러 측면들을 전달할 정도로 충분한 경우 도면에서 생략될 수 있다. 또한, 여기 논의되는 방법 실시예는 특정 순서로 수행되는 것으로 논의될 수 있으나, 임의의 논리적 순서로 다른 방법 실시예가 수행될 수 있다.
도 1a는 예컨대, 팬-아웃(fan-out) 또는 팬-인(fan-in) 웨이퍼 레벨 패키지와 같은 패키지(40A)의 단면도를 나타내는데, 해당 패키지는 일부 실시예에 따라 해당 패키지(40A)의 상부 또는 내부에 배치된 하나 이상의 표면 실장 소자(SMD) 또는 집적 수동 소자(IPD)(이하, "SMD/IPD")에 의해 프로그래밍된 하나 이상의 집적 회로 다이(42)를 포함한다. 집적 회로 다이(42)는 각각 도핑되거나 도핑되지 않은 실리콘, 또는 반도체-온-인슐레이터(SOI) 기판의 능동층과 같은 반도체 기판을 포함한다. 반도체 기판은 게르마늄 등의 다른 원소 반도체; 실리콘 카바이드, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및/또는 인듐 안티몬을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 다층 또는 경사 기판과 같은 다른 기판도 사용될 수 있다. 트랜지스터, 다이오드, 캐패시터, 저항기 등과 같은 소자가 반도체 기판의 내부 및/또는 상부에 형성될 수 있으며, 이들 소자는 예컨대 반도체 기판 상에 하나 이상의 유전층 내의 배선 패턴에 의해 형성된 배선 구조체에 의해 상호 연결됨으로써 집적 회로를 형성할 수 있다.
전도성 필라(pillar) 또는 비아(예, 구리와 같은 금속을 포함)와 같은 다이 접속부(44)는 집적 회로 다이(42)의 외부에 존재하고 개별 집적 회로 다이(42)에서 해당 집적 회로 다이(42)의 개별 능동 측으로 지칭될 수 있는 부분 위에 기계적 및 전기적으로 결합될 수 있다. 다이 접속부(44)는 집적 회로 다이(42)의 개별 집적 회로를 전기적으로 결합시킨다.
집적 회로 다이(42)의 능동 측에 유전 재료(46)가 존재한다. 유전 재료(46)는 다이 접속부(44)들을 측면에서 둘러싸며, 다이 접속부는 유전 재료(46)의 상부면과 동평면인 상부면을 가지며, 유전 재료(46)는 각각의 집적 회로 다이(42)와 측면으로 공동으로 종단된다. 유전 재료(46)는 폴리벤족사졸(PBO), 폴리이미드(PI), 벤조시클로부텐(BCB), 등과 같은 중합체; 실리콘 질화물 등의 질화물; 실리콘 산화물, 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소 도핑된 포스포실리케이트 유리(BPSG) 등과 같은 산화물; 등등 또는 이들의 조합일 수 있다.
집적 회로 다이(42)의 후방 측에 접착제(48)가 제공되어 집적 회로 다이(42)를 전방 측 재배치 구조체(50)에 부착시킨다. 접착제(48)는 에폭시, 아교 등의 임의의 적절한 접착제일 수 있다.
전방 측 재배치 구조체(50)는 하나 이상의 유전층(54) 내에 하나 이상의 배선 패턴(52)을 포함한다. 하나 이상의 배선 패턴(52)은 라인, 비아, 패드 등 임의의 것 또는 이들의 조합을 포함할 수 있고, 구리, 티타늄, 텅스텐, 알루미늄 등의 금속과 같은 전도성 재료를 포함할 수 있다. 하나 이상의 유전층(54)은 PBO, 폴리이미드, BCB 등의 중합체; 실리콘 질화물 등의 질화물; 실리콘 산화물, PSG, BSG, BPSG 등과 같은 산화물; 등등; 또는 이들의 조합일 수 있다.
봉지재(56)는 적어도 측방으로 집적 회로 다이(42)를 둘러싼다. 봉지재(56)는 재배선 구조체(50)에 인접한 제1 표면과 유전 재료(46)와 다이 접속부(44)의 상부면과 동평면인 제2 표면을 포함한다. 봉지재(56)는 에폭시 등의 성형 화합물일 수 있다.
예컨대 봉지재(56)의 제1 표면으로부터 봉지재(56)의 제2 표면까지 봉지재(56)를 통해 관통 비아(58)가 연장된다. 관통 비아(58)는 전방 측 재배치 구조체(50), 예컨대 하나 이상의 배선 패턴(52)의 적어도 일부를 후방 측 재배선 구조체(60), 예컨대 하나 이상의 배선 패턴(62)의 적어도 일부와 전기적으로 결합시킨다. 관통 비아(58)는 구리, 티타늄, 텅스텐, 알루미늄 등의 금속과 같은 전도성 재료를 포함할 수 있다.
후방 측 재배선 구조체(60)는 하나 이상의 유전층(64) 내에 하나 이상의 배선 패턴(62)을 포함한다. 하나 이상의 배선 패턴(62)은 적어도 일부가 개별 다이 접속부(44)를 통해 개별 집적 회로의 집적 회로 다이(42) 상에 전기적으로 결합된다. 하나 이상의 배선 패턴(62)은 라인, 비아, 패드 등 임의의 것 또는 이들의 조합을 포함할 수 있고, 구리, 티타늄, 텅스텐, 알루미늄 등의 금속과 같은 전도성 재료를 포함할 수 있다. 하나 이상의 유전층(64)은 PBO, 폴리이미드, BCB 등의 중합체; 실리콘 질화물 등의 질화물; 실리콘 산화물, PSG, BSG, BPSG 등과 같은 산화물; 등등; 또는 이들의 조합일 수 있다.
하나 이상의 배선 패턴(62)은 후방 측 재배선 구조체(60) 상에 노출된 패드(66, 68, 70, 72)를 포함한다. 패드(66, 68, 70, 72)는 앤티-퓨즈를 형성하기 위한 위치일 수 있다. 예를 들면, 저항기 또는 임의의 허용 가능한 점퍼와 같은 SMD/IPD(74)가 패드(66, 68)에 접합되어 패드(66, 68) 사이에 전기적 접속부를 형성할 수 있다. 해당 예에서, 패드(70, 72) 사이에 폐쇄 루프 회로가 형성되지 않도록 패드(70, 72) 사이에는 SMD/IPD가 접합되지 않는다. 따라서, SMD/IPD(74)는 예컨대 집적 회로의 집적 회로 다이(42) 상의 부분들 및/또는 재배선 구조체(50, 60) 내의 다양한 배선 패턴(52 및/또는 62)을 전기적으로 연결하는 폐쇄 루프 회로를 형성하는 앤티-퓨즈일 수 있다. 일부 실시예에서, SMD/IPD(74)는 예컨대, 약 0.1 옴 미만, 보다 구체적으로 약 0.05 옴 미만의 저항을 갖는 저 저항 저항기이다. 아래 논의되는 바와 같은 다른 실시예에서, 와이어 본드 또는 다른 허용 가능한 점퍼와 같은 다른 콤포넌트가 앤티-퓨즈로서 사용될 수 있다.
하나 이상의 배선 패턴(62)은 후방 측 재배선 구조체(60) 상에 노출된 언더-메탈(76)을 더 포함한다. 볼 그리드 어레이(BGA)와 같은 솔더 볼 등의 외부 접속부(78)가 언더-메탈(76) 상에 제공된다. 일부 실시예에서, 외부 접속부(78)는 Sn-Ag 합금, Sn-Ag-Cu 합금 등의 땜납을 포함하고, 납을 포함하지 않거나 포함할 수 있다.
도 1a에서, 패드(66, 68, 70, 72) 및 언더-메탈(76)을 포함하는 배선 패턴(62) 상에 유전층(64)이 존재한다. 이 배선 패턴(62)이 형성된 후 도 10-29와 관련하여 논의되는 공정에서 보면 분명하게 되는 바와 같이 해당 배선 패턴(62) 상에 유전층(64)이 증착되고 패턴화된다. 유전층(64)의 패턴화에 의해 패드(66, 68, 70, 72) 및 언더-메탈(76)이 노출될 수 있다. 도 1b는 변형례를 나타낸다. 패드(66, 68, 70, 72) 및 언더-메탈(76)을 포함하는 배선 패턴(62)이 형성된 후, 해당 배선 패턴(62) 위에 어떤 추가의 유전층도 증착되지 않는다. 도 1a의 패키지(40A)에 나타낸 바와 같이 후속 도면에 후방 측 재배선 구조체(60)가 예시되지만, 도 1b의 패키지(40B)의 후방 측 재배선 구조체(60)의 변형례가 임의의 후속 도면의 구조체 내에 포함될 수 있다.
다시 도 1a를 참조하면, 전방 측 재배선 구조체(50)의 하나 이상의 배선 패턴(52)의 패드도 노출된다. 솔더 범프, 솔더 볼, 금속 필라 등등 또는 상부에 땜납을 갖는 금속 필라 등의 조합과 같은 외부 접속부(82)가 상기 하나 이상의 배선 패턴(52)의 패드 상에 존재할 수 있다. 일부 실시예에서, 외부 접속부(82)는 Sn-Ag 합금, Sn-Ag-Cu 합금 등의 땜납을 포함하고, 납을 포함하지 않거나 포함할 수 있다. 전방 측 재배선 구조체(50) 상에 땜납 저항 층(80)도 존재한다.
도 2는 일부 실시예에 따라 패키지(100)의 상부 또는 내부에 배치된 하나 이상의 SMD/IPD에 의해 프로그램화되는 하나 이상의 집적 회로 다이(42)를 포함하는 패키지(100)를 예시한다. 패키지(100)는 도 1a 및 도 1b의 패키지(40A, 40B)와 전반적으로 유사하므로, 도 1a 및 도 1b와 관련하여 전술되고 도 2에 도시된 특징부의 논의는 여기서 생략된다.
하나 이상의 배선 패턴(52)은 패드(102, 104, 106, 108, 110, 112)를 포함한다. 패드(102, 104, 106, 108, 110, 112)는 앤티-퓨즈를 형성하기 위한 장소일 수 있다. 예를 들면, 저항기 또는 임의의 허용 가능한 점퍼와 같은 SMD/IPD(114)가 패드(102, 104)에 접합되어 패드(102, 104) 사이에 전기적 접합부를 형성한다. SMD/IPD(114)는 패키지(100)의 외부면 상에 존재한다. 해당 예에서 추가로, 저항기 또는 임의의 허용 가능한 점퍼와 같은 SMD/IPD(116)가 패드(110, 112)에 접합되어 패드(110, 112) 사이에 전기적 접합부를 형성한다. SMD/IPD(116)는 봉지재(56) 내에 매립된다. 따라서, SMD/IPD(116)는 SMD/IPD(114)에 대해 전방 측 재배선 구조체(50)의 반대 측에 배치된다. 해당 예에서, 패드(106, 108) 사이에 폐쇄 루프 회로가 형성되지 않도록 패드(106, 108) 사이에는 SMD/IPD가 접합되지 않는다. 따라서, SMD/IPD(114, 116)는 예컨대 집적 회로의 집적 회로 다이(42) 상의 부분들 및/또는 재배선 구조체(50, 60) 내의 다양한 배선 패턴(52 및/또는 62)을 전기적으로 연결하는 폐쇄 루프 회로를 형성하는 앤티-퓨즈일 수 있다. 일부 실시예에서, SMD/IPD(114, 116)는 예컨대, 약 0.1 옴 미만, 보다 구체적으로 약 0.05 옴 미만의 저항을 갖는 저 저항 저항기이다. 아래 논의되는 바와 같은 다른 실시예에서, 와이어 본드 또는 다른 허용 가능한 점퍼와 같은 다른 콤포넌트가 앤티-퓨즈로서 사용될 수 있다. 해당 예시된 실시예는 패키지(100) 내에서 앤티-퓨즈가 배치될 수 있는 여러 장소를 보여준다.
도 3은 일부 실시예에 따른 패드(302, 304) 상의 SMD/IPD(300)의 단면도를 보여준다. SMD/IPD(300)는 도 1a 및 도 2에 도시된 SMD/IPD(74, 114, 116) 중 임의의 것일 수 있으므로, 도 3에 도시된 변형례(들)는 도 1a 및 도 2의 패키지에 적용될 수 있다. 또한, SMD/IPD(300)는 임의의 용도의 캐패시터, 저항기 등의 임의의 SMD/IPD일 수 있다. 도 3은 유전층(306, 308)을 나타낸다. 유전층(306, 308) 상에는 패드(302, 304)가 존재하며, 유전층(308)은 유전층(306)과 그리고 유전층(308)을 통해 패드(302, 304)까지 개구를 갖는 패드(302, 304) 상에 존재한다. 유전층(306, 308) 각각은 전술한 바와 같이 PBO, 폴리이미드, BCB 등의 중합체; 실리콘 질화물 등의 질화물; 실리콘 산화물, PSG, BSG, BPSG 등과 같은 산화물; 등등; 또는 이들의 조합일 수 있다. 패드(302, 304)는 배선 패턴의 일부일 수 있고, 구리, 티타늄, 텅스텐, 알루미늄 등의 금속과 같은 전도성 재료를 포함할 수 있다. 유전층(308)의 상부면 상에서 패드(302, 304) 사이에 스페이서 재료(310)가 배치된다. 스페이서 재료(310)는 에폭시, 유기 재료 등일 수 있는 언더필(underfill) 재료, 스페이서 겔, 또는 스페이서 테이프일 수 있다. SMD/IPD(300)는 땜납(312)을 사용하여 패드(302, 304) 사이에 부착된다. SMD/IPD(300)는 유전층(308) 상에 그리고 패드(302, 304) 사이에 배치된 스페이서 재료(310)와 접촉될 수 있다.
도 4a 및 도 4b는 도 3의 변형례를 나타낸다. 도 4a의 단면도에서, 패드(302, 304) 사이에 유전층(308)을 통해 갭(314)이 형성된다. 갭(314)은 유전층(308)을 통해 유전층(306)까지의 개구일 수 있다. 일부 실시예에서, 갭(314)의 깊이는 약 5 ㎛ 내지 약 10 ㎛의 범위에 있을 수 있다. 패드(302, 304) 사이에서 갭(314) 내부와 유전층(308)의 상부면 상에는 스페이서 재료(316)가 배치된다. 스페이서 재료(316)는 에폭시, 유기 재료 등일 수 있는 언더필 재료, 스페이서 겔, 또는 스페이서 테이프일 수 있다. SMD/IPD(300)는 패드(302, 304) 사이에서 갭(314) 내부와 유전층(308) 상에 배치된 스페이서 재료(316)와 접촉될 수 있다.
도 4b는 도 4a의 콤포넌트의 레이아웃을 나타낸다. 유전층(308) 내의 갭(314)은 패드(302, 304) 사이에 보인다. 일부 실시예에서, 패드(302, 304)의 제1 치수(D1)는 약 0.045 mm 내지 약 0.55 mm의 범위에 있으며, 패드(302, 304)의 제2 치수(D2)는 약 0.40 mm 내지 약 0.50 mm의 범위에 있다. 패드(302)로부터 패드(304)까지의 간격(S)은 약 0.45 mm 내지 약 0.55 mm의 범위에 있다. 갭(314)은 패드(302, 304)의 제1 치수(D1)보다 큰 길이(L)를 가지며, 일부 실시예에서 약 0.50 mm 내지 약 0.60 mm의 범위에 있을 수 있다. 갭(314)은 패드(302, 304)의 간격(S)보다 좁은 폭(W)을 가지며, 일부 실시예에서 약 0.1 mm 내지 약 0.l5 mm의 범위에 있을 수 있다.
도 5 및 도 6은 일부 실시예의 추가적인 양태를 나타낸다. 당업자 중 하나에 의해 쉽게 알 수 있는 바와 같이, 도 1a 및 도 2에 도시된 패키지는 예컨대 인쇄 회로 기판(PCB) 등의 다른 패키지 또는 기판과 같은 하나 이상의 다른 패키지 콤포넌트에 부착될 수 있다. 도 5 및 도 6은 패키지 콤포넌트(322)에 부착된 도 3 및 도 4a에 도시된 부분을 포함하는 패키지의 일부를 나타낸다. SMD/IPD(300)가 부착되는 패키지는 유전층(306) 상의 패드(302, 304)와 동일한 배선 패턴일 수 있고 유전층(308) 관통 개구를 통해 노출될 수 있는 언더-메탈(320)을 더 포함한다. 패키지는 외부 접속부(78 또는 82)와 같은 외부 접속부(326)를 사용하여 패키지 콤포넌트(322)에 부착된다. 패키지가 패키지 콤포넌트(322)에 부착시 SMD/IPD(300)의 위치에 대응하는 영역 내의 패키지 콤포넌트(322) 상에 스페이서 재료(328)가 존재한다. 따라서, 스페이서 재료(328)는 패키지가 패키지 콤포넌트(322)에 부착시 SMD/IPD(300)와 패키지 콤포넌트(322) 사이에 배치된다. SMD/IPD(300)는 스페이서 재료(328)와 접촉될 수 있다. 스페이서 재료(328)는 에폭시, 유기 재료 등일 수 있는 언더필 재료, 스페이서 겔, 또는 스페이서 테이프일 수 있다. 패키지와 패키지 콤포넌트(322) 사이에는 스페이서 재료(310, 316, 328)와 떨어진 언더필 재료(330)가 배치되어 패키지와 패키지 콤포넌트(322) 사이에서 외부 접속부(326)와 SMD/IPD(300)를 포함하는 다양한 콤포넌트를 둘러싼다. 일부 실시예에서, 스페이서 재료(328)는 예컨대 SMD/IPD(300)와 패키지 콤포넌트(322) 사이의 공간이 언더필 재료(330)가 SMD/IPD(300)와 패키지 콤포넌트(322) 사이에서 유동하여 그 사이의 해당 공간을 충전할 정도로 충분히 큰 경우 도 5 및 도 6에 도시된 구조체로부터 생략될 수 있다.
도 7은 도 6의 변형례를 나타낸다. 도 7에 도시된 구조체에서, 언더필 재료(330)는 스페이서 재료(316, 328)의 위치의 스페이서 재료로서 기능한다. 갭(314)의 존재에 의해 언더필 재료(330)는 SMD/IPD(300)와 패키지 사이에서 더 자유롭게 유동될 수 있다. 또한, SMD/IPD(300)와 패키지 콤포넌트(322) 사이의 공간은 언더필 재료(330)가 SMD/IPD(300) 사이에서 유동되어 그 사이의 해당 공간을 충전할 정도로 충분히 크다. 따라서, 패키지가 패키지 콤포넌트(322)에 부착된 후 분배되는 언더필 재료(330)는 SMD/IPD(300)와 패키지 사이와 SMD/IPD(300)와 패키지 콤포넌트(322) 사이로 유동되어 스페이서 재료로서 작용할 수 있다. 일부 실시예에서, 도 6에 도시된 스페이서 재료(328)는 도 7에 도시된 구조체 내에 포함될 수 있다.
전반적으로 패키지와 패키지 콤포넌트(322) 사이에 표현되었지만, 도 7의 양태들은 다른 경우에 적용될 수 있다. 예를 들면, 갭(314)은 도 2에 도시된 SMD/IPD(116)를 위한 유전층(54)에 형성될 수 있다. 봉지재(56)는 도 7의 언더필 재료(330)로서 기능할 수 있고 SMD/IPD(116)와 전방 측 재배선 구조체(50) 사이의 갭(314) 내로 유동되어 스페이서 재료로서 작용할 수 있다.
도 8은 일부 실시예에 따라 패키지(120)의 상부 또는 내부에 배치된 하나 이상의 와이어 본드에 의해 프로그램화된 하나 이상의 집적 회로 다이(42)를 포함하는 패키지(120)를 나타낸다. 패키지(120)는 전체적으로 도 1a, 도 1b 및 도 2의 패키지(40A, 40B, 100)와 유사하므로 도 1a, 도 1b 및 도 2와 관련하여 전술되고 도 8에 도시된 특징부의 논의는 여기서는 생략된다.
와이어 본드(122, 124, 126)는 도 8의 앤티-퓨즈로서 SMD/IPD(74, 114, 116) 대신에 사용된다. 와이어 본드(122, 124, 126)는 구리, 금, 알루미늄, 은, 백금, 팔라듐, 주석 등 또는 그 복합체와 같은 임의의 허용 가능한 와이어를 포함할 수 있다. 해당 예시된 실시예는 와이어 본드와 같은 다른 점퍼가 패키지(120) 내의 앤티-퓨즈로서 사용될 수 있음을 보여준다.
도 9a 및 도 9b는 일부 실시예에 따라 후방 측 재배선 구조체(60)의 외부면의 레이아웃을 나타낸다. 전방 측 재배선 구조체(50)의 외부면에 대해 유사한 레이아웃이 사용될 수 있다. 이들 레이아웃의 여러 양태는 앤티-퓨즈가 위치될 수 있는 임의의 위치에 적용될 수 있다.
외부면은 패드(140, 142, 144, 146, 148)를 포함한다. 패드(140)는 전술한 접촉부(78 및/또는 82)와 같은 외부 전기적 접속부를 전기적 및 기계적으로 결합시키기 위한 것일 수 있다. 예를 들면, 패드(140)는 BGA 볼을 위한 것일 수 있다. 이들 실시예에서 패드(140)는 패드(142, 144, 146, 148)가 배치된 앤티-퓨즈 영역을 둘러싼다. 패드(142, 144, 146, 148)는 집적 회로 다이(들) 상의 집적 회로(들)를 프로그래밍하기 위해 SMD/IPD(150) 또는 와이어 본드(152)와 같은 점퍼를 연결하거나 연결하지 않도록 사용된다. 도 9a에서, 저항기와 같은 SMD/IPD(150)는 대응하는 패드(142, 146) 사이에 연결된 반면, 대응하는 패드(144, 148) 사이에는 앤티-퓨즈가 연결되지 않는다. 도 9b에서, 대응하는 패드(142, 146) 사이에 와이어 본드(152)가 연결된 반면, 대응하는 패드(144, 148) 사이에는 앤티-퓨즈가 연결되지 않는다. SMD/IPD(150) 또는 와이어 본드(152)를 패드(142, 146) 사이에 연결하는 것에 의해 폐쇄 회로가 형성되는 반면, 패드(144, 148) 사이에 앤티-퓨즈가 연결되지 않으므로 패드(144, 148) 사이에서 회로는 개방된 상태로 유지된다. 따라서, SMD/IPD(150), 와이어 본드(152) 또는 다른 점퍼가 앤티-퓨즈로서 사용될 수 있다.
도 9a 및 도 9b의 레이아웃은 앤티-퓨즈용 패드가 앤티-퓨즈를 연결하기 위한 임의의 수의 패드 쌍을 포함할 수 있음을 나타낸다. 또한, 패키지는 외부면 또는 매립된 내부면과 같은 임의의 표면 상의 앤티-퓨즈용 패드를 위한 영역을 임의의 수만큼 포함할 수 있다. 추가로, SMD, IPD, 와이어 본드 또는 다른 점퍼가 패키지 내에 앤티-퓨즈로서 사용될 수 있다.
도 10-29는 일부 실시예에 따라 패키지-온-패키지 구조체를 형성하는 공정 중의 중간 단계의 단면도를 나타낸다. 도 10은 캐리어(200)와 해당 캐리어(200) 상에 형성된 릴리스 층(202)을 보여준다. 캐리어(200)는 유리 캐리어, 세라믹 캐리어 등일 수 있다. 캐리어(200)는 웨이퍼일 수 있다. 릴리스 층(202)은 후속 단계에서 형성될 상부 피복 구조체로부터 캐리어(200)와 함께 제거될 수 있는 고분자계 재료로 형성될 수 있다. 일부 실시예에서, 릴리스 층(202)은 가열시 그 접착성을 잃게 되는 에폭시계 열-방출 재료이다. 다른 실시예에서, 릴리스 층(202)은 자외선에 노출시 그 접착성을 잃게 되는 자외선(UV) 접착제일 수 있다. 릴리스 층(202)은 액체로서 분배되어 경화될 수 있거나, 캐리어(200)에 적층되는 적층 필름일 수 있거나, 그와 유사한 것일 수 있다. 릴리스 층(202)의 상부면은 평탄화될 수 있어서 높은 수준의 공면성(co-planarity)을 가질 수 있다.
릴리스 층(202) 상에는 유전층(204)이 형성된다. 유전층(204)의 바닥면은 릴리스 층(202)의 상부면과 접촉 상태에 있을 수 있다. 일부 실시예에서, 유전층(204)은 PBO, 폴리이미드, BCB 등과 같은 중합체로 형성된다. 다른 실시예에서, 유전층(204)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG BSG, BPSG 등과 같은 산화물, 등등으로 형성된다. 유전층(204)은 스핀 코팅, 화학적 기상 증착(CVD), 라미네이팅, 등 또는 이들의 조합과 같은 임의의 허용 가능한 증착 공정에 의해 형성될 수 있다.
도 11을 참조하면, 유전층(204) 위에는 시드층(206)이 형성된다. 일부 실시예에서, 시드층(206)은 단일 층이거나 또는 다른 재료로 형성된 복수의 서브-층으로 이루어진 복합체 층일 수 있는 금속층이다. 일부 실시예에서, 시드층(206)은 티타늄 층과 해당 티타늄 층 위의 구리층을 포함한다. 시드층(206)은 예컨대 물리적 기상 증착(PVD) 등을 이용하여 형성될 수 있다.
시드층(206) 위에는 포토 레지스트(208)가 형성되어 패턴화된다. 포토 레지스트(208)는 스핀 코팅 등에 의해 형성될 수 있고 패턴화를 위해 노광될 수 있다. 포토 레지스트(208)의 패턴은 배선 패턴에 대응한다. 패턴화로 인해 포토 레지스트(208)를 통해 개구가 형성됨으로써 시드층(206)을 노출시킨다.
포토 레지스트(208)의 개구 내부와 시드층(206)의 노출된 부분 위에 전도성 재료(210)가 형성된다. 전도성 재료(210)는 전기 도금 또는 무전해 도금 등의 도금에 의해 형성될 수 있다. 전도성 재료(210)는 구리, 티타늄, 텅스텐, 알루미늄 등의 금속과 같은 전도성 재료를 포함할 수 있다.
도 12에서 전도성 재료(210)가 형성되지 않은 시드층(206)의 일부와 포토 레지스트(208)는 제거된다. 포토 레지스트(208)는 예컨대 산소 플라즈마 등을 이용하는 허용 가능한 애싱(ashing) 또는 박피 공정에 의해 제거될 수 있다. 일단 포트 레지스트(208)가 제거되면, 시드층(206)의 노출된 부분은 예컨대 습식 식각 또는 건식 식각과 같은 허용 가능한 식각 공정을 이용하는 것에 의해 제거된다. 시드층(206)과 전도성 재료(210)의 나머지 부분은 배선 패턴(212)을 형성한다.
도 13에서, 배선 패턴(212)과 유전층(204) 위에 유전층(214)이 형성된다. 일부 실시예에서, 유전층(214)은 리소그래피 마스크를 사용하여 쉽게 패턴화될 수 있는 PBO, 폴리이미드, BCB 등과 같은 감광성 재료일 수 있는 중합체로 형성된다. 다른 실시예에서, 유전층(214)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG와 같은 산화물; 등으로 형성된다. 유전층(214)은 스핀 코팅, 라미네이팅, CVD 등 또는 이들의 조합에 의해 형성될 수 있다. 유전층(214)은 이후 패턴화되어 배선 패턴(212)의 일부를 노출시키는 개구를 형성한다. 패턴화는 예컨대, 유전층이 감광성 재료인 경우 유전층(214)을 광에 노출시키거나 예컨대 이방성 식각을 이용한 식각과 같은 허용 가능한 공정에 의해 행해질 수 있다.
도 14를 참조하면, 유전층(214)과 배선 패턴(212)의 노출된 부분 위로 시드층(216)이 형성된다. 일부 실시예에서, 시드층(216)은 단일 층이거나 다른 재료로 형성된 복수의 서브-층으로 이루어진 복합체 층일 수 있는 금속층이다. 일부 실시예에서, 시드층(216)은 티타늄 층과 해당 티타늄 층 위의 구리층을 포함한다. 시드층(216)은 예컨대 PVD 등을 이용하여 형성될 수 있다.
시드층(216) 위에는 포토 레지스트(218)가 형성되어 패턴화된다. 포토 레지스트(218)는 스핀 코팅 등에 의해 형성될 수 있고 패턴화를 위해 노광될 수 있다. 포토 레지스트(218)의 패턴은 관통 비아에 대응한다. 패턴화로 인해 포토 레지스트(218)를 통해 개구가 형성됨으로써 시드층(216)을 노출시킨다.
포토 레지스트(218)의 개구 내부와 시드층(216)의 노출된 부분 위에 전도성 재료(220)가 형성된다. 전도성 재료(220)는 전기 도금 또는 무전해 도금 등의 도금에 의해 형성될 수 있다. 전도성 재료(220)는 구리, 티타늄, 텅스텐, 알루미늄 등의 금속과 같은 전도성 재료를 포함할 수 있다.
도 15에서 전도성 재료(220)가 형성되지 않은 시드층(226)의 일부와 포토 레지스트(218)는 제거된다. 포토 레지스트(218)는 예컨대 산소 플라즈마 등을 이용하는 허용 가능한 애싱(ashing) 또는 박피 공정에 의해 제거될 수 있다. 일단 포트 레지스트(218)가 제거되면, 시드층(216)의 노출된 부분은 예컨대 습식 식각 또는 건식 식각과 같은 허용 가능한 식각 공정을 이용하는 것에 의해 제거된다. 시드층(216)과 전도성 재료(210)의 나머지 부분은 관통 비아(222)을 형성한다.
도 16에서, 유전층(214)에 집적 회로 다이(224)가 부착되고, SMD/IPD(226)가 배선 패턴(212)의 노출된 부분에 접합된다. 유전층(214)에 부착되기 전에 집적 회로 다이(224)는 집적 회로 다이(224) 내에 집적 회로를 형성하기 위해 적용 가능한 제조 공정에 따라 처리될 수 있다. 예를 들면, 트랜지스터, 다이오드, 캐패시터, 저항기 등와 같은 소자가 반도체 웨이퍼와 같은 반도체 기판 내부 및/또는 상부에 형성될 수 있고, 예컨대 반도체 기판 상의 하나 이상의 유전층 내의 배선 패턴에 의해 형성된 배선 구조체에 의해 상호 연결됨으로써 집적 회로를 형성할 수 있다. 전도성 필라 또는 비아(예, 구리 등의 금속을 포함)와 같은 다이 접속부(228)는 예컨대 개별 집적 회로 다이(224)에 대해 집적 회로 다이(224)의 개별 능동 측으로서 지칭될 수 있는 부분 위에 기계적 및 전기적으로 결합될 도금에 의해 집적 회로 다이(224)의 외부에 형성될 수 있다. 집적 회로 다이(224)와 다이 접속부(228) 위에는 예컨대 스핀 코팅, 라미네이팅, CVD 등에 의해 유전 재료(230)가 형성될 수 있다. 집적 회로 다이(224)의 후면 층에, 예컨대 개별 반도체 웨이퍼의 후면 측에 접착제(232)가 도포될 수 있다. 접착제(232)는 에폭시, 아교 등의 임의의 적절한 접착제일 수 있다. 집적 회로 다이(224)는 예컨대 절단 또는 다이싱에 의해 단편화되어, 예컨대 들었다 놓는 장치(pick-and-place tool)를 사용하여 접착제(232)에 의해 유전층(214)에 부착될 수 있다.
배선 패턴(212)의 노출된 부분 사이, 예컨대 패드 사이에 SMD/IPD(226)가 연결된다. SMD/IPD(226)는 예컨대, 들었다 놓는 장치를 사용하여 SMD/IPD(226)를 금속-대-금속 접합, 땜납 리플로우(reflow) 등에 의해 노출된 부분에 접합하는 것으로 배선 패턴(212)의 노출된 부분에 연결될 수 있다. 일부 실시예에서, SMD/IPD(226)는 예컨대, 약 0.1 옴 미만, 보다 구체적으로 0.05 옴 미만의 저항을 갖는 저 저항 저항기이다. 다른 실시예에서, 와이어 본드 또는 다른 허용 가능한 점퍼와 같은 다른 콤포넌트를 배선 패턴(212)의 노출된 부분, 즉 패드 사이에 앤티-퓨즈로서 사용할 수 있다. 와이어 본드가 사용될 때, 배선 패턴의 노출된 부분 위에 와이어 본드를 형성하기 위해 임의의 허용 가능한 와이어 본딩 기법이 이용될 수 있다. 당업자 중 하나는 다른 점퍼를 형성하기 위한 다른 적절한 기법을 쉽게 이해할 것이다.
도 17에서, 다양한 콤포넌트 위에 봉지재(234)가 형성된다. 봉지재(234)는 성형 화합물, 에폭시 등일 수 있고, 압축 성형, 트랜스퍼 성형 등에 의해 도포될 수 있다. 도 18에서, 경화 후, 봉지재(234)는 연마 공정을 통해 관통 비아(222)와 다이 접속부(228)를 노출시킨다. 관통 비아(222), 다이 접속부(228) 및 봉지재(234)의 상부면은 연마 공정 후 공통면이 된다. SMD/IPD(226)는 봉지재(234) 내에 매립 상태로 유지된다.
도 19에서, 봉지재(234), 관통 비아(222) 및 다이 접속부(228) 상에 유전층(236)이 형성된다. 일부 실시예에서, 유전층(236)은 리소그래피 마스크를 사용하여 쉽게 패턴화될 수 있는 PBO, 폴리이미드, BCB 등과 같은 감광성 재료일 수 있는 중합체로 형성된다. 다른 실시예에서, 유전층(236)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG와 같은 산화물; 등으로 형성된다. 유전층(236)은 스핀 코팅, 라미네이팅, CVD 등 또는 이들의 조합에 의해 형성될 수 있다. 유전층(236)은 이후 패턴화되어 관통 비아(222)와 다이 접속부(228)를 노출시키는 개구를 형성한다. 패턴화는 예컨대, 유전층이 감광성 재료인 경우 유전층(236)을 광에 노출시키거나 예컨대 이방성 식각을 이용한 식각과 같은 허용 가능한 공정에 의해 행해질 수 있다.
도 20에서, 유전층(236) 위로 그리고 유전층(234)의 개구 내에 시드층(238)이 형성된다. 일부 실시예에서, 시드층(238)은 단일 층이거나 다른 재료로 형성된 복수의 서브-층으로 이루어진 복합체 층일 수 있는 금속층이다. 일부 실시예에서, 시드층(238)은 티타늄 층과 해당 티타늄 층 위의 구리층을 포함한다. 시드층(238)은 예컨대 PVD 등을 이용하여 형성될 수 있다.
시드층(2386) 위에는 포토 레지스트(240)가 형성되어 패턴화된다. 포토 레지스트(240)는 스핀 코팅 등에 의해 형성될 수 있고 패턴화를 위해 노광될 수 있다. 포토 레지스트(240)의 패턴은 배선 패턴에 대응한다. 패턴화로 인해 포토 레지스트(240)를 통해 개구가 형성됨으로써 시드층(238)을 노출시킨다.
포토 레지스트(240)의 개구 내부와 시드층(238)의 노출된 부분 위에 전도성 재료(242)가 형성된다. 전도성 재료(242)는 전기 도금 또는 무전해 도금 등의 도금에 의해 형성될 수 있다. 전도성 재료(242)는 구리, 티타늄, 텅스텐, 알루미늄 등의 금속과 같은 전도성 재료를 포함할 수 있다.
도 21에서 전도성 재료(242)가 형성되지 않은 시드층(238)의 일부와 포토 레지스트(240)는 제거된다. 포토 레지스트(240)는 예컨대 산소 플라즈마 등을 이용하는 허용 가능한 애싱(ashing) 또는 박피 공정에 의해 제거될 수 있다. 일단 포트 레지스트(240)가 제거되면, 시드층(238)의 노출된 부분은 예컨대 습식 식각 또는 건식 식각과 같은 허용 가능한 식각 공정을 이용하는 것에 의해 제거된다. 시드층(238)과 전도성 재료(242)의 나머지 부분은 관통 비아(244)을 형성한다.
도 22에서, 도 19-21과 관련하여 전술한 공정을 반복하는 것에 의해 유전층(246, 250) 및 배선 패턴(248, 252)이 형성된다. 일부 실시예에서, 이들 추가적인 유전층 및 배선 패턴이 생략되지만, 다른 실시예에서 더 많거나 적은 유전층 및 배선 패턴이 형성될 수 있다. 도 22에 도시된 바와 같이, 배선 패턴(252)은 언더-메탈(254)과 패드(256, 258)를 포함한다. 또한, 도 19와 관련하여 논의된 공정과 유사하게, 배선 패턴(252)과 유전층(250) 위에 유전층(251)이 형성된다. 유전층(251)은 패턴화되어 배선 패턴(252) 내의 언더-메탈(254)과 패드(256, 258)를 노출시킨다.
도 23에서, 배선 패턴(252)의 패드(256, 258) 사이에 SMD/IPD(260)가 연결된다. SMD/IPD(260)는 예컨대, 들었다 놓는 장치를 사용하여 SMD/IPD(260)를 금속-대-금속 접합, 땜납 리플로우(reflow) 등에 의해 패드(256, 258)에 접합하는 것으로 배선 패턴(252)의 패드(256, 258)에 연결될 수 있다. 일부 실시예에서, SMD/IPD(260)는 예컨대, 약 0.1 옴 미만, 보다 구체적으로 0.05 옴 미만의 저항을 갖는 저 저항 저항기이다. 다른 실시예에서, 와이어 본드 또는 다른 허용 가능한 점퍼와 같은 다른 콤포넌트를 배선 패턴(252)의 패드(256, 258) 사이에 앤티-퓨즈로서 사용할 수 있다. 와이어 본드가 사용될 때, 배선 패턴의 노출된 부분 위에 와이어 본드를 형성하기 위해 임의의 허용 가능한 와이어 본딩 기법이 이용될 수 있다. 당업자 중 하나는 다른 점퍼를 형성하기 위한 다른 적절한 기법을 쉽게 이해할 것이다.
예컨대 적절한 볼 낙하 공정을 이용하는 것에 의해 언더-메탈(254) 상에 볼 그리드 어레이(BGA) 볼과 같은 솔더 볼 등의 외부 접속부(262)가 형성된다. 일부 실시예에서, 외부 접속부(262)는 Sn-Ag 합금, Sn-Ag-Cu 합금 등의 땜납을 포함하고, 납을 포함하거나 포함하지 않을 수 있다.
도 24에서, 상부 피복 구조체로부터 캐리어(200)를 제거(분리)하기 위해 캐리어 제거가 수행된다. 일부 실시예에 따르면, 상기 제거는 릴리스 층(202)이 광의 열에 의해 분해되어 캐리어(200)가 제거될 수 있도록 레이저 광 또는 UV 광 등의 광을 릴리스 층(202)에 조사하는 것을 포함한다. 이후 구조체는 뒤집혀서 다이싱 테이프(264) 위에 배치된다.
도 25에서, 유전층(204)을 통해 개구가 형성되어 배선 패턴(212)의 일부를 노출시킨다. 배선 패턴(212)의 노출된 부분은 패드(270, 272, 274, 276, 278, 280)를 형성한다. 개구는 예컨대 레이저 천공, 식각 등을 이용하여 형성될 수 있다.
도 26에서, 배선 패턴(212)의 패드(272, 274) 사이에 SMD/IPD(282)가 연결된다. SMD/IPD(282)는 예컨대, 들었다 놓는 장치를 사용하여 SMD/IPD(282)를 금속-대-금속 접합, 땜납 리플로우(reflow) 등에 의해 패드(272, 274)에 접합하는 것으로 배선 패턴(212)의 패드(272, 274)에 연결될 수 있다. 일부 실시예에서, SMD/IPD(282)는 예컨대, 약 0.1 옴 미만, 보다 구체적으로 0.05 옴 미만의 저항을 갖는 저 저항 저항기이다. 다른 실시예에서, 와이어 본드 또는 다른 허용 가능한 점퍼와 같은 다른 콤포넌트를 배선 패턴(212)의 패드(272, 274) 사이에 앤티-퓨즈로서 사용할 수 있다. 와이어 본드가 사용될 때, 배선 패턴의 노출된 부분 위에 와이어 본드를 형성하기 위해 임의의 허용 가능한 와이어 본딩 기법이 이용될 수 있다. 당업자 중 하나는 다른 점퍼를 형성하기 위한 다른 적절한 기법을 쉽게 이해할 것이다.
예컨대 적절한 범핑 공정, 도금 공정 등 또는 이들의 조합을 이용하는 것에 의해 배선 패턴(212)의 패드(278, 280) 상에, 땜납 범프, 금속 필라 등 또는 이들의 조합으로서 예컨대 땜납이 상부에 형성된 금속 필라와 같은 조합 등의 외부 접속부(284)가 형성된다. 일부 실시예에서, 외부 접속부(284)는 Sn-Ag 합금, Sn-Ag-Cu 합금 등의 땜납을 포함하고, 납을 포함하거나 포함하지 않을 수 있다.
도 10-26에 나타낸 전술한 공정들은 단편화되지 않은(unsingulated) 패키지 내의 SMD/IPD(226, 260, 282)의 다양한 배치를 보여준다. 다른 실시예에서, SMD/IPD(226, 260, 282)는 패키지 내에서 더 적거나 더 많은 위치에 배치될 수 있다. 전술한 도면은 SMD/IPD가 위치될 수 있는 단지 예시적인 위치를 나타낸 것이다. 또한, 와이어 본드 등의 다른 점퍼를 SMD/IPD와 함께 또는 이를 대신하여 사용할 수 있다. 당업자는 이들 변형례를 쉽게 이해할 것이다.
도 27에서, 도 10-26에 형성된 단편화되지 않은 패키지 각각에 패키지(400)가 부착된다. 패키지(400)는 임의의 패키지일 수 있고, 도시된 바와 같이 각각은 기판(402)을 포함하는데, 해당 기판은 다이(404)가 그 상부에 부착되는 개재부(interposer)일 수 있다. 다이(404)는 와이어 본딩에 의해 기판(402)에 전기적으로 결합된다. 다이(404)는 성형 화합물, 에폭시 등일 수 있는 봉지재(406)에 의해 기판(402) 상에 추가로 둘러싸인다. 패키지(400)는 예컨대 들었다 놓는 장치를 사용하여 외부 접속부(284)를 리플로우 납땜하는 것으로 단편화되지 않은 패키지에 부착될 수 있다. 이후 패키지(400)와 비단편화된 패키지 사이에 언더필 재료(408)를 분배함으로써 해당 패키지(400)와 비단편화된 패키지 사이에 형성된 SMD/IPD(282)와 외부 접속부(408)와 같은 콤포넌트를 둘러싼다. 언더필 재료(408)는 이후 경화된다.
도 28은 예컨대 다이싱 또는 절단에 의해 단편화된 이후의 패키지-온-패키지 구조체를 보여준다. 패키지-온-패키지 구조체는 전체적으로 도 10-26의 공정에 의해 형성된 패키지(401)와 패키지(400)를 포함한다. 도 29에서, 패키지-온-패키지 구조체는 PCB와 같은 기판(410)에 외부 접속부(262)에 의해 부착되는데, 해당 외부 접속부는 기판(410)을 부착하기 위해 리플로우 납땜될 수 있다. 이후 패키지(401)와 기판(410) 사이에 언더필 재료(412)가 분배됨으로써 패키지(401)와 기판(410) 사이에 형성된 SMD/IPD(260)와 외부 접속부(262)와 같은 콤포넌트를 둘러싸게 된다. 언더필 재료(412)는 이후 경화된다.
도 30a-30d는 SMD/IPD를 부착하기 위한 여러 양태의 실시예를 나타낸다. 당업자는 이들 양태를 도 10-29와 관련하여 전술한 공정에 적용하는 방법을 쉽게 이해할 것이다. 도 30a에서, 배선 패턴의 일부일 수 있는 패드(502, 504)가 유전층(500) 상에 형성된다. 이후 유전층(500)과 패드(502, 504) 상에 유전층(506)이 형성된다. 이후 유전층(506)은 패턴화되어 개구를 형성함으로써 패드(502, 504)의 일부를 노출시킨다. 패턴화는 유전층이 감광 재료인 경우 유전층(214)의 노광, 예컨대 이방성 식각을 이용한 식각, 레이저 천공 등과 같은 허용 가능한 공정에 의해 행해질 수 있다. 도 30b에서, 패드(502, 504) 사이의 유전층(506) 상에 도 3의 스페이서 재료(310)와 같은 스페이서 재료(508)가 형성되는데, 이는 인쇄, 분사 등에 의해 행해질 수 있다. 도 30c에서, 패드(502, 504) 상에 땜납(510)이 형성되는데, 이는 인쇄, 도금 등과 같은 임의의 허용 가능한 공정에 의해 행해질 수 있다. 도 30d에서, 땜납(510)에 SMD/IPD(512)가 접촉되며, 땜납(510)의 리플로우 납땜에 의해 SMD/IPD(512)를 부착한다. SMD/IPD(512)는 스페이서 재료(508)와 접촉될 수 있다.
일부 실시예에서, 도 31에 도시된 바와 같이, SMD/IPD(512)는 이후 언더필 재료, 성형 화합물, 에폭시 등일 수 있는 봉지재(514)로 둘러싸인다. 봉지재(514)는 스페이서 재료(508)의 재료 조성과 다른 재료 조성일 수 있다. 다른 실시에에서, 도 32a 및 도 32b에 도시된 바와 같이, SMD/IPD(512)와 대향하게 되는 기판(516) 상에 다른 스페이서 재료(518)가 형성될 수 있다. 도 32a에서, 기판(516)의 소정 영역 위에 도 5의 스페이서 재료(328)와 같은 스페이서 재료(518)가 형성되는데, 이는 인쇄, 분사 등에 의해 행해질 수 있다. 도 32b에서, 기판(516)은 SMD/IPD(512)가 부착되는 패키지에 예컨대 외부 접속부(도시 생략)를 리플로우 납땜하는 것에 의해 부착된다. 이후 기판(516)과 유전층(506) 사이와 SMD/IPD(512) 둘레로 언더필 재료(520)가 분배되어 경화될 수 있다. 스페이서 재료(518)는 SMD/IPD(512)와 접촉될 수 있다. 언더필 재료(520)는 스페이서 재료(508)와 스페이서 재료(518) 중 하나 또는 양자 모두의 재료 조성과 다른 재료 조성일 수 있다.
도 30a-30d 및 도 31의 공정은 전술한 SMD/IPD(226)에 적용될 수 있다. 이러한 경우, 유전층(500)은 유전층(204)에 대응하고; 패드(502, 504)는 배선 패턴(212) 내에 존재하며; 유전층(506)은 유전층(214)에 대응한다. 도 30a에 도시된 유전층(506)의 형성 및 패턴화는 도 13의 유전층(214)의 형성 및 패턴화에 대응한다. 도 30b-30d의 처리는 도 16과 관련하여 생기는 처리에 대응한다. 도 31의 봉지재(514)는 도 17의 봉지재(234)에 대응한다.
도 30a-30d, 도 31 및 도 32a-32b의 공정은 전술한 SMD/IPD(260)에 적용될 수 있다. 이러한 경우, 유전층(500)은 유전층(250)에 대응하고; 패드(502, 504)는 배선 패턴(252) 내의 패드(256, 258)에 대응하며; 유전층(506)은 유전층(251)에 대응한다. 도 30a에 도시된 유전층(506)의 형성 및 패턴화는 도 22의 유전층(251)의 형성 및 패턴화에 대응한다. 도 30b-30d의 처리는 도 23과 관련하여 생기는 처리에 대응한다. 도 31의 봉지재(514)는 도 29에 형성된 언더필 재료(412)에 대응한다. 도 32a의 스페이서 재료(518)는 기판(410)이 패키지(401)에 부착되기 전에 기판(410) 상에 형성될 수 있으며, 도 32b의 기판(516)의 부착은 도 29에서 패키지(401)에 대한 기판(410)의 부착에 대응한다.
도 30a-30d, 도 31 및 도 32a-32b의 공정은 전술한 SMD/IPD(282)에 적용될 수 있다. 이러한 경우, 유전층(500)은 유전층(214)에 대응하고; 패드(502, 504)는 배선 패턴(212) 내의 패드(272, 274)에 대응하며; 유전층(506)은 유전층(204)에 대응한다. 도 30a에 도시된 유전층(506)의 형성은 도 10의 유전층(204)의 형성에 대응하고, 도 30a에 도시된 유전층(506)의 패턴화는 도 25의 유전층(204)의 패턴화에 대응한다. 도 30b-30d의 처리는 도 26과 관련하여 생기는 처리에 대응한다. 도 31의 봉지재(514)는 도 27에 형성된 언더필 재료(408)에 대응한다. 도 32a의 스페이서 재료(518)는 패키지(400)가 패키지(401)에 부착되기 전에 기판(402) 상에 형성될 수 있으며, 도 32b의 기판(516)의 부착은 도 27에서 비단편화된 패키지에 대한 패키지(400)의 부착에 대응한다.
도 33a-33d는 도 30a-30d와 유사하게 SMD/IPD를 부착하는 여러 양태의 실시예를 나타낸다. 당업자는 이들 양태를 도 10-29와 관련하여 전술된 공정에 적용하는 방법을 쉽게 이해할 것이다. 도 30a-30d에서의 공통의 콤포넌트의 설명은 간결성을 위해 여기서 생략된다. 도 33a에서, 패드(502, 504) 사이에 갭(540)을 형성하기 위해 유전층(506)이 추가로 패턴화된다. 도 33b에서, 갭(540) 내부와 패드(502, 504) 사이의 유전층(506) 상에 도 4a의 스페이서 재료(316)와 같은 스페이서 재료(542)가 형성되는데, 이는 인쇄, 분사 등에 의해 행해질 수 있다. 도 30c에서, 패드(502, 504) 상에 땜납(510)이 형성된다. 도 30d에서, 땜납(510)에 SMD/IPD(512)가 접촉되고, 땜납(510)이 리플로우 납땜되어 SMD/IPD(512)를 부착한다. SMD/IPD(512)는 스페이서 재료(542)와 접촉될 수 있다.
일부 실시예에서, 도 34에 도시된 바와 같이, SMD/IPD(512)는 이후 언더필 재료, 성형 화합물 등일 수 있는 봉지재(514)로 둘러싸인다. 봉지재(514)는 스페이서 재료(542)의 재료 조성과 다른 재료 조성일 수 있다. 다른 실시에에서, 도 35a 및 도 35b에 도시된 바와 같이, SMD/IPD(512)와 대향하게 되는 기판(516) 상에 다른 스페이서 재료(518)가 형성될 수 있다. 도 35a에서, 기판(516)의 소정 영역 위에 도 6의 스페이서 재료(328)와 같은 스페이서 재료(518)가 형성되는데, 이는 인쇄, 분사 등에 의해 행해질 수 있다. 도 35b에서, 기판(516)은 SMD/IPD(512)가 부착되는 패키지에 예컨대 외부 접속부(도시 생략)를 리플로우 납땜하는 것에 의해 부착된다. 이후 기판(516)과 유전층(506) 사이와 SMD/IPD(512) 둘레로 언더필 재료(520)가 분배되어 경화될 수 있다. 스페이서 재료(518)는 SMD/IPD(512)와 접촉될 수 있다. 언더필 재료(520)는 스페이서 재료(542)와 스페이서 재료(518) 중 하나 또는 양자 모두의 재료 조성과 다른 재료 조성일 수 있다.
도 33a-33d, 도 34 및 도 35a-35b의 공정은 도 30a-30d, 도 31 및 도 32a-32b와 관련하여 전술된 것과 유사하게 SMD/IPD(226, 260, 282)에 적용될 수 있다. 당업자 중 하나는 도 13, 도 22, 및 도 25의 유전층(214, 251, 204)의 패턴화 중에 각각의 유전층(214, 251, 204)이 갭(540)에 의해 패턴화될 수 있으며 스페이서 재료(508)를 형성하기 위해 전술된 바와 같은 처리 중에 스페이서 재료(542)가 갭(540) 내에 형성될 수 있음을 쉽게 이해할 것이다.
도 36a-36c는 SMD/IPD를 부착하는 여러 양태의 실시예를 나타낸다. 당업자는 이들 양태를 도 10-29와 관련하여 전술된 공정에 적용하는 방법을 쉽게 이해할 것이다. 도 30a-30d에서의 공통의 콤포넌트의 설명은 간결성을 위해 여기서 생략된다. 도 36a에서, 패드(502, 504) 사이에 갭(540)을 형성하기 위해 유전층(506)이 추가로 패턴화된다. 도 36b에서, 패드(502, 504) 위에 땜납(510)이 형성된다. 도 36c에서, 땜납(510)에 SMD/IPD(512)가 접촉되고, 땜납(510)이 리플로우 납땜되어 SMD/IPD(512)를 부착한다.
일부 실시예에서, 도 37에 도시된 바와 같이, SMD/IPD(512)는 이후 갭(540) 내로 유동될 수 있는 언더필 재료, 성형 화합물 등일 수 있는 봉지재(514)로 둘러싸인다. 다른 실시에에서, 도 38a 및 도 38b에 도시된 바와 같이, SMD/IPD(512)와 대향하게 되는 기판(516) 상에 다른 스페이서 재료(518)가 형성될 수 있다. 도 38a에서, 기판(516)의 소정 영역 위에 도 6의 스페이서 재료(328)와 같은 스페이서 재료(518)가 형성되는데, 이는 인쇄, 분사 등에 의해 행해질 수 있다. 도 38b에서, 기판(516)은 SMD/IPD(512)가 부착되는 패키지에 예컨대 외부 접속부(도시 생략)를 리플로우 납땜하는 것에 의해 부착된다. 이후 기판(516)과 유전층(506) 사이와 SMD/IPD(512) 둘레로 언더필 재료(520)가 분배되어 경화될 수 있다. 언더필 재료(520)는 갭(540) 내로 유동될 수 있다.
도 36a-36c, 도 37 및 도 38a-38b의 공정은 도 30a-30d, 도 31 및 도 32a-32b와 관련하여 전술된 것과 유사하게 SMD/IPD(226, 260, 282)에 적용될 수 있다. 당업자 중 하나는 도 13, 도 22, 및 도 25의 유전층(214, 251, 204)의 패턴화 중에 각각의 유전층(214, 251, 204)이 갭(540)에 의해 패턴화될 수 있음을 쉽게 이해할 것이다. 봉지재(514)는 도 17의 봉지재(234), 도 27의 언더필 재료(408) 또는 도 29의 언더필 재료(412)에 대응한다.
실시예들은 여러 장점을 가질 수 있다. 회로의 프로그래밍은 집적 회로 다이 외부의 앤티-퓨즈를 사용하여 단순화될 수 있고 보다 신뢰성있게 행해질 수 있다. 일부의 이전의 적용례에서, 퓨즈는 집적 회로 다이 내에 존재하여 전기적 번 아웃(burn out) 또는 레이저 절단을 이용하여 프로그램화될 수 있었다. 해당 적용례에서, 퓨즈의 퓨즈부의 두께가 커서 전기적 번 아웃 또는 레이저 절단을 어렵게 할 수 있어서 이러한 전기적 번 아웃 또는 레이저 절단 이후 퓨즈가 나가지 않게 할 수 있다. 일부 실시예에서, 회로를 프로그래밍하기 위해 집적 회로 다이 외부에 앤티-퓨즈가 패키지 내에 배치된다. 이것은 휴즈가 나가게 하는 모든 요구를 제거한다. 또한, 일부 실시예에서, 앤티-퓨즈(들)의 배치에 있어 유연성(flexibility)이 향상될 수 있다.
일부 실시예는 다른 장점을 얻을 수 있다. 일부의 경우 소정의 구조체에 SMD/IPD를 설치하는 것은 SMD/IPD와 해당 구조체 사이에 갭을 야기할 수 있다. 예컨대 언더필 재료가 SMD/IPD 둘레에 형성되면, 언더필 재료는 상기 갭 내로 유동되지 않을 수 있으므로 갭 내에 공기 갭이 형성될 수 있다. 열 순환 중에, 공기의 팽창으로 인해 구조체가 팝콘 알맹이가 터지듯이 손상될 수 있다. SMD/IPD와 구조체 사이에 스페이서 재료를 제공하고 및/또는 SMD/IPD와 구조체 사이에 갭을 형성하는 것에 의해 열 순환 중에 파손을 야기하는 공기가 거의 없거나 존재하지 않도록 공기 갭이 감소되거나 방지될 수 있다.
하나의 실시예의 패키지 구조체가 제공된다. 패키지 구조체는 집적 회로 다이, 재배선 구조체, 앤티-퓨즈 및 외부 접속부를 포함한다. 집적 회로 다이는 봉지재 내에 매립된다. 재배선 구조체는 봉지재 상에 존재하고 집적 회로 다이에 전기적으로 결합된다. 앤티-퓨즈는 집적 회로 다이와 재배선 구조체 외부에 존재한다. 앤티-퓨즈는 재배선 구조체에 기계적 및 전기적으로 결합된다. 외부 접속부는 재배선 구조체 상에 존재하고 재배선 구조체는 외부 접속부와 봉지재 사이에 배치된다.
다른 실시예의 패키지 구조체가 제공된다. 패키지 구조체는 다이, 봉지재, 재배선 구조체 및 앤티-퓨즈를 포함한다. 다이는 집적 회로를 포함하고, 다이의 능동 측에 다이 접속부가 제공되어 집적 회로에 전기적으로 결합된다. 봉지재는 적어도 부분적으로 다이를 둘러싼다. 재배선 구조체는 봉지재 상에 봉지재에 인접하게 위치된다. 재배선 구조체의 적어도 일부는 다이 접속부에 직접 결합된다. 앤티-퓨즈는 재배선 구조체의 외부 측의 패드에 기계적 및 전기적으로 결합된다.
다른 실시예의 방법이 제공된다. 방법은 집적 회로 다이를 봉지재가 둘러싸는 단계와; 봉지재에 인접하게 패드를 포함하는 재배선 구조체를 형성하는 단계와; 앤티-퓨즈를 패드에 기계적으로 부착하는 단계를 포함한다.
추가의 실시예의 구조체가 제공된다. 구조체는 제1 패키지와 해당 제1 패키지에 외부 접속부에 의해 부착되는 패키지 콤포넌트를 포함한다. 제1 패키지는 제1 패드와 제2 패드에 부착되는 소자를 포함한다. 소자는 표면 실장 소자(SMD), 집적 수동 소자(IPD), 또는 이들의 조합이다. 소자는 유전층을 통해 제1 패드와 제2 패드에 부착된다. 제1 패드와 제2 패드 사이에 측방으로 제1 스페이서 재료가 배치되고, 소자와 유전체 사이에 배치된다. 소자와 스페이서 재료는 봉지재에 의해 둘러싸인다.
또 다른 실시예의 구조체가 제공된다. 구조체는 제1 패키지를 포함한다. 제1 패키지는 적어도 측방으로 제1 봉지재로 봉지된 집적 회로 다이, 집적 회로 다이와 제1 봉지재 상의 재배선 구조체 및 소자를 포함한다. 재배선 구조체는 제1 패드, 제2 패드 및 유전층을 포함한다. 소자는 제1 패드와 제2 패드에 유전층을 통해 부착된다. 소자는 표면 실장 소자(SMD), 집적 수동 소자(IPD) 또는 이들의 조합이다. 제1 패드와 제2 패드 사이의 유전층 내에 리세스가 제공된다.
다른 실시예의 방법이 제공된다. 방법은 제1 패드와 제2 패드를 노출하도록 유전층을 통해 개구를 패턴화하는 단계를 포함한다. 유전층은 제1 패키지 내의 재배선 구조체 내에 제공된다. 또한, 방법은 제1 패드와 제2 패드 사이에서 유전층 상에 제1 스페이서 재료를 형성하는 단계와, 제1 스페이서 재료를 형성한 후, 제1 패드와 제2 패드에 소자를 부착하는 단계를 포함한다. 소자는 표면 실장 소자(SMD), 집적 수동 소자(IPD) 또는 이들의 조합이다. 제1 스페이서 재료는 소자와 유전층 사이에 배치된다.
이상의 설명은 당업자가 본 발명의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 발명을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 등가의 구성이 본 발명의 취지 및 범위를 벗어나지 않으며 그리고 본 발명의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.

Claims (10)

  1. 패키지 구조체에 있어서,
    제1 패드와 제2 패드에 부착되는 소자를 포함하는 제1 패키지로서, 상기 소자는 표면 실장 소자(SMD: surface mount device), 집적 수동 소자(IPD: integrated passive device) 또는 이들의 조합이고, 상기 소자는 유전층을 통해 상기 제1 패드와 상기 제2 패드에 부착되고, 상기 제1 패드와 상기 제2 패드 사이에서 횡 방향으로(laterally) 그리고 상기 소자와 상기 유전층 사이에 제1 스페이서 재료가 배치되며, 상기 소자와 상기 제1 스페이서 재료를 봉지재가 둘러싸는 것인, 상기 제1 패키지; 및
    외부 접속부에 의해 상기 제1 패키지에 부착된 패키지 콤포넌트
    를 포함하고,
    상기 유전층은 상기 제1 패드와 상기 제2 패드 사이에 리세스(recess)를 가지며, 상기 제1 스페이서 재료는 적어도 부분적으로 상기 리세스 내에 배치되는 것인, 패키지 구조체.
  2. 제1항에 있어서, 상기 패키지 콤포넌트는 기판이고, 상기 외부 접속부는 상기 유전층을 통해 개별 언더-메탈(under-metal)에 부착되며, 상기 봉지재는 상기 외부 접속부를 추가로 둘러싸는 언더필(underfill) 재료인 것인, 패키지 구조체.
  3. 제2항에 있어서, 상기 소자와 상기 기판 사이에 배치된 제2 스페이서 재료를 더 포함하고, 상기 봉지재는 상기 제2 스페이서 재료를 추가로 둘러싸는 것인, 패키지 구조체.
  4. 제1항에 있어서, 상기 패키지 콤포넌트는 제2 패키지이고, 상기 외부 접속부는 상기 유전층을 통해 개별 접속 패드에 부착되며, 상기 봉지재는 상기 외부 접속부를 추가로 둘러싸는 언더필 재료인 것인, 패키지 구조체.
  5. 제4항에 있어서, 상기 소자와 상기 제2 패키지 사이에 배치된 제2 스페이서 재료를 더 포함하며, 상기 봉지재는 상기 제2 스페이서 재료를 추가로 둘러싸는 것인, 패키지 구조체.
  6. 제1항에 있어서, 상기 제1 패키지는 집적 회로 다이를 둘러싸는 추가의 봉지재를 더 포함하고, 상기 유전층은 재배선 구조체 내에 있고, 상기 재배선 구조체는 상기 추가의 봉지재 상에 있으며 상기 추가의 봉지재와 상기 패키지 콤포넌트 사이에 배치되는 것인, 패키지 구조체.
  7. 제1항에 있어서, 상기 봉지재의 조성은 상기 제1 스페이서 재료의 조성과 상이한 것인, 패키지 구조체.
  8. 제1항에 있어서, 상기 소자와 상기 유전층 사이에 공기 갭이 존재하지 않는 것인, 패키지 구조체.
  9. 패키지 구조체에 있어서,
    제1 패키지를 포함하고,
    상기 제1 패키지는,
    적어도 횡 방향으로(laterally) 제1 봉지재에 의해 둘러싸인 집적 회로 다이;
    상기 집적 회로 다이와 상기 제1 봉지재 상에 있고, 제1 패드, 제2 패드 및 유전층을 포함하는 재배선 구조체; 및
    상기 유전층을 통해 상기 제1 패드와 상기 제2 패드에 부착되는 소자로서, 상기 소자는 표면 실장 소자(SMD: surface mount device), 집적 수동 소자(IPD: integrated passive device) 또는 이들의 조합이고, 상기 제1 패드와 상기 제2 패드 사이에서 상기 유전층 내에 리세스가 있는 것인, 상기 소자
    를 포함하고,
    상기 리세스 내 및 상기 유전층과 상기 소자 사이에 스페이서 재료가 배치되는 것인, 패키지 구조체.
  10. 패키지 구조체 형성 방법에 있어서,
    제1 패드와 제2 패드를 노출시키도록 유전층을 통해 개구를 패턴화하는 단계로서, 상기 유전층은 제1 패키지 내의 재배선 구조체 내에 있는 것인, 상기 개구를 패턴화하는 단계;
    상기 제1 패드와 상기 제2 패드 사이의 상기 유전층 상에 제1 스페이서 재료를 형성하는 단계; 및
    상기 제1 스페이서 재료를 형성한 후, 상기 제1 패드와 상기 제2 패드에 소자를 부착하는 단계로서, 상기 소자는 표면 실장 소자(SMD: surface mount device), 집적 수동 소자(IPD: integrated passive device) 또는 이들의 조합이고, 상기 제1 스페이서 재료는 상기 소자와 상기 유전층 사이에 배치되는 것인, 상기 소자를 부착하는 단계
    를 포함하고,
    상기 개구를 패턴화하는 단계는, 상기 제1 패드와 상기 제2 패드 사이에 리세스를 패턴화하는 단계를 더 포함하고, 상기 제1 스페이서 재료는 상기 리세스 내에 배치되는 것인, 패키지 구조체 형성 방법.
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