WO2006043388A1 - 半導体内蔵モジュール及びその製造方法 - Google Patents

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Takashi Ichiryu
Yoshihisa Yamashita
Seiichi Nakatani
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Matsushita Electric Industrial Co., Ltd.
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    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4614—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination

Definitions

  • the present invention relates to a semiconductor built-in module incorporating a semiconductor element and a manufacturing method thereof.
  • Patent Document 4 proposes a method in which a semiconductor element is embedded in an insulating layer in a face-up state, and then the semiconductor element and a wiring board are electrically connected.
  • Patent Document 5 proposes a method for manufacturing a multistage semiconductor module in which semiconductor modules obtained by the method described in Patent Document 4 are stacked in multiple stages.
  • Patent Document 1 Japanese Patent Laid-Open No. 2001-35997
  • Patent Document 2 Japanese Patent Laid-Open No. 11-45955
  • Patent Document 3 Japanese Patent Laid-Open No. 2003-174141
  • Patent Document 4 Japanese Unexamined Patent Publication No. 2003-188314
  • Patent Document 5 Japanese Unexamined Patent Publication No. 2003-218319
  • the semiconductor element and the wiring board can be electrically connected.
  • smaller and thinner devices such as mobile computers for personal computers and information terminals represented by mobile phones are increasingly desired.
  • a typical example is a card-sized information terminal.
  • This card-sized information terminal can be used for card-sized wireless devices, mobile phones, personal identification and authentication cards, and so on. In order to apply to such future requirements, further downsizing and thinner semiconductor modules are required.
  • a thin semiconductor element for example, a thickness of 100 m or less
  • the back side polishing the opposite side of the circuit surface side of the semiconductor element (hereinafter referred to as the back side). )
  • the semiconductor element There are many cracks in the semiconductor element during work such as the process of transporting the semiconductor element during flip chip mounting, the process of aligning the semiconductor element and the wiring board, or the process of connecting the semiconductor element and the wiring board. May occur, be handled and be sexually inferior.
  • a thin semiconductor element particularly a silicon semiconductor
  • the semiconductor element may be destroyed during transportation or connection of the semiconductor element.
  • the present invention has been made in order to solve the above-described problems, and its main purpose is due to cracking or breakage of the semiconductor element in the process of mounting the thin semiconductor element on the wiring board. It is an object of the present invention to provide a module with a built-in semiconductor capable of suppressing a decrease in yield and a manufacturing method thereof.
  • the semiconductor built-in module of the present invention includes a first wiring board, a second wiring board, and an interlayer connection having electrical insulation disposed between the first wiring board and the second wiring board.
  • a module with a built-in semiconductor including a member and a semiconductor element embedded in the interlayer connection member,
  • the first wiring board includes a first wiring pattern formed on both main surfaces thereof, and the second wiring board includes a second wiring pattern formed on both main surfaces thereof, and the first wiring pattern and The second wiring pattern is electrically connected by a via conductor that penetrates the interlayer connection member,
  • the back surface of the semiconductor element is die-bonded to the first wiring board via an adhesive, and the first electrode pad on the circuit surface and the second wiring pattern are electrically connected via a protruding electrode. It is characterized by being connected.
  • a method for manufacturing a semiconductor-embedded module according to the present invention is a method for manufacturing a semiconductor-embedded module including a semiconductor element
  • the semiconductor element is flip-chip mounted on the second wiring pattern, and the through hole is disposed between the first wiring pattern and the second wiring pattern formed on the first wiring board.
  • the first wiring board, the interlayer connection member, and the second wiring board that are stacked are subjected to hot heat and pressure to incorporate the semiconductor element in the interlayer connection member, and the first wiring board and the interlayer Curing the connecting member and the second wiring substrate and integrally connecting them, and electrically connecting the first wiring pattern and the second wiring pattern by via conductors formed in the through holes; It is characterized by including.
  • FIG. 1 is a cross-sectional view of a module with a built-in semiconductor according to Embodiment 1 of the present invention.
  • FIG. 2 is a cross-sectional view of a semiconductor built-in module obtained by modifying the semiconductor built-in module according to Embodiment 1 of the present invention.
  • FIGS. 3A to 3E are cross-sectional views for each process showing a method for manufacturing a module with a built-in semiconductor according to Embodiment 1 of the present invention.
  • FIG. 4 is a cross-sectional view of a module with a built-in semiconductor according to Embodiment 2 of the present invention.
  • FIGS. 5A to 5F show a method for manufacturing a module with a built-in semiconductor according to Embodiment 2 of the present invention. It is sectional drawing according to process which shows these.
  • FIGS. 6A to F are cross-sectional views according to process showing another method for manufacturing a module with a built-in semiconductor according to Embodiment 2 of the present invention.
  • FIG. 7 is a cross-sectional view of a module with a built-in semiconductor according to Embodiment 3 of the present invention.
  • FIGS. 8A to E are cross-sectional views showing steps in a method for manufacturing a semiconductor built-in module according to Embodiment 3 of the present invention.
  • FIGS. 9A to 9C are cross-sectional views of the module with a built-in semiconductor according to one embodiment of the present invention.
  • FIGS. 10A and 10B are cross-sectional views of a module with a built-in semiconductor according to one embodiment of the present invention.
  • FIG. 11 is a cross-sectional view of a module with a built-in semiconductor according to one embodiment of the present invention.
  • FIG. 12 is a cross-sectional view of a module with a built-in semiconductor according to one embodiment of the present invention.
  • FIGS. 13A and 13B are cross-sectional views of a module with a built-in semiconductor according to one embodiment of the present invention.
  • FIG. 14 is a cross-sectional view of a module with a built-in semiconductor according to an embodiment of the present invention.
  • FIG. 15 is a cross-sectional view of the module with a built-in semiconductor according to an embodiment of the present invention. Best mode for carrying out
  • a module with a built-in semiconductor of the present invention includes a first wiring board, a second wiring board, and an interlayer connection having electrical insulation disposed between the first wiring board and the second wiring board. And a semiconductor element incorporated in the interlayer connection member.
  • the first wiring board includes, for example, an insulating base material and first wiring patterns formed on both main surfaces of the insulating base material.
  • the second wiring board includes, for example, an insulating base and second wiring patterns formed on both main surfaces of the insulating base.
  • the first wiring pattern and the second wiring pattern A line pattern is electrically connected by a via conductor penetrating the interlayer connection member, a back surface side of the semiconductor element is die-bonded to the first wiring substrate with an adhesive, and the semiconductor The first electrode pad on the circuit surface of the element and the second wiring pattern are electrically connected via the protruding electrode.
  • the semiconductor element may be die-bonded on the insulating base material of the first wiring board, or may be die-bonded on the first wiring pattern of the first wiring board.
  • the semiconductor element may be a single semiconductor chip force or may be formed by stacking a plurality of semiconductor chips.
  • the semiconductor built-in module of the present invention in the manufacturing process, after the semiconductor element is die-bonded to the first wiring substrate as the supporting material, the semiconductor element can be flip-chip mounted on the second wiring pattern. Therefore, even if a thin semiconductor element is used, it is possible to prevent the semiconductor element from being broken or damaged in the transporting / conveying process, the protruding electrode forming process, or the built-in process.
  • the semiconductor element may be housed in a gap provided in the interlayer connection member. This is because it is possible to prevent the via conductor from being deformed due to the flow of the interlayer connection member in the step of incorporating the semiconductor element, which will be described later, and to improve the connection reliability of the via conductor.
  • the size of the gap may be appropriately set according to the size of the semiconductor element to be accommodated.
  • the gap between the semiconductor element and the inner wall of the gap may be in the range of 30 m to 200 m.
  • the first wiring pattern and the second electrode pad on the circuit surface of the semiconductor element may be electrically connected.
  • the connection points of the semiconductor elements By allocating the connection points of the semiconductor elements to the first wiring pattern and the second wiring pattern, the number of lands on the second wiring board and the bow I winding distance of the second wiring pattern can be reduced. This is because the module can be easily reduced in size and density.
  • the first wiring pattern and the second electrode pad may be electrically connected by a wire V. Since semiconductor elements can be mounted by wire bonding mounting and flip chip mounting, which are existing mounting methods, it is possible to mount semiconductor elements using existing equipment. This is because it can be performed.
  • the wire and the semiconductor element are sealed with a sealing grease. Also good. This is because the mounting reliability of the semiconductor element can be secured over a long period of time.
  • the said sealing resin is not specifically limited if it can be used as a sealing material of a semiconductor element, For example, using the resin composition which has thermosetting resin, such as an epoxy resin, as a main component. Can do.
  • the wire and the protruding electrode when the first wiring pattern and the second electrode pad are electrically connected by a wire, the wire and the protruding electrode have the same material force. May be. If wires and bump electrodes are made of the same material, for example, gold wires and gold bumps, they can be formed with the same equipment, reducing the complexity of the manufacturing process and reducing costs. Because you can.
  • the interlayer connection member contains an inorganic filler and a thermosetting resin. It also has the power to quickly dissipate heat generated from semiconductor elements.
  • an inorganic filler Al O A1N
  • thermosetting resin an epoxy resin, a phenol resin, or a cyanate resin
  • heat resistance and electrical insulation can be improved.
  • thermoplastic resin instead of thermosetting resin.
  • the thickness of the semiconductor element is 100 m or less.
  • the damage caused by many cracks during the mounting process is generated. According to the configuration of the present invention, such a problem is less likely to occur. . That is, according to the present invention, the function is more effectively exhibited by using a semiconductor element having a thickness of 100 / zm or less. Furthermore, if a semiconductor element with a thickness of 100 m or less is used, it is easy to make the semiconductor built-in module thinner.
  • the adhesive contains a resin and a metal filler.
  • the heat generated from the semiconductor element can be efficiently transferred to the first wiring board and dissipated. Ruka.
  • the first wiring board further includes a thermal via immediately below a position where the semiconductor element is die-bonded. This is because the heat generated from the semiconductor element can be dissipated through the thermal via.
  • the module with a built-in semiconductor includes a plurality of at least one of the first and second wiring boards, and includes a plurality of the interlayer connection members and the semiconductor elements, respectively.
  • a plurality of interlayer connection members may be stacked in multiple layers to form a multilayer, and each of the plurality of interlayer connection members may be a semiconductor built-in module in which at least one of the semiconductor elements is incorporated. With this configuration, three-dimensional arrangement and interconnection of semiconductor elements can be performed easily, and high-density mounting can be achieved.
  • the semiconductor element is flip-chip mounted on the second wiring pattern, and the through hole is disposed between the first wiring pattern and the second wiring pattern formed on the first wiring board.
  • the first wiring board, the interlayer connection member, and the second wiring board that are stacked are subjected to hot heat and pressure to incorporate the semiconductor element in the interlayer connection member, and the first wiring board and the interlayer Curing the connecting member and the second wiring substrate and integrally connecting them, and electrically connecting the first wiring pattern and the second wiring pattern by via conductors formed in the through holes; including.
  • the semiconductor element is mounted on the first wiring substrate as the support material. Since the semiconductor element can be flip-chip mounted on the second wiring pattern after the mapping, even if a thin semiconductor element is used, it is possible to prevent the semiconductor element from being broken or damaged in the manufacturing process.
  • the first wiring pattern and the second electrode pad on the circuit surface of the semiconductor element are wired.
  • the method may further include an electrical connection step.
  • the manufacturing method of the present invention may further include a step of polishing the back surface side of the semiconductor element before the step a). This is because the thickness of the semiconductor element to be mounted can be adjusted freely, so that the module with a built-in semiconductor can be made thinner.
  • a gap for accommodating the semiconductor element may be provided in the interlayer connection member. This is because, when the semiconductor element is built in, the via conductor can be prevented from being deformed due to the flow of the interlayer connection member, so that the connection reliability of the via conductor can be improved.
  • a resin material may be disposed in the electrical connection portion of the semiconductor element. This is because since the electrical connection portion can be sealed, the mounting reliability of the mounted semiconductor element can be ensured over a long period of time.
  • the semiconductor element when the semiconductor element is incorporated in the step e), the semiconductor element may be heated at a temperature not higher than the curing start temperature of the interlayer connection member! This is because by incorporating the semiconductor element before the interlayer connection member is hardened, the stress applied to the semiconductor element due to the pressurization at the time of incorporation can be minimized. This is particularly effective when the semiconductor element is embedded in the interlayer connection member.
  • FIG. 1 is a cross-sectional view schematically showing the configuration of the semiconductor built-in module according to the first embodiment.
  • reference numeral 101 denotes a first wiring board.
  • Reference numeral 102 denotes a first wiring pattern formed on the first wiring substrate 101.
  • Reference numeral 103 denotes a second wiring board.
  • Reference numeral 104 denotes a second wiring pattern formed on the second wiring board 103.
  • Reference numeral 105 denotes an interlayer connection member for bonding the first wiring substrate 101 and the second wiring substrate 103 in an electrically insulated state.
  • Reference numeral 106 denotes a via conductor provided to electrically connect a necessary portion between the first wiring pattern 102 and the second wiring pattern 104.
  • a semiconductor element 107 is sealed between the first wiring substrate 101 and the second wiring substrate 103 by an interlayer connection member 105.
  • Reference numeral 108 denotes an adhesive applied to the first wiring substrate 101 for die bonding the semiconductor element 107.
  • Reference numeral 109 denotes a protruding electrode provided to electrically connect the first electrode pad 110a formed on the die-bonded semiconductor element 107 and the second wiring pattern 104. That is, the semiconductor element 107 is flip-chip mounted on the second wiring pattern 104 via the protruding electrode 109.
  • the protruding electrode 109 is also configured with a metal bump force such as a gold force. Further, as the protruding electrode 109, a two-step protruding bump manufactured by a wire bonding method, a bump formed by gold plating, a bump formed by printing, or the like can be used.
  • the semiconductor element 107 is sealed in the interlayer connection member 105, and the back surface side of the semiconductor element 107 is die-bonded to the first wiring board 101 with the adhesive 108.
  • the semiconductor element 107 and the second wiring board 103 are electrically connected.
  • the semiconductor element 107 can be flip-chip mounted on the second wiring pattern 104 after the semiconductor element 107 is first die-bonded to the first wiring substrate 101, which is the supporting material, so that the thin semiconductor element 107 is used. Even so, it is possible to prevent the semiconductor element 107 from being cracked or damaged in the transporting / conveying step, the protruding electrode forming step, or the built-in step. Further, since the semiconductor element 107 is attached to the first wiring substrate 101, the thermal conductivity between the two is improved.
  • the first wiring board 101 and the second wiring board 103 are composed of an insulating base and wiring patterns formed on both main surfaces of the insulating base! .
  • the material of the insulating substrate is not particularly limited, and known materials such as ceramic materials and organic materials Is used.
  • alumina or sapphire can be used for ceramic materials.
  • a material containing rosin for example, a cured product of a pre-predder composed of a mixture of an inorganic filler and a thermosetting resin can be used.
  • a cured product of a pre-predator is preferable because it itself has excellent thermal conductivity and can quickly dissipate heat generated during component mounting.
  • a multilayer wiring board may be used as the first wiring board 101 and the second wiring board 103. In that case, each layer of the multilayer wiring board may be electrically connected by a through-hole conductor or an inner via.
  • the first wiring pattern 102 and the second wiring pattern 104 are, for example, patterns made of copper foil and have a thickness of about 1 to 50 / ⁇ ⁇ . These may be surface-treated as necessary. Examples of the surface treatment include roughening treatment, blackening treatment, nickel plating treatment, and gold plating treatment.
  • interlayer connection member 105 is made of a material containing a resin.
  • a sheet-like material in which a composite material force including a thermosetting resin and an inorganic filler is also formed can be used.
  • the interlayer connection member 105 can be configured by using only thermosetting resin without substantially using an inorganic filler.
  • the thermosetting resin is not particularly limited as long as it has electrical characteristics, heat resistance, and mechanical strength as an insulating material.
  • epoxy resin can be used.
  • the semiconductor element 10 By adding an inorganic filler, the semiconductor element 10
  • Heat generated from 7 can be quickly dissipated.
  • the interlayer connection member 105 having high thermal conductivity and a low thermal expansion coefficient can be obtained.
  • SiO is used as the inorganic filler, the dielectric constant can be reduced,
  • the thermal expansion coefficient of the interlayer connection member 105 is
  • the via conductor 106 penetrating the interlayer connecting member 105 is formed by, for example, punching through the interlayer connecting member 105, and then dispersing the silver filler in the epoxy resin material.
  • the conductive paste thus formed can be formed by filling the through holes with a printing method.
  • the through-holes may be formed by a known technique such as drilling, sand blasting, carbon dioxide laser irradiating, YAG laser or the like.
  • the via conductor 106 may be formed by forming a conductor portion by fitting in the through hole.
  • the semiconductor element 107 uses a silicon semiconductor power element, a bipolar element, a MOS (Metal Oxide-Semiconductor) element, a silicon germanium semiconductor element, a gallium arsenide semiconductor element, or the like having low mechanical strength. It can. Further, when the surface of the second wiring pattern 104 connected to the semiconductor element 107 is plated with nickel, gold, or the like, the reliability of electrical connection with the protruding electrode 109 on the semiconductor element 107 is improved.
  • MOS Metal Oxide-Semiconductor
  • FIG. 2 is a cross-sectional view of a module with a built-in semiconductor obtained by modifying the module with a built-in semiconductor according to the first embodiment.
  • a thermal via 201 for radiating heat generated from the semiconductor element 107 is provided immediately below the die bonding surface of the semiconductor element 107 in the first wiring substrate 101. Thereby, the heat generated from the semiconductor element 107 can be radiated more efficiently.
  • a via conductor formed from a conductive paste containing a metal filler and a thermosetting resin, a via conductor whose through hole is filled with plating, or the like can be used.
  • FIGS. 3A to 3E are cross-sectional views illustrating the method for manufacturing the module with a built-in semiconductor according to the first embodiment.
  • the first wiring board 101 shown in FIG. 3A is prepared.
  • the first wiring board 101 has first wiring patterns 102 formed on both main surfaces thereof.
  • an adhesive 108 is applied to a desired position on the first wiring board 101.
  • the adhesive 108 for example, a conductive adhesive in which gold, silver, copper, silver-palladium alloy, or the like is dispersed in a thermosetting resin or a thermoplastic resin can be used.
  • the adhesive 108 may be a paste-like material or a semi-cured sheet-like material.
  • the semiconductor element 107 is mounted on the adhesive 108 applied to the first wiring board 101 so that the circuit surface 401 of the semiconductor element 107 faces upward.
  • the adhesive 108 is cured by heating, and the semiconductor element 107 and the first wiring board 101 are bonded.
  • the protruding electrode 109 is formed on the first electrode pad 110 a formed on the circuit surface 401 of the semiconductor element 107.
  • a gold bump, a two-step protruding bump manufactured by a wire-one bonding method, a bump formed by gold plating, a bump formed by printing, or the like can be used.
  • the first wiring board 101, the interlayer connection member 105, and the second wiring board 103 are heated and pressurized.
  • the interlayer connection member 105 is cured, the semiconductor element 107 and the second wiring pattern 104 are electrically connected via the protruding electrode 109, and the first wiring pattern 102 and the second wiring pattern 104 are connected to the via. Integrate with conductor 106 in electrical connection.
  • FIG. 4 is a cross-sectional view of the module with a built-in semiconductor according to Embodiment 2 of the present invention.
  • the second electrode pad 11 Ob provided on the semiconductor element 107 and the first wiring pattern 102 are electrically connected by a wire 501.
  • the number of lands on the second wiring substrate 103 and the routing distance of the second wiring pattern 104 are reduced by distributing the connection points of the semiconductor elements 107 to the first wiring pattern 102 and the second wiring pattern 104. Since this can be reduced, it is easy to reduce the size and density of the module with a built-in semiconductor.
  • Other configurations are the same as those of the semiconductor built-in module according to the first embodiment (see FIG. 1).
  • a two-step bump formed by a wire bonding method is used as the bump electrode 109, and the wire 501 is made of the same material as the two-step bump. In this case, mounting in the same process becomes possible, and a complicated process becomes unnecessary.
  • FIGS. 5A to 5F are cross-sectional views showing a method for manufacturing the semiconductor built-in module according to Embodiment 2.
  • FIGS. 5A and 5B the semiconductor element 107 is die-bonded to a desired location on the first wiring substrate 101 via the adhesive 108 through the process shown in FIGS. These steps are the same as those shown in FIGS. 3A and 3B.
  • the protruding electrode 109 is formed on the first electrode pad 110 a provided in the semiconductor element 107.
  • the second electrode pad 110 b provided in the semiconductor element 107 and the first wiring pattern 102 are electrically connected by the wire 501.
  • the first wiring board 101, the interlayer connection member 105, and the second wiring board 103 are heated and pressurized.
  • the interlayer connection member 105 is cured, the semiconductor element 107 and the second wiring pattern 104 are electrically connected via the protruding electrode 109, and the first wiring pattern 102 and the second wiring pattern 104 are connected to the via. Integrate with conductor 106 in electrical connection.
  • the semiconductor built-in module according to Embodiment 2 can be easily manufactured.
  • FIGS. 6A to 6F are cross-sectional views showing process steps in another method for manufacturing the module with a built-in semiconductor according to the second embodiment.
  • the semiconductor element 107 is die-bonded to a desired location on the first wiring substrate 101 via the adhesive 108. These steps are the same as those shown in FIGS. 3A and 3B.
  • the second electrode pad 110 b provided on the semiconductor element 107 and the first wiring pattern 102 are electrically connected by the wire 501.
  • the protruding electrode 109 is formed on the first electrode pad 110 a provided in the semiconductor element 107.
  • the second wiring in which the second wiring pattern 104 is formed on both main surfaces A substrate 103 and an interlayer connection member 105 having via conductors 106 for connecting the first wiring pattern 102 and the second wiring pattern 104 are prepared, and the first wiring substrate 101, the interlayer connection member 105, and the second wiring member 106 are prepared.
  • the wiring board 103 is aligned and laminated.
  • the first wiring board 101, the interlayer connection member 105, and the second wiring board 103 are heated and pressurized.
  • the interlayer connection member 105 is cured, the semiconductor element 107 and the second wiring pattern 104 are electrically connected via the protruding electrode 109, and the first wiring pattern 102 and the second wiring pattern 104 are connected to the via. Integrate with conductor 106 in electrical connection.
  • FIG. 7 is a cross-sectional view of the module with a built-in semiconductor according to the third embodiment.
  • the interlayer connection member 105 is provided with a gap 801 that houses the semiconductor element 107.
  • the back surface side of the semiconductor element 107 is die-bonded to the first wiring substrate 101 with an adhesive 108, and the semiconductor element 107 and the second wiring pattern 104 are electrically connected via the protruding electrode 109.
  • a portion where the protruding electrode 109 and the second wiring board 103 are electrically connected is sealed with a resin material 802.
  • the resin material 802 for example, a thermosetting resin or an insulating resin material in which a thermoplastic resin and an inorganic filler are mixed can be used.
  • the gap 801 can be formed by a known technique such as drilling, punching, sandblasting, drilling by irradiation with a carbon dioxide laser, YAG laser, or the like.
  • the via conductor 106 caused by the flow of the interlayer connection member 105 in the process of incorporating the semiconductor element 107. Deformation can be prevented. Thereby, the connection reliability of the via conductor 106 can be improved. Further, since the electrical connection portion of the semiconductor element 107 is sealed with the resin material 802, the mounting reliability can be improved.
  • FIGS. 8A to 8E are cross-sectional views illustrating the method for manufacturing the module with a built-in semiconductor according to the third embodiment.
  • a semiconductor element 107 is die-bonded to a desired location on the first wiring substrate 101 via an adhesive 108.
  • the protruding electrode 109 is formed on the first electrode pad 110a of the semiconductor element 107.
  • the second wiring substrate 103 having the second wiring pattern 104 formed on both main surfaces, and the portion where the second wiring pattern 104 and the protruding electrode 109 are electrically connected A resin material 802 for sealing the metal, a via conductor 106 for connecting the first wiring pattern 102 and the second wiring pattern 104, and a die-bonded semiconductor element 107 can be accommodated.
  • An interlayer connection member 105 in which a gap 801 is formed is prepared, and the first wiring board 101, the interlayer connection member 105, the resin material 802, and the second wiring board 103 are aligned and laminated.
  • a semi-cured sheet material is used as the resin material 802, but a paste material may be used as the resin material 802.
  • the first wiring board 101, the interlayer connection member 105, the resin-based material 8002, and the second wiring board 103 are heated and pressurized.
  • the interlayer connecting member 105 is cured, the semiconductor element 107 and the second wiring pattern 104 are electrically connected via the protruding electrode 109, and the first wiring pattern 102 and the second wiring pattern 104 are connected to the via conductor 106. Integrate in an electrically connected state.
  • the semiconductor built-in module according to Embodiment 3 can be easily manufactured.
  • the present invention is not limited to the above embodiment.
  • a semiconductor element 107 in each of the interlayer connection members 105 divided into two stages using a six-layer multilayer substrate having a six-layer wiring pattern. is there.
  • different types of semiconductor elements 107 can be built in, for example, by using one semiconductor element 107 as a semiconductor memory and the other semiconductor element 107 as an LSI (Large Scale Integration).
  • LSI Large Scale Integration
  • the LSI a logic LSI or the like can be used.
  • another semiconductor element 107 can be flip-chip mounted or wire bonded mounted on the surface of the wiring board.
  • the built-in semiconductor element 107 may be mounted by flip chip mounting and wire bonding mounting.
  • a semiconductor built-in using a gap 801 and a resin material 802 It may be a module.
  • FIG. 13A which is a modified example of FIG. 11
  • one semiconductor element 107 is mounted by flip chip mounting and wire bonding mounting
  • the other semiconductor element 107 is mounted by flip chip mounting.
  • FIG. 13B which is a modified example of FIG. 13A
  • the semiconductor element 107 mounted by flip chip mounting is accommodated in the gap 801, and the electrical connection portion of the accommodated semiconductor element 107 is It is also possible to make a module with a built-in semiconductor that is sealed with a resin material 802.
  • a semiconductor element 107 in which a semiconductor chip 107a and a semiconductor chip 107b are stacked may be used.
  • the first wiring pattern 102 and the second electrode pad 110b are electrically connected by the wire 501 and the semiconductor element 107 and the wire 501 are sealed by the sealing resin 601. It may be. With the configuration shown in FIG. 15, the mounting reliability of the semiconductor element 107 can be ensured over a long period of time.
  • the semiconductor built-in module according to Embodiment 1 of the present invention was manufactured by the method shown in FIGS. 3A-E described above.
  • the materials used are shown below.
  • first wiring board 101 and the second wiring board 103 a pre-preda (EL-114 manufactured by Shin-Kobe Electric Co., Ltd., thickness: 140 m) in which an epoxy resin was impregnated with a non-woven fabric was used.
  • adhesive 108 an adhesive (DBC120SL manufactured by Panasonic Factory Solutions) in which a silver filler was dispersed in a bisphenol F type liquid epoxy resin was used.
  • semiconductor element 107 a silicon memory semiconductor (10 mm square, thickness: 100 m) was used.
  • the protruding electrode 109 was formed using a 25 / z m diameter gold wire (manufactured by Mitsubishi Materials Corporation).
  • Interlayer connection member 1 05 This is a spherical Al O (AS-40 manufactured by Showa Denko KK, diameter: 12 m) 90% by mass,
  • Via conductor 106 includes a spherical copper particles 85 mass 0/0, bisphenol A type epoxy ⁇ (Yuka Shell Epoxy Co., Ltd. Epikoto 828) 3% by weight and glycidyl ester Epoki Shi ⁇ (Tohto Kasei Co., Ltd.
  • the adhesive 108 was cured by heating at a temperature of 180 ° C. for 3 minutes.
  • the layers were integrated by heating and pressurizing for 60 minutes under conditions of a pressure of 5 MPa and a temperature of 170 ° C.
  • a solder reflow test and a temperature cycle test were performed as the mounting reliability evaluation of the semiconductor built-in module of the above example.
  • the semiconductor built-in module of the above example was passed 10 times through a belt-type reflow test machine with a maximum temperature of 260 ° C and a processing time of 10 seconds.
  • the temperature cycle test the high temperature side was set to 125 ° C. and the low temperature side was set to ⁇ 60 ° C., and the semiconductor built-in module of the above example was held for 30 minutes at each temperature, and this was repeated 200 cycles.

Abstract

　薄型の半導体素子を配線基板に実装する工程において、半導体素子の割れや破損等による歩留まり低下を抑制できる半導体内蔵モジュール及びその製造方法を提供する。 　第１配線基板(101)と第２配線基板(103)との間の層間接続部材(105)に半導体素子(107)が内蔵され、第１配線基板(101)上に半導体素子(107)の裏面側が接着剤(108)によりダイボンディングされ、半導体素子(107)と第２配線パターン(104)とが突起電極(109)により電気的に接続されている半導体内蔵モジュールとする。

Description

明 細 書
半導体内蔵モジュール及びその製造方法
技術分野
[0001] 本発明は、半導体素子を内蔵した半導体内蔵モジュール及びその製造方法に関 する。
背景技術
[0002] 近年、電子機器の高性能化、小型化の要求に伴!、、半導体素子を実装した半導 体モジュールの高密度化及び高機能化がいっそう叫ばれている。このような半導体 モジュールの一般的な製造方法にぉ 、ては、半導体素子をモールドしたパッケージ を支持基板に半田により実装する方法や、半導体素子 (ベアチップ)を支持基板上 に固定してワイヤーにより電気接続するワイヤーボンディング実装、あるいは半導体 素子 (ベアチップ）に突起電極を設け直接支持基板上に実装するフリップチップ実装 などの方法がとられている。
[0003] しかし、さらなる高密度化を実現するために複数の配線基板上に半導体素子を上 記のワイヤーボンディング実装ゃフリップチップ実装により実装したのち、これらの配 線基板を多段に積層した多段型の半導体モジュールが、例えば特許文献 1に提案さ れている。
[0004] また、多層配線基板の絶縁層内部に半導体素子を埋め込んだ埋設型の半導体モ ジュールも、例えば特許文献 2及び特許文献 3に提案されて ヽる。
[0005] 更に、特許文献 4には、半導体素子をフェースアップさせた状態で絶縁層に内蔵し 、その後に半導体素子と配線基板とを電気接続する方法が提案されている。また、特 許文献 5には、特許文献 4に記載された方法で得られた半導体モジュールを多段積 層した多段型の半導体モジュールの製造方法が提案されている。
特許文献 1：特開 2001— 35997号公報
特許文献 2：特開平 11—45955号公報
特許文献 3 :特開 2003— 174141号公報
特許文献 4:特開 2003— 188314号公報 特許文献 5：特開 2003— 218319号公報
[0006] 上記従来の技術を用いれば、半導体素子と配線基板とを電気的に接続することが できる。しかし、将来的にはパーソナルコンピュータのモバイルイ匕や、携帯電話に代 表される情報端末など、益々小型、薄型の機器が望まれている。その代表的なものと してカードサイズの情報端末が挙げられる。このカードサイズの情報端末は、カード サイズの無線機器や、携帯電話、個人識別'認証カードなどへの用途展開が考えら れる。そのような将来的な要求に適用するためには、半導体モジュールのさらなる小 型化，薄型化が必要とされる。
[0007] 半導体モジュールの小型化 ·薄型化を図るために、半導体素子の回路面側の反対 側（以後、裏面側と記述する。）を研磨した薄型の半導体素子 (例えば厚さが 100 m以下)を用いると、フリップチップ実装する際の半導体素子の運搬工程や半導体素 子と配線基板との位置あわせ工程、あるいは半導体素子と配線基板との接続工程な どの作業時に半導体素子の割れなどが多く発生し、取り扱 、性が悪ィ匕する可能性が ある。このように、薄型の半導体素子 (特にシリコン半導体）は機械的強度が弱いため 、半導体素子の運搬作業時や接続時に半導体素子が破壊される場合がある。
発明の開示
[0008] 本発明は上記のような問題点を解消するためになされたものであり、その主な目的 は、薄型の半導体素子を配線基板に実装する工程において、半導体素子の割れや 破損等による歩留まり低下を抑制できる半導体内蔵モジュール及びその製造方法を 提供することにある。
[0009] 本発明の半導体内蔵モジュールは、第 1配線基板と、第 2配線基板と、前記第 1配 線基板と前記第 2配線基板との間に配置された、電気絶縁性を有する層間接続部材 と、前記層間接続部材に内蔵された半導体素子とを含む半導体内蔵モジュールであ つて、
前記第 1配線基板は、その両主面に形成された第 1配線パターンを含み、 前記第 2配線基板は、その両主面に形成された第 2配線パターンを含み、 前記第 1配線パターンと前記第 2配線パターンとは、前記層間接続部材を貫通する ビア導体により電気的に接続されており、 前記半導体素子は、その裏面側が前記第 1配線基板に接着剤を介してダイボンデ イングされており、かつ、その回路面上の第 1電極パッドと前記第 2配線パターンとが 突起電極を介して電気的に接続されていることを特徴とする。
[0010] 本発明の半導体内蔵モジュールの製造方法は、半導体素子を内蔵した半導体内 蔵モジュールの製造方法であって、
a)第 1配線基板の所望の位置に前記半導体素子の裏面側を、接着剤を介してダイ ボンディングする工程と、
b)第 2配線基板に形成された第 2配線パターンと電気的に接続するための突起電 極を、前記半導体素子の回路面上の第 1電極パッドに形成する工程と、
c)未硬化状態の層間接続部材に貫通孔を形成し、前記貫通孔内に導電性ペース トを充填する工程と、
d)前記第 2配線パターンに前記半導体素子がフリップチップ実装され、かつ前記 第 1配線基板に形成された第 1配線パターンと前記第 2配線パターンとの間に前記 貫通孔が配置されるように、前記第 1配線基板、前記層間接続部材及び前記第 2配 線基板を位置合わせして積層する工程と、
e)積層された前記第 1配線基板、前記層間接続部材及び前記第 2配線基板をカロ 熱 ·加圧することで、前記半導体素子を前記層間接続部材に内蔵し、前記第 1配線 基板と前記層間接続部材と前記第 2配線基板とを硬化させて一体ィ匕し、前記貫通孔 内に形成されたビア導体により前記第 1配線パターンと前記第 2配線パターンとを電 気的に接続する工程とを含むことを特徴とする。
図面の簡単な説明
[0011] [図 1]図 1は、本発明の実施の形態 1に係る半導体内蔵モジュールの断面図である。
[図 2]図 2は、本発明の実施の形態 1に係る半導体内蔵モジュールを改変した半導体 内蔵モジュールの断面図である。
[図 3]図 3A— Eは、本発明の実施の形態 1に係る半導体内蔵モジュールの製造方法 を示す工程別断面図である。
[図 4]図 4は、本発明の実施の形態 2に係る半導体内蔵モジュールの断面図である。
[図 5]図 5A— Fは、本発明の実施の形態 2に係る半導体内蔵モジュールの製造方法 を示す工程別断面図である。
[図 6]図 6A— Fは、本発明の実施の形態 2に係る半導体内蔵モジュールの別の製造 方法を示す工程別断面図である。
[図 7]図 7は、本発明の実施の形態 3に係る半導体内蔵モジュールの断面図である。
[図 8]図 8A— Eは、本発明の実施の形態 3に係る半導体内蔵モジュールの製造方法 を示す工程別断面図である。
[図 9]図 9A— Cは、本発明の一実施形態に係る半導体内蔵モジュールの断面図で ある。
[図 10]図 10A, Bは、本発明の一実施形態に係る半導体内蔵モジュールの断面図で ある。
[図 11]図 11は、本発明の一実施形態に係る半導体内蔵モジュールの断面図である
[図 12]図 12は、本発明の一実施形態に係る半導体内蔵モジュールの断面図である
[図 13]図 13A, Bは、本発明の一実施形態に係る半導体内蔵モジュールの断面図で ある。
[図 14]図 14は、本発明の一実施形態に係る半導体内蔵モジュールの断面図である [図 15]図 15は、本発明の一実施形態に係る半導体内蔵モジュールの断面図である 発明を実施するための最良の形態
[0012] 本発明の半導体内蔵モジュールは、第 1配線基板と、第 2配線基板と、前記第 1配 線基板と前記第 2配線基板との間に配置された、電気絶縁性を有する層間接続部材 と、前記層間接続部材に内蔵された半導体素子とを含む。第 1配線基板は、例えば 絶縁基材と、この絶縁基材の両主面に形成された第 1配線パターンとから構成されて いる。第 2配線基板も同様に、例えば絶縁基材と、この絶縁基材の両主面に形成さ れた第 2配線パターンとから構成されて 、る。
[0013] そして、本発明の半導体内蔵モジュールでは、前記第 1配線パターンと前記第 2配 線パターンとが、前記層間接続部材を貫通するビア導体により電気的に接続されて おり、前記半導体素子の裏面側が前記第 1配線基板に接着剤を介してダイボンディ ングされており、かつ、前記半導体素子の回路面上の第 1電極パッドと前記第 2配線 パターンとが突起電極を介して電気的に接続されている。なお、上記構成において 半導体素子は、第 1配線基板の絶縁基材上にダイボンディングされて 、てもよ 、し、 第 1配線基板の第 1配線パターン上にダイボンディングされていてもよい。また、半導 体素子は、単独の半導体チップ力もなるものであってもよいし、複数の半導体チップ が積層されて形成されて ヽてもよ ヽ。
[0014] 本発明の半導体内蔵モジュールによれば、その製造工程において、支持材料とな る第 1配線基板に半導体素子をダイボンディングした後、この半導体素子を第 2配線 パターン上にフリップチップ実装できるので、薄型の半導体素子を使用しても、その 運搬'搬送工程や突起電極の形成工程、あるいは、その内蔵工程において、半導体 素子の割れや破損を防止することができる。
[0015] また、本発明の半導体内蔵モジュールにおいては、前記半導体素子が、前記層間 接続部材に設けられた空隙部に収納されていてもよい。後述する半導体素子の内蔵 工程において、層間接続部材が流動することに起因するビア導体の変形を防止する ことができるため、ビア導体の接続信頼性を向上させることができるからである。なお 、空隙部の大きさは、収納する半導体素子の大きさに応じて適宜設定すればよぐ例 えば半導体素子と空隙部の内壁との間隙が 30 m〜200 mの範囲であればよい
[0016] また、本発明の半導体内蔵モジュールにおいては、前記第 1配線パターンと前記 半導体素子の回路面上の第 2電極パッドとが、電気的に接続されていてもよい。半導 体素子の接続箇所を第 1配線パターンと第 2配線パターンに振り分けることで、第 2 配線基板上のランド数と第 2配線パターンの弓 Iき回し距離を減らすことができるため、 半導体内蔵モジュールの小型化及び高密度化が容易となるからである。この場合、 第 1配線パターンと第 2電極パッドとが、ワイヤーにより電気的に接続されていてもよ V、。既存の実装方式であるワイヤーボンディング実装及びフリップチップ実装により 半導体素子を実装することができるため、既存の設備を用いて半導体素子の実装を 行うことが可能となるからである。
[0017] 本発明の半導体内蔵モジュールにおいて、第 1配線パターンと第 2電極パッドとが ワイヤーにより電気的に接続されている場合、上記ワイヤー及び上記半導体素子が 封止榭脂により封止されていてもよい。半導体素子の実装信頼性を長期にわたり確 保することができるからである。なお、上記封止榭脂は半導体素子の封止材料として 使用できるものであれば特に限定されず、例えばエポキシ榭脂等の熱硬化性榭脂を 主成分とする榭脂組成物を使用することができる。
[0018] また、本発明の半導体内蔵モジュールにおいて、第 1配線パターンと第 2電極パッ ドとがワイヤーにより電気的に接続されている場合、上記ワイヤー及び上記突起電極 が同一の材料力も形成されていてもよい。ワイヤーと突起電極とを同一の材料からな るもの、例えば金ワイヤーと金バンプとを用いると、同一装置でこれらを形成すること ができ、製造工程の煩雑さが低減し低コストィ匕を図ることができるからである。
[0019] 本発明の半導体内蔵モジュールにおいては、前記層間接続部材が、無機フィラー と熱硬化性榭脂とを含むことが好まし ヽ。半導体素子から発生する熱を素早く放熱さ せることができる力もである。無機フイラ一としては、 Al O A1N
2 3、 MgO、 BN、 、 SiO
2 等が例示できる。また、熱硬化性榭脂として、エポキシ榭脂、フ ノール榭脂又はシ ァネート榭脂を用いると、耐熱性や電気絶縁性を向上させることができる。なお、熱硬 化性榭脂の代わりに熱可塑性榭脂を用いてもょ 、。
[0020] 本発明の半導体内蔵モジュールにおいては、前記半導体素子の厚さが 100 m 以下であることが好ましい。従来の半導体素子の実装方法では、半導体素子の厚み 力 S 100 m以下の場合、実装工程中の割れによる破損が多く発生した力 本発明の 構成によれば、このような問題は発生し難くなる。即ち、本発明は、厚さが 100 /z m以 下の半導体素子を使用することにより、その機能がより効果的に発揮される。更に、 厚さが 100 m以下の半導体素子を使用すると、半導体内蔵モジュールの薄型化が 容易となる。
[0021] 本発明の半導体内蔵モジュールにおいては、前記接着剤が榭脂と金属フィラーと を含むことが好ま ヽ。熱伝導率が高 ヽ金属フイラ一を含有した接着剤を用いること で、半導体素子から発生した熱を効率よく第 1配線基板へ伝えて放熱することができ るカゝらである。
[0022] 本発明の半導体内蔵モジュールにおいては、前記第 1配線基板が、前記半導体素 子をダイボンディングする位置の直下に更にサーマルビアを含むことが好まし 、。半 導体素子から発生した熱を、サーマルビアを介して放熱することができるからである。
[0023] また、本発明の半導体内蔵モジュールは、前記第 1及び第 2配線基板の少なくとも 一方を複数含み、かつ前記層間接続部材及び前記半導体素子をそれぞれ複数含 み、前記複数の配線基板と前記複数の層間接続部材とが多段に積層され多層化さ れており、前記複数の層間接続部材のそれぞれに、前記半導体素子が少なくとも 1 つ内蔵されている半導体内蔵モジュールであってもよい。この構成により、半導体素 子の 3次元的な配置構成や相互接続を簡便に行うことができ、高密度実装を図ること が可能となる。
[0024] 本発明の半導体内蔵モジュールの製造方法は
a)第 1配線基板の所望の位置に半導体素子の裏面側を、接着剤を介してダイボン デイングする工程と、
b)第 2配線基板に形成された第 2配線パターンと電気的に接続するための突起電 極を、前記半導体素子の回路面上の第 1電極パッドに形成する工程と、
c)未硬化状態の層間接続部材に貫通孔を形成し、前記貫通孔内に導電性ペース トを充填する工程と、
d)前記第 2配線パターンに前記半導体素子がフリップチップ実装され、かつ前記 第 1配線基板に形成された第 1配線パターンと前記第 2配線パターンとの間に前記 貫通孔が配置されるように、前記第 1配線基板、前記層間接続部材及び前記第 2配 線基板を位置合わせして積層する工程と、
e)積層された前記第 1配線基板、前記層間接続部材及び前記第 2配線基板をカロ 熱 ·加圧することで、前記半導体素子を前記層間接続部材に内蔵し、前記第 1配線 基板と前記層間接続部材と前記第 2配線基板とを硬化させて一体ィ匕し、前記貫通孔 内に形成されたビア導体により前記第 1配線パターンと前記第 2配線パターンとを電 気的に接続する工程とを含む。
[0025] 本発明の製造方法によれば、支持材料となる第 1配線基板に半導体素子をダイボ ンデイングした後、この半導体素子を第 2配線パターン上にフリップチップ実装できる ので、薄型の半導体素子を使用しても、製造工程内における半導体素子の割れや 破損を防止することができる。
[0026] 本発明の製造方法においては、前記 a)工程を行った後、前記 d)工程を行う前に、 前記第 1配線パターンと前記半導体素子の回路面上の第 2電極パッドとをワイヤーに より電気的に接続する工程を更に含んでいてもよい。半導体素子の接続箇所を第 1 配線パターンと第 2配線パターンに振り分けることで、第 2配線基板上のランド数と第 2配線パターンの引き回し距離を減らすことができるため、半導体内蔵モジュールの 小型化及び高密度化が容易となるからである。
[0027] 本発明の製造方法においては、前記 a)工程の前に、前記半導体素子の裏面側を 研磨する工程を更に含んでいてもよい。実装する半導体素子の厚みを自由に調整 することができるため、半導体内蔵モジュールの薄型化を図ることができるからである
[0028] 本発明の製造方法では、前記 c)工程において、前記層間接続部材に前記半導体 素子を収納するための空隙部を設けてもよい。半導体素子を内蔵する際において、 層間接続部材が流動することに起因するビア導体の変形を防止することができるた め、ビア導体の接続信頼性を向上させることができるからである。
[0029] 本発明の製造方法では、前記 d)工程において、前記半導体素子の電気接続部に 榭脂系材料を配置してもよい。上記電気接続部を封止できるため、実装した半導体 素子の実装信頼性を長期にわたり確保することができるからである。
[0030] 本発明の製造方法では、前記 e)工程において前記半導体素子を内蔵する際、前 記層間接続部材の硬化開始温度以下の温度で加熱してもよ!、。層間接続部材が硬 化する前段階で半導体素子を内蔵することにより、内蔵時の加圧により半導体素子 にかかる応力を最小限にすることができるからである。特に、前記半導体素子を前記 層間接続部材に埋設する際に有効である。
[0031] 以下、図面を参照しながら、本発明の実施の形態を説明する。以下の図面におい ては、説明の簡潔化のため、実質的に同一の機能を有する構成要素を同一の参照 符号で示す。なお、本発明は以下の実施の形態に限定されない。 [0032] (実施の形態 1)
図 1は、実施の形態 1に係る半導体内蔵モジュールの構成を模式的に示す断面図 である。図 1において、 101は第 1配線基板である。 102は第 1配線基板 101に形成 された第 1配線パターンである。 103は第 2配線基板である。 104は第 2配線基板 10 3に形成された第 2配線パターンである。 105は第 1配線基板 101と第 2配線基板 10 3の層間を電気的に絶縁した状態で接着させる層間接続部材である。 106は第 1配 線パターン 102と第 2配線パターン 104との間において必要な箇所を電気的に接続 するために設けたビア導体である。 107は第 1配線基板 101と第 2配線基板 103との 間において層間接続部材 105により封止されている半導体素子である。 108は第 1 配線基板 101に半導体素子 107をダイボンディングするために塗布した接着剤であ る。 109はダイボンディングされた半導体素子 107に形成された第 1電極パッド 110a と第 2配線パターン 104とを電気的接続するために設けた突起電極である。即ち、半 導体素子 107は、第 2配線パターン 104上に突起電極 109を介してフリップチップ実 装されている。突起電極 109は、例えば金等力もなる金属バンプ力も構成される。ま た、突起電極 109として、ワイヤーボンディング法で作製した 2段突起バンプや金め つきにより形成したバンプ、あるいは印刷により形成したバンプなども利用できる。
[0033] 実施の形態 1に係る半導体内蔵モジュールは、層間接続部材 105に半導体素子 1 07が封止され、かつ、第 1配線基板 101に半導体素子 107の裏面側が接着剤 108 によりダイボンディングされており、半導体素子 107と第 2配線基板 103とが電気的に 接続されていることに特徴がある。これにより、半導体素子 107を先に支持材料となる 第 1配線基板 101にダイボンディングした後、この半導体素子 107を第 2配線パター ン 104上にフリップチップ実装できるので、薄型の半導体素子 107を使用しても、そ の運搬'搬送工程や突起電極の形成工程、あるいは、その内蔵工程での半導体素 子 107の割れや破損を防止することができる。また、半導体素子 107が第 1配線基板 101に面着していることで両者の間の熱伝導性が向上する。
[0034] 第 1配線基板 101と、第 2配線基板 103は、本実施の形態では、絶縁基材と、この 絶縁基材の両主面に形成された配線パターンとから構成されて!、る。絶縁基材の材 質は特に限定されるものではなぐセラミック系材料や有機系材料などの公知の材料 が用いられる。例えば、セラミック系材料であれば、アルミナやサファイアなどが使用 できる。また、有機系材料であれば榭脂を含有した材料、例えば、無機フィラーと熱 硬化性榭脂との混合物で構成されたプリプレダの硬化物などが使用できる。特に、プ リプレダの硬化物は、それ自身熱伝導性に優れることから、部品実装時に発生した熱 を素早く放熱させることができるため好ましい。また、第 1配線基板 101や第 2配線基 板 103として多層配線基板を用いてもよい。その場合、上記多層配線基板の各層が スルーホール導体やインナービアなどで電気的接続されて 、てもよ 、。
[0035] 第 1配線パターン 102と第 2配線パターン 104は、たとえば銅箔をパターユングした ものであり、その厚さは 1〜50 /ζ πι程度のものである。また、これらを必要に応じて表 面処理してもよい。上記表面処理としては、粗化処理、黒化処理、ニッケルめっき処 理、金めつき処理等が例示できる。
[0036] 層間接続部材 105は、本実施の形態では榭脂を含む材料から構成されて!ヽる。例 えば、層間接続部材 105として、熱硬化性榭脂と無機フィラーとを含むコンポジット材 料力も形成されたシート状の材料を使用できる。なお、無機フィラーを実質的に用い ずに、専ら熱硬化性榭脂のみ力も層間接続部材 105を構成することも可能である。 熱硬化性榭脂は、絶縁材料としての電気的特性、耐熱性及び機械的強度を有する ものであれば特に限定されるものではなぐ例えば、エポキシ榭脂などが使用できる。 無機フィラーを添加する場合、その無機フィラーとしては、例えば、 Al O
2 3、 MgO、 B
N、 A1N、 SiOなどが使用できる。無機フィラーを添加することにより、半導体素子 10
2
7から発生する熱を素早く放熱させることができる。また、無機フイラ一として BNを用 いた場合は、熱伝導性が高ぐ熱膨張係数が小さい層間接続部材 105が得られる。 また、無機フイラ一として SiOを用いた場合は、誘電率を低減させることができる上、
2
比重も小さくなるため携帯電話などの高周波用途に有用である。また、無機フィラー として非晶質 SiOを用いた場合は、層間接続部材 105の熱膨張係数が、シリコン半
2
導体のそれに近くなる。なお、層間接続部材 105にカップリング剤、分散剤、着色剤 、離型剤等を添加することも可能である。
[0037] また、層間接続部材 105を貫通するビア導体 106は、例えばパンチングにより層間 接続部材 105に貫通孔を形成した後、エポキシ系榭脂材料中に銀フイラ一を分散さ せた導電性ペーストを上記貫通孔に印刷法により充填することで形成することができ る。なお、貫通孔の形成は、公知の技術であるドリル、サンドブラスト、炭酸ガスレー ザ一や YAGレーザー等の照射等の方法を用いてもよい。また、上記貫通孔内にめ つきによって導体部を形成することにより、ビア導体 106を形成してもよい。
[0038] 半導体素子 107は、シリコン半導体であるパワー素子やバイポーラ素子、 MOS (M eta卜 Oxide- Semiconductor)素子などの他、機械的強度が弱いシリコン ゲルマニウ ム半導体素子、ガリウム砒素半導体素子なども利用できる。また、半導体素子 107と 接続する第 2配線パターン 104は、その表面をニッケルや金等でめっき処理すると、 半導体素子 107上の突起電極 109との電気接続の信頼性が向上する。
[0039] 図 2は、実施の形態 1に係る半導体内蔵モジュールを改変した半導体内蔵モジュ ールの断面図である。図 2に示す半導体内蔵モジュールでは、第 1配線基板 101内 における半導体素子 107のダイボンディング面の直下に、半導体素子 107から発生 した熱を放熱するサーマルビア 201が設けられている。これにより、半導体素子 107 から発生する熱を、より効率よく放熱することができる。サーマルビア 201としては、金 属フイラ一と熱硬化性榭脂とを含む導電性ペーストから形成されたビア導体や、貫通 孔内がめっきで充填されたビア導体等を用いることができる。
[0040] 図 3A— Eは、実施の形態 1に係る半導体内蔵モジュールの製造方法を示す工程 別断面図である。
[0041] まず、図 3Aに示す第 1配線基板 101を用意する。第 1配線基板 101は、その両主 面に第 1配線パターン 102が形成されている。そして、第 1配線基板 101上の所望の 位置に接着剤 108を塗布する。接着剤 108としては、例えば金、銀、銅、銀-パラジ ゥム合金などを熱硬化性榭脂ゃ熱可塑性榭脂に分散させた導電性を有する接着剤 が使用できる。また、接着剤 108はペースト状の材料でも半硬化状態にしたシート状 の材料でも良い。
[0042] 次に、図 3Bに示すように、半導体素子 107の回路面 401が上向きとなるように、第 1配線基板 101に塗布された接着剤 108上に半導体素子 107を搭載し、これらをカロ 熱することで接着剤 108を硬化させ、半導体素子 107と第 1配線基板 101とを接着す る。 [0043] 続いて、図 3Cに示すように、半導体素子 107の回路面 401に形成された第 1電極 パッド 110a上に突起電極 109を形成する。突起電極 109としては、金バンプ、ワイヤ 一ボンディング法で作製した 2段突起バンプ、金めつきにより形成したバンプ、あるい は印刷により形成したバンプなどが利用できる。
[0044] 次に、図 3Dに示すように、両主面に第 2配線パターン 104が形成された第 2配線基 板 103と、第 1配線パターン 102と第 2配線パターン 104とを接続するためのビア導 体 106を具備した層間接続部材 105とを準備し、第 1配線基板 101と層間接続部材 105と第 2配線基板 103とを位置あわせして積層する。
[0045] そして、図 3Eに示すように、第 1配線基板 101と層間接続部材 105と第 2配線基板 103とを加熱 '加圧する。これにより、層間接続部材 105が硬化し、半導体素子 107 と第 2配線パターン 104とが突起電極 109を介して電気的に接続され、第 1配線バタ ーン 102と第 2配線パターン 104とがビア導体 106により電気的に接続された状態で 一体化する。以上の製造方法により、実施の形態 1に係る半導体内蔵モジュールを 容易に製造することができる。なお、ビア導体 106を具備した層間接続部材 105と、 所望の配線パターンを形成した配線基板とをそれぞれ複数用い、上述したように積 層する工程を繰り返し行うことで、更に多層化された半導体内蔵モジュールを製造す ることがでさる。
[0046] (実施の形態 2)
図 4は、本発明の実施の形態 2に係る半導体内蔵モジュールの断面図である。図 4 に示す半導体内蔵モジュールでは、半導体素子 107に設けられた第 2電極パッド 11 Obと第 1配線パターン 102とが、ワイヤー 501により電気的に接続されている。本構 成によれば、半導体素子 107の接続箇所を第 1配線パターン 102と第 2配線パター ン 104に振り分けることで、第 2配線基板 103上のランド数と第 2配線パターン 104の 引き回し距離を減らすことができるため、半導体内蔵モジュールの小型化及び高密 度化が容易となる。その他の構成は、実施の形態 1に係る半導体内蔵モジュール（図 1参照）と同様である。
[0047] また、本実施の形態にお!、て、例えば、突起電極 109としてワイヤーボンディング 法で形成した 2段突起バンプを用い、ワイヤー 501を上記 2段突起バンプと同一材料 によって形成すると、同一工程での実装が可能となり煩雑な工程が不要となる。
[0048] 図 5A— Fは、実施の形態 2に係る半導体内蔵モジュールの製造方法を示す工程 別断面図である。まず、図 5A, Bに示す工程により、半導体素子 107を第 1配線基板 101上の所望の箇所に接着剤 108を介してダイボンディングする。これらの工程は、 図 3A, Bの工程と同様である。
[0049] 次に、図 5Cに示すように、半導体素子 107に設けられた第 1電極パッド 110a上に 突起電極 109を形成する。
[0050] 続いて、図 5Dに示すように、半導体素子 107に設けられた第 2電極パッド 110bと 第 1配線パターン 102とをワイヤー 501により電気的に接続する。
[0051] 次に、図 5Eに示すように、両主面に第 2配線パターン 104が形成された第 2配線基 板 103と、第 1配線パターン 102と第 2配線パターン 104とを接続するためのビア導 体 106を具備した層間接続部材 105とを準備し、第 1配線基板 101と層間接続部材 105と第 2配線基板 103とを位置あわせして積層する。
[0052] そして、図 5Fに示すように、第 1配線基板 101と層間接続部材 105と第 2配線基板 103とを加熱 '加圧する。これにより、層間接続部材 105が硬化し、半導体素子 107 と第 2配線パターン 104とが突起電極 109を介して電気的に接続され、第 1配線バタ ーン 102と第 2配線パターン 104とがビア導体 106により電気的に接続された状態で 一体化する。以上の製造方法により、実施の形態 2に係る半導体内蔵モジュールを 容易に製造することができる。
[0053] 図 6A— Fは、実施の形態 2の半導体内蔵モジュールの別の製造方法を示す工程 別断面図である。図 6A, Bに示す工程により、半導体素子 107を第 1配線基板 101 上の所望の箇所に接着剤 108を介してダイボンディングする。これらの工程は、図 3 A, Bの工程と同様である。
[0054] 次に、図 6Cに示すように、半導体素子 107に設けられた第 2電極パッド 110bと第 1 配線パターン 102とをワイヤー 501により電気的に接続する。
[0055] 次に、図 6Dに示すように、半導体素子 107に設けられた第 1電極パッド 110a上に 突起電極 109を形成する。
[0056] 続いて、図 6Eに示すように、両主面に第 2配線パターン 104が形成された第 2配線 基板 103と、第 1配線パターン 102と第 2配線パターン 104とを接続するためのビア 導体 106を具備した層間接続部材 105とを準備し、第 1配線基板 101と層間接続部 材 105と第 2配線基板 103とを位置あわせして積層する。
[0057] そして、図 6Fに示すように、第 1配線基板 101と層間接続部材 105と第 2配線基板 103とを加熱 '加圧する。これにより、層間接続部材 105が硬化し、半導体素子 107 と第 2配線パターン 104とが突起電極 109を介して電気的に接続され、第 1配線バタ ーン 102と第 2配線パターン 104とがビア導体 106により電気的に接続された状態で 一体化する。以上の製造方法により、実施の形態 2に係る半導体内蔵モジュールを 容易に製造することができる。
[0058] (実施の形態 3)
図 7は、実施の形態 3に係る半導体内蔵モジュールの断面図である。図 7に示す半 導体内蔵モジュールでは、層間接続部材 105に半導体素子 107を収納する空隙部 801が設けられている。また、第 1配線基板 101に半導体素子 107の裏面側が接着 剤 108によりダイボンディングされており、半導体素子 107と第 2配線パターン 104と が突起電極 109を介して電気的に接続されている。また、突起電極 109と第 2配線基 板 103とが電気的に接続している部分が榭脂系材料 802によって封止されている。 榭脂系材料 802には、例えば熱硬化性榭脂又は熱可塑性榭脂と無機フィラーとを混 練した絶縁性を有する榭脂系材料が使用できる。なお、空隙部 801は、公知の技術 であるドリル、パンチング、サンドブラスト、炭酸ガスレーザーや YAGレーザー等の照 射等による穴加工によって形成することが可能である。
[0059] 本実施の形態によれば、半導体素子 107が空隙部 801に収納されているため、半 導体素子 107の内蔵工程において、層間接続部材 105が流動することに起因するビ ァ導体 106の変形を防止することができる。これにより、ビア導体 106の接続信頼性 を向上させることができる。また、半導体素子 107の電気接続部が榭脂系材料 802 によって封止されているため、実装信頼性を向上させることができる。
[0060] 図 8A— Eは、実施の形態 3に係る半導体内蔵モジュールの製造方法を示す工程 別断面図である。図 8A, Bに示すように、半導体素子 107を第 1配線基板 101上の 所望の箇所に接着剤 108を介してダイボンディングする。そして、図 8Cに示すよう〖こ 、半導体素子 107の第 1電極パッド 110a上に突起電極 109を形成する。これらのェ 程は、図 3A— Cの工程と同様である。
[0061] つぎに、図 8Dに示すように、両主面に第 2配線パターン 104が形成された第 2配線 基板 103と、第 2配線パターン 104と突起電極 109とが電気的に接続する部分を封 止するための榭脂系材料 802と、第 1配線パターン 102と第 2配線パターン 104とを 接続するためのビア導体 106を具備し、かつダイボンディングした半導体素子 107を 収納することができる空隙部 801が形成された層間接続部材 105とを準備し、第 1配 線基板 101と層間接続部材 105と榭脂系材料 802と第 2配線基板 103とを位置あわ せして積層する。なお、図 8Dでは、榭脂系材料 802として半硬化状態のシート状材 料を使用して 、るが、榭脂系材料 802としてペースト状材料を使用してもょ 、。
[0062] そして、図 8Eに示すように、第 1配線基板 101と層間接続部材 105と榭脂系材料 8 02と第 2配線基板 103とを加熱'加圧する。これにより、層間接続部材 105が硬化し 、半導体素子 107と第 2配線パターン 104とが突起電極 109を介して電気的に接続 され、第 1配線パターン 102と第 2配線パターン 104とがビア導体 106により電気的に 接続された状態で一体化する。以上の製造方法により、実施の形態 3に係る半導体 内蔵モジュールを容易に製造することができる。
[0063] 以上、本発明の実施形態について説明したが、本発明は上記実施形態には限定 されない。例えば図 9A— Cに示すように、 6層の配線パターンを備えた 6層型多層基 板を用い、 2段に分かれた層間接続部材 105のそれぞれに、半導体素子 107を内蔵 することも可能である。これにより、一方の半導体素子 107を半導体メモリとし、もう一 方の半導体素子 107を LSI (Large Scale Integration)とするなどして、異なる種類の 半導体素子 107を内蔵することができる。もちろん同一種類の半導体素子 107を内 蔵することも可能である。なお、上記 LSIとしては、ロジック LSI等が使用できる。
[0064] また、図 10A, Bに示すように、配線基板の表面に他の半導体素子 107をフリップ チップ実装やワイヤーボンディング実装することも可能である。
[0065] また、図 9Aの変形例である図 11に示すように、内蔵される半導体素子 107をフリツ プチップ実装及びワイヤーボンディング実装により実装してもよい。また、図 9Aの変 形例である図 12に示すように、空隙部 801と榭脂系材料 802とを用いた半導体内蔵 モジュールとしてもよい。
[0066] また、図 11の変形例である図 13Aに示すように、一方の半導体素子 107をフリップ チップ実装及びワイヤーボンディング実装により実装し、他方の半導体素子 107をフ リップチップ実装により実装してもよい。また、図 13Aの変形例である図 13Bに示すよ うに、フリップチップ実装により実装された半導体素子 107が、空隙部 801に収納さ れており、この収納された半導体素子 107の電気接続部が榭脂系材料 802で封止さ れて 、る半導体内蔵モジュールとしてもよ 、。
[0067] また、図 14に示すように、半導体素子 107として、半導体チップ 107aと半導体チッ プ 107bとが積層されたものを用いてもよい。また、図 15に示すように、第 1配線パタ ーン 102と第 2電極パッド 110bとがワイヤー 501により電気的に接続され、半導体素 子 107及びワイヤー 501が封止榭脂 601により封止されていてもよい。図 15に示す 構成によれば、半導体素子 107の実装信頼性を長期にわたり確保することができる。
[0068] 以下、実施例に基づき本発明を詳細に説明する。なお、本発明は以下の実施例に は限定されない。
[0069] 本実施例では、本発明の実施の形態 1に係る半導体内蔵モジュールを上述した図 3A— Eに示す方法により作製した。使用した材料を以下に示す。
[0070] 第 1配線基板 101及び第 2配線基板 103には、ァラミド不織布にエポキシ榭脂を含 浸したプリプレダ (新神戸電機社製 EL— 114、厚み： 140 m)を用 、た。接着剤 1 08には、ビスフエノール F型液状エポキシ榭脂中に銀フイラ一を分散させた接着剤 ( パナソニックファクトリーソリューションズ社製 DBC120SL)を用いた。半導体素子 1 07には、シリコンメモリー半導体（10mm角、厚み： 100 m)を用いた。突起電極 10 9は、 25 /z m径の金ワイヤ（三菱マテリアル社製)を用いて形成した。層間接続部材 1 05〖こは、球状 Al O (昭和電工社製 AS— 40、直径： 12 m) 90質量％と、液状ェ
2 3
ポキシ榭脂 (日本レック社製 EF-450) 9. 5質量0 /0と、チタネート系カップリング剤 ( 味の素社製 46B) 0. 5質量％とを混練し、これを厚み 150 mに製膜したものを用 いた。ビア導体 106は、球状銅粒子 85質量0 /0と、ビスフエノール A型エポキシ榭脂（ 油化シェルエポキシ社製 ェピコート 828) 3質量％と、グリシジルエステル系ェポキ シ榭脂 (東都化成社製 YD— 171) 9質量％と、アミンァダ外硬化剤（味の素社製 MY— 24) 3質量％とを混練したペーストから形成した。なお、図 3Bに示す工程にお いては、温度 180°Cの条件で 3分間加熱することで接着剤 108を硬化させた。また、 図 3Eに示す工程においては、圧力 5MPa、温度 170°Cの条件で 60分間加熱'加圧 して、各層を一体化させた。
[0071] 上記実施例の半導体内蔵モジュールの実装信頼性評価として、半田リフロー試験 及び温度サイクル試験を行った。半田リフロー試験では、最高温度が 260°Cで処理 時間が 10秒のベルト式リフロー試験機に上記実施例の半導体内蔵モジュールを 10 回通した。また温度サイクル試験では、高温側を 125°C、低温側を—60°Cに設定し 、各温度下に上記実施例の半導体内蔵モジュールを 30分間保持し、これを 200サイ クル繰り返した。いずれの試験においても、試験後の実施例の半導体内蔵モジユー ルにはクラックが発生せず、超音波探傷装置による検査でも特に異常は認められな かった。これにより本発明の半導体内蔵モジュールは、実装信頼性が高いことが分か つた。また、層間接続部材 105に形成したビア導体 106の接続抵抗も試験前とほとん ど差異は見られな力つた。
産業上の利用可能性
[0072] 本発明によれば、薄型の半導体素子を用いても、実装信頼性の高い半導体内蔵 モジュールを提供することができる。

Claims

請求の範囲
[1] 第 1配線基板と、第 2配線基板と、前記第 1配線基板と前記第 2配線基板との間に 配置された、電気絶縁性を有する層間接続部材と、前記層間接続部材に内蔵された 半導体素子とを含む半導体内蔵モジュールであって、
前記第 1配線基板は、その両主面に形成された第 1配線パターンを含み、 前記第 2配線基板は、その両主面に形成された第 2配線パターンを含み、 前記第 1配線パターンと前記第 2配線パターンとは、前記層間接続部材を貫通する ビア導体により電気的に接続されており、
前記半導体素子は、その裏面側が前記第 1配線基板に接着剤を介してダイボンデ イングされており、かつ、その回路面上の第 1電極パッドと前記第 2配線パターンとが 突起電極を介して電気的に接続されていることを特徴とする半導体内蔵モジュール。
[2] 前記半導体素子は、前記層間接続部材に設けられた空隙部に収納されている請 求項 1に記載の半導体内蔵モジュール。
[3] 前記半導体素子は、複数の半導体チップが積層されて形成されている請求項 1〖こ 記載の半導体内蔵モジュール。
[4] 前記第 1配線パターンと前記半導体素子の回路面上の第 2電極パッドとが、電気的 に接続されて ヽる請求項 1に記載の半導体内蔵モジュール。
[5] 前記第 1配線パターンと前記第 2電極パッドとは、ワイヤーにより電気的に接続され て 、る請求項 4に記載の半導体内蔵モジュール。
[6] 前記第 1配線パターンと前記半導体素子の回路面上の第 2電極パッドとが、ワイヤ 一により電気的に接続されており、
前記ワイヤー及び前記半導体素子は、封止榭脂により封止されている請求項 1に 記載の半導体内蔵モジュール。
[7] 前記第 1配線パターンと前記半導体素子の回路面上の第 2電極パッドとが、ワイヤ 一により電気的に接続されており、
前記ワイヤー及び前記突起電極は、同一の材料からなる請求項 1に記載の半導体 内蔵モジュール。
[8] 前記層間接続部材は、無機フィラーと熱硬化性榭脂とを含む請求項 1に記載の半 導体内蔵モジュール。
[9] 前記半導体素子は、厚さが 100 m以下である請求項 1に記載の半導体内蔵モジ ユーノレ o
[10] 前記接着剤は、榭脂と金属フィラーとを含む請求項 1に記載の半導体内蔵モジュ 一ノレ。
[11] 前記第 1配線基板は、前記半導体素子をダイボンディングする位置の直下に、更に サーマルビアを含む請求項 1に記載の半導体内蔵モジュール。
[12] 前記半導体内蔵モジュールは、前記第 1及び第 2配線基板の少なくとも一方を複 数含み、かつ前記層間接続部材及び前記半導体素子をそれぞれ複数含み、 前記複数の配線基板と前記複数の層間接続部材とが多段に積層され多層化され ており、
前記複数の層間接続部材のそれぞれに、前記半導体素子が少なくとも 1つ内蔵さ れて 、る請求項 1に記載の半導体内蔵モジュール。
[13] 半導体素子を内蔵した半導体内蔵モジュールの製造方法であって、
a)第 1配線基板の所望の位置に前記半導体素子の裏面側を、接着剤を介してダイ ボンディングする工程と、
b)第 2配線基板に形成された第 2配線パターンと電気的に接続するための突起電 極を、前記半導体素子の回路面上の第 1電極パッドに形成する工程と、
c)未硬化状態の層間接続部材に貫通孔を形成し、前記貫通孔内に導電性ペース トを充填する工程と、
d)前記第 2配線パターンに前記半導体素子がフリップチップ実装され、かつ前記 第 1配線基板に形成された第 1配線パターンと前記第 2配線パターンとの間に前記 貫通孔が配置されるように、前記第 1配線基板、前記層間接続部材及び前記第 2配 線基板を位置合わせして積層する工程と、
e)積層された前記第 1配線基板、前記層間接続部材及び前記第 2配線基板をカロ 熱 ·加圧することで、前記半導体素子を前記層間接続部材に内蔵し、前記第 1配線 基板と前記層間接続部材と前記第 2配線基板とを硬化させて一体ィ匕し、前記貫通孔 内に形成されたビア導体により前記第 1配線パターンと前記第 2配線パターンとを電 気的に接続する工程とを含むことを特徴とする半導体内蔵モジュールの製造方法。
[14] 前記 a)工程を行った後、前記 d)工程を行う前に、前記第 1配線パターンと前記半 導体素子の回路面上の第 2電極パッドとをワイヤーにより電気的に接続する工程を 更に含む請求項 13に記載の半導体内蔵モジュールの製造方法。
[15] 前記 a)工程の前に、前記半導体素子の裏面側を研磨する工程を更に含む請求項
13に記載の半導体内蔵モジュールの製造方法。
[16] 前記 c)工程において、前記層間接続部材に前記半導体素子を収納するための空 隙部を設ける請求項 13に記載の半導体内蔵モジュールの製造方法。
[17] 前記 d)工程において、前記半導体素子の電気接続部に榭脂系材料を配置する請 求項 13に記載の半導体内蔵モジュールの製造方法。
[18] 前記 e)工程において前記半導体素子を内蔵する際、前記層間接続部材の硬化開 始温度以下の温度で加熱する請求項 13に記載の半導体内蔵モジュールの製造方 法。
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