KR101167429B1 - 반도체 패키지의 제조방법 - Google Patents

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Abstract

본 발명의 목적은, 접착부재(111)를 중심으로 양면에 제1 금속층(113), 베리어층(115), 제2 금속층(117)이 순서대로 적층된 기본부재(120)를 사용함으로써, 단매 공정으로 두 개의 인쇄회로기판의 동시 제작이 가능하여 제조 효율을 향상시킬 수 있고, 솔더범프(250)를 통해 반도체칩(300)과 인쇄회로기판을 전기적으로 연결하기 때문에, 고밀도의 패키지 기판의 구현이 가능하며, 층간 회로 연결에 필요한 관통홀 대신 금속포스트(140)를 형성하기 때문에, 관통홀의 가공/도금에 따른 비용을 절감할 수 있는 반도체 패키지의 제조방법을 제공하기 위한 것이다.

Description

반도체 패키지의 제조방법{METHOD FOR MANUFACTURING THE SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지의 제조방법에 관한 것이다.
최근 전자 산업의 추세는 경박단소, 다기능 및 고성능의 신뢰성을 갖는 제품을 저가에 공급하는 것으로, 이를 실현할 수 있게 하여 주는 기술 중의 하나가 패키징(packaging) 기술이다. 전자 산업의 발달에 따라 전자 기기에 반도체칩이 탑재되어 있는 패키지의 사용량이 급증하고 있으며, 이와 관련된 패키징 기술에 대한 연구가 활발히 진행되고 있다.
현재는 반도체 패키지의 대부분이 와이어 본딩을 이용하여 반도체칩을 인쇄회로기판과 연결하여 하나의 패키지를 만드는 방향으로 구현되고 있으며, 이러한 기판을 BOC(Board On Chip)이라고 한다. 이러한 BOC 구조에서, 반도체 패키지는 하나의 금속층만을 포함하는 인쇄회로기판으로도 설계가 가능하므로, 반도체 패키지의 가격 경쟁력에서 우위를 점하고 있다.
도 1 내지 6은 종래기술에 따른 반도체 패키지의 제조방법을 공정순서대로 도시한 단면도이다.
도 1에 도시한 바와 같이, 절연층(1)과 구리층(2)으로 구성된 동박적층판을 구비하고, 층간 도통을 위해 상기 동박적층판에 관통홀(3)을 가공한다. 일반적으로 CNC 드릴 또는 레이저를 사용하여 관통홀을 형성한다.
이후, 도 2에 도시한 바와 같이, 화학 동도금 및 전기 동도금 공정을 수행하여, 동박적층판 전면에 동도금층(4)을 형성한다.
이후, 도 3에 도시한 바와 같이, 관통홀(3) 내부에 플러깅잉크(5)를 충진하고, 패널 도금을 수행하여 도금층(6)을 두텁게 형성한다.
이후, 도 4에 도시한 바와 같이, 상기 도금층(6)을 선택적으로 에칭하여 회로패턴(7)을 형성한다.
이후, 도 5에 도시한 바와 같이, 회로패턴(7)이 형성된 상기 동박적층판의 양면에 솔더 레지스트(8)를 도포하고, 회로패턴(7)의 일부가 오픈되도록 개구부를 형성한다.
이후, 도 6에 도시한 바와 같이, 와이어(30)가 삽입될 슬롯(9)을 가공한 후, 회로패턴(7)의 패드부에 솔더볼(10)을 형성하고, 와이어(30)를 이용하여 기판에 반도체칩(20)을 실장함으로써 반도체 패키지(50)를 구현한다.
상기 종래기술에 따른 반도체 패키지를 구현하기 위해서는, 층간 도통을 위해 동박적층판에 관통홀을 형성공정, 전기적/화학적 동도금 공정이 수반되어야 하였으므로, 제조시 많은 비용이 소요되는 문제점이 있었다.
또한, 고용량화/고밀도화된 반도체 패키지를 구현함에 있어서, 와이어를 사용하여 반도체칩과 인쇄회로기판을 연결하는 경우, 반도체칩의 수용 밀도에 한계가 있었고, 더 나아가 2층 이상의 BOC가 요구됨에 따라 인쇄회로기판의 제조 비용이 상승하는 문제점이 있었다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하고자 창출된 것으로서, 본 발명의 목적은 제조 비용이 저렴하고, 고밀도 패키지의 구현이 가능한 반도체 패키지의 제조방법을 제공하기 위한 것이다.
본 발명의 바람직한 제1 실시예에 따른 반도체 패키지 제조방법은, (A) 제1 금속층, 베리어층, 제2 금속층이 순서대로 적층된 금속부재를 구비하는 단계, (B) 상기 제2 금속층을 선택적으로 에칭하여 금속포스트를 형성하는 단계, (C) 상기 금속포스트로부터 노출된 상기 베리어층을 제거하고, 상기 금속포스트에 관통되도록 상기 제1 금속층 상에 절연층을 적층하는 단계, (D) 상기 절연층의 일면에 접하는 상기 제1 금속층을 패터닝하여 회로층을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 제1 금속층 및 상기 제2 금속층은 구리로 형성되고, 상기 베리어층은 니켈로 형성된 것을 특징으로 한다.
또한, 상기 제2 금속층은 50㎛ 이상 300㎛ 이하의 두께를 갖는 것을 특징으로 한다.
또한, 상기 (B) 단계는, (B1) 상기 제2 금속층의 표면에 에칭 레지스트를 도포하는 단계, (B2) 상기 에칭 레지스트를 패터닝한 후, 상기 제2 금속층을 상기 베리어층 전까지 선택적으로 에칭하여 금속포스트를 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 (B) 단계의 상기 금속포스트는 상기 베리어층 방향으로 갈수록 직경이 증가하는 것을 특징으로 한다.
또한, 상기 (C) 단계 이후에, (C') 상기 절연층의 노출면을 연마하여 조도를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 (D) 단계는, (D1) 상기 제1 금속층의 표면에 에칭 레지스트를 도포하는 단계, (D2) 상기 에칭 레지스트를 패터닝한 후, 상기 제1 금속층을 선택적으로 에칭하여 회로층을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 (D) 단계 이후, (E) 상기 절연층의 양면에 솔더 레지스트를 도포한 후, 상기 절연층의 일면에 형성된 상기 회로층의 패드부가 노출되도록 상기 솔더 레지스트를 가공하여 제1 개구부를 형성하고, 상기 절연층의 타면에 상기 금속포스트가 노출되도록 상기 솔더 레지스트를 가공하여 제2 개구부를 형성하는 단계 를 더 포함하는 것을 특징으로 한다.
또한, 상기 (E) 단계 이후, (F) 상기 제1 개구부에 의해 노출된 상기 패드부에 솔더범프를 매개로 반도체칩을 실장하고, 상기 제2 개구부에 의해 노출된 상기 금속포스트에 솔더볼을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 바람직한 제2 실시예에 따른 반도체 패키지 제조방법은, (A) 접착부재를 중심으로 양면에 제1 금속층, 베리어층, 제2 금속층이 순서대로 적층된 기본부재를 구비하는 단계, (B) 상기 제2 금속층을 선택적으로 에칭하여 금속포스트를 형성하는 단계, (C) 상기 금속포스트부터 노출된 상기 베리어층을 제거하고, 상기 금속포스트에 관통되도록 상기 제1 금속층 상에 절연층을 적층한 후, 상기 접착부재로부터 상기 제1 금속층을 분리하는 단계 및 (D) 상기 절연층의 일면에 접하는 상기 제1 금속층을 패터닝하여 회로층을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 제1 금속층 및 상기 제2 금속층은 구리로 형성되고, 상기 베리어층은 니켈로 형성된 것을 특징으로 한다.
또한, 상기 제2 금속층은 50㎛ 이상 300㎛ 이하의 두께를 갖는 것을 특징으로 한다.
또한, 상기 (B) 단계는, (B1) 상기 제2 금속층의 표면에 에칭 레지스트를 도포하는 단계, (B2) 상기 에칭 레지스트를 패터닝한 후, 상기 제2 금속층을 상기 베리어층 전까지 선택적으로 에칭하여 금속포스트를 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 (B) 단계의 상기 금속포스트는 상기 베리어층 방향으로 갈수록 직경이 증가하는 것을 특징으로 한다.
또한, 상기 (C) 단계 이후에, (C') 상기 절연층의 노출면을 연마하여 조도를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 (D) 단계는, (D1) 상기 제1 금속층의 표면에 에칭 레지스트를 도포하는 단계, (D2) 상기 에칭 레지스트를 패터닝한 후, 상기 제1 금속층을 선택적으로 에칭하여 회로층을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 (D) 단계 이후, (E) 상기 절연층의 양면에 솔더 레지스트를 도포한 후, 상기 절연층의 일면에 형성된 상기 회로층의 패드부가 노출되도록 상기 솔더 레지스트를 가공하여 제1 개구부를 형성하고, 상기 절연층의 타면에 상기 금속포스트가 노출되도록 상기 솔더 레지스트를 가공하여 제2 개구부를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 (E) 단계 이후, (F) 상기 제1 개구부에 의해 노출된 상기 패드부에 솔더범프를 매개로 반도체칩을 실장하고, 상기 제2 개구부에 의해 노출된 상기 금속포스트에 솔더볼을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로부터 더욱 명백해 질 것이다.
이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명에 따른 반도체 패키지의 제조방법은, 와이어 본딩 대신에 솔더범프를 이용하여 반도체칩과 인쇄회로기판을 전기적으로 연결하기 때문에, 고밀도의 패키지의 구현이 가능한 장점이 있다.
또한, 본 발명은 층간 회로 연결에 필요한 관통홀 대신 금속포스트를 형성하기 때문에, 관통홀의 가공/도금에 따른 비용을 절감할 수 있다는 장점이 있다.
또한, 접착부재를 중심으로 양면에 제1 금속층, 베리어층, 제2 금속층이 순서대로 적층된 기본부재를 사용하여, 일련의 제조 과정을 진행한 이후, 상기 접착부재로부터 제1 금속층을 분리하게 되면, 두 개의 인쇄회로기판이 동시에 형성되므로, 제조 효율이 개선된다는 장점이 있다.
도 1 내지 6은 종래기술에 따른 반도체 패키지의 제조방법을 공정순서대로 도시한 단면도;
도 7 내지 16은 본 발명의 바람직한 제1 실시예에 따른 반도체 패키지의 제조방법을 공정순서대로 도시한 단면도; 및
도 17 내지 27은 본 발명의 바람직한 제2 실시예에 따른 반도체 패키지의 제조방법을 공정순서대로 도시한 단면도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예로부터 더욱 명백해 질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
도 7 내지 16은 본 발명의 바람직한 제1 실시예에 따른 반도체 패키지의 제조방법을 공정순서대로 도시한 단면도이다. 이하, 첨부된 도면을 참조하여 본 실시예에 따른 반도체 패키지의 제조방법에 대해 설명하면 다음과 같다.
먼저, 도 7에 도시한 바와 같이, 제1 금속층(113), 베리어층(115), 제2 금속층(117)이 순서대로 적층된 금속부재(100)를 구비한다.
여기서, 제1 금속층(113) 및 제2 금속층(117)은 구리(Cu)로 형성되는 것을 특징으로 한다. 후술할 공정에서, 제1 금속층(113)은 패터닝되어 회로층(160)으로 형성되고, 제2 금속층(117)은 선택적으로 에칭되어 금속포스트(140)로 형성된다. 또한, 제2 금속층(117)은 두께가 50㎛ 이상 300㎛ 이하인 것으로 선택할 수 있고, 제1 금속층(113)의 두께는 제2 금속층(117)의 두께보다 얇다.
또한, 베리어층(115)은 제1 금속층(113)과 제2 금속층(117) 사이에 개재되고, 그 구성성분에는 제한이 없으나, 니켈(Ni)로 형성되는 것이 바람직하다. 베리어층(115)은 제2 금속층(117)을 에칭하여 금속포스트(140)를 형성하는 과정에서, 에칭액과 반응하지 않는 성질이 있기 때문에, 제1 금속층(113)을 상기 에칭액으로부터 보호하는 역할을 한다.
다음, 도 8 및 도 9에 도시한 바와 같이, 제2 금속층(117)을 선택적으로 에칭하여 금속포스트(140)를 형성한다. 금속포스트(140) 형성 과정을 구체적으로 설명하면 다음과 같다.
상기 금속부재(100)의 외각에 형성된 제2 금속층(117) 표면에 에칭 레지스트(130)를 도포한 후, 이를 패터닝하여 에칭 레지스트 패턴을 형성한다(도 8 참조). 이후, 텐팅(TENTING) 공법을 적용하여, 상기 제2 금속층(117)을 베리어층(115) 전까지 선택적으로 에칭함으로써, 기둥 형상을 갖는 금속포스트(140)를 형성하고, 에칭 레지스트 패턴을 제거한다(도 9 참조). 여기서, 금속포스트(140)의 직경 및 형상은 제2 금속층(117)의 두께 및 에칭액의 설정 조건에 따라 다르게 형성될 수 있지만, 일반적으로 상기 금속포스트(140)는 베리어층(115) 방향으로 갈수록 직경이 증가하는 형상을 갖는다.
다음, 도 10에 도시한 바와 같이, 제2 금속층(117)의 에칭에 의해 형성된 금속포스트(140)로부터 노출된 베리어층(115)을 에칭하여 제거한다. 베리어층(115)이 니켈로 형성된 경우, 니켈 에칭액을 사용하여 베리어층(115)을 제거하며, 여기서, 니켈 에칭액은 구리에 반응하지 않기 때문에, 금속포스트(140) 및 제1 금속층(113)은 에칭되지 않는다.
다음, 도 11에 도시한 바와 같이, 상기 금속포스트(140)에 관통되도록 제1 금속층(113) 상에 절연층(150)을 적층한다. 여기서, 절연층(150)은 예를 들어, 프리프레그(PPG;prepreg)와 같은 고분자 수지 또는 FR-4, BT 등 에폭시계 수지를 포함할 수 있다. 이후, 관통된 금속포스트(140) 위의 레진 잔사를 제거하기 위해 디스미어(Desmear) 공정을 수행한다.
다음, 도 12 및 도 13에 도시한 바와 같이, 절연층(150)의 일면에 접하는 제1 금속층(113)을 패터닝하여 회로층(160)을 형성하고, 상기 절연층(150)의 노출면을 연마하여 조도를 형성한다.
먼저, 제1 금속층(113) 표면에 에칭 레지스트(130)를 도포한 후, 이를 패터닝하여 에칭 레지스트 패턴을 형성한다(도 12 참조).
이후, 텐팅(TENTING) 공법을 적용하여, 상기 제1 금속층(113)을 선택적으로 에칭함으로써 회로층(160)을 형성하고, 상기 에칭 레지스트 패턴을 제거한다(도 13 참조).
다음, 절연층(150)과 솔더 레지스트(170; 도 14 참조)의 밀착력을 강화하기 위해, 상기 절연층(150)의 노출면을 연마하여 조도를 형성함으로써 앵커(anchor) 효과를 발생시킨다(도 13 참조). 상기 조도 형성 방법으로는 에칭(etching), CZ 전처리(CZ pre-treatment), 블랙 산화(black oxide), 브라운 산화(brown oxide), ABC(acid base chemical), 세라믹 천(ceramic buff) 및 Z-스크러빙(Z-scrubbing) 처리를 포함하는 군으로부터 하나 또는 2 이상의 방법을 조합하여 사용할 수 있으나, 당 분야의 통상의 지식을 가진 자에 의해 공지된 방법이라면 특별히 이에 한정하지 않고 적용가능하다.
다음, 도 14에 도시한 바와 같이, 상기 절연층(150)의 양면에 솔더 레지스트(170)를 도포한다.
다음, 도 15에 도시한 바와 같이, 상기 절연층(150)의 일면에 형성된 회로층(160)의 패드부(165)가 노출되도록 상기 솔더 레지스트(170)에 제1 개구부(180)를 형성하고, 상기 절연층(150)의 타면에 금속포스트(140)가 노출되도록 상기 솔더 레지스트(170)에 제2 개구부(190)를 형성한다.
다음, 도 16에 도시한 바와 같이, 상기 제1 개구부(180)에 의해 노출된 패드부(165)에 솔더범프(250)를 형성한 후, 솔더 레지스트(170) 상에 반도체칩(300)을 실장한다. 상기 반도체칩(300)은 상기 솔더범프(250)를 매개로 하여, 회로층(160)의 패드부(165)과 전기적으로 연결된다. 또한, 상기 제2 개구부(190)에 의해 노출된 금속포스트(140)에 솔더볼(200)을 형성한다. .
도 17 내지 27은 본 발명의 바람직한 제2 실시예에 따른 반도체 패키지의 제조방법을 공정순서대로 도시한 단면도이다. 이하, 첨부된 도면을 참조하여 본 실시예에 따른 반도체 패키지의 제조방법에 대해 설명하면 다음과 같다.
먼저, 도 17에 도시한 바와 같이, 접착부재(111)를 중심으로 접착부재(111)의 양면에 순서대로 제1 금속층(113), 베리어층(115), 제2 금속층(117)이 형성된 기본부재(120)를 구비한다.
상기 기본부재(120)는 접착부재(111)를 기준으로 접착부재(111)의 양면에 순서대로 제1 금속층(113), 베리어층(115), 제2 금속층(117)을 적층함으로써 구비할 수 있을 뿐만 아니라, 제1 금속층(113), 베리어층(115), 제2 금속층(117)으로 구성된 3층의 금속부재(100)를 한 쌍 준비하고, 제1 금속층(113)이 서로 마주보도록 배치한 후, 접착부재(111)의 양면에 접착함으로써 구비할 수 있다.
접착부재(111)는 상기 금속부재(100) 한 쌍을 임시적으로 접착시키는 역할을 하며, 금속포스트(140) 제조 단계, 베리어층(115) 제거 단계, 절연층(150) 적층 단계가 진행된 이후에 상기 금속부재(100)로부터 분리되는 구성이다. 이는 당 분야의 통상의 지식을 가진 자에 의해 공지된 재료라면 특별히 한정되지 않고, 선택 적용이 가능하다.
여기서, 제1 금속층(113) 및 제2 금속층(117)은 구리(Cu)로 형성되는 것을 특징으로 한다. 상기 제1 실시예와 동일하게, 제1 금속층(113)은 패터닝되어 회로층(160)으로 형성되고, 제2 금속층(117)은 선택적으로 에칭되어 금속포스트(140)로 형성된다. 또한, 제2 금속층(117)은 두께가 50㎛ 이상 300㎛ 이하인 것으로 선택할 수 있고, 제1 금속층(113)의 두께는 제2 금속층(117)의 두께보다 얇다.
또한, 베리어층(115)은 제1 금속층(113)과 제2 금속층(117) 사이에 개재되고, 그 구성성분에는 제한이 없으나, 니켈(Ni)로 형성되는 것이 바람직하다. 베리어층(115)은 제2 금속층(117)을 에칭하여 금속포스트(140)를 형성하는 과정에서, 에칭액과 반응하지 않는 성질이 있기 때문에, 제1 금속층(113)을 상기 에칭액으로부터 보호하는 역할을 한다.
다음, 도 18 및 도 19에 도시한 바와 같이, 제2 금속층(117)을 선택적으로 에칭하여 금속포스트(140)를 형성한다. 이때, 상기 금속포스트(140)는 베리어층(115) 방향으로 갈수록 직경이 증가하는 형상을 가질 수 있다. 금속포스트(140) 형성 과정은 상기 본 발명의 바람직한 제1 실시예에서 금속포스트(140) 형성 과정과 동일하므로 여기에서는 설명을 생략하기로 한다.
다음, 도 20에 도시한 바와 같이, 제2 금속층(117)의 에칭에 의해 형성된 금속포스트(140)로부터 노출된 베리어층(115)을 에칭하여 제거한다. 베리어층(115)이 니켈로 형성된 경우, 니켈 에칭액을 사용하여 베리어층(115)을 제거하며, 여기서, 니켈 에칭액은 구리에 반응하지 않기 때문에, 금속포스트(140) 및 제1 금속층(113)은 에칭되지 않는다.
다음, 도 21에 도시한 바와 같이, 상기 금속포스트(140)에 관통되도록 제1 금속층(113) 상에 절연층(150)을 적층한다. 여기서, 절연층(150)은 프리프레그(PPG;prepreg)와 같은 고분자 수지 또는 FR-4, BT 등 에폭시계 수지를 포함할 수 있다. 이후, 관통된 금속포스트(140) 위의 레진 잔사를 제거하기 위해 디스미어(Desmear) 공정을 수행한다.
다음, 도 22에 도시한 바와 같이, 제1 금속층(113)을 상기 접착부재(111)로부터 분리하여, 한 쌍의 구조체(125)을 구현한다. 즉, 접착부재(111)로부터 제1 금속층(113)이 분리된 후에는, 제1 금속층(113), 베리어층(115), 금속포스트(140), 절연층(150)으로 구성된 한 쌍의 구조체(125)을 동시에 형성하므로, 제조 비용의 절감 효과를 얻을 수 있다.
다음, 도 23 및 도 24에 도시한 바와 같이, 각각의 구조체(125)의 일면에 형성된 제1 금속층(113)으로 회로층(160)을 형성하고, 절연층(150)의 노출면을 연마하여 조도를 형성한다.
먼저, 상기 회로층(160) 형성 과정은 상기 본 발명의 바람직한 제1 실시예에서 회로층(160) 형성 과정과 동일하므로 여기에서는 설명을 생략하기로 한다(도 23 참조).
다음, 절연층(150)과 솔더 레지스트(170; 도 25 참조)의 밀착력을 강화하기 위해, 상기 절연층(150)의 노출면을 연마하여 조도를 형성함으로써 앵커(anchor) 효과를 발생시킨다(도 24 참조). 조도 형성 과정은 상기 본 발명의 바람직한 제1 실시예에서 조도 형성 과정과 동일하므로 여기에서는 설명을 생략하기로 한다.
다음, 도 25에 도시한 바와 같이, 상기 절연층(150)의 양면에 솔더 레지스트(170)를 도포한다.
다음, 도 26에 도시한 바와 같이, 상기 절연층(150)의 일면에 형성된 회로층(160)의 패드부(165)가 노출되도록 상기 솔더 레지스트(170)에 제1 개구부(180)를 형성하고, 상기 절연층(150)의 타면에 금속포스트(140)가 노출되도록 상기 솔더 레지스트(170)에 제2 개구부(190)를 형성한다.
다음, 도 27에 도시한 바와 같이, 상기 제1 개구부(180)에 의해 노출된 패드부(165)에 솔더범프(250)를 형성한 후, 솔더 레지스트(170) 상에 반도체칩(300)을 실장한다. 상기 반도체칩(300)은 상기 솔더범프(250)를 매개로 하여, 회로층(160)의 패드부(165)와 전기적으로 연결된다. 또한, 상기 제2 개구부(190)에 의해 노출된 금속포스트(140)에 솔더볼(200)을 형성한다.
이상 본 발명을 바람직한 실시예에 대하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 양극산화 방열기판 및 그 제조방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함은 명백하다고 할 것이다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해 질 것이다.
100 : 금속부재 111 : 접착부재
113 : 제1 금속층 115 : 베리어층
117 : 제2 금속층 120 : 기본부재
125 : 구조체 130 : 에칭 레지스트
140 : 금속포스트 150 : 절연층
160 : 회로층 165 : 패드부
170 : 솔더 레지스트 180 : 제1 개구부
190 : 제2 개구부 200 : 솔더볼
250 : 솔더범프 300 : 반도체칩

Claims (18)

  1. (A) 제1 금속층, 베리어층, 제2 금속층이 순서대로 적층된 금속부재를 구비하는 단계;
    (B) 상기 제2 금속층을 선택적으로 에칭하여 금속포스트를 형성하는 단계;
    (C) 상기 금속포스트로부터 노출된 상기 베리어층을 제거하고, 상기 금속포스트에 관통되도록 상기 제1 금속층 상에 절연층을 적층하는 단계; 및
    (D) 상기 절연층의 일면에 접하는 상기 제1 금속층을 패터닝하여 회로층을 형성하는 단계;
    를 포함하고,
    상기 (C) 단계 이후에, (C') 상기 절연층의 노출면을 연마하여 조도를 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  2. 제1항에 있어서,
    상기 제1 금속층 및 상기 제2 금속층은 구리로 형성되고, 상기 베리어층은 니켈로 형성된 것을 특징으로 하는 반도체 패키지의 제조방법.
  3. 제1항에 있어서,
    상기 제2 금속층은 50㎛ 이상 300㎛ 이하의 두께를 갖는 것을 특징으로 하는 반도체 패키지의 제조방법.
  4. 제1항에 있어서,
    상기 (B) 단계는,
    (B1) 상기 제2 금속층의 표면에 에칭 레지스트를 도포하는 단계;
    (B2) 상기 에칭 레지스트를 패터닝한 후, 상기 제2 금속층을 상기 베리어층 전까지 선택적으로 에칭하여 금속포스트를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  5. 제1항에 있어서,
    상기 (B) 단계의 상기 금속포스트는 상기 베리어층 방향으로 갈수록 직경이 증가하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  6. 삭제
  7. 제1항에 있어서,
    상기 (D) 단계는,
    (D1) 상기 제1 금속층의 표면에 에칭 레지스트를 도포하는 단계;
    (D2) 상기 에칭 레지스트를 패터닝한 후, 상기 제1 금속층을 선택적으로 에칭하여 회로층을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  8. 제1항에 있어서,
    상기 (D) 단계 이후,
    (E) 상기 절연층의 양면에 솔더 레지스트를 도포한 후, 상기 절연층의 일면에 형성된 상기 회로층의 패드부가 노출되도록 상기 솔더 레지스트를 가공하여 제1 개구부를 형성하고, 상기 절연층의 타면에 상기 금속포스트가 노출되도록 상기 솔더 레지스트를 가공하여 제2 개구부를 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  9. 제8항에 있어서,
    상기 (E) 단계 이후,
    (F) 상기 제1 개구부에 의해 노출된 상기 패드부에 솔더범프를 매개로 반도체칩을 실장하고, 상기 제2 개구부에 의해 노출된 상기 금속포스트에 솔더볼을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  10. (A) 접착부재를 중심으로 양면에 제1 금속층, 베리어층, 제2 금속층이 순서대로 적층된 기본부재를 구비하는 단계;
    (B) 상기 제2 금속층을 선택적으로 에칭하여 금속포스트를 형성하는 단계;
    (C) 상기 금속포스트부터 노출된 상기 베리어층을 제거하고, 상기 금속포스트에 관통되도록 상기 제1 금속층 상에 절연층을 적층한 후, 상기 접착부재로부터 상기 제1 금속층을 분리하는 단계; 및
    (D) 상기 절연층의 일면에 접하는 상기 제1 금속층을 패터닝하여 회로층을 형성하는 단계;
    를 포함하고,
    상기 (C) 단계 이후에, (C') 상기 절연층의 노출면을 연마하여 조도를 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  11. 제10항에 있어서,
    상기 제1 금속층 및 상기 제2 금속층은 구리로 형성되고, 상기 베리어층은 니켈로 형성된 것을 특징으로 하는 반도체 패키지의 제조방법.
  12. 제10항에 있어서,
    상기 제2 금속층은 50㎛ 이상 300㎛ 이하의 두께를 갖는 것을 특징으로 하는 반도체 패키지의 제조방법.
  13. 제10항에 있어서,
    상기 (B) 단계는,
    (B1) 상기 제2 금속층의 표면에 에칭 레지스트를 도포하는 단계;
    (B2) 상기 에칭 레지스트를 패터닝한 후, 상기 제2 금속층을 상기 베리어층 전까지 선택적으로 에칭하여 금속포스트를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  14. 제10항에 있어서,
    상기 (B) 단계의 상기 금속포스트는 상기 베리어층 방향으로 갈수록 직경이 증가하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  15. 삭제
  16. 제10항에 있어서,
    상기 (D) 단계는,
    (D1) 상기 제1 금속층의 표면에 에칭 레지스트를 도포하는 단계;
    (D2) 상기 에칭 레지스트를 패터닝한 후, 상기 제1 금속층을 선택적으로 에칭하여 회로층을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  17. 제10항에 있어서,
    상기 (D) 단계 이후,
    (E) 상기 절연층의 양면에 솔더 레지스트를 도포한 후, 상기 절연층의 일면에 형성된 상기 회로층의 패드부가 노출되도록 상기 솔더 레지스트를 가공하여 제1 개구부를 형성하고, 상기 절연층의 타면에 상기 금속포스트가 노출되도록 상기 솔더 레지스트를 가공하여 제2 개구부를 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  18. 제17항에 있어서,
    상기 (E) 단계 이후,
    (F) 상기 제1 개구부에 의해 노출된 상기 패드부에 솔더범프를 매개로 반도체칩을 실장하고, 상기 제2 개구부에 의해 노출된 상기 금속포스트에 솔더볼을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
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