JP3841079B2 - 配線基板、半導体パッケージ、基体絶縁膜及び配線基板の製造方法 - Google Patents

配線基板、半導体パッケージ、基体絶縁膜及び配線基板の製造方法 Download PDF

Info

Publication number
JP3841079B2
JP3841079B2 JP2003382418A JP2003382418A JP3841079B2 JP 3841079 B2 JP3841079 B2 JP 3841079B2 JP 2003382418 A JP2003382418 A JP 2003382418A JP 2003382418 A JP2003382418 A JP 2003382418A JP 3841079 B2 JP3841079 B2 JP 3841079B2
Authority
JP
Japan
Prior art keywords
wiring
insulating film
layer
temperature
wiring board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2003382418A
Other languages
English (en)
Other versions
JP2004179647A (ja
Inventor
直典 下戸
慶一郎 方
広一 本多
秀哉 村井
克 菊池
和宏 馬場
Original Assignee
日本電気株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2002328704 priority Critical
Application filed by 日本電気株式会社 filed Critical 日本電気株式会社
Priority to JP2003382418A priority patent/JP3841079B2/ja
Publication of JP2004179647A publication Critical patent/JP2004179647A/ja
Application granted granted Critical
Publication of JP3841079B2 publication Critical patent/JP3841079B2/ja
Application status is Active legal-status Critical
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01046Palladium [Pd]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701Low temperature co-fired ceramic [LTCC]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3011Impedance

Description

本発明は、半導体パッケージ及びモジュールに好適に使用される配線基板、この配線基板を使用した半導体パッケージ、この配線基板に使用する基体絶縁膜、及びこの配線基板の製造方法に関し、特に、半導体デバイス等の各種デバイスを高密度に搭載でき、これらのデバイスを高速で駆動でき、更に信頼性の向上を図った配線基板、半導体パッケージ、基体絶縁膜及び配線基板の製造方法に関する。

近時、半導体デバイスの高性能化及び多機能化による端子の増加及び狭ピッチ化並びに処理速度の向上に伴い、半導体デバイスを搭載する実装用配線基板には、これまで以上に高密度微細配線化及び高速化が要求されている。従来、広く使用されている実装用配線基板の例として、多層配線基板の1種であるビルトアッププリント基板が挙げられる。

図22は従来のビルトアッププリント基板を示す断面図である。図22に示すように、この従来のビルトアップ基板においては、ガラスエポキシからなるベースコア基板73が設けられており、このベースコア基板73にはドリルにより直径が約300μmの貫通スルーホール71が形成されている。そして、ベースコア基板73の両面には導体配線72が形成されており、この導体配線72を覆うように層間絶縁膜75が設けられている。層間絶縁膜75には、導体配線72に接続するようにヴィアホール74が形成されており、層間絶縁膜75の表面には、ヴィアホール74を介して導体配線72に接続するように導体配線76が設けられている。なお、必要に応じて、導体配線76上に更にヴィアホールが形成された層間絶縁膜及び導体配線を繰返し設けることにより、基板を多層配線化することもある。

しかしながら、このビルトアッププリント基板は、ベースコア基板73にガラスエポキシプリント基板を使用しているため耐熱性が不十分であり、層間絶縁膜75を形成するための熱処理により、ベースコア基板73に収縮、反り及びうねり等の変形が発生するという問題点がある。この結果、導体層(図示せず)をパターニングして導体配線76を形成する際のレジストの露光工程において、露光の位置精度が著しく低下し、層間絶縁膜75上に、高密度且つ微細な配線パターンを形成することが困難になる。また、貫通スルーホール71と導体配線72とを確実に接続するために、導体配線72における貫通スルーホール71との接続部分にはランド部を設ける必要がある。層間絶縁膜75及び導体配線76からなるビルトアップ層において高速化に対応した配線設計を行っても、このランド部が存在することにより、インピーダンスの制御が困難になると共に、ループインダクタンスが大きくなる。このため、ビルトアッププリント基板全体の動作速度が低下し、高速化への対応が困難であるという問題点がある。

このようなビルトアッププリント基板の貫通スルーホールに起因する問題点を解決することを目的として、ガラスエポキシ基板にドリルにより貫通スルーホールを形成する方法に代わるプリント基板形成方法が考案されている(例えば特許文献1及び非特許文献1参照。)。

図23(a)乃至(c)は、この従来のプリント基板の形成方法をその工程順に示す断面図である。先ず、図23(a)に示すように、表面に所定の導体配線81が形成されたプリプレグ82を用意する。次に、プリプレグ82にレーザ加工により直径が150乃至200μmのスルーホール83を形成する。次に、図23(b)に示すように、スルーホール83内に導体ペースト84を埋め込む。そして、図23(c)に示すように、このようなプリプレグ82、即ち、スルーホール83が形成され、スルーホール83内に導体ペースト84が埋め込まれたプリプレグ82を複数個作製し、相互に積層する。このとき、導体配線81におけるランドパターン86が、隣接するプリプレグのスルーホール83に接続されるようにする。これにより、貫通スルーホールがないプリント基板85を作製することができる。

しかしながら、この従来の技術においては、プリプレグ82を積層する際の位置精度が低く、ランドパターン86の小径化が困難であるという問題点がある。このため、配線の高密度化が困難であり、また、インピーダンスの制御性を向上させる効果及びループインダクタンスを低減させる効果が不十分である。更に、積層後のスルーホールの接続信頼性が劣るという問題点もある。

上述した多くの問題点を解決するために、本発明者等は、金属板等の支持体上に配線層を形成し、その後支持体を除去して配線基板を作製する方法を開発した(特許文献2参照。)。図24(a)及び(b)は、この従来の配線基板の製造方法をその工程順に示す断面図である。先ず、図24(a)に示すように、金属板等からなる支持板91を用意する。そして、この支持板91上に導体配線92を形成し、この導体配線92を覆うように、層間絶縁膜93を形成し、この層間絶縁膜93に導体配線92に接続されるようにヴィアホール94を形成する。その後、層間絶縁膜93上に導体配線95を形成する。導体配線95は、ヴィアホール94を介して導体配線92に接続されるように形成する。なお、必要に応じて、層間絶縁膜93、ヴィアホール94、導体配線95の形成工程を繰り返すことにより、多層配線化することもある。次に、図24(b)に示すように、エッチングにより支持板91の一部を除去して、導体配線92を露出させると共に、支持体96を形成する。これにより、配線基板97を製造する。

このとき、層間絶縁膜93には、膜強度が70MPa以上、破断伸率が5%以上、ガラス転移温度が150℃以上、熱膨張率が60ppm以下の絶縁材料からなる単層膜、又は、弾性率が10GPa以上、熱膨張率が30ppm以下、ガラス転移温度が150℃以上の絶縁材料からなる単層膜を使用する。

この技術によれば、配線基板97には貫通スルーホールが全く存在していないため、前述の貫通スルーホールに起因する問題点を解消することができ、高速配線設計を行うことができる。また、支持板91として耐熱性が優れた金属板等を使用しているため、ガラスエポキシ基板を使用する場合のような収縮、反り、うねり等の変形が発生することがなく、高密度微細配線化が可能となる。更に、層間絶縁膜93の機械的特性を上述のように規定することにより、強度が高い配線基板を得ることができる。

特開2000−269647号公報 第11回マイクロエレクトロニクスシンポジウム予稿集、p.131−134 特開2002−198462号公報(第8、11頁、図17)

しかしながら、上述の従来の技術には以下に示すような問題点がある。図24(b)に示す配線基板97は、ベースコア基板が存在しないため、厚さが極めて薄いものとなるが、層間絶縁膜93の機械的特性を上述のように規定することにより、作製当初の配線基板97においては十分な強度を得ることができる。しかしながら、通常この配線基板97は、大面積の半導体デバイスを搭載して半導体パッケージを形成し、更にこの半導体パッケージをプリント基板等の実装用ボードに搭載して使用される。半導体デバイスは動作時には発熱して温度が上昇し、休止時には発熱が停止するため温度が低下する。このため、半導体デバイスの動作時には半導体デバイスと実装用ボードとの間の熱膨張率の違いにより、配線基板97に熱応力が印加される。従って、前述のように配線基板97に半導体デバイスが実装された状態で、この半導体デバイスを繰返し動作させると、配線基板97に熱応力が繰返し印加され、配線基板97の層間絶縁膜93等にクラックが発生してしまうことがある。このため、配線基板及び半導体パッケージにおいて必要な信頼性を確保できないという問題点がある。

本発明はかかる問題点に鑑みてなされたものであって、半導体デバイス等の各種デバイスを高密度に搭載することができ、高速配線化及び高密度微細配線化が容易で、信頼性が優れた配線基板、この配線基板を使用する半導体パッケージ、基体絶縁膜及びこの配線基板の製造方法を提供することを目的とする。

本発明に係る配線基板は、ヴィアホールが形成され膜厚が3乃至100μmである基体絶縁膜と、この基体絶縁膜の下面に形成され前記ヴィアホールに接続された下層配線と、前記基体絶縁膜上に形成され前記ヴィアホールを介して前記下層配線に接続された上層配線と、を有し、前記基体絶縁膜は、支持基板に接着する接着樹脂層と、この接着樹脂層上に形成され、膜厚が1μm以上であり、温度が23℃のときの破断強度が80MPa以上であり、温度が−65℃のときの破断強度をa、温度が150℃のときの破断強度をbとするとき、比(a/b)の値が2.5以下である絶縁層と、を有することを特徴とする。

本発明においては、絶縁層の膜厚を1μm以上とし、温度が23℃のときの破断強度を80MPa以上とすることにより、強度が高い配線基板を得ることができる。また、温度が−65℃のときの破断強度をa、温度が150℃のときの破断強度をbとするとき、比(a/b)の値を2.5以下とすることにより、高温での強度の低下が少ない基体絶縁膜を得ることができる。これにより、半導体デバイスの作動により熱負荷が繰返し印加されても、基体絶縁膜にクラックが生じることを防止でき、信頼性が優れた配線基板を得ることができる。更に、接着樹脂層を設けることにより、配線基板の製造過程における基体絶縁膜と支持基板との間の密着性を高め、配線基板の生産性を向上させることができる。この結果、絶縁層として支持基板との密着性は低いが機械的特性が優れた材料を使用し、接着樹脂層として機械的特性は低いが支持基板との密着性が優れた材料を使用することができる。これにより、基体絶縁膜を形成する材料の選択肢が拡がり、より高性能又は低コストな配線基板を得ることができる。また、前記基体絶縁膜が、前記絶縁層上に形成された他の接着樹脂層を有していてもよい。これにより、基体絶縁膜とこの基体絶縁膜上に形成される構造物との間の密着性を高め、配線基板の信頼性をより一層向上させることができる。

また、前記配線基板は、前記基体絶縁膜と前記上層配線との間に配置された1又は複数層の配線構造層を有し、前記配線構造層は、前記ヴィアホールを介して前記下層配線に接続された中間配線と、この中間配線を覆うように形成されこの中間配線と前記上層配線とを相互に接続する他のヴィアホールが形成された中間絶縁膜と、を有することができる。これにより、配線基板を多層配線化することができる。なお、中間絶縁膜は、基体絶縁膜と同様な機械的性質を有することが好ましい。

本発明に係る他の配線基板は、ヴィアホールが形成された基体絶縁膜と、この基体絶縁膜の下面に形成され前記ヴィアホールに接続された下層配線と、前記基体絶縁膜上に配置された1又は複数層の配線構造層と、前記配線構造層上に形成された上層配線と、を有し、前記配線構造層は、前記ヴィアホールを介して前記下層配線に接続された中間配線と、この中間配線を覆うように形成されこの中間配線と前記上層配線とを相互に接続する他のヴィアホールが形成された中間絶縁膜と、を有し、前記基体絶縁膜は膜厚が3乃至100μmであり、前記中間絶縁膜のうち、少なくとも最上層に配置された中間絶縁膜は、温度が23℃のときの破断強度が80MPa以上であり、温度が−65℃のときの破断強度をa1、温度が150℃のときの破断強度をb1とするとき、比(a1/b1)の値が4.5以下であることを特徴とする。

また、前記基体絶縁膜の下面には凹部が形成されており、前記下層配線は前記凹部に埋め込まれていることが好ましく、前記下層配線の下面は、前記基体絶縁膜の下面よりも0.5乃至10μm上方に位置していることがより好ましい。これにより、下層配線にバンプを介して半導体デバイスを接続する際に、バンプの位置ずれ及び流動を防止することができる。

更に、前記配線基板は、前記基体絶縁膜の下方に形成され、前記下層配線の一部を覆うと共に残部を露出させる保護膜を有していてもよい。これにより、下層配線に半導体デバイスを接続した後、この半導体デバイスをモールディング樹脂により覆って半導体パッケージを形成する場合に、配線基板とモールディング樹脂との間の密着性を向上させることができる。また、半導体デバイスの作動に伴い、半導体デバイスと配線基板との間に発生する熱応力を緩和することができる。この結果、半導体パッケージの信頼性を向上させることができる。

本発明に係る半導体パッケージは、前記配線基板と、この配線基板に搭載された半導体デバイスと、を有することを特徴とする。

本発明に係る基体絶縁膜は、配線基板に使用される基体絶縁膜において、支持基板に接着する接着樹脂層と、この接着樹脂層上に形成され、膜厚が1μm以上であり、温度が23℃のときの破断強度が80MPa以上であり、温度が−65℃のときの破断強度をa、温度が150℃のときの破断強度をbとするとき、比(a/b)の値が2.5以下である絶縁層と、を有し、全体の膜厚が3乃至100μmであることを特徴とする。

また、前記絶縁層が、ポリイミド、アラミド及び液晶ポリマーからなる群から選択された1種以上の樹脂から形成されていてもよい。

本発明に係る配線基板の製造方法は、支持基板上に下層配線を形成する工程と、この下層配線を覆うように膜厚が3乃至100μmの基体絶縁膜を形成する工程と、この基体絶縁膜における前記下層配線の直上域の一部にヴィアホールを形成する工程と、前記基体絶縁膜上に前記ヴィアホールを介して前記下層配線と接続されるように上層配線を形成する工程と、前記支持基板の少なくとも一部を除去する工程と、を有し、前記基体絶縁膜を形成する工程は、前記支持基板に接着する接着樹脂層を形成する工程と、この接着樹脂層上に膜厚が1μm以上の絶縁層を形成する工程と、を有し、前記絶縁層を形成する工程は、温度が23℃のときの破断強度が80MPa以上であり、温度が−65℃のときの破断強度をa、温度が150℃のときの破断強度をbとするとき、比(a/b)の値が2.5以下である絶縁材料を前記接着樹脂層に被着させる工程を有することを特徴とする。

本発明に係る他の配線基板の製造方法は、支持基板上に下層配線を形成する工程と、この下層配線を覆うように膜厚が3乃至100μmの基体絶縁膜を形成する工程と、この基体絶縁膜における前記下層配線の直上域の一部にヴィアホールを形成する工程と、前記基体絶縁膜上に1又は複数層の配線構造層を形成する工程と、この配線構造層上に上層配線を形成する工程と、前記支持基板の少なくとも一部を除去する工程と、を有し、前記配線構造層を形成する工程は、前記ヴィアホールを介して前記下層配線に接続されるように中間配線を形成する工程と、この中間配線を覆うように中間絶縁膜を形成する工程と、この中間絶縁膜における前記中間配線の直上域の一部に他のヴィアホールを形成する工程と、を有し、前記中間絶縁膜のうち、少なくとも最後に形成される中間絶縁膜に形成された他のヴィアホールを介して前記中間配線と前記上層配線とが接続され、前記少なくとも最後に形成される中間絶縁膜を形成する工程は、温度が23℃のときの破断強度が80MPa以上であり、温度が−65℃のときの破断強度をa、温度が150℃のときの破断強度をbとするとき、比(a/b)の値が4.5以下である絶縁材料を前記基体絶縁膜又はより下層の他の中間絶縁膜に被着させる工程を有することを特徴とする。

又は、前記支持基板上に下層配線を形成する工程の前に、保護層を形成する工程を有し、前記支持基板の少なくとも一部を除去する工程の後に、前記保護層を選択的に除去して前記下層配線の少なくとも一部を露出させる工程を有していてもよい。これにより、基体絶縁膜の下方に下層配線の一部を覆うと共に残部を露出させる保護膜を形成することができる。この結果、下層配線に半導体デバイスを接続した後、この半導体デバイスをモールディング樹脂により覆って半導体パッケージを形成する場合に、配線基板とモールディング樹脂との間の密着性を向上させることができる。また、半導体デバイスの作動に伴い、半導体デバイスと配線基板との間に発生する熱応力を緩和することができる。これにより、半導体パッケージの信頼性を向上させることができる。

本発明によれば、基体絶縁膜として機械的特性の温度依存性が小さい絶縁膜を使用することにより、高速配線化及び高密度微細配線化が可能で、搭載した半導体デバイスの駆動により熱負荷が繰返し印加されても、基体絶縁膜又は半田ボール等にクラックが生じることがなく、信頼性が優れた配線基板を得ることができる。

以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第1の実施形態について説明する。図1は本実施形態に係る配線基板を示す断面図であり、図2は本実施形態に係る半導体パッケージを示す断面図である。

図1に示すように、本実施形態に係る配線基板13においては、基体絶縁膜7が設けられている。基体絶縁膜7の膜厚は3乃至100μmであり、温度が23℃のときの破壊強度が80MPa以上であり、温度が150℃のときの弾性率が2.3GPa以上である。また、基体絶縁膜7における温度が−65℃のときの破断強度をa(MPa)、温度が150℃のときの破断強度をb(MPa)とするとき、比(a/b)の値が4.5以下であり、更に好ましくは2.5以下であり、例えば0.22以上であり、温度が−65℃のときの弾性率をc(GPa)とし、温度が150℃のときの弾性率をd(GPa)とするとき、破壊強度a及びb並びに弾性率c及びdは、比(c/d)が4.7以下であり、例えば0.21以上であり、且つ、上記数式1を満たしている。基体絶縁膜7は、例えば、ポリイミド及び液晶ポリマーのような高耐熱性、高膜強度を有する樹脂であり、例えば日東電工製AP−6832C(商品名)、宇部興産製ユーピレックス−S(商品名)、ユーピレックス−RN(商品名)、東レ・デュポン製カプトン−H(商品名)、カプトン−V(商品名)、カプトン−EN(商品名)、クラレ製ベクスター(商品名)又は、ガラスクロス、アラミド繊維等の高強度、高弾性率且つ低誘電率な繊維材に樹脂を含侵したものであり、例えば、味の素ファインテクノ製ABF−GX−1031(商品名)等のガラスクロス含浸エポキシ樹脂、又は新神戸電機製EA−541(商品名)等のアラミド不織布材である。

基体絶縁膜7の下面には凹部7aが形成されており、凹部7a内には、配線本体6が形成されており、配線本体6の下方にはエッチングバリア層5が形成されている。このエッチングバリア層5及び配線本体6により下層配線が形成されており、この下層配線は凹部7a内に埋め込まれている。エッチングバリア層5の下面は露出しており、配線基板13の下面の一部を構成している。配線本体6は例えばCu、Ni、Au、Al又はPdにより形成されており、その膜厚は例えば2乃至20μmである。エッチングバリア層5は例えばNi,Au又はPdからなり、その膜厚は例えば0.1乃至7.0μmである。エッチングバリア層5の下面は、基体絶縁膜7の下面よりも例えば0.5乃至10μm上方の位置、即ち、凹部7aにおける奥まった位置にある。

また、基体絶縁膜7における凹部7aの直上域の一部には、ヴィアホール10が形成されている。配線基板13がCSP(チップサイズパッケージ)の半導体パッケージに使用される場合は、ヴィアホール10の直径は例えば40μmであり、配線基板13がFCBGA(フリップチップボールグリッドアレイ)の半導体パッケージに使用される場合は、ヴィアホール10の直径は例えば75μmである。更に、ヴィアホール10内には導電材料が埋め込まれており、基体絶縁膜7上には上層配線11が形成されている。ヴィアホール10内の導電材料及び上層配線11は一体的に形成されている。上層配線11は膜厚が例えば2乃至20μmであり、ヴィアホール10を介して下層配線に接続されている。更にまた、基体絶縁膜7上には、上層配線11の一部を露出させ残部を覆うように、ソルダーレジスト12が形成されている。ソルダーレジスト12の膜厚は例えば5乃至40μmである。上層配線11の露出部はパッド電極となる。

次に、本実施形態に係る半導体パッケージの構成について説明する。図2に示すように、本実施形態に係る半導体パッケージ19においては、前述の配線基板13におけるエッチングバリア層5に複数のバンプ14が接続されている。そして、配線基板13の下方には半導体デバイス15が設けられており、半導体デバイス15の電極(図示せず)はバンプ14に接続されている。半導体デバイス15は例えばLSI(Large Scale Integrated circuit:大規模集積回路)である。また、配線基板13と半導体デバイス15との間におけるバンプ14の周囲には、アンダーフィル16が充填されている。一方、配線基板13の上層配線11の露出部、即ちパッド電極の一部には、半田ボール18が搭載されている。半田ボール18は上層配線11、ヴィアホール10(図1参照)、配線本体6及びエッチングバリア層5からなる下層配線、バンプ14を介して、半導体デバイス15の電極に接続されている。そして、この半導体パッケージ19は、半田ボール18を介して実装用ボード(図示せず)に実装される。

以下、本発明の各構成要件における数値限定理由について説明する。

基体絶縁膜の膜厚:3乃至100μm
基体絶縁膜の膜厚が3μm未満であると、配線基板に必要とされる機械的特性が確保できない。一方、基体絶縁膜の膜厚が100μmを超えると、レーザ加工によるヴィアホールの加工性が著しく低下し、微細なヴィアホールを形成できなくなる。従って、基体絶縁膜の膜厚は3乃至100μmとする。

温度が23℃のときの基体絶縁膜の破断強度:80MPa以上
基体絶縁膜の破断強度が80MPa未満であると、配線基板に必要とされる機械的特性が確保できない。従って、温度が23℃のときの基体絶縁膜の破断強度は80MPa以上とする。

基体絶縁膜において、温度が−65℃のときの破断強度をa、温度が150℃のときの破断強度をbとするとき、比(a/b)の値:4.5以下
前記比(a/b)の値が4.5を超えると、基体絶縁膜の温度が上昇して高温(150℃)になったときの破断強度の低下が著しくなる。このため、低温(−65℃)及び常温(23℃)において、基体絶縁膜が十分な強度を有していたとしても、低温時と高温時での強度の変動が大きくなり、搭載した半導体デバイスから繰返し印加される熱応力に耐えられず、基体絶縁膜にクラックが発生する可能性が高くなる。従って、比(a/b)の値は4.5以下とする。より好ましくは2.5以下である。一方、比(a/b)の値の下限値については特に限定されないが、上限値(4.5)の逆数である0.22以上であれば、クラックの発生を抑えることができると考えられる。但し、現時点では比(a/b)の値が1.0未満になる樹脂材料は存在しておらず、実験での確認はできていない。

基体絶縁膜において、温度が−65℃のときの弾性率をcとし、温度が150℃のときの弾性率をdとするとき、比(c/d)の値:4.7以下、且つ、比(a/b)の値との差の絶対値が0.8以下
図3は、横軸に基体絶縁膜の伸率をとり、縦軸に基体絶縁膜に印加する応力をとって、基体絶縁膜の応力−歪曲線を示すグラフ図である。図3に示す線51は温度が−65℃のときの基体絶縁膜の応力−歪曲線を示しており、破断強度はaである。また、線51における伸率及び応力が0である部分の傾きは弾性率を示しており、その値はcである。図3に示す線52乃至54は、温度が150℃のときの基体絶縁膜の応力−歪曲線を示しており、いずれも破断強度はbである。そして、線52は温度が150℃のときの弾性率dがcに等しい場合を示し、線53は温度が150℃のときの弾性率dが(c/2)に等しい場合を示し、線54は温度が150℃のときの弾性率dが(c/3)に等しい場合を示す。

比(a/b)の値が2.5以下であり、温度が150℃のときの基体絶縁膜の破断強度が十分に高ければ、基体絶縁膜に熱応力が繰返し印加されてもクラックが発生し難く、配線基板の信頼性が高い。しかし、比(a/b)の値が2.5より大きい場合は、基体絶縁膜におけるクラックの発生は、応力−歪曲線の積分値に依存する。この積分値は、基体絶縁膜にクラックが発生するまでにこの基体絶縁膜に印加される単位断面積当たりの仕事量を示しており、基体絶縁膜の耐力に相当する。従って、この積分値が大きいほど、基体絶縁膜にクラックが発生し難く、クラックに対する耐性が高い。線52乃至54の積分値を夫々S52、S53、S54とすると、図3に示すように、弾性率dが小さいほど、即ち、比(c/d)の値が大きいほど、応力−歪曲線の積分値は大きく、S52<S53<S54である。このため、クラックの発生の観点からは、(c/d)の値が大きいほど好ましく、(c/d)≧(a/b)−0.8であることが好ましい。

しかしながら、比(c/d)の値が大き過ぎると、高温時の基体絶縁膜の剛性が低くなり、熱応力が印加されると過剰に変形するようになる。この結果、基体絶縁膜自体にはクラックは発生しないものの、配線基板に取り付けられた半田ボールがこの基体絶縁膜の変形に追従できずに、破損する可能性がある。従って、比(c/d)の値は4.7以下であることが好ましく、(c/d)≦(a/b)+0.8であることがより好ましい。即ち、比(c/d)の値と比(a/b)の値の差の絶対値が0.8より大きいと、基体絶縁膜にクラックが生じやすくなるか、半田ボールが破損しやすくなる。従って、比(c/d)の値と比(a/b)の値との差の絶対値は0.8以下であることが好ましい。

なお、温度が−65℃のときの弾性率cが温度が150℃のときの弾性率をdよりも小さい場合、即ち、比(c/d)の値が1.0未満になる場合は、比(c/d)の値は上限値(4.7)の逆数である0.21以上であれば、半田ボールの破損を抑えることができると考えられる。但し、現時点では比(c/d)の値が1.0未満になる樹脂材料は存在しておらず、実験での確認はできていない。理想的には、温度が−65℃の場合と150℃の場合とで物性が全く変化しない材料、即ち、比(a/b)の値及び比(c/d)の値が共に1.0となる材料により基体絶縁膜を形成すれば、温度変化による物性の変化がなく、ヒートサイクルの影響を全く受けないことになるので、最高の信頼性を得ることができる。

温度が150℃のときの基体絶縁膜の弾性率:2.3GPa以上
前記弾性率を2.3GPa以上とすることにより、高温における基体絶縁膜の剛性が確保され、基体絶縁膜が、基体絶縁膜に加わる応力に対して過剰に変形することを防止できるため、配線基板に取り付けた半田ボールが破損することを防止できる。従って、温度が150℃のときの基体絶縁膜の弾性率は2.3GPa以上であることが好ましい。

下層配線の下面と基体絶縁膜の下面との間の距離:0.5乃至10μm
下層配線の下面と基体絶縁膜の下面との間の距離が0.5μm未満であると、バンプの位置ずれを防止する効果が十分に得られない。一方、前記距離が10μmを超えると、配線基板に半導体デバイスを搭載する際に、基体絶縁膜と半導体デバイスとの間のギャップが小さくなる。このため、半導体デバイスを搭載した後にこのギャップにアンダーフィル樹脂を充填してアンダーフィルを設ける場合には、このギャップにアンダーフィル樹脂を流し込むことが困難になる。従って、前記距離は0.5乃至10μmであることが好ましい。

本実施形態の半導体パッケージ19においては、半田ボール18、上層配線11、ヴィアホール10、配線本体6及びエッチングバリア層5からなる下層配線、バンプ14を介して、実装用ボード(図示せず)から半導体デバイス15に電力が供給されると共に信号が入出力され、半導体デバイス15が駆動する。このとき、半導体デバイス15が発熱し、この熱が配線基板13を介して実装用ボードに伝達する。このとき、半導体デバイス15と実装用ボードとの間の熱膨張係数の違いにより、バンプ14、配線基板13及び半田ボール18に熱応力が印加される。そして、半導体デバイス15が動作と休止とを繰り返すことにより、バンプ14、配線基板13及び半田ボール18には熱応力が繰返し印加される。

本実施形態においては、基体絶縁膜7の膜厚が3乃至100μmであり、23℃のときの破断強度が80MPa以上であるため、配線基板13の強度を確保できる。また、比(a/b)の値が4.5以下であるため、高温時の破断強度を確保できる。更に、破断強度a及びb並びに弾性率c及びdの値が上記数式1を満たすため、基体絶縁膜7及び半田ボール18の双方にクラックが発生し難い。このため、半導体デバイス15が動作及び休止を繰り返すことにより、配線基板13に熱応力が繰返し印加されても、基体絶縁膜7及び半田ボール18にクラックが発生することがなく、配線基板13及び半導体パッケージ19の信頼性が高い。

また、エッチングバリア層5及び配線本体6からなる下層配線が凹部7a内にあり、下層配線の下面が基体絶縁膜7の下面よりも0.5乃至10μm上方にあるため、バンプ14を接合する際に、バンプ14の位置ずれ及び流動を防止することができる。このため、バンプ14の接続信頼性が優れると共に、バンプ14を微細なピッチで配設することができるため、集積度が高い半導体デバイス15を搭載することができる。

更に、配線基板13には貫通スルーホールを設けないため、貫通スルーホールに起因する問題、即ち、インピーダンスの制御が困難になったり、ループインダクタンスが増大したりする問題が発生せず、高速配線設計及び高集積微細配線設計を行うことができる。

なお、本実施形態においては、アンダーフィル16を省略してもよい。また、通常、フリップチップタイプの半導体パッケージにおいてはモールディングは不要であり、本実施形態においてもモールディングを設けていないが、半導体パッケージにより高度な耐湿信頼性が要求され、半導体デバイスの封止性(気密性)を高めたい場合、及び配線基板の薄さを補って半導体パッケージの機械的強度をより高めたい場合には、配線基板13の下面に、アンダーフィル16及び半導体デバイス15を覆うように、モールディングを設けてもよい。

次に、本実施形態の変形例について説明する。図4は本変形例に係る半導体パッケージを示す断面図である。図4に示すように、本変形例に係る半導体パッケージにおいては、配線基板13の両面に半導体デバイスが搭載されている。即ち、バンプ14を介して下層配線に接続された半導体デバイス15の他に、バンプ14aを介して上層配線11に接続された半導体デバイス15aが設けられている。そして、半導体デバイス15の電極の一部は、バンプ14、エッチングバリア層5及び配線本体6からなる下層配線、ヴィアホール10、上層配線11、バンプ14aを介して、半導体デバイス15aの電極(図示せず)に接続されている。本変形例における上記以外の構成は、前述の第1の実施形態と同様である。本変形例においては、これにより、1枚の配線基板13に2個の半導体デバイスを搭載することができる。

次に、本発明の第2の実施形態について説明する。図5は本実施形態に係る配線基板を示す断面図である。図5に示すように、本実施形態に係る配線基板13aにおいては、前述の第1の実施形態に係る配線基板13(図1参照)と比較して、基体絶縁膜として、接着樹脂層9及び絶縁層8からなる2層膜が設けられている。接着樹脂層9は基体絶縁膜の下層をなしており、絶縁層8は基体絶縁膜の上層をなしている。

接着樹脂層9は、例えば温度が23℃のときの破断強度が70MPa以上であり、温度が23℃のときの破断伸率が5%以上である材料からなる。接着樹脂層9を形成する材料には、耐熱性が高く、誘電率が低く、強度が高い樹脂が好ましい。このような樹脂としては、例えば、エポキシ樹脂、BTレジン、シアネート樹脂、熱可塑性ポリイミド等が好適である。エポキシ樹脂には、例えば、味の素ファインテクノ製ABF−GX(商品名)、住友ベークライト製APL−4501(商品名)があり、シアネート樹脂には、例えば、住友ベークライト製LαZ(商品名)があり、熱可塑性ポリイミドには、例えば、三井化学製TPI(商品名)がある。また、特に誘電率が低く、誘電損失が低い樹脂として、ポリオレフィン、ビニル系樹脂等を挙げることができ、これらの樹脂は、高周波伝送用の基板の材料としてより好ましい。

絶縁層8は、膜厚が1μm以上、例えば3乃至50μmであり、温度が23℃のときの破断強度が80MPa以上、例えば100MPa以上であり、温度が−65℃のときの破断強度をa、温度が150℃のときの破断強度をbとするとき、比(a/b)の値が2.5以下である。また、温度が−65℃のときの弾性率をcとし、温度が150℃のときの弾性率をdとするとき、破断強度a及びb並びに弾性率c及びdは上記数式1を満たしている。更に、温度が150℃のときの弾性率が2.3GPa以上である。絶縁層8は、接着樹脂層9よりも強度が高い高強度材料からなり、接着樹脂層9を形成する材料が熱硬化性材料の場合はその硬化温度において、又、接着樹脂層9を形成する材料が熱可塑性材料の場合はその軟化温度において、軟化変形しない耐熱性材料であることが好ましい。絶縁層8には、例えばポリイミドフィルム、アラミドフィルム又は液晶フィルム等が好適である。ポリイミドフィルムには、全芳香族ポリイミド又は熱可塑性ポリイミドからなるフィルムがあり、例えば東レ・デュポン製カプトン(商品名)、宇部興産製ユーピレックス(商品名)がある。また、アラミドフィルムには例えば旭化成製アラミカ(商品名)があり、液晶フィルムには例えばクラレ製ベクスター(商品名)、ゴアテックス製BIAC(商品名)がある。

絶縁層8及び接着樹脂層9からなる基体絶縁膜の合計の膜厚は3乃至100μmであり、望ましくは5乃至80μmであり、更に望ましくは10乃至50μmである。本実施形態の配線基板及び半導体パッケージにおける上記以外の構成及び動作は、前述の第1の実施形態と同様である。以下、本発明の各構成要件における数値限定理由について説明する。なお、絶縁層の機械的特性の数値限定理由は、前述の第1の実施形態における基体絶縁膜の機械的特性の数値限定理由と同様である。

絶縁層の膜厚:1μm以上
絶縁層の膜厚が1μm以上であれば、仮に接着樹脂層においてクラックが発生しても、絶縁層においてこのクラックの進行を停止させることができる。一方、絶縁層の膜厚が1μm未満であると、このクラックの進行を停止させる効果が不十分となり、配線基板に必要とされる機械的特性が確保できない。従って、絶縁層の膜厚は1μm以上とする。

基体絶縁膜の膜厚:100μm以下
基体絶縁膜の合計の膜厚が100μmを超えると、レーザ加工によるヴィアホールの加工性が著しく低下し、微細なヴィアホールを形成できなくなる。従って、基体絶縁膜の膜厚は100μm以下とする。

本実施形態においては、絶縁層8の膜厚を1μm以上とし、温度が23℃のときの破断強度を80MPa以上とすることにより、配線基板13aに熱負荷が繰返し印加され、仮に接着樹脂層9にクラックが発生しても、このクラックの進行を絶縁層8において止めることができ、基体絶縁膜を貫通するクラックが発生することを防止できる。この結果、基体絶縁膜を貫通するクラックにより、基体絶縁膜内の配線が切断されたり、基体絶縁膜に接続されたバンプが破壊されたりすることを防止できる。また、温度が−65℃のときの破断強度をa、温度が150℃のときの破断強度をbとするとき、比(a/b)の値が2.5以下であり、温度が−65℃のときの弾性率をcとし、温度が150℃のときの弾性率をdとするとき、破断強度a及びb並びに弾性率c及びdが上記数式1を満たし、温度が150℃のときの弾性率を2.3GPa以上とすることにより、基体絶縁膜内に発生する歪み応力を低減することができ、配線基板及び半導体パッケージの信頼性を向上させることができる。本実施形態における上記以外の効果は、前述の第1の実施形態と同様である。

特に、絶縁層8をポリイミドにより形成する場合、ポリイミドは一般的な樹脂材料よりも強度が高いため、接着樹脂層9において発生したクラックの進行を止める効果が大きい。また、ポリイミドはエポキシ樹脂と比較して誘電率が低く、誘電損失が小さい絶縁材料であるため、高周波領域における使用に適した配線基板を得ることができる。また、絶縁層8を液晶ポリマーにより形成することにより、液晶ポリマーは分子オーダーの配向性を持つため、この配向性を制御することにより熱膨張係数を制御することができる。この結果、絶縁層8の熱膨張係数をシリコンの熱膨張係数に近づけたり、銅等からなる金属配線の熱膨張係数に近づけたりすることができる。絶縁層8の熱膨張係数をシリコンの熱膨張係数に近づけることにより、半導体デバイスのシリコン基板との間の熱膨張差が小さくなり、熱応力を抑制することができる。また、液晶ポリマーは誘電率が低く、誘電損失が小さく、吸水率が小さいため、これらの点からも配線基板を形成する絶縁材料として好適である。

なお、絶縁層8と接着樹脂層9との界面は、必ずしも明確に存在する必要はない。即ち、基体絶縁膜は、絶縁層8と接着樹脂層9との間で組成が連続的に変化している傾斜材料等であってもよい。

次に、本実施形態の変形例について説明する。図6は本変形例に係る配線基板の製造方法を示す断面図である。図6に示すように、本変形例においては、基体絶縁膜として、(接着樹脂層9/絶縁層8/接着樹脂層9)からなる3層膜が設けられている。即ち、1層の絶縁層8が設けられており、この絶縁層8を挟むように2層の接着樹脂層9が設けられている。そしてこの配線基板は、支持基板1上の形成され、その後支持基板1が除去されることにより作製される。この配線基板の詳細な製造方法は後述する。本変形例における上記以外の構成及び動作は、前述の第2の実施形態と同様である。

本変形例においては、前述の第2の実施形態と比較して、基体絶縁膜と上層配線11との間の密着性を向上させることができる。本変形例における上記以外の効果は、前述の第1の実施形態と同様である。

次に、本発明の第3の実施形態について説明する。図7は本実施形態に係る配線基板を示す断面図であり、図8は本実施形態に係る半導体パッケージを示す断面図である。

図7に示すように、本実施形態に係る配線基板21においては、基体絶縁膜7が設けられている。基体絶縁膜7の膜厚及び機械的特性は前述の第1の実施形態における基体絶縁膜7と同じである。基体絶縁膜7の下面には凹部7aが形成されており、凹部7a内には、配線本体6が形成されており、配線本体6の下方にはエッチングバリア層5が形成されている。このエッチングバリア層5及び配線本体6により下層配線が形成されており、この下層配線は凹部7a内に埋め込まれている。エッチングバリア層5及び配線本体6の構成は、前述の第1の実施形態と同様である。

また、基体絶縁膜7における凹部7aの直上域の一部には、ヴィアホール10が形成されている。更に、ヴィアホール10内には導電材料が埋め込まれており、基体絶縁膜7上には中間配線22が形成されている。ヴィアホール10内の導電材料及び中間配線22は一体的に形成されており、中間配線22はヴィアホール10を介して下層配線に接続されている。更にまた、基体絶縁膜7上には、中間配線22を覆うように、最終絶縁膜23が形成されており、最終絶縁膜23における中間配線22の直上域の一部には、ヴィアホール24が形成されている。そして、ヴィアホール24内には導電材料が埋め込まれており、最終絶縁膜23上には、上層配線11が形成されている。ヴィアホール24内の導電材料及び上層配線11は一体的に形成されており、上層配線11はヴィアホール24を介して中間配線22に接続されている。更にまた、最終絶縁膜23上には、上層配線11の一部を露出させ残部を覆うように、ソルダーレジスト12が形成されている。上層配線11の露出部はパッド電極となる。なお、最終絶縁膜23の膜厚及び機械的特性は、基体絶縁膜7の膜厚及び機械的特性と同様である。

次に、本実施形態に係る半導体パッケージの構成について説明する。図8に示すように、本実施形態に係る半導体パッケージ25においては、前述の配線基板21におけるエッチングバリア層5に複数のバンプ14が接続されている。そして、配線基板21の下方には半導体デバイス15が設けられており、半導体デバイス15の電極(図示せず)はバンプ14に接続されている。また、配線基板21と半導体デバイス15との間におけるバンプ14の周囲には、アンダーフィル16が充填されている。一方、配線基板21の上層配線11の露出部、即ちパッド電極の一部には、半田ボール18が搭載されている。半田ボール18は上層配線11、ヴィアホール24、中間配線22、ヴィアホール10、配線本体6及びエッチングバリア層5からなる下層配線、バンプ14を介して、半導体デバイス15の電極に接続されている。本実施形態に係る配線基板及び半導体パッケージにおける上記以外の構成及び動作は、前述の第1の実施形態と同様である。

本実施形態においては、配線基板21が、基体絶縁膜7及び最終絶縁膜23からなる2層構造となっているため、前述の第1の実施形態と比較して、半導体デバイス15と半田ボール18との間の応力緩和効果が大きい。また、配線基板21を2層構造とすることにより、半導体デバイス15に入出力する信号数を増加させることができる。本実施形態における上記以外の効果は、前述の第1の実施形態と同様である。

なお、本実施形態において、前述の第2の実施形態又はその変形例のように、基体絶縁膜7を接着樹脂層9及び絶縁層8により構成してもよい。この場合、接着樹脂層9及び絶縁層8の機械的特性は、第2の実施形態と同様である。

また、基体絶縁膜7の構成を、前述の第1の実施形態における基体絶縁膜と同様な構成、即ち、膜厚が3乃至100μmであり、温度が23℃のときの破断強度が80MPa以上であり、温度が−65℃のときの破断強度をa、温度が150℃のときの破断強度をbとするとき、比(a/b)の値が2.5以下である単層の絶縁膜とし、最終絶縁膜23の構成を、前述の第2の実施形態における基体絶縁膜と同様な構成、即ち、接着樹脂層及び絶縁層により構成し、接着樹脂層の機械的特性を、温度が23℃のときの破断強度が70MPa以上であり、温度が23℃のときの破断伸率を5%以上とし、絶縁層の膜厚を3乃至50μmとし、温度が23℃のときの破断強度を80MPa以上とし、温度が−65℃のときの破断強度をa、温度が150℃のときの破断強度をbとするとき、比(a/b)の値を2.5以下としてもよい。

更に、本実施形態においては、基体絶縁膜7及び最終絶縁膜23の材質が、前述の第1又は第2の実施形態における基体絶縁膜と同様な材質である例を示したが、本発明においては、基体絶縁膜7及び最終絶縁膜23のうち、いずれか一方の材質が、前述の第1又は第2の実施形態における基体絶縁膜と同様な材質であれば、一定の効果が得られる。

次に、本発明の第4の実施形態について説明する。図9は本実施形態に係る配線基板を示す断面図であり、図10は本実施形態に係る半導体パッケージを示す断面図である。

図9に示すように、本実施形態に係る配線基板31においては、基体絶縁膜7が設けられている。基体絶縁膜7の膜厚及び機械的特性は前述の第1の実施形態における基体絶縁膜7と同じである。基体絶縁膜7の下面には凹部7aが形成されており、凹部7a内には、配線本体6が形成されており、配線本体6の下方にはエッチングバリア層5が形成されている。エッチングバリア層5及び配線本体6の構成は、前述の第1の実施形態と同様である。

また、基体絶縁膜7における凹部7aの直上域の一部には、ヴィアホール10が形成されている。更に、ヴィアホール10内には導電材料が埋め込まれており、基体絶縁膜7上には中間配線32が形成されている。ヴィアホール10内の導電材料及び中間配線32は一体的に形成されており、中間配線32はヴィアホール10を介して下層配線に接続されている。更にまた、基体絶縁膜7上には、中間配線32を覆うように、中間絶縁膜33が形成されており、中間絶縁膜33における中間配線32の直上域の一部には、ヴィアホール34が形成されている。そして、ヴィアホール34内には導電材料が埋め込まれており、中間絶縁膜33上には中間配線22が形成されている。ヴィアホール34内の導電材料及び中間配線22は一体的に形成されており、中間配線22はヴィアホール34を介して中間配線32に接続されている。

更に、中間絶縁膜33上には、中間配線22を覆うように、最終絶縁膜23が形成されており、最終絶縁膜23における中間配線22の直上域の一部には、ヴィアホール24が形成されている。そして、ヴィアホール24内には導電材料が埋め込まれており、最終絶縁膜23上には、上層配線11が形成されている。ヴィアホール24内の導電材料及び上層配線11は一体的に形成されており、上層配線11はヴィアホール24を介して中間配線22に接続されている。更にまた、最終絶縁膜23上には、上層配線11の一部を露出させ残部を覆うように、ソルダーレジスト12が形成されている。上層配線11の露出部はパッド電極となる。なお、最終絶縁膜23の膜厚及び機械的特性は、基体絶縁膜7の膜厚及び機械的特性と同様である。

次に、本実施形態に係る半導体パッケージの構成について説明する。図10に示すように、本実施形態に係る半導体パッケージ35においては、前述の配線基板31におけるエッチングバリア層5に複数のバンプ14が接続されている。そして、配線基板31の下方には半導体デバイス15が設けられており、半導体デバイス15の電極(図示せず)はバンプ14に接続されている。また、配線基板31と半導体デバイス15との間におけるバンプ14の周囲には、アンダーフィル16が充填されている。一方、配線基板31の上層配線11の露出部、即ちパッド電極の一部には、半田ボール18が搭載されている。半田ボール18は上層配線11、ヴィアホール24、中間配線22、ヴィアホール34、中間配線32、ヴィアホール10、配線本体6及びエッチングバリア層5からなる下層配線、バンプ14を介して、半導体デバイス15の電極に接続されている。本実施形態に係る配線基板及び半導体パッケージにおける上記以外の構成及び動作は、前述の第1の実施形態と同様である。

本実施形態においては、配線基板31が、基体絶縁膜7、中間絶縁膜33、最終絶縁膜23からなる3層構造となっているため、前述の第1及び第2の実施形態と比較して、半導体デバイス15と半田ボール18との間の応力緩和効果が大きい。また、配線基板31を3層構造とすることにより、半導体デバイス15に入出力する信号数を増加させることができる。本実施形態における上記以外の効果は、前述の第1の実施形態と同様である。

なお、本実施形態において、前述の第2の実施形態又はその変形例のように、基体絶縁膜7を接着樹脂層9及び絶縁層8により構成してもよい。この場合、接着樹脂層9及び絶縁層8の機械的特性は、第2の実施形態と同様である。

また、基体絶縁膜7の構成を、前述の第1の実施形態における基体絶縁膜と同様な構成、即ち、膜厚が3乃至100μmであり、温度が23℃のときの破断強度が80MPa以上であり、温度が−65℃のときの破断強度をa、温度が150℃のときの破断強度をbとするとき、比(a/b)の値が2.5以下である単層の絶縁膜とし、最終絶縁膜23の構成を、前述の第2の実施形態における基体絶縁膜と同様な構成としてもよい。

更に、本実施形態においては、基体絶縁膜7及び最終絶縁膜23の材質を、前述の第1又は第2の実施形態における基体絶縁膜と同様な材質とする例を示したが、本発明はこれに限定されない。例えば、基体絶縁膜7及び最終絶縁膜23に加えて、中間絶縁膜33の材質を、前述の第1又は第2の実施形態における基体絶縁膜と同様な材質としてもよい。これにより、より信頼性が高い配線基板及び半導体パッケージを得ることができる。又は、基体絶縁膜7及び最終絶縁膜23のうち一方の材質を、前述の第1又は第2の実施形態における基体絶縁膜と同様な材質とすれば、コストを抑えつつ、一定の効果を得ることができる。

更にまた、前述の第3の実施形態においては、絶縁膜が2層設けられている配線基板を示し、本第4の実施形態においては、絶縁膜が3層設けられている配線基板を示したが、本発明はこれに限定されず、4層以上の絶縁膜が設けられている配線基板であってもよい。

次に、本発明の第5の実施形態について説明する。図11(a)乃至(c)は、本実施形態に係る配線基板の製造方法及び構成をその工程順に示す断面図である。本実施形態に係る配線基板においては、基体絶縁膜7の下面と、エッチングバリア層5及び配線本体6からなる下層配線の下面とが、同一平面を構成している。そして、基体絶縁膜7の下には保護膜41が形成されている。保護膜41は例えばエポキシ樹脂又はポリイミドからなり、その膜厚は例えば1乃至50μmである。保護膜41には開口部であるエッチング部42が形成されており、このエッチング部42において下層配線の一部が露出している。即ち、保護膜41は、エッチング部42において下層配線の一部を露出させ、エッチング部42以外の部分により下層配線の残部を覆うものである。なお、エッチング部42はこの配線基板に半導体デバイスを搭載する際に、バンプ14(図1参照)が接続される部分である。本実施形態に係る配線基板及び半導体パッケージの上記以外の構成及び動作は、前述の第1の実施形態と同様である。

本実施形態においては、保護膜41を設けることにより、配線基板とアンダーフィル等の樹脂層との密着性を向上させることができる。本実施形態における上記以外の効果は、前述の第1の実施形態と同様である。

次に、本発明の第6の実施形態について説明する。図12は本実施形態に係る配線基板を示す断面図である。図12に示すように、本実施形態に係る配線基板は、前述の第5の実施形態に係る配線基板と比較して、保護膜41(図11参照)が省略されている。これにより、下層配線の下面は配線基板43の下面から凹んでおらず、同一平面を構成している。本実施形態の配線基板における上記以外の構成は、前述の第5の実施形態と同様である。

本実施形態においては、前述の第5の実施形態と比較して、保護膜を省略しているため、コストを低減することができる。また、前述の第1の実施形態と比較しても、エッチング容易層4(図13(a)参照)の形成を省略できるため、コストを低減することができる。半導体デバイス15の電極の配設ピッチがそれほど微細ではなく、バンプ14(図1参照)の配設密度が低く、バンプの位置決め精度がそれほど要求されない場合であって、モールディングを設けない場合、又はモールディングを設けても、モールディングと配線基板との密着性がそれほど要求されない場合には、コストの観点から、本実施形態に係る配線基板が適している。本実施形態に係る上記以外の効果は、前述の第1の実施形態と同様である。

次に、前述の各実施形態に係る配線基板及び半導体パッケージの製造方法について説明する。先ず、第1の実施形態に係る配線基板及び半導体パッケージの製造方法について説明する。図13(a)乃至(e)は本実施形態に係る配線基板の製造方法をその工程順に示す断面図であり、図14(a)及び(b)は本実施形態に係る半導体パッケージの製造方法をその工程順に示す断面図であり、(c)はモールディングを設けた場合の半導体パッケージを示す断面図である。先ず、図13(a)に示すように、金属又は合金、例えばCuからなる支持基板1を用意し、この支持基板1上にレジスト2を形成し、パターニングする。次に、例えばめっき法により、エッチング容易層4、エッチングバリア層5、配線本体6をこの順に形成する。このとき、支持基板1上におけるレジスト2が除去された領域には、エッチング容易層4、エッチングバリア層5、配線本体6からなる導体配線層3が形成されるが、レジスト2が残存している領域には、導体配線層3は形成されない。エッチング容易層4は例えばCu単層のめっき層、Cu層及びNi層からなる2層めっき層又はNi単層のめっき層により形成し、厚さは例えば0.5乃至10μmとする。なお、前記2層めっき層におけるNi層は、高温下においてエッチング容易層4のCu層とエッチングバリア層5との拡散を防止するために設けるものであり、このNi層の厚さは例えば0.1μm以上である。エッチングバリア層5は例えばNi、Au又はPdめっき層であり、厚さは例えば0.1乃至7.0μmとする。配線本体6は例えばCu、Ni、Au、Al又はPd等の導体めっき層により形成し、厚さは例えば2乃至20μmとする。なお、エッチングバリア層5をAuにより形成する場合においても、配線本体6を形成するCuとの間の拡散を防止するために、エッチングバリア層5と配線本体6との間にNi層を設けてもよい。

次に、図13(b)に示すように、レジスト2を除去する。次に、図13(c)に示すように、導体配線層3を覆うように基体絶縁膜7を形成する。基体絶縁膜7は、例えば、シート状の絶縁フィルムを支持基板1にラミネートするか、プレス法により支持基板1に貼付し、例えば100乃至400℃の温度に10分乃至2時間保持する加熱処理を行い、絶縁フィルムを硬化させて形成する。加熱処理の温度及び時間は絶縁フィルムの種類に応じて適宜調整する。これにより、例えばアラミドからなる基体絶縁膜7を形成することができる。又は、基体絶縁膜7は、ワニス状の絶縁材料をスピンコート法、カーテンコート法又はダイコート法等の方法により支持基板1上に塗布し、オーブン又はホットプレート等により乾燥させた後、例えば100乃至400℃の温度に10分乃至2時間保持する加熱処理を行って絶縁材料を硬化させて形成する。これにより、例えばポリイミドからなる基体絶縁膜7を形成することができる。そして、この基体絶縁膜7における導体配線層3の直上域の一部に、レーザ加工法によりヴィアホール10を形成する。

次に、図13(d)に示すように、ヴィアホール10内に導電材料を埋め込むと共に、基体絶縁膜7上に上層配線11を形成する。このとき、上層配線11はヴィアホール10を介して配線本体6に接続される。配線基板13がCSP(チップサイズパッケージ)の半導体パッケージに使用される場合は、ヴィアホール10の直径は例えば40μmとし、配線基板13がFCBGA(フリップチップボールグリッドアレイ)の半導体パッケージに使用される場合は、ヴィアホール10の直径は例えば75μmとする。ヴィアホール10内に埋め込む導電材料及び上層配線11は、例えばCu、Ni、Au、Al又はPd等の導体めっき層からなり、上層配線11の厚さは例えば2乃至20μmとする。次に、上層配線11の一部を覆い、残部を露出させるように、ソルダーレジスト12を形成する。ソルダーレジスト12の厚さは例えば5乃至40μmとする。なお、このソルダーレジスト12の形成は省略することができる。

次に、図13(e)に示すように、化学的エッチング又は研磨により、支持基板1を除去する。次に、図1に示すように、エッチング容易層4をエッチングして除去する。これにより、図1に示す本実施形態に係る配線基板13が形成される。このとき、支持基板1を形成する材料がエッチング容易層4を形成する材料と異なる場合、上述の如くエッチング工程が2回必要になるが、支持基板1とエッチング容易層4とが同じ材料により形成されている場合は、エッチング工程は1回でもよい。

次に、図14(a)に示すように、エッチングバリア層5の露出部に複数のバンプ14を接合する。そして、このバンプ14を介して、配線基板13にフリップチップ法により半導体デバイス15を搭載する。このとき、半導体デバイス15の電極(図示せず)が、バンプ14に接続されるようにする。

次に、図14(b)に示すように、配線基板13と半導体デバイス15との間にアンダーフィル16を流し込み、固体化させる。これにより、バンプ14がアンダーフィル16に埋め込まれる。なお、アンダーフィル16の形成は省略してもよい。また、図14(c)に示すように、配線基板13の下面において、アンダーフィル16及び半導体デバイス15を覆うように、適宜モールディング17を形成してもよい。

次に、図2に示すように、配線基板13の上層配線11の露出部に、半田ボール18を搭載する。これにより、図2に示す本実施形態に係る半導体パッケージ19が形成される。

本実施形態においては、例えばCuからなる硬質な支持基板1上に、導体配線層3、基体絶縁膜7、上層配線11等を形成するため、配線基板13の平坦度を高めることができる。

なお、本実施形態においては、支持基板1として金属又は合金からなる基板を使用する例を示したが、支持基板1としてシリコンウエハ、ガラス、セラミック、樹脂等の絶縁体からなる基板を使用してもよい。絶縁体からなる基板を使用する場合には、レジスト2を形成した後に無電解めっき法により導体配線層3を形成するか、又は、レジスト2を形成した後に、無電解めっき法、スパッタリング法、蒸着法等の方法により給電導体層を形成し、その後、電解めっき法により導体配線層3を形成すればよい。

また、本実施形態においては、半導体デバイス15を配線基板13にプリップチップ法により搭載する例を示したが、半導体デバイス15はワイヤボンディング法、テープオートメッドボンディング法等の他の方法により配線基板13に搭載してもよい。

次に、第2の実施形態に係る配線基板の製造方法について説明する。図15は本実施形態に係る配線基板の製造方法を示す断面図である。図13(a)及び(b)に示す方法により、支持基板1上にエッチング容易層4、エッチングバリア層5及び配線本体6からなる導体配線層3を形成する。

その後、図15に示すように、支持基板1上の導体配線層3を覆うように、接着樹脂層9及び絶縁層8からなる基体絶縁膜を形成する。このとき、支持基板1上に接着樹脂層9と絶縁層8とを一括で積層し基体絶縁膜を形成することもできるが、それ以外にも、接着樹脂層9と絶縁層8とをあらかじめ相互に貼り合わせることにより基体絶縁膜を形成し、その後、この基体絶縁膜を支持基板1上に積層してもよく、又は、あらかじめ支持基板1上に接着樹脂層9を積層した後、この接着樹脂層9上に絶縁層8を積層して基体絶縁膜を形成してもよい。これらの場合において、接着樹脂層9が熱硬化性樹脂からなる場合は、この熱硬化性樹脂からなる接着樹脂層9をラミネート又は塗布により絶縁層8又は支持基板1上に積層し、半硬化状態とし、その後、支持基板1又は絶縁層8と積層した後、100乃至400℃の温度に10分乃至数時間保持することで熱硬化性樹脂からなる接着樹脂層9を硬化させる。また、接着樹脂層9が熱可塑性樹脂からなる場合は、この熱可塑性樹脂からなる接着樹脂層9を加熱して軟化させた状態で絶縁層8又は支持基板1と積層する。このような方法により、支持基板1上に基体絶縁膜が形成される。

このとき、絶縁層8の材料には、温度が23℃のときの破断強度が80MPa以上であり、温度が−65℃のときの破断強度をa、温度が150℃のときの破断強度をbとするとき、比(a/b)の値が2.5以下であり、温度が−65℃のときの弾性率をc、温度が150℃のときの弾性率をdとするとき、比(c/d)の値が4.7以下であり、a乃至dの値が上記数式1を満たす絶縁材料を使用する。

次に、接着樹脂層9及び絶縁層8からなる基体絶縁膜にレーザ加工によりヴィアホール10を形成する。配線基板13a(図5参照)の製造方法における以後の工程は、図13(d)及び(e)に示す工程と同様である。これにより、図5に示す第2の実施形態の配線基板13aが作製される。また、本実施形態の半導体パッケージの製造方法は、図14(a)及び(b)に示す工程と同様である。

本実施形態においては、基体絶縁膜中に接着樹脂層9を設けることにより、支持基板1と基体絶縁膜との間の密着性を良好にすることができる。これにより、絶縁層8の材料として支持基板1との密着性が低い材料を使用することができる。即ち、前述の第1の実施形態においては、基体絶縁膜7の材料には、所定の機械的特性を有すると共に、支持基板1との密着性が良好な材料を選択する必要がある。これに対して、本実施形態においては、絶縁層8が必要な機械的特性を担い、接着樹脂層9が支持基板1との間の密着性を担うことができるため、基体絶縁膜を形成する材料の選択肢を広げることができる。この結果、基体絶縁膜をより高性能化するか、より低コスト化することができる。なお、このような絶縁層8としては、例えば、液晶ポリマー及びポリイミドが挙げられる。

また、従来、エポキシ樹脂のみからなる基体絶縁膜が使用されてきたが、エポキシ樹脂は伸びが小さく脆いため、取り扱いが難しい。このため、一般に、PET(ポリエチレンテレフタレート)を支持基体としてこの上にエポキシ樹脂からなるフィルムを形成し、基体絶縁膜として使用する際にこの支持基体をエポキシ樹脂フィルムから剥がしている。このため、配線基板を形成する際に、このエポキシ樹脂フィルムから支持基体を剥がす工程が必要になる。また、エポキシ樹脂のみからなる基体絶縁膜は、クラックが発生しやすく、熱応力に対する耐性が低い。これに対して、本実施形態の方法によれば、高強度材料からなる絶縁層8が、接着樹脂層9としてのエポキシフィルムの支持基体を兼ねるため、支持基体を剥がす工程が不要になる。また、絶縁層8がクラックの進行を防ぐ役割を果たすため、熱応力に対する耐性が高い基体絶縁膜を得ることができる。

次に、第2の実施形態の変形例に係る配線基板の製造方法について説明する。本変形例においては、図13(a)及び(b)に示す方法により、支持基板1上に導体配線層3を形成する。その後、図6に示すように、導体配線層3を覆うように、(接着樹脂層9/絶縁層8/接着樹脂層9)の3層膜からなる基体絶縁膜を形成する。本変形例における上記以外の製造方法は、前述の第2の実施形態と同様である。

次に、第3の実施形態に係る配線基板及び半導体パッケージの製造方法について説明する。図16(a)乃至(d)は本実施形態に係る配線基板の製造方法をその工程順に示す断面図である。先ず、図13(a)乃至(c)に示す方法により、支持基板1上にエッチング容易層4、エッチングバリア層5及び配線本体6からなる導体配線層3を形成し、この導体配線層3を覆うように基体絶縁膜7を形成し、この基体絶縁膜7にヴィアホール10を形成する。

次に、図16(a)に示すように、ヴィアホール10内に導電材料を埋め込むと共に、基体絶縁膜7上に中間配線22を形成する。このとき、中間配線22はヴィアホール10を介して配線本体6に接続される。次に、図16(b)に示すように、中間配線22を覆うように、最終絶縁膜23を形成する。最終絶縁膜23の形成方法は、例えば、基体絶縁膜7の形成方法と同様である。そして、最終絶縁膜23における中間配線22の直上域の一部に、ヴィアホール24を形成する。

次に、図16(c)に示すように、ヴィアホール24内に導電材料を埋め込むと共に、最終絶縁膜23上に、上層配線11を形成する。このとき、上層配線11はヴィアホール24を介して中間配線22に接続されるようにする。次に、上層配線11の一部を覆い、残部を露出させるように、ソルダーレジスト12を形成する。次に、図16(d)に示すように、化学的エッチング又は研磨により、支持基板1を除去する。

次に、図7に示すように、エッチング容易層4をエッチングして除去する。これにより、図7に示す本実施形態に係る配線基板21が形成される。

次に、図8に示すように、エッチングバリア層5の露出部に複数のバンプ14を接合する。そして、このバンプ14を介して、配線基板21にフリップチップ法により半導体デバイス15を搭載する。このとき、半導体デバイス15の電極(図示せず)が、バンプ14に接続されるようにする。次に、配線基板21と半導体デバイス15との間にアンダーフィル16を流し込み、固体化させる。これにより、バンプ14がアンダーフィル16に埋め込まれる。次に、配線基板21の上層配線11の露出部に、半田ボール18を搭載する。これにより、図8に示す本実施形態に係る半導体パッケージ25が形成される。なお、前述の第1及び第2の実施形態と同様に、アンダーフィル16の形成は省略してもよい。又は、配線基板21の下面において、アンダーフィル16及び半導体デバイス15を覆うように、モールディングを形成してもよい。

次に、第4の実施形態に係る配線基板及び半導体パッケージの製造方法について説明する。図17(a)乃至(d)は本実施形態に係る配線基板の製造方法をその工程順に示す断面図である。先ず、図13(a)乃至(c)に示す方法により、支持基板1上に導体配線層3を形成し、この導体配線層3を覆うように基体絶縁膜7を形成し、この基体絶縁膜7にヴィアホール10を形成する。

次に、図17(a)に示すように、ヴィアホール10内に導電材料を埋め込むと共に、基体絶縁膜7上に中間配線32を形成する。このとき、中間配線32はヴィアホール10を介して配線本体6に接続される。次に、図17(b)に示すように、中間配線32を覆うように、中間絶縁膜33を形成する。そして、中間絶縁膜33における中間配線32の直上域の一部に、ヴィアホール34を形成する。次に、ヴィアホール34内に導電材料を埋め込むと共に、中間絶縁膜33上に中間配線22を形成する。中間配線22は、ヴィアホール34を介して中間配線32に接続されるようにする。

次に、図17(c)に示すように、中間配線22を覆うように最終絶縁膜23を形成する。そして、最終絶縁膜23における中間配線22の直上域の一部に、ヴィアホール24を形成する。

次に、図17(d)に示すように、ヴィアホール24内に導電材料を埋め込むと共に、最終絶縁膜23上に上層配線11を形成する。このとき、上層配線11はヴィアホール24を介して中間配線22に接続されるようにする。次に、上層配線11の一部を覆い、残部を露出させるように、ソルダーレジスト12を形成する。

次に、図9に示すように、化学的エッチング又は研磨により、支持基板1を除去する。そして、エッチング容易層4をエッチングして除去する。これにより、図9に示す本実施形態に係る配線基板31が形成される。

次に、図10に示すように、エッチングバリア層5の露出部に複数のバンプ14を接合する。そして、このバンプ14を介して、配線基板31にフリップチップ法により半導体デバイス15を搭載する。このとき、半導体デバイス15の電極(図示せず)が、バンプ14に接続されるようにする。次に、配線基板31と半導体デバイス15との間にアンダーフィル16を流し込み、固体化させる。これにより、バンプ14がアンダーフィル16に埋め込まれる。次に、配線基板31の上層配線11の露出部に、半田ボール18を搭載する。これにより、図10に示す本実施形態に係る半導体パッケージ35が形成される。

次に、第5の実施形態に係る配線基板の製造方法について説明する。先ず、図11(a)に示すように、保護膜41を支持基板1上の全面に、例えば、ラミネート又はプレス法により貼り付ける。次に、例えば100乃至400℃の温度に10分乃至2時間保持する加熱処理を行い、保護膜41を硬化させる。この加熱処理の温度及び時間は、保護膜41を形成する材料により適宜調節する。保護膜41の膜厚は例えば1乃至50μmである。

次に、保護膜41上にレジスト(図示せず)を形成してパターニングし、このレジストが除去された領域に、エッチングバリア層5及び配線本体6からなる下層配線を形成する。そして、この下層配線を覆うように基体絶縁膜7を形成し、この基体絶縁膜7にヴィアホール10を形成し、ヴィアホール10内に導電材料を埋め込むと共に基体絶縁膜7上に上層配線11を形成する。次に、上層配線11の一部を覆うようにソルダーレジスト12を形成する。

次に、図11(b)に示すように、支持基板1を除去する。次に、図11(c)に示すように、保護膜41をエッチングして選択的に除去し、保護膜41を除去したエッチング部42において、下層配線を露出させる。これにより、本実施形態に係る配線基板が形成される。そして、エッチング部42にバンプ14(図1参照)を取り付けて半導体デバイス15(図1参照)を搭載し、配線基板と半導体デバイス15との間にアンダーフィル16(図1参照)を充填する。また、半田ボール18(図1参照)を上層配線11に接続する。これにより、本実施形態に係る半導体パッケージが形成される。本実施形態の配線基板及び半導体パッケージにおける上記以外の製造方法は、前述の第1の実施形態と同様である。

なお、前述の各実施形態においては、最終的に支持基板1を除去する例を示したが、本発明はこれに限定されない。例えば、支持基板1の一部のみを除去して残部を残してもよく、この支持基板1の残部を例えばスティフナとして使用してもよい。また、支持基板1を一旦全て除去した後、改めてスティフナを配線基板に取り付けてもよい。

以上、本発明の配線基板、その製造方法、基体絶縁膜及び半導体パッケージの各実施形態について、図面を参照して説明したが、本発明の具体的な構成は前述の第1乃至第6の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で設計の変更が可能である。

以下、本発明の効果について、その特許請求の範囲から外れる比較例と比較して具体的に説明する。図18(a)及び(b)は、評価試験用サンプルの形状を示す顕微鏡写真であり、(a)はCSP(チップサイズパッケージ)サンプルを示し、(b)はFCBGA(フリップチップボールグリッドアレイ)サンプルを示す。また、図19及び図20(a)乃至(c)は本発明の実施例No.5のFCBGAサンプルにおいて、クラックの進行が絶縁層で停止している様子を示す顕微鏡写真である。更に、図21(a)及び(b)はオープンとなったサンプルの不良部分を示す顕微鏡写真であり、(a)は樹脂クラックを示し、(b)は半田ボールクラックを示す。

図18(a)及び(b)に示すように、前述の第1、第2及び第4の実施形態に示す方法により、絶縁膜が1層又は3層である配線基板を作製した。次に、この配線基板に半導体デバイスとしてのLSI及び半田ボールを搭載し、CSP及びFCBGAの2種類の半導体パッケージを作製した。そして、この半導体パッケージの一部を実装用ボードに搭載し、ボード実装したサンプルを作製した。以下、CSPの半導体パッケージ単体又はこれをボード実装したサンプルをCSPサンプルといい、FCBGAの半導体パッケージ単体又はこれをボード実装したサンプルをFCBGAサンプルという。このCSPサンプル及びFCBGAサンプルの構成を表1に示す。なお、CSPサンプルに搭載する絶縁層が1層の配線基板については、基体絶縁膜を構成する樹脂の種類をサンプル間で相互に異ならせ、FCBGAサンプルに搭載する絶縁層が3層(基体絶縁膜、中間絶縁膜、最終絶縁膜)の配線基板については、前記3層の絶縁膜を形成する樹脂の種類をサンプル間で相互に異ならせた。

図18(a)に示すように、CSPサンプルにおいては、配線基板55にLSI56が搭載されており、モールディング57により封止されている。配線基板55とLSI56とはワイヤボンディングにより相互に接続されており、マウント材(ダイアタッチ材)により相互に固定されている。このため、アンダーフィルは設けられていない。また、配線基板55には半田ボール58が接続されている。配線基板55は、図2に示す半導体パッケージ19と同様に、絶縁膜が単層である配線基板であり、絶縁膜として基体絶縁膜が設けられている。

また、図18(b)に示すように、FCBGAサンプルにおいては、配線基板59にLSI60が搭載されている。配線基板59とLSI60との間及びLSI60の側部にはアンダーフィル66が設けられており、配線基板59上におけるLSI60の両側にはスティフナ67が搭載されている。また、LSI60上には熱伝導ペースト等からなる放熱シート68が設けられており、この放熱シート68及びスティフナ67上には銅からなるヒートシンク69が設けられている。更に、配線基板59には半田ボール58が接続されている。配線基板59は、図10に示す半導体パッケージ35と同様に、絶縁膜が3層、即ち、基体絶縁膜、中間絶縁膜及び最終絶縁膜が設けられた配線基板である。

次に、表1に示すサンプルにおける絶縁膜の機械的特性、即ち、破断強度、弾性率及び破断伸率を測定した。測定は、絶縁膜のフィルムを幅が1cmの短冊状に切り出し、「JPCA規格 ビルトアップ配線板 JPCA−BU01 4.2節」に準拠して引張試験を行い、測定した。測定温度は−65℃、23℃、150℃の3水準とした。この測定結果を表2に示す。なお、表2に示す絶縁膜の樹脂の種類において、「P」はポリイミドを示し、「A」はアラミドを示し、「L」は液晶ポリマーを示し、「E」はエポキシを示し、「F」は多孔質フッ素樹脂を示す。また、「+j」とは絶縁膜の他に1層又は2層の接着樹脂層が設けられていることを示す。

また、表2に示す機械的特性値に基づいて、その温度依存性を算出した。即ち、温度が−65℃のときの破断強度をa、温度が150℃のときの破断強度をbとするとき、比(a/b)の値を算出し、また、温度が−65℃のときの弾性率をcとし、温度が150℃のときの弾性率をdとするとき、比(c/d)の値を算出し、更に、|c/d−a/b|の値を算出した。この算出結果を表3に示す。

更に、表2に示すサンプルの熱応力耐久性を評価した。熱応力耐久性の評価は、半導体パッケージ単体及びボード実装サンプルについて行った。CSPサンプルの単体サンプルについては、−65℃の温度に30分間保持した後、+150℃の温度に30分間保持する基本サイクルを所定の回数繰り返すヒートサイクルを印加した。また、他のサンプル、即ち、CSPサンプルのボード実装サンプル並びにFCBGAサンプルの単体サンプル及びボード実装サンプルについては、−40℃の温度に30分間保持した後、+125℃の温度に30分間保持する基本サイクルを所定の回数繰り返すヒートサイクルを印加した。そして、各サンプルにおいて電気的接続オープン、即ち断線が発生するサイクル数を評価した。低温(−65℃又は−40℃)から高温(+150℃又は+125℃)へ移行する移行時間及び高温から低温へ移行する移行時間は、ヒートサイクル試験機の能力及びサンプルの熱容量により異なるため、適宜調整した。

なお、半導体デバイスの熱応力耐久性を評価する際に、実使用条件(25〜70℃)でヒートサイクル試験を行うと、試験に長時間を要してしまう。このため、サンプルに(−65〜150℃)、又は(−40〜125℃)のヒートサイクルを印加し、加速試験を行う。温度サイクル試験加速性に関するEIAJ−ET−7404(1999年4月制定)に示されているCoffin−Mansonの式により求められた値を参照すると、例えば(−40〜125℃)のヒートサイクルは、実使用条件(25〜70℃、1サイクル/日)に対して5.7倍の加速性がある。このため、(−40〜125℃)における600サイクルは、実使用条件で約10年間に相当する。

熱応力耐久性試験の評価結果を表3に示す。なお、表3において、「樹脂クラック」とは絶縁膜の樹脂部分にクラックが発生したことを示し、「半田クラック」とは半田ボールにクラックが発生したことを示す。また、「1000超」及び「500超」とは、夫々1000サイクル及び500サイクルのヒートサイクル後においても、オープン状態とならなかったことを示す。

表2及び表3に示すNo.1乃至13は本発明の実施例である。実施例No.1乃至13は、絶縁膜が単層である場合(実施例No.1、3、7乃至13)においては、この絶縁膜の膜厚が3乃至100μmであり、23℃における破断強度が80MPa以上であり、比(a/b)の値が4.5以下であり、|c/d−a/b|の値が0.8以下であるため、絶縁膜又は半田ボールにクラックが発生してオープンとなるまでのサイクル数が、CSPサンプルについては1000サイクル以上であり、FCBGAサンプルについても500サイクルのヒートサイクルを印加してもオープンにならず、熱応力耐久性が優れていた。また、絶縁膜が絶縁層及び接着樹脂層からなる場合(実施例No.2、4、5、6)においては、絶縁膜の膜厚が3乃至100μmであり、絶縁層について、23℃における破断強度が80MPa以上であり、比(a/b)の値が2.5以下であり、|c/d−a/b|の値が0.8以下であるため、絶縁膜又は半田ボールにクラックが発生してオープンとなるまでのサイクル数が、CSPサンプルについては1000サイクル以上であり、FCBGAサンプルについても500サイクルのヒートサイクルを印加してもオープンにならず、熱応力耐久性が優れていた。

特に、実施例No.1乃至11においては、比(a/b)の値が2.5以下であるため、CSP単体サンプルに1000サイクルのヒートサイクルを印加してもオープンにならず、熱応力耐久性が極めて優れていた。

図19及び図20(a)乃至(c)に示すように、実施例No.5のFCBGAサンプルにおいては、絶縁膜が、絶縁層としてのアラミドフィルム61を、接着樹脂層としての2層のエポキシフィルム62が挟んだ構成になっている。そして、ヒートサイクルを1000サイクル印加した後のFCBGAサンプルにおいては、熱応力によりエポキシフィルム62にはクラック63が発生している。しかし、このクラック63はアラミドフィルム61により進行が妨げられており、絶縁膜全体の破断には到らなかった。このため、配線基板内で断線が発生してオープン状態になることはなかった。

これに対して、表2及び表3に示すNo.14乃至17は比較例である。比較例No.14乃至17は比(a/b)の値が4.5より大きく、|c/d−a/b|の値が0.8より大きかったため、機械的特性の温度依存性が大きかった。このため、熱応力耐久性が劣っていた。

図21(a)に示すように、比較例No.14乃至17の樹脂クラックが発生したサンプルにおいては、基体絶縁膜7においてクラック64が発生し、このクラック64が上層配線11を断線させている。これにより、配線基板13がオープン状態となった。また、図21(b)に示すように、比較例No.14乃至17の半田クラックが発生したサンプルにおいては、半田ボール18にクラック65が発生した。これにより、配線基板31がオープン状態となった。

本発明の第1の実施形態に係る配線基板を示す断面図である。 本実施形態に係る半導体パッケージを示す断面図である。 横軸に基体絶縁膜の伸率をとり、縦軸に基体絶縁膜に印加する応力をとって、基体絶縁膜の応力−歪曲線を示すグラフ図である。 本実施形態の変形例に係る半導体パッケージを示す断面図である。 本発明の第2の実施形態に係る配線基板を示す断面図である。 本実施形態の変形例に係る配線基板の製造方法を示す断面図である。 本発明の第3の実施形態に係る配線基板を示す断面図である。 本実施形態に係る半導体パッケージを示す断面図である。 本発明の第4の実施形態に係る配線基板を示す断面図である。 本実施形態に係る半導体パッケージを示す断面図である。 (a)乃至(c)は、本発明の第5の実施形態に係る配線基板の製造方法をその工程順に示す断面図である。 本発明の第6の実施形態に係る配線基板を示す断面図である。 (a)乃至(e)は第1の実施形態に係る配線基板の製造方法をその工程順に示す断面図である。 (a)及び(b)は第1の実施形態に係る半導体パッケージの製造方法をその工程順に示す断面図であり、(c)はモールディングを設けた場合の半導体パッケージを示す断面図である。 第2の実施形態に係る配線基板の製造方法を示す断面図である。 (a)乃至(d)は第3の実施形態に係る配線基板の製造方法をその工程順に示す断面図である。 (a)乃至(d)は第4の実施形態に係る配線基板の製造方法をその工程順に示す断面図である。 図(a)及び(b)は、評価試験用サンプルの形状を示す図面代用写真であり、(a)はCSP(チップサイズパッケージ)サンプルを示し、(b)はFCBGA(フリップチップボールグリッドアレイ)サンプルを示す(光学顕微鏡写真)。 本発明の実施例No.5のFCBGAサンプルにおいて、クラックの進行が絶縁層で停止している様子を示す図面代用写真である(光学顕微鏡写真)。 (a)乃至(c)は本発明の実施例No.5のFCBGAサンプルにおいて、クラックの進行が絶縁層で停止している様子を示す図面代用写真である(光学顕微鏡写真)。 (a)及び(b)はオープンとなったサンプルの不良部分を示す図面代用写真であり、(a)は樹脂クラックを示し、(b)は半田ボールクラックを示す。(光学顕微鏡写真) 従来のビルトアッププリント基板を示す断面図である。 (a)乃至(c)は、この従来のプリント基板の形成方法をその工程順に示す断面図である。 (a)及び(b)は、他の従来の配線基板の製造方法をその工程順に示す断面図である。

符号の説明

1;支持基板
2;レジスト
3;導体配線層
4;エッチング容易層
5;エッチングバリア層
6;配線本体
7;基体絶縁膜
7a;凹部
8;絶縁層
9;接着樹脂層
10;ヴィアホール
11;上層配線
12;ソルダーレジスト
13、13a;配線基板
14、14a;バンプ
15、15a;半導体デバイス
16;アンダーフィル
17;モールディング
18;半田ボール
19;半導体パッケージ
21;配線基板
22;中間配線
23;最終絶縁膜
24;ヴィアホール
25;半導体パッケージ
31;配線基板
32;中間配線
33;中間絶縁膜
34;ヴィアホール
35;半導体パッケージ
41;保護膜
42;エッチング部
43;配線基板
51乃至53;応力−歪曲線
55、59;配線基板
56、60;LSI
57;モールディング
58;半田ボール
61;アラミドフィルム
62;エポキシフィルム
63、64、65;クラック
66;アンダーフィル
67;スティフナ
68;放熱シート
69;ヒートシンク
71;貫通スルーホール
72;導体配線
73;ベースコア基板
74;ヴィアホール
75;層間絶縁膜
76;導体配線
81;導体配線
82;プリプレグ
83;スルーホール
84;導体ペースト
85;プリント基板
86;ランドパターン
91;支持板
92;導体配線
93;層間絶縁膜
94;ヴィアホール
95;導体配線
96;支持体
97;配線基板
51乃至S53;応力−歪曲線の積分値

Claims (33)

  1. ヴィアホールが形成され膜厚が3乃至100μmである基体絶縁膜と、この基体絶縁膜の下面に形成され前記ヴィアホールに接続された下層配線と、前記基体絶縁膜上に形成され前記ヴィアホールを介して前記下層配線に接続された上層配線と、を有し、前記基体絶縁膜は、支持基板に接着する接着樹脂層と、この接着樹脂層上に形成され、膜厚が1μm以上であり、温度が23℃のときの破断強度が80MPa以上であり、温度が−65℃のときの破断強度をa、温度が150℃のときの破断強度をbとするとき、比(a/b)の値が2.5以下である絶縁層と、を有することを特徴とする配線基板。
  2. 前記基体絶縁膜が、前記絶縁層上に形成された他の接着樹脂層を有することを特徴とする請求項に記載の配線基板。
  3. 前記基体絶縁膜と前記上層配線との間に配置された1又は複数層の配線構造層を有し、前記配線構造層は、前記ヴィアホールを介して前記下層配線に接続された中間配線と、この中間配線を覆うように形成されこの中間配線と前記上層配線とを相互に接続する他のヴィアホールが形成された中間絶縁膜と、を有することを特徴とする請求項1又は2に記載の配線基板。
  4. 前記中間絶縁膜のうち、少なくとも最上層に配置された中間絶縁膜は、温度が23℃のときの破断強度が80MPa以上であり、温度が−65℃のときの破断強度をa1、温度が150℃のときの破断強度をb1とするとき、比(a1/b1)の値が4.5以下であることを特徴とする請求項に記載の配線基板。
  5. ヴィアホールが形成された基体絶縁膜と、この基体絶縁膜の下面に形成され前記ヴィアホールに接続された下層配線と、前記基体絶縁膜上に配置された1又は複数層の配線構造層と、前記配線構造層上に形成された上層配線と、を有し、前記配線構造層は、前記ヴィアホールを介して前記下層配線に接続された中間配線と、この中間配線を覆うように形成されこの中間配線と前記上層配線とを相互に接続する他のヴィアホールが形成された中間絶縁膜と、を有し、前記基体絶縁膜は膜厚が3乃至100μmであり、前記中間絶縁膜のうち、少なくとも最上層に配置された中間絶縁膜は、温度が23℃のときの破断強度が80MPa以上であり、温度が−65℃のときの破断強度をa1、温度が150℃のときの破断強度をb1とするとき、比(a1/b1)の値が4.5以下であることを特徴とする配線基板。
  6. 前記中間絶縁膜のうち全ての中間絶縁膜が、温度が23℃のときの破断強度が80MPa以上であり、温度が−65℃のときの破断強度をa1、温度が150℃のときの破断強度をb1とするとき、比(a1/b1)の値が4.5以下であることを特徴とする請求項乃至のいずれか1項に記載の配線基板。
  7. 前記比(a1/b1)の値が4.5以下である中間絶縁膜において、温度が−65℃のときの弾性率をc1とし、温度が150℃のときの弾性率をd1とするとき、比(c1/d1)の値が4.7以下であることを特徴とする請求項乃至のいずれか1項に記載の配線基板。
  8. 前記比(a1/b1)の値が2.5以下であることを特徴とする請求項乃至のいずれか1項に記載の配線基板。
  9. 前記比(a1/b1)の値が2.5より大きく4.5以下であり、前記比(a1/b1)の値が4.5以下である中間絶縁膜において、温度が−65℃のときの弾性率をc1とし、温度が150℃のときの弾性率をd1とするとき、前記a1乃至d1が下記数式を満たすことを特徴とする請求項乃至のいずれか1項に記載の配線基板。
  10. 前記比(a1/b1)の値が4.5以下である中間絶縁膜において、温度が150℃のときの弾性率が2.3GPa以上であることを特徴とする請求項乃至のいずれか1項に記載の配線基板。
  11. 前記基体絶縁膜の下面には凹部が形成されており、前記下層配線は前記凹部に埋め込まれていることを特徴とする請求項1乃至10のいずれか1項に記載の配線基板。
  12. 前記下層配線の下面は、前記基体絶縁膜の下面よりも0.5乃至10μm上方に位置していることを特徴とする請求項11に記載の配線基板。
  13. 前記基体絶縁膜の下面と前記下層配線の下面とが、同一平面をなしていることを特徴とする請求項1乃至10のいずれか1項に記載の配線基板。
  14. 前記基体絶縁膜の下方に形成され、前記下層配線の一部を覆うと共に残部を露出させる保護膜を有することを特徴とする請求項13に記載の配線基板。
  15. 前記上層配線の一部を覆い、残部を露出させるソルダーレジスト層を有することを特徴とする請求項1乃至14のいずれか1項に記載の配線基板。
  16. 請求項1乃至15のいずれか1項に記載の配線基板と、この配線基板に搭載された半導体デバイスと、を有することを特徴とする半導体パッケージ。
  17. 配線基板に使用される基体絶縁膜において、支持基板に接着する接着樹脂層と、この接着樹脂層上に形成され、膜厚が1μm以上であり、温度が23℃のときの破断強度が80MPa以上であり、温度が−65℃のときの破断強度をa、温度が150℃のときの破断強度をbとするとき、比(a/b)の値が2.5以下である絶縁層と、を有し、全体の膜厚が3乃至100μmであることを特徴とする基体絶縁膜。
  18. 前記絶縁層における温度が23℃のときの破断強度が100MPa以上であることを特徴とする請求項17に記載の基体絶縁膜。
  19. 前記絶縁層における温度が−65℃のときの弾性率をcとし、温度が150℃のときの弾性率をdとするとき、前記a乃至dが下記数式を満たすことを特徴とする請求項17又は18に記載の基体絶縁膜。
  20. 前記絶縁層において、温度が150℃のときの弾性率が2.3GPa以上であることを特徴とする請求項17乃至19のいずれか1項に記載の基体絶縁膜。
  21. 前記絶縁層が、ポリイミド、アラミド及び液晶ポリマーからなる群から選択された1種以上の樹脂からなることを特徴とする請求項17乃至20のいずれか1項に記載の基体絶縁膜。
  22. 支持基板上に下層配線を形成する工程と、この下層配線を覆うように膜厚が3乃至100μmの基体絶縁膜を形成する工程と、この基体絶縁膜における前記下層配線の直上域の一部にヴィアホールを形成する工程と、前記基体絶縁膜上に前記ヴィアホールを介して前記下層配線と接続されるように上層配線を形成する工程と、前記支持基板の少なくとも一部を除去する工程と、を有し、前記基体絶縁膜を形成する工程は、前記支持基板に接着する接着樹脂層を形成する工程と、この接着樹脂層上に膜厚が1μm以上の絶縁層を形成する工程と、を有し、前記絶縁層を形成する工程は、温度が23℃のときの破断強度が80MPa以上であり、温度が−65℃のときの破断強度をa、温度が150℃のときの破断強度をbとするとき、比(a/b)の値が2.5以下である絶縁材料を前記接着樹脂層に被着させる工程を有することを特徴とする配線基板の製造方法。
  23. 前記基体絶縁膜を形成する工程は、前記絶縁層上に他の接着樹脂層を形成する工程を有することを特徴とする請求項22に記載の配線基板の製造方法。
  24. 前記ヴィアホールを形成する工程と前記上層配線を形成する工程との間に、1又は複数層の配線構造層を形成する工程を有し、各前記配線構造層を形成する工程において、前記ヴィアホールを介して前記下層配線に接続されるように中間配線を形成する工程と、この中間配線を覆うように中間絶縁膜を形成する工程と、この中間絶縁膜における前記中間配線の直上域の一部にヴィアホールを形成する工程と、を有することを特徴とする請求項22又は23に記載の配線基板の製造方法。
  25. 前記中間絶縁膜のうち、少なくとも最後に形成される中間絶縁膜は、温度が23℃のときの破断強度を80MPa以上とし、温度が−65℃のときの破断強度をa1、温度が150℃のときの破断強度をb1とするとき、比(a1/b1)の値を4.5以下とすることを特徴とする請求項24に記載の配線基板の製造方法。
  26. 支持基板上に下層配線を形成する工程と、この下層配線を覆うように膜厚が3乃至100μmの基体絶縁膜を形成する工程と、この基体絶縁膜における前記下層配線の直上域の一部にヴィアホールを形成する工程と、前記基体絶縁膜上に1又は複数層の配線構造層を形成する工程と、この配線構造層上に上層配線を形成する工程と、前記支持基板の少なくとも一部を除去する工程と、を有し、前記配線構造層を形成する工程は、前記ヴィアホールを介して前記下層配線に接続されるように中間配線を形成する工程と、この中間配線を覆うように中間絶縁膜を形成する工程と、この中間絶縁膜における前記中間配線の直上域の一部に他のヴィアホールを形成する工程と、を有し、前記中間絶縁膜のうち、少なくとも最後に形成される中間絶縁膜に形成された他のヴィアホールを介して前記中間配線と前記上層配線とが接続され、前記少なくとも最後に形成される中間絶縁膜を形成する工程は、温度が23℃のときの破断強度が80MPa以上であり、温度が−65℃のときの破断強度をa、温度が150℃のときの破断強度をbとするとき、比(a/b)の値が4.5以下である絶縁材料を前記基体絶縁膜又はより下層の他の中間絶縁膜に被着させる工程を有することを特徴とする配線基板の製造方法。
  27. 前記中間絶縁膜のうち全ての中間絶縁膜を形成する工程は、温度が23℃のときの破断強度が80MPa以上であり、温度が−65℃のときの破断強度をa、温度が150℃のときの破断強度をbとするとき、比(a/b)の値が4.5以下である絶縁膜を前記基体絶縁膜又はより下層の中間絶縁膜に被着させる工程を有することを特徴とする請求項24乃至26のいずれか1項に記載の配線基板の製造方法。
  28. 前記比(a1/b1)の値が4.5以下である中間絶縁膜において、温度が−65℃のときの弾性率をc1とし、温度が150℃のときの弾性率をd1とするとき、比(c1/d1)の値を4.7以下とすることを特徴とする請求項25乃至27のいずれか1項に記載の配線基板の製造方法。
  29. 前記比(a1/b1)の値を2.5以下とすることを特徴とする請求項25乃至28のいずれか1項に記載の配線基板の製造方法。
  30. 前記比(a1/b1)の値を2.5より大きく4.5以下とし、この比(a1/b1)の値を2.5より大きく4.5以下とした中間絶縁膜において、温度が−65℃のときの弾性率をc1とし、温度が150℃のときの弾性率をd1とするとき、前記a1乃至d1が下記数式を満たすことを特徴とする請求項25乃至28のいずれか1項に記載の配線基板の製造方法。
  31. 前記比(a1/b1)の値を4.5以下とした中間絶縁膜において、温度が150℃のときの弾性率を2.3GPa以上とすることを特徴とする請求項25乃至30のいずれか1項に記載の配線基板の製造方法
  32. 前記支持基板上に下層配線を形成する工程の前に、保護層を形成する工程を有し、前記支持基板の少なくとも一部を除去する工程の後に、前記保護層を選択的に除去して前記下層配線の少なくとも一部を露出させる工程を有することを特徴とする請求項22乃至31のいずれか1項に記載の配線基板の製造方法。
  33. 前記上層配線を形成する工程の後に、前記上層配線の一部を覆い、残部を露出させるソルダーレジスト層を形成する工程を有することを特徴とする請求項22乃至32のいずれか1項に記載の配線基板の製造方法。
JP2003382418A 2002-11-12 2003-11-12 配線基板、半導体パッケージ、基体絶縁膜及び配線基板の製造方法 Active JP3841079B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2002328704 2002-11-12
JP2003382418A JP3841079B2 (ja) 2002-11-12 2003-11-12 配線基板、半導体パッケージ、基体絶縁膜及び配線基板の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003382418A JP3841079B2 (ja) 2002-11-12 2003-11-12 配線基板、半導体パッケージ、基体絶縁膜及び配線基板の製造方法

Publications (2)

Publication Number Publication Date
JP2004179647A JP2004179647A (ja) 2004-06-24
JP3841079B2 true JP3841079B2 (ja) 2006-11-01

Family

ID=32716166

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003382418A Active JP3841079B2 (ja) 2002-11-12 2003-11-12 配線基板、半導体パッケージ、基体絶縁膜及び配線基板の製造方法

Country Status (1)

Country Link
JP (1) JP3841079B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8093503B2 (en) * 2008-03-13 2012-01-10 Ngk Spark Plug Co., Ltd. Multilayer wiring board

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4768994B2 (ja) 2005-02-07 2011-09-07 ルネサスエレクトロニクス株式会社 配線基板および半導体装置
JP4890959B2 (ja) * 2005-06-17 2012-03-07 ルネサスエレクトロニクス株式会社 配線基板及びその製造方法並びに半導体パッケージ
US7838779B2 (en) * 2005-06-17 2010-11-23 Nec Corporation Wiring board, method for manufacturing same, and semiconductor package
JP5117692B2 (ja) 2006-07-14 2013-01-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8552570B2 (en) 2008-01-09 2013-10-08 Renesas Electronics Corporation Wiring board, semiconductor device, and method for manufacturing wiring board and semiconductor device
JP5193332B2 (ja) * 2011-05-09 2013-05-08 日本電気株式会社 配線基板及び配線基板を用いた半導体装置並びにその製造方法
JP2011211211A (ja) * 2011-05-11 2011-10-20 Nec Corp 配線基板、半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8093503B2 (en) * 2008-03-13 2012-01-10 Ngk Spark Plug Co., Ltd. Multilayer wiring board

Also Published As

Publication number Publication date
JP2004179647A (ja) 2004-06-24

Similar Documents

Publication Publication Date Title
TWI634632B (zh) 嵌入式半導體裝置封裝及其製造方法
US9226382B2 (en) Printed wiring board
JP6302184B2 (ja) 信頼性のある表面実装集積型パワーモジュール
US8941016B2 (en) Laminated wiring board and manufacturing method for same
US8166643B2 (en) Method of manufacturing the circuit apparatus, method of manufacturing the circuit board, and method of manufacturing the circuit device
TWI593030B (zh) 超薄埋入式晶粒模組及其製造方法
JP2013150013A (ja) 半導体装置
US9048242B2 (en) Semiconductor device manufacturing method, semiconductor device, and wiring board
JP5932056B2 (ja) 基板コア層を製造する方法
CN1921079B (zh) 配线基板的制造方法
US7365416B2 (en) Multi-level semiconductor module and method for fabricating the same
TWI276215B (en) Semiconductor device having adhesion increasing film and method of fabricating the same
US8237257B2 (en) Substrate structure with die embedded inside and dual build-up layers over both side surfaces and method of the same
US9148952B2 (en) Wiring board
US6140707A (en) Laminated integrated circuit package
JP4343044B2 (ja) インターポーザ及びその製造方法並びに半導体装置
EP1250033B1 (en) Printed circuit board and electronic component
US7624501B2 (en) Method of manufacturing multilayer wiring board
KR100595889B1 (ko) 상하도전층의 도통부를 갖는 반도체장치 및 그 제조방법
US8498131B2 (en) Interconnect structure
US7550843B2 (en) Semiconductor device including a base member and a semiconductor constructing body directly fixed to thermosetting resin of the base member
JP4716819B2 (ja) インターポーザの製造方法
JP4298559B2 (ja) 電子部品実装構造及びその製造方法
US7474538B2 (en) Semiconductor device mounting board, method of manufacturing the same, method of inspecting the same, and semiconductor package
CN100380637C (zh) 布线板及使用该板的半导体封装

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050127

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050201

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050401

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060425

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060623

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060718

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060731

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090818

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100818

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110818

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110818

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120818

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130818

Year of fee payment: 7