JP4108643B2 - 配線基板及びそれを用いた半導体パッケージ - Google Patents

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  • Microelectronics & Electronic Packaging (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、半導体パッケージ及びモジュールに好適に使用される配線基板、この配線基板を使用した半導体パッケージに関し、特に、半導体デバイス等の各種デバイスを高密度に搭載でき、これらのデバイスを高速で駆動でき、更に信頼性の向上を図った配線基板、半導体パッケージに関する。
近時、半導体デバイスの高性能化及び多機能化による端子の増加及び狭ピッチ化並びに処理速度の向上に伴い、半導体デバイスを搭載する実装用配線基板には、これまで以上に高密度微細配線化及び高速化が要求されている。従来、広く使用されている実装用配線基板の例として、多層配線基板の１種であるビルトアッププリント基板が挙げられる。
図１２は従来のビルトアッププリント基板を示す断面図である。図１２に示すように、この従来のビルトアップ基板においては、ガラスエポキシからなるベースコア基板７３が設けられており、このベースコア基板７３にはドリルにより直径が約３００μｍの貫通スルーホール７１が形成されている。そして、ベースコア基板７３の両面には導体配線７２が形成されており、この導体配線７２を覆うように層間絶縁膜７５が設けられている。層間絶縁膜７５には、導体配線７２に接続するようにヴィアホール７４が形成されており、層間絶縁膜７５の表面には、ヴィアホール７４を介して導体配線７２に接続するように導体配線７６が設けられている。なお、必要に応じて、導体配線７６上に更にヴィアホールが形成された層間絶縁膜及び導体配線を繰返し設けることにより、基板を多層配線化することもある。
しかしながら、このビルトアッププリント基板は、ベースコア基板７３にガラスエポキシプリント基板を使用しているため耐熱性が不十分であり、層間絶縁膜７５を形成するための熱処理により、ベースコア基板７３に収縮、反り及びうねり等の変形が発生するという問題点がある。この結果、導体層（図示せず）をパターニングして導体配線７６を形成する際のレジストの露光工程において、露光の位置精度が著しく低下し、層間絶縁膜７５上に、高密度且つ微細な配線パターンを形成することが困難になる。また、貫通スルーホール７１と導体配線７２とを確実に接続するために、導体配線７２における貫通スルーホール７１との接続部分にはランド部を設ける必要がある。層間絶縁膜７５及び導体配線７６からなるビルトアップ層において高速化に対応した配線設計を行っても、このランド部が存在することにより、インピーダンスの制御が困難になると共に、ループインダクタンスが大きくなる。このため、ビルトアッププリント基板全体の動作速度が低下し、高速化への対応が困難であるという問題点がある。
このようなビルトアッププリント基板の貫通スルーホールに起因する問題点を解決することを目的として、ガラスエポキシ基板にドリルにより貫通スルーホールを形成する方法に代わるプリント基板形成方法が考案されている（例えば特許文献１及び非特許文献１参照。）。
図１３（ａ）乃至（ｃ）は、この従来のプリント基板の形成方法をその工程順に示す断面図である。先ず、図１３（ａ）に示すように、表面に所定の導体配線８１が形成されたプリプレグ８２を用意する。次に、プリプレグ８２にレーザ加工により直径が１５０乃至２００μｍのスルーホール８３を形成する。次に、図１３（ｂ）に示すように、スルーホール８３内に導体ペースト８４を埋め込む。そして、図１３（ｃ）に示すように、このようなプリプレグ８２、即ち、スルーホール８３が形成され、スルーホール８３内に導体ペースト８４が埋め込まれたプリプレグ８２を複数個作製し、相互に積層する。このとき、導体配線８１におけるランドパターン８６が、隣接するプリプレグのスルーホール８３に接続されるようにする。これにより、貫通スルーホールがないプリント基板８５を作製することができる。
しかしながら、この従来の技術においては、プリプレグ８２を積層する際の位置精度が低く、ランドパターン８６の小径化が困難であるという問題点がある。このため、配線の高密度化が困難であり、また、インピーダンスの制御性を向上させる効果及びループインダクタンスを低減させる効果が不十分である。更に、積層後のスルーホールの接続信頼性が劣るという問題点もある。
上述した多くの問題点を解決するために、本発明者等は、金属板等の支持体上に配線層を形成し、その後支持体を除去して配線基板を作製する方法を開発した（特許文献２参照。）。図１４（ａ）及び（ｂ）は、この従来の配線基板の製造方法をその工程順に示す断面図である。先ず、図１４（ａ）に示すように、金属板等からなる支持板９１を用意する。そして、この支持板９１上に導体配線９２を形成し、この導体配線９２を覆うように、層間絶縁膜９３を形成し、この層間絶縁膜９３に導体配線９２に接続されるようにヴィアホール９４を形成する。その後、層間絶縁膜９３上に導体配線９５を形成する。導体配線９５は、ヴィアホール９４を介して導体配線９２に接続されるように形成する。なお、必要に応じて、層間絶縁膜９３、ヴィアホール９４、導体配線９５の形成工程を繰り返すことにより、多層配線化することもある。次に、図１４（ｂ）に示すように、エッチングにより支持板９１の一部を除去して、導体配線９２を露出させると共に、支持体９６を形成する。これにより、配線基板９７を製造する。
このとき、層間絶縁膜９３には、膜強度が７０ＭＰａ以上、破断伸率が５％以上、ガラス転移温度が１５０℃以上、熱膨張率が６０ｐｐｍ以下の絶縁材料からなる単層膜、又は、弾性率が１０ＧＰａ以上、熱膨張率が３０ｐｐｍ以下、ガラス転移温度が１５０℃以上の絶縁材料からなる単層膜を使用する。
この技術によれば、配線基板９７には貫通スルーホールが全く存在していないため、前述の貫通スルーホールに起因する問題点を解消することができ、高速配線設計を行うことができる。また、支持板９１として耐熱性が優れた金属板等を使用しているため、ガラスエポキシ基板を使用する場合のような収縮、反り、うねり等の変形が発生することがなく、高密度微細配線化が可能となる。更に、層間絶縁膜９３の機械的特性を上述のように規定することにより、強度が高い配線基板を得ることができる。
特開２０００−２６９６４７号公報 第１１回マイクロエレクトロニクスシンポジウム予稿集、ｐ．１３１−１３４ 特開２００２−１９８４６２号公報（第８、１１頁、図１７）
しかしながら、上述の従来の技術には以下に示すような問題点がある。図１４（ｂ）に示す配線基板９７は、ベースコア基板が存在しないため、厚さが極めて薄いものとなるが、層間絶縁膜９３の機械的特性を上述のように規定することにより、作製当初の配線基板９７においては十分な強度を得ることができる。しかしながら、通常この配線基板９７は、大面積の半導体デバイスを搭載して半導体パッケージを形成し、更にこの半導体パッケージをプリント基板等の実装用ボードに搭載して使用される。半導体デバイスは動作時には発熱して温度が上昇し、休止時には発熱が停止するため温度が低下する。このため、半導体デバイスの動作時には半導体デバイスと実装用ボードとの間の熱膨張率の違いにより、配線基板９７に熱応力が印加される。従って、前述のように配線基板９７に半導体デバイスが実装された状態で、この半導体デバイスを繰返し動作させると、配線基板９７に熱応力が繰返し印加され、配線基板９７の層間絶縁膜９３等にクラックが発生してしまうことがある。このため、配線基板及び半導体パッケージにおいて必要な信頼性を確保できないという問題点がある。
本発明はかかる問題点に鑑みてなされたものであって、半導体デバイス等の各種デバイスを高密度に搭載することができ、高速配線化及び高密度微細配線化が容易で、信頼性が優れた配線基板、この配線基板を使用する半導体パッケージを提供することを目的とする。
本発明に係る配線基板は、ヴィアホールが形成され膜厚が２０乃至１００μｍの基体絶縁膜と、この基体絶縁膜の下面に形成され前記ヴィアホールに接続された下層配線と、前記基体絶縁膜上に形成され前記ヴィアホールを介して前記下層配線に接続された上層配線と、を有し、前記基体絶縁膜の下面には凹部が形成されていて、前記下層配線は前記凹部に埋め込まれており、前記下層配線の少なくとも一部は半導体デバイス搭載用の接続電極であり、前記基体絶縁膜はガラス又はアラミドからなる補強繊維をガラス転移温度１５０℃以上の耐熱性樹脂に含有させたものであり、さらに下記（１）〜（６）の物性を有するものであることを特徴とする。
（１）厚み方向の熱膨張率が９０ｐｐｍ／Ｋ以下
温度がＴ℃のときの弾性率をＤＴ、温度がＴ℃のときの破断強度をＨＴとしたとき
（２）Ｄ２３≧５ＧＰａ
（３）Ｄ１５０≧２．５ＧＰａ
（４）（Ｄ−６５／Ｄ１５０）≦３．０
（５）Ｈ２３≧１４０ＭＰａ
（６）（Ｈ−６５／Ｈ１５０）≦２．３
発明者らは金属板等の支持体上に配線層を形成し、その後支持体を除去して配線基板を作製する方法において、半導体デバイスの作動により熱負荷が繰返し印加されても基体絶縁膜にクラックが生じないためには破断強度と弾性率が重要であることに着眼し、既に出願を行っている（特願２００３−３８２４１８号）。しかしながら更なる検討を進めるにあたり、破断強度、弾性率が満たすべき条件、すなわち、温度が２３℃のときの破断強度が８０ＭＰａ以上であり、温度が−６５℃のときの破断強度をａ、温度が１５０℃のときの破断強度をｂとするとき、比（ａ／ｂ）の値が４．５以下であるという条件、ならびに温度が−６５℃のときの弾性率をｃとし、温度が１５０℃のときの弾性率をｄとするとき、比（ｃ／ｄ）の値が４．７以下であるという条件を満たしている材料であっても、構造によっては得られる半導体装置の信頼性に差異が見られることがわかった。この知見を受けて更なる検討を行った結果、破断強度及び弾性率のみならず、厚み方向の熱膨張率が９０ｐｐｍ／Ｋ以下であるガラス又はアラミドからなる補強繊維をガラス転移温度１５０℃以上の耐熱性樹脂に含有した基体絶縁膜材料を新たに開発し、配線基板として適用することでさらなる高信頼性を得られることを見出した。また、破断強度、弾性率についても最適な条件を見出した。
このように、厚み方向の熱膨張率に関して既知のガラス又はアラミドからなる補強繊維をガラス転移温度１５０℃以上の耐熱性樹脂に含有した材料、例えば前述の特願２００３−３８２４１８号に開示されているような材料（味の素ファインテクノ製ＡＢＦ−ＧＸ−１０３１（商品名）、又は新神戸電機製ＥＡ−５４１（商品名）等）について検証を行ったところ、いずれも厚み方向の熱膨張率が９０ｐｐｍ／Ｋより大きいことを確認した。これらは、半導体デバイスを搭載した電極パッドの真下にヴィアホールを形成し、さらにこのヴィアホールの真下にボード搭載用の半田ボールを設置した場合、ヴィアホール接続部でオープン不良に至ってしまうことがわかり、いずれも本発明の物性を有する基体絶縁膜材料よりも信頼性に劣ることが確認された。
これに対して、本願発明のような物性を有する絶縁膜を用いることで、厚み方向における歪み応力を低減することができる。このため、半導体デバイスを搭載した電極パッドの真下にヴィアホールを形成し、さらにこのヴィアホールの真下にボード搭載用の半田ボールを設置した場合で半導体デバイスの作動により熱負荷が繰返し印加されても、ヴィアホール接続部でオープン不良に至ってしまうことを防止することができ、より信頼性に優れた半導体パッケージを得ることができる。
また、そのほかの物性に関してもさらに最適な値について検証した。つまり、温度がＴ℃のときの弾性率をＤＴ、温度がＴ℃のときの破断強度をＨＴとしたとき、
Ｄ２３≧５ＧＰａ：これより小さいものでは、２０μｍ厚配線基板の半導体パッケージ組立時における搬送性などに劣り、実用に供せない。
Ｄ１５０≧２．５ＧＰａ：これより小さいものでは、ワイヤーボンディング性が不十分なため、実用に供せない。なお、これを満たすためには、少なくともガラス転移温度１５０℃以上の耐熱性樹脂を補強繊維に含浸する必要がある。
（Ｄ−６５／Ｄ１５０）≦３．０：この値が大きいということは、低温と高温における弾性率の変化量が大きいことを意味する。これより大きいものでは、半導体パッケージ組立時における加熱、冷却工程の繰り返しにより、配線基板に歪み応力が加わり、半導体パッケージ自体が沿ってしまうトラブルが発生し、実用に供せない。
Ｈ２３≧１４０ＭＰａ：これより小さいものでは、２０μｍ厚配線基板の半導体パッケージ組立時における取り扱い性に劣り、実用に供せない。
（Ｈ−６５／Ｈ１５０）≦２．３：この値が大きいということは、低温と高温における破断強度の変化量が大きいことを意味する。これより大きいものでは、特に高温時における機械的強度に劣ることになり、ワイヤーボンディングなどの半導体パッケージ組立工程で基体絶縁膜に微少ながらもクラックが発生してしまい、実用に供せない。
であり、これらのうちいずれかの要素がかけても信頼性の高い配線基板がえられないことを見出した。
なお、厚み方向の熱膨張率１００ｐｐｍ／Ｋ程度であるガラス又はアラミドからなる補強繊維を樹脂、特に厚み方向の熱膨張率が６０ｐｐｍ／Ｋ程度であるガラス転移温度１５０℃以上の耐熱性樹脂に含有させると、最適な弾性率、破断強度を保ちながら厚み方向の熱膨張率を最適な値に調整することが可能である。
ここで、補強繊維の直径が１０μｍ以下であることで、炭酸ガスレーザのみならず、波長の短いＵＶ−ＹＡＧレーザを用いても良好な形状からなるヴィアホールを基体絶縁膜内に形成することができ、より微細なヴィアホールを形成することができる。
これら配線基板は、前記基体絶縁膜と前記上層配線との間に配置され、前記ヴィアホールを介して前記下層配線に接続された中間配線と、この中間配線を覆うように形成されこの中間配線と前記上層配線とを相互に接続する他のヴィアホールが形成された中間絶縁膜とよりなる配線構造層を１又は複数層有することもできる。このような構造とすることで所望の高密度配線基板が実現できる。
また、これら配線基板において、前記基体絶縁膜の下面には凹部が形成されており、前記下層配線は前記凹部に埋め込まれていること、またその際前記下層配線の下面は、前記基体絶縁膜の下面よりも０．５乃至１０μｍ上方に位置していることが、半田を適用して狭ピッチなパッドを有する半導体デバイスを搭載するときの位置精度向上のうえでより好ましい。
また、前記基体絶縁膜の下面と前記下層配線の下面とが、同一平面をなしていると、金バンプなどを適用して狭ピッチなパッドを有する半導体デバイスを搭載するとき、位置ずれに対してマージンを得ることができ、接続信頼性向上の観点でより好ましい。
なお、前記基体絶縁膜の下方に形成され、前記下層配線の一部を覆うと共に残部を露出させる保護膜を有すること構成とすることもできる。前記上層配線の一部を覆い、残部を露出させるソルダーレジスト層を有する構成とすることもできる。このような構成とすることで、配線基板上に半田を印刷法などで容易に形成することができ、非常に狭ピッチなパッドを有する半導体デバイスを搭載するときに、半導体デバイス上に形成した半田や金などの金属バンプと配線基板上に設けた半田とを半導体デバイス搭載時に融着して接続させることができるので、バンプ部の接続信頼性に非常に優れた半導体パッケージを得ることができる。
前述のような配線基板を用いた半導体パッケージは、半導体デバイスを下層配線もしくは上層配線に接続することで実現できる。さらに、回路基板等の外部素子に接続するための接続用端子をさらに有することもできる。
本発明によれば、基体絶縁膜として機械的特性の温度依存性が小さい絶縁膜を使用することにより、高速配線化及び高密度微細配線化が可能で、搭載した半導体デバイスの駆動により熱負荷が繰返し印加されても、基体絶縁膜又は半田ボール等にクラックが生じることがなく、さらにヴィアホールの接続信頼性に優れた配線基板を得ることができる。
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施形態について説明する。図１は本実施形態に係る配線基板を示す断面図であり、図２は本実施形態に係る半導体パッケージを示す断面図である。
図１に示すように、本実施形態に係る配線基板１３においては、基体絶縁膜７が設けられている。基体絶縁膜７は、ガラス又はアラミドからなる補強繊維をガラス転移温度１５０℃以上の耐熱性樹脂に含有したものであり、この膜厚は２０乃至１００μｍであり、さらに下記（１）〜（６）の物性を有するものであることを特徴とする。
（１）厚み方向の熱膨張率が９０ｐｐｍ／Ｋ以下
温度がＴ℃のときの弾性率をＤＴ、温度がＴ℃のときの破断強度をＨＴとしたとき
（２）Ｄ２３≧５ＧＰａ
（３）Ｄ１５０≧２．５ＧＰａ
（４）（Ｄ−６５／Ｄ１５０）≦３．０
（５）Ｈ２３≧１４０ＭＰａ
（６）（Ｈ−６５／Ｈ１５０）≦２．３
ガラス転移温度１５０℃以上の耐熱性樹脂としては、補強繊維への含浸性を考えれば好ましくはエポキシ樹脂であるが、ポリイミド樹脂、シアネート樹脂、液晶ポリマーなども適用することができる。
基体絶縁膜７の下面には凹部７ａが形成されており、凹部７ａ内には、配線本体６が形成されており、配線本体６の下方にはエッチングバリア層５が形成されている。このエッチングバリア層５及び配線本体６により下層配線が形成されており、この下層配線は凹部７ａ内に埋め込まれている。エッチングバリア層５の下面は露出しており、配線基板１３の下面の一部を構成している。配線本体６は例えばＣｕ、Ｎｉ、Ａｕ、Ａｌ又はＰｄにより形成されており、その膜厚は例えば２乃至２０μｍである。エッチングバリア層５は例えばＮｉ，Ａｕ又はＰｄからなり、その膜厚は例えば０．１乃至７．０μｍである。エッチングバリア層５の下面は、基体絶縁膜７の下面よりも例えば０．５乃至１０μｍ上方の位置、即ち、凹部７ａにおける奥まった位置にある。
また、基体絶縁膜７における凹部７ａの直上域の一部には、ヴィアホール１０が形成されている。配線基板１３がＣＳＰ（チップサイズパッケージ）の半導体パッケージに使用される場合は、ヴィアホール１０の直径は例えば７５μｍであり、配線基板１３がＦＣＢＧＡ（フリップチップボールグリッドアレイ）の半導体パッケージに使用される場合は、ヴィアホール１０の直径は例えば４０μｍである。更に、ヴィアホール１０内には導電材料が埋め込まれており、基体絶縁膜７上には上層配線１１が形成されている。ヴィアホール１０内の導電材料及び上層配線１１は一体的に形成されている。上層配線１１は膜厚が例えば２乃至２０μｍであり、ヴィアホール１０を介して下層配線に接続されている。更にまた、基体絶縁膜７上には、上層配線１１の一部を露出させ残部を覆うように、ソルダーレジスト１２が形成されている。ソルダーレジスト１２の膜厚は例えば５乃至４０μｍである。上層配線１１の露出部はパッド電極となる。
次に、本実施形態に係る半導体パッケージの構成について説明する。図２に示すように、本実施形態に係る半導体パッケージ１９においては、前述の配線基板１３におけるエッチングバリア層５に複数のバンプ１４が接続されている。そして、配線基板１３の下方には半導体デバイス１５が設けられており、半導体デバイス１５の電極（図示せず）はバンプ１４に接続されている。半導体デバイス１５は例えばＬＳＩ（Large Scale Integrated circuit：大規模集積回路）である。また、配線基板１３と半導体デバイス１５との間におけるバンプ１４の周囲には、アンダーフィル１６が充填されている。一方、配線基板１３の上層配線１１の露出部、即ちパッド電極の一部には、半田ボール１８が搭載されている。半田ボール１８は上層配線１１、ヴィアホール１０（図１参照）、配線本体６及びエッチングバリア層５からなる下層配線、バンプ１４を介して、半導体デバイス１５の電極に接続されている。そして、この半導体パッケージ１９は、半田ボール１８を介して実装用ボード（図示せず）に実装される。
以下、本発明の各構成要件における数値限定理由について説明する。
基体絶縁膜の膜厚：２０乃至１００μｍ
基体絶縁膜の膜厚が２０μｍ未満であると、耐熱性樹脂にガラス又はアラミドからなる補強繊維を効果的に含有することができなかった。一方、基体絶縁膜の膜厚が１００μｍを超えると、レーザ加工によるヴィアホールの加工性が著しく低下し、微細なヴィアホールを形成できなくなる。従って、基体絶縁膜の膜厚は２０乃至１００μｍとする。
基体絶縁膜の厚み方向の熱膨張率：９０ｐｐｍ／Ｋ以下
基体絶縁膜の厚み方向の熱膨張率が９０ｐｐｍ／Ｋを超えると、半導体デバイスを搭載した電極パッドの真下にヴィアホールを形成し、さらにこのヴィアホールの真下にボード搭載用の半田ボールを設置した場合、半導体デバイスの作動により熱負荷が繰返し印加されることを想定したヒートサイクル試験を行うと、図２のヴィアホール１０ａの接続部でオープン不良が発生した。従って、基体絶縁膜の厚み方向の熱膨張率は９０ｐｐｍ／Ｋ以下とする。
Figure 0004108643
基体絶縁膜の１５０℃における弾性率：２．５ＧＰａ以上
単一の材料からなる基体絶縁膜では、１５０℃における弾性率が１．０ＧＰａ以上あれば良好なワイヤーボンディング性が得られることが多い。しかしながら、ガラス又はアラミド補強繊維を樹脂に含有した基体絶縁膜の場合、補強繊維のみの１５０℃における弾性率は１０ＧＰａ以上と高いため、この基体絶縁膜の１５０℃における弾性率が１．０ＧＰａであったとしても、樹脂のみの１５０℃における弾性率は０．１ＧＰａ以下になっている。このため、ワイヤーボンディングを行うと、配線本体６が沈み込んでしまい、良好な強度を有するワイヤー接続を行うことができない。そこで、基体絶縁膜の１５０℃における弾性率とワイヤーボンディング強度との関係を実験で確認した結果、１５０℃における弾性率が２．５ＧＰａ以上であれば、良好なワイヤーボンディング性が得られることがわかった。従って、基体絶縁膜の１５０℃における弾性率は２．５ＧＰａ以上とする。なお、１５０℃における弾性率が２．５ＧＰａ以上を満たすためには、補強繊維に含浸する耐熱性樹脂は、ガラス転移温度１５０℃以上でなければならないことがわかった。なお、ガラス転移温度は、ＪＩＳ６４８１に準拠し、ＤＭＡ（Dynamic Mechanical analysis）法で測定した。
基体絶縁膜において、温度がＴ℃のときの弾性率をＤ Ｔ とするとき、（Ｄ −６５ ／Ｄ １５０ ）≦３．０
（Ｄ−６５／Ｄ１５０）値が大きいということは、低温と高温における弾性率の変化量が大きいことを意味する。特願２００３−３８２４１８には、この値が大きくなると配線基板に取り付けられた半田ボールが破損してしまうので、（Ｄ−６５／Ｄ１５０）値は４．７以下にしなければならないと記載されている。しかしながら、（Ｄ−６５／Ｄ１５０）値が３．０より大きくなると、半導体パッケージ組立時における加熱、冷却工程の繰り返しにより、配線基板に歪み応力が加わり、半導体パッケージ自体が反ってしまうトラブルが発生することがわかった。従って、（Ｄ−６５／Ｄ１５０）値は３．０以下とする。
基体絶縁膜の２３℃における破断強度：１４０ＭＰａ以上
基体絶縁膜の２３℃における破断強度が１４０ＭＰａより小さいと、基体絶縁膜の膜厚が２０μｍである配線基板の場合、半導体パッケージ組立時における搬送時に、基体絶縁膜に亀裂が入ってしまう。従って、基体絶縁膜の２３℃における破断強度は１４０ＭＰａ以上とする。
基体絶縁膜において、温度がＴ℃のときの破断強度をＨ Ｔ とするとき、（Ｈ −６５ ／Ｈ １５０ ）≦２．３
（Ｈ−６５／Ｈ１５０）値が大きいということは、低温と高温における破断強度の変化量が大きいことを意味する。特願２００３−３８２４１８には、この値が大きくなると基体絶縁膜にクラックが発生してしまうので、（Ｈ−６５／Ｈ１５０）値は４．５以下にしなければならないと記載されている。しかしながら、（Ｈ−６５／Ｈ１５０）値が２．３より大きいものでは、高温時における機械的強度が極端に低下するので、ワイヤーボンディングなどの高温時における半導体パッケージ組立工程で基体絶縁膜に微少ながらもクラックが発生してしまうことがわかった。従って、（Ｈ−６５／Ｈ１５０）値は２．３以下とする。
下層配線の下面と基体絶縁膜の下面との間の距離：０．５乃至１０μｍ
下層配線の下面と基体絶縁膜の下面との間の距離が０．５μｍ未満であると、バンプの位置ずれを防止する効果が十分に得られない。一方、前記距離が１０μｍを超えると、配線基板に半導体デバイスを搭載する際に、基体絶縁膜と半導体デバイスとの間のギャップが小さくなる。このため、半導体デバイスを搭載した後にこのギャップにアンダーフィル樹脂を充填してアンダーフィルを設ける場合には、このギャップにアンダーフィル樹脂を流し込むことが困難になる。従って、前記距離は０．５乃至１０μｍであることが好ましい。
本実施形態の半導体パッケージ１９においては、半田ボール１８、上層配線１１、ヴィアホール１０、配線本体６及びエッチングバリア層５からなる下層配線、バンプ１４を介して、実装用ボード（図示せず）から半導体デバイス１５に電力が供給されると共に信号が入出力され、半導体デバイス１５が駆動する。このとき、半導体デバイス１５が発熱し、この熱が配線基板１３を介して実装用ボードに伝達する。このとき、半導体デバイス１５と実装用ボードとの間の熱膨張係数の違いにより、バンプ１４、配線基板１３及び半田ボール１８に熱応力が印加される。そして、半導体デバイス１５が動作と休止とを繰り返すことにより、バンプ１４、配線基板１３及び半田ボール１８には熱応力が繰返し印加される。
本実施形態においては、基体絶縁膜の膜厚が２０乃至１００μｍであり、２３℃における弾性率が５ＧＰａ以上、２３℃における破断強度が１４０ＭＰａ以上、１５０℃における弾性率が２．５ＧＰａ以上、温度がＴ℃のときの弾性率をＤＴとするとき、（Ｄ−６５／Ｄ１５０）が３．０以下、温度がＴ℃のときの破断強度をＨＴとするとき、（Ｈ−６５／Ｈ１５０）が２．３以下であるため、半導体パッケージ１９の組立工程で搬送性やワイヤーボンディング性が良好であって、反りのない品質に優れた半導体パッケージ１９とすることができる。さらに、基体絶縁膜の厚み方向の熱膨張率が９０ｐｐｍ／Ｋ以下であるので、半導体デバイスの作動により熱負荷が繰返し印加されることを想定したヒートサイクル試験を行っても図２のヴィアホール１０ａの接続部でオープン不良が発生することはない。
また、エッチングバリア層５及び配線本体６からなる下層配線が凹部７ａ内にあり、下層配線の下面が基体絶縁膜７の下面よりも０．５乃至１０μｍ上方にあるため、バンプ１４を接合する際に、バンプ１４の位置ずれ及び流動を防止することができる。このため、バンプ１４の接続信頼性が優れると共に、バンプ１４を微細なピッチで配設することができるため、集積度が高い半導体デバイス１５を搭載することができる。
更に、配線基板１３には貫通スルーホールを設けないため、貫通スルーホールに起因する問題、即ち、インピーダンスの制御が困難になり、ループインダクタンスが増大する問題が発生せず、高速配線設計及び高集積微細配線設計を行うことができる。
なお、本実施形態においては、アンダーフィル１６を省略してもよい。また、通常、フリップチップタイプの半導体パッケージにおいてモールディングは不要であり、本実施形態においてもモールディングを設けていないが、半導体パッケージにより高度な耐湿信頼性が要求され、半導体デバイスの封止性（気密性）を高めたい場合、及び配線基板の薄さを補って半導体パッケージの機械的強度をより高めたい場合には、配線基板１３の下面に、アンダーフィル１６及び半導体デバイス１５を覆うように、モールディングを設けてもよい。
さらに、本実施形態では、半導体デバイス１５をバンプ１４フリップチップ方式で搭載した例を示したが、半導体デバイス１５の搭載方式には制限がなく、ワイヤーボンディング法やテープオートメットボンディング法などを適用することもできる。
次に、本実施形態の変形例について説明する。図３は本変形例に係る半導体パッケージを示す断面図である。図３に示すように、本変形例に係る半導体パッケージにおいては、配線基板１３の両面に半導体デバイスが搭載されている。即ち、バンプ１４を介して下層配線に接続された半導体デバイス１５の他に、バンプ１４ａを介して上層配線１１に接続された半導体デバイス１５ａが設けられている。そして、半導体デバイス１５の電極の一部は、バンプ１４、エッチングバリア層５及び配線本体６からなる下層配線、ヴィアホール１０、上層配線１１、バンプ１４ａを介して、半導体デバイス１５ａの電極（図示せず）に接続されている。本変形例における上記以外の構成は、前述の第１の実施形態と同様である。本変形例においては、これにより、１枚の配線基板１３に２個の半導体デバイスを搭載することができる。
次に、本発明の第２の実施形態について説明する。図４は本実施形態に係る配線基板を示す断面図であり、図５は本実施形態に係る半導体パッケージを示す断面図である。
図４に示すように、本実施形態に係る配線基板２１においては、基体絶縁膜７が設けられている。基体絶縁膜７の膜厚及び機械的特性は前述の第１の実施形態における基体絶縁膜７と同じである。基体絶縁膜７の下面には凹部７ａが形成されており、凹部７ａ内には、配線本体６が形成されており、配線本体６の下方にはエッチングバリア層５が形成されている。このエッチングバリア層５及び配線本体６により下層配線が形成されており、この下層配線は凹部７ａ内に埋め込まれている。エッチングバリア層５及び配線本体６の構成は、前述の第１の実施形態と同様である。
また、基体絶縁膜７における凹部７ａの直上域の一部には、ヴィアホール１０が形成されている。更に、ヴィアホール１０内には導電材料が埋め込まれており、基体絶縁膜７上には中間配線２２が形成されている。ヴィアホール１０内の導電材料及び中間配線２２は一体的に形成されており、中間配線２２はヴィアホール１０を介して下層配線に接続されている。更にまた、基体絶縁膜７上には、中間配線２２を覆うように、中間絶縁膜２３が形成されており、中間絶縁膜２３における中間配線２２の直上域の一部には、ヴィアホール２４が形成されている。そして、ヴィアホール２４内には導電材料が埋め込まれており、中間絶縁膜２３上には、上層配線１１が形成されている。ヴィアホール２４内の導電材料及び上層配線１１は一体的に形成されており、上層配線１１はヴィアホール２４を介して中間配線２２に接続されている。更にまた、中間絶縁膜２３上には、上層配線１１の一部を露出させ残部を覆うように、ソルダーレジスト１２が形成されている。上層配線１１の露出部はパッド電極となる。なお、中間絶縁膜２３の膜厚及び機械的特性は、基体絶縁膜７の膜厚及び機械的特性と同様とすることが望ましいが、必要に応じて基体絶縁膜７の膜厚及び機械的特性と異なるものを用いてもよい。
更にまた、前述の第２の実施形態においては、絶縁膜が２層設けられている配線基板を示したが、本発明はこれに限定されず、３層以上の絶縁膜が設けられている配線基板であってもよい。
次に、本実施形態に係る半導体パッケージの構成について説明する。図５に示すように、本実施形態に係る半導体パッケージ２５においては、前述の配線基板２１におけるエッチングバリア層５に複数のバンプ１４が接続されている。そして、配線基板２１の下方には半導体デバイス１５が設けられており、半導体デバイス１５の電極（図示せず）はバンプ１４に接続されている。また、配線基板２１と半導体デバイス１５との間におけるバンプ１４の周囲には、アンダーフィル１６が充填されている。一方、配線基板２１の上層配線１１の露出部、即ちパッド電極の一部には、半田ボール１８が搭載されている。半田ボール１８は上層配線１１、ヴィアホール２４、中間配線２２、ヴィアホール１０、配線本体６及びエッチングバリア層５からなる下層配線、バンプ１４を介して、半導体デバイス１５の電極に接続されている。本実施形態に係る配線基板及び半導体パッケージにおける上記以外の構成及び動作は、前述の第１の実施形態と同様である。
本実施形態においては、配線基板２１が、基体絶縁膜７及び中間絶縁膜２３からなる２層構造となっており、前述の第１の実施形態と比較して中間配線２２を設けることができるので、半導体デバイス１５に入出力する信号数を増加させることができる。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
次に、本発明の第３の実施形態について説明する。図６（ａ）乃至（ｃ）は、本実施形態に係る配線基板の製造方法及び構成をその工程順に示す断面図である。本実施形態に係る配線基板においては、基体絶縁膜７の下面と、エッチングバリア層５及び配線本体６からなる下層配線の下面とが、同一平面を構成している。そして、基体絶縁膜７の下には保護膜４１が形成されている。保護膜４１は例えばエポキシ樹脂又はポリイミドからなり、その膜厚は例えば１乃至５０μｍである。保護膜４１には開口部であるエッチング部４２が形成されており、このエッチング部４２において下層配線の一部が露出している。即ち、保護膜４１は、エッチング部４２において下層配線の一部を露出させ、エッチング部４２以外の部分により下層配線の残部を覆うものである。なお、エッチング部４２はこの配線基板に半導体デバイスを搭載する際に、バンプ１４（図１参照）が接続される部分である。本実施形態に係る配線基板及び半導体パッケージの上記以外の構成及び動作は、前述の第１の実施形態と同様である。
本実施形態においては、保護膜４１を設けることにより、配線基板とアンダーフィル等の樹脂層との密着性を向上させることができる。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
次に、本発明の第４の実施形態について説明する。図７は本実施形態に係る配線基板を示す断面図である。図７に示すように、本実施形態に係る配線基板は、前述の第３の実施形態に係る配線基板と比較して、保護膜４１（図６参照）が省略されている。これにより、下層配線の下面は配線基板４３の下面から凹んでおらず、同一平面を構成している。本実施形態の配線基板における上記以外の構成は、前述の第３の実施形態と同様である。
本実施形態においては、前述の第３の実施形態と比較して、保護膜を省略しているため、コストを低減することができる。また、前述の第１の実施形態と比較しても、エッチング容易層４（図８（ａ）参照）の形成を省略できるため、コストを低減することができる。半導体デバイス１５の電極の配設ピッチがそれほど微細ではなく、バンプ１４（図１参照）の配設密度が低く、バンプの位置決め精度がそれほど要求されない場合であって、モールディングを設けない場合、又はモールディングを設けても、モールディングと配線基板との密着性がそれほど要求されない場合には、コストの観点から、本実施形態に係る配線基板が適している。本実施形態に係る上記以外の効果は、前述の第１の実施形態と同様である。
次に、前述の各実施形態に係る配線基板及び半導体パッケージの製造方法について説明する。先ず、第１の実施形態に係る配線基板及び半導体パッケージの製造方法について説明する。図８（ａ）乃至（ｅ）は本実施形態に係る配線基板の製造方法をその工程順に示す断面図であり、図９（ａ）及び（ｂ）は本実施形態に係る半導体パッケージの製造方法をその工程順に示す断面図であり、（ｃ）はモールディングを設けた場合の半導体パッケージを示す断面図である。先ず、図８（ａ）に示すように、金属又は合金、例えばＣｕからなる支持基板１を用意し、この支持基板１上にレジスト２を形成し、パターニングする。次に、例えばめっき法により、エッチング容易層４、エッチングバリア層５、配線本体６をこの順に形成する。このとき、支持基板１上におけるレジスト２が除去された領域には、エッチング容易層４、エッチングバリア層５、配線本体６からなる導体配線層３が形成されるが、レジスト２が残存している領域には、導体配線層３は形成されない。エッチング容易層４は例えばＣｕ単層のめっき層、Ｃｕ層及びＮｉ層からなる２層めっき層又はＮｉ単層のめっき層により形成し、厚さは例えば０．５乃至１０μｍとする。なお、前記２層めっき層におけるＮｉ層は、高温下においてエッチング容易層４のＣｕ層とエッチングバリア層５との拡散を防止するために設けるものであり、このＮｉ層の厚さは例えば０．１μｍ以上である。エッチングバリア層５は例えばＮｉ、Ａｕ又はＰｄめっき層であり、厚さは例えば０．１乃至７．０μｍとする。配線本体６は例えばＣｕ、Ｎｉ、Ａｕ、Ａｌ又はＰｄ等の導体めっき層により形成し、厚さは例えば２乃至２０μｍとする。なお、エッチングバリア層５をＡｕにより形成する場合においても、配線本体６を形成するＣｕとの間の拡散を防止するために、エッチングバリア層５と配線本体６との間にＮｉ層を設けてもよい。
次に、図８（ｂ）に示すように、レジスト２を除去する。次に、図８（ｃ）に示すように、導体配線層３を覆うように基体絶縁膜７を形成する。基体絶縁膜７は、例えば、シート状の絶縁フィルムを支持基板１にラミネートするか、プレス法により支持基板１に貼付し、例えば１００乃至４００℃の温度に１０分乃至２時間保持する加熱処理を行い、絶縁フィルムを硬化させて形成する。加熱処理の温度及び時間は絶縁フィルムの種類に応じて適宜調整する。そして、この基体絶縁膜７における導体配線層３の直上域の一部に、レーザ加工法によりヴィアホール１０を形成する。
次に、図８（ｄ）に示すように、ヴィアホール１０内に導電材料を埋め込むと共に、基体絶縁膜７上に上層配線１１を形成する。このとき、上層配線１１はヴィアホール１０を介して配線本体６に接続される。配線基板１３がＣＳＰ（チップサイズパッケージ）の半導体パッケージに使用される場合は、ヴィアホール１０の直径は例えば７５μｍとし、配線基板１３がＦＣＢＧＡ（フリップチップボールグリッドアレイ）の半導体パッケージに使用される場合は、ヴィアホール１０の直径は例えば４０μｍとする。ヴィアホール１０内に埋め込む導電材料及び上層配線１１は、例えばＣｕ、Ｎｉ、Ａｕ、Ａｌ又はＰｄ等の導体めっき層からなり、上層配線１１の厚さは例えば２乃至２０μｍとする。次に、上層配線１１の一部を覆い、残部を露出させるように、ソルダーレジスト１２を形成する。ソルダーレジスト１２の厚さは例えば５乃至４０μｍとする。なお、このソルダーレジスト１２の形成は省略することができる。
次に、図８（ｅ）に示すように、化学的エッチング又は研磨により、支持基板１を除去する。次に、図１に示すように、エッチング容易層４をエッチングして除去する。これにより、図１に示す本実施形態に係る配線基板１３が形成される。このとき、支持基板１を形成する材料がエッチング容易層４を形成する材料と異なる場合、上述の如くエッチング工程が２回必要になるが、支持基板１とエッチング容易層４とが同じ材料により形成されている場合は、エッチング工程は１回でもよい。
次に、図９（ａ）に示すように、エッチングバリア層５の露出部に複数のバンプ１４を接合する。そして、このバンプ１４を介して、配線基板１３にフリップチップ法により半導体デバイス１５を搭載する。このとき、半導体デバイス１５の電極（図示せず）が、バンプ１４に接続されるようにする。
次に、図９（ｂ）に示すように、配線基板１３と半導体デバイス１５との間にアンダーフィル１６を流し込み、固体化させる。これにより、バンプ１４がアンダーフィル１６に埋め込まれる。なお、アンダーフィル１６の形成は省略してもよい。また、図９（ｃ）に示すように、配線基板１３の下面において、アンダーフィル１６及び半導体デバイス１５を覆うように、適宜モールディング１７を形成してもよい。
次に、図２に示すように、配線基板１３の上層配線１１の露出部に、半田ボール１８を搭載する。これにより、図２に示す本実施形態に係る半導体パッケージ１９が形成される。
本実施形態においては、例えばＣｕからなる硬質な支持基板１上に、導体配線層３、基体絶縁膜７、上層配線１１等を形成するため、配線基板１３の平坦度を高めることができる。
なお、本実施形態においては、支持基板１として金属又は合金からなる基板を使用する例を示したが、支持基板１としてシリコンウエハ、ガラス、セラミック、樹脂等の絶縁体からなる基板を使用してもよい。絶縁体からなる基板を使用する場合には、レジスト２を形成した後に無電解めっき法により導体配線層３を形成するか、又は、レジスト２を形成した後に、無電解めっき法、スパッタリング法、蒸着法等の方法により給電導体層を形成し、その後、電解めっき法により導体配線層３を形成すればよい。
また、本実施形態においては、半導体デバイス１５を配線基板１３にプリップチップ法により搭載する例を示したが、半導体デバイス１５はワイヤーボンディング法、テープオートメッドボンディング法等の他の方法により配線基板１３に搭載してもよい。
次に、第２の実施形態に係る配線基板及び半導体パッケージの製造方法について説明する。図１０（ａ）乃至（ｄ）は本実施形態に係る配線基板の製造方法をその工程順に示す断面図である。先ず、図８（ａ）乃至（ｃ）に示す方法により、支持基板１上にエッチング容易層４、エッチングバリア層５及び配線本体６からなる導体配線層３を形成し、この導体配線層３を覆うように基体絶縁膜７を形成し、この基体絶縁膜７にヴィアホール１０を形成する。
次に、図１０（ａ）に示すように、ヴィアホール１０内に導電材料を埋め込むと共に、基体絶縁膜７上に中間配線２２を形成する。このとき、中間配線２２はヴィアホール１０を介して配線本体６に接続される。次に、図１０（ｂ）に示すように、中間配線２２を覆うように、中間絶縁膜２３を形成する。中間絶縁膜２３の形成方法は、例えば、基体絶縁膜７の形成方法と同様である。そして、中間絶縁膜２３における中間配線２２の直上域の一部に、ヴィアホール２４を形成する。
次に、図１０（ｃ）に示すように、ヴィアホール２４内に導電材料を埋め込むと共に、中間絶縁膜２３上に、上層配線１１を形成する。このとき、上層配線１１はヴィアホール２４を介して中間配線２２に接続されるようにする。次に、上層配線１１の一部を覆い、残部を露出させるように、ソルダーレジスト１２を形成する。次に、図１０（ｄ）に示すように、化学的エッチング又は研磨により、支持基板１を除去する。
次に、図４に示すように、エッチング容易層４をエッチングして除去する。これにより、図４に示す本実施形態に係る配線基板２１が形成される。
次に、図５に示すように、エッチングバリア層５の露出部に複数のバンプ１４を接合する。そして、このバンプ１４を介して、配線基板２１にフリップチップ法により半導体デバイス１５を搭載する。このとき、半導体デバイス１５の電極（図示せず）が、バンプ１４に接続されるようにする。次に、配線基板２１と半導体デバイス１５との間にアンダーフィル１６を流し込み、固体化させる。これにより、バンプ１４がアンダーフィル１６に埋め込まれる。次に、配線基板２１の上層配線１１の露出部に、半田ボール１８を搭載する。これにより、図８に示す本実施形態に係る半導体パッケージ２５が形成される。なお、前述の第１及び第２の実施形態と同様に、アンダーフィル１６の形成は省略してもよい。又は、配線基板２１の下面において、アンダーフィル１６及び半導体デバイス１５を覆うように、モールディングを形成してもよい。
次に、第３の実施形態に係る配線基板の製造方法について説明する。先ず、図６（ａ）に示すように、保護膜４１を支持基板１上の全面に、例えば、ラミネート又はプレス法により貼り付ける。次に、例えば１００乃至４００℃の温度に１０分乃至２時間保持する加熱処理を行い、保護膜４１を硬化させる。この加熱処理の温度及び時間は、保護膜４１を形成する材料により適宜調節する。保護膜４１の膜厚は例えば１乃至５０μｍである。
次に、保護膜４１上にレジスト（図示せず）を形成してパターニングし、このレジストが除去された領域に、エッチングバリア層５及び配線本体６からなる下層配線を形成する。そして、この下層配線を覆うように基体絶縁膜７を形成し、この基体絶縁膜７にヴィアホール１０を形成し、ヴィアホール１０内に導電材料を埋め込むと共に基体絶縁膜７上に上層配線１１を形成する。次に、上層配線１１の一部を覆うようにソルダーレジスト１２を形成する。
次に、図６（ｂ）に示すように、支持基板１を除去する。次に、図６（ｃ）に示すように、保護膜４１をエッチングして選択的に除去し、保護膜４１を除去したエッチング部４２において、下層配線を露出させる。これにより、本実施形態に係る配線基板が形成される。そして、エッチング部４２にバンプ１４（図１参照）を取り付けて半導体デバイス１５（図１参照）を搭載し、配線基板と半導体デバイス１５との間にアンダーフィル１６（図１参照）を充填する。また、半田ボール１８（図１参照）を上層配線１１に接続する。これにより、本実施形態に係る半導体パッケージが形成される。本実施形態の配線基板及び半導体パッケージにおける上記以外の製造方法は、前述の第１の実施形態と同様である。
なお、前述の各実施形態においては、最終的に支持基板１を除去する例を示したが、本発明はこれに限定されない。例えば、支持基板１の一部のみを除去して残部を残してもよく、この支持基板１の残部を例えばスティフナとして使用してもよい。また、支持基板１を一旦全て除去した後、改めてスティフナを配線基板に取り付けてもよい。
以上、本発明の配線基板、その製造方法、基体絶縁膜及び半導体パッケージの各実施形態について、図面を参照して説明したが、本発明の具体的な構成は前述の第１乃至第４の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で設計の変更が可能である。
以下、本発明の効果について、その特許請求の範囲から外れる比較例と比較して具体的に説明する。図１１は、評価試験用の半導体パッケージの形状を示す断面図である。
図１１に示すように、前述の第２の実施形態に示す方法により、絶縁膜が２層である配線基板２１を作製した。次に、この配線基板２１に半導体デバイス１５ａをフリップチップ方式で搭載してアンダーフィル１６を形成し、さらに半導体デバイス１５ｂをマウント材２６を介して半導体デバイス１５a上に設けて、ワイヤーボンディング方式でワイヤー２７を形成し、配線基板２１に電気的に接続した。次いで、半導体デバイス１５ａ、１５ｂを覆うようにモールディング１７を形成し、さらに半田ボール１８を搭載して評価試験用の半導体パッケージを作製した。この半導体パッケージの構成を表１に示す。
Figure 0004108643
図１１に示すように、評価試験用の半導体パッケージは、Ａ部に示すように、半導体デバイス１５aを搭載するためのバンプ１４、ヴィアホール１０および２４、半田ボール１８すべてが垂直方向に一列に配置されている部分を有している。さらに、Ｂ部に示すように、バンプ１４、ヴィアホール１０および２４、半田ボール１８のいずれもが垂直方向に一列に配置されていない部分も有している。
次に、表１に示すサンプルにおける絶縁膜の機械的特性、即ち、破断強度、弾性率及び破断伸率を測定した。測定は、絶縁膜のフィルムを幅が１ｃｍの短冊状に切り出し、「ＪＰＣＡ規格 ビルトアップ配線板 ＪＰＣＡ−ＢＵ０１ ４．２節」に準拠して引張試験を行い、測定した。測定温度は−６５℃、２３℃、１５０℃の３水準とした。この測定結果を表２に示す。
Figure 0004108643
また、表２に示す機械的特性値に基づいて、その温度依存性を算出した。即ち、温度がＴ℃のときの弾性率をＤＴ、温度がＴ℃のときの破断強度をＨＴとしたとき、比（Ｄ−６５／Ｄ１５０）の値、および比（Ｈ−６５／Ｈ１５０）の値を算出した。この算出結果を表３に示す。
Figure 0004108643
更に、表２に示すサンプルの熱応力耐久性を評価した。熱応力耐久性の評価は、半導体パッケージ単体、および半導体パッケージを実装用ボードに搭載したサンプルで行った。半導体パッケージ単体については、−６５℃の温度に３０分間保持した後、＋１５０℃の温度に３０分間保持する基本サイクルを所定の回数繰り返すヒートサイクルを印加した。また、半導体パッケージを実装用ボードに搭載したサンプルについては、−４５℃の温度に３０分間保持した後、＋１２５℃の温度に３０分間保持する基本サイクルを所定の回数繰り返すヒートサイクルを印加した。そして、各サンプルにおいて電気的接続オープン、即ち断線が発生するサイクル数を評価した。低温（−６５℃または−４０℃）から高温（＋１５０℃または＋１２５℃）へ移行する移行時間及び高温から低温へ移行する移行時間は、ヒートサイクル試験機の能力及びサンプルの熱容量により異なるため、適宜調整した。
なお、半導体デバイスの熱応力耐久性を評価する際に、実使用条件（２５〜７０℃）でヒートサイクル試験を行うと、試験に長時間を要してしまう。このため、サンプルに（−６５〜１５０℃）、または（−４０〜１２５℃）のヒートサイクルを印加し、加速試験を行う。温度サイクル試験加速性に関するＥＩＡＪ−ＥＴ−７４０４（１９９９年４月制定）に示されているＣｏｆｆｉｎ−Ｍａｎｓｏｎの式により求められた値を参照すると、例えば（−４０〜１２５℃）のヒートサイクルは、実使用条件（２５〜７０℃、１サイクル／日）に対して５．７倍の加速性がある。このため、（−４０〜１２５℃）における６００サイクルは、実使用条件で約１０年間に相当する。
熱応力耐久性試験の評価結果を表３に示す。なお、表３において、「Ａ部ヴィアオープン」「Ｂ部ヴィアオープン」とは、それぞれ図１１に示すＡ部、およびＢ部を構成するヴィアホール接合部におけるオープンが発生したことを示し、「ワイヤーオープン」とは図１１に示す半導体デバイス１５ｂを電気的に接続するためのワイヤー３０と配線基板２１に設けられているエッチングバリア層５との接合部におけるオープンが発生したことを示す。また、「１５００超」および「１０００超」とは、夫々１５００サイクルおよび１０００サイクルのヒートサイクル後においても、オープン状態とならなかったことを示す。
表２及び表３に示すＮｏ．１乃至５は本発明の実施例である。本実施例においては、厚み方向の熱膨張率が９０ｐｐｍ／Ｋ以下であるため、バンプ１４、ヴィアホール１０および２４、半田ボール２４が垂直方向に一列に配列されたＡ部においてもヴィアホール接合部におけるオープンは発生せず、熱応力耐久性が優れていた。さらに、本実施例においては、絶縁膜の２３℃における弾性率が５ＧＰａ以上であり、１５０℃における弾性率が２．５ＧＰａ以上であり、２３℃における破断強度が１４０ＭＰａ以上であり、比（Ｄ−６５／Ｄ１５０）の値が３．０以下であり、比（Ｈ−６５／Ｈ１５０）の値が２．３以下であるため、ワイヤーボンディング接合部でのオープンも発生せず、パッケージ全体での熱応力耐久性も優れていた。
これに対して、表２及び表３に示すＮｏ．６乃至９は比較例である。ここで、比較例Ｎｏ．６乃至８は、厚み方向の熱膨張率が９０ｐｐｍ／Ｋより大きいため、Ｂ部を構成するヴィアホール接合部ではオープンが発生しなかったが、バンプ１４、ヴィアホール１０および２４、半田ボール２４が垂直方向に一列に配列されたＡ部においては、ヴィアホール接合部におけるオープンが発生し、熱応力耐久性が劣っていた。また、比較例９は、厚み方向の熱膨張率が９０ｐｐｍ／Ｋ以下であるため、Ａ部、およびＢ部を構成するヴィアホール接合部におけるオープンは発生しなかった。しかしながら、絶縁膜の２３℃における弾性率が５ＧＰａ以上、１５０℃における弾性率が２．５ＧＰａ以上、２３℃における破断強度が１４０ＭＰａ以上、比（Ｄ−６５／Ｄ１５０）の値が３．０以下、比（Ｈ−６５／Ｈ１５０）の値が２．３以下を満たしていないため、半導体パッケージ組立時におけるワイヤーボンディング性や取り扱い性に劣っており、このためワイヤーボンディング接合部でのオープンが発生し、パッケージ全体での熱応力耐久性に劣っていた。
本発明の第１の実施形態に係る配線基板を示す断面図である。 本実施形態に係る半導体パッケージを示す断面図である。 本実施形態の変形例に係る半導体パッケージを示す断面図である。 本発明の第２の実施形態に係る配線基板を示す断面図である。 本実施形態に係る半導体パッケージを示す断面図である。 （ａ）乃至（ｃ）は、本発明の第３の実施形態に係る配線基板の製造方法及びその構成をその工程順に示す断面図である。 本発明の第４の実施形態に係る配線基板を示す断面図である。 （ａ）乃至（ｅ）は、本発明の第１の実施形態に係る配線基板の製造方法をその工程順に示す断面図である。 （ａ）及び（ｂ）は、本実施形態に係る半導体パッケージの製造方法をその工程順に示す断面図である。 （ａ）乃至（ｄ）は、本発明の第２の実施形態に係る配線基板及び半導体パッケージの製造方法をその工程順に示す断面図である。 評価試験用の半導体パッケージを示す断面図である。 従来のビルドアップ基板を示す断面図である。 （ａ）乃至（ｃ）は、従来プリント基板の形成方法をその工程順に示す断面図である。 （ａ）及び（ｂ）は、他の従来の配線基板の製造方法をその工程順に示す断面図である。
符号の説明
１；支持基板
２；レジスト
３；導体配線層
４；エッチング容易層
５；エッチングバリア層
６；配線本体
７；基体絶縁膜
７ａ；凹部
８；絶縁層
１０；ヴィアホール
１１；上層配線
１２；ソルダーレジスト
１３；配線基板
１４、１４ａ；バンプ
１５、１５ａ、１５ｂ；半導体デバイス
１６；アンダーフィル
１７；モールディング
１８；半田ボール
１９；半導体パッケージ
２１；配線基板
２２；中間配線
２３；中間絶縁膜
２４；ヴィアホール
２５；半導体パッケージ
２６；マウント材
２７；ワイヤー
４１；保護膜
４２；エッチング部
４３；配線基板
７１；貫通スルーホール
７２；導体配線
７３；ベースコア基板
７４；ヴィアホール
７５；層間絶縁膜
７６；導体配線
８１；導体配線
８２；プリプレグ
８３；スルーホール
８４；導体ペースト
８５；プリント基板
８６；ランドパターン
９１；支持板
９２；導体配線
９３；層間絶縁膜
９４；ヴィアホール
９５；導体配線
９６；支持体
９７；配線基板

Claims (11)

  1. ヴィアホールが形成され膜厚が２０乃至１００μｍの基体絶縁膜と、この基体絶縁膜の下面に形成され前記ヴィアホールに接続された下層配線と、前記基体絶縁膜上に形成され前記ヴィアホールを介して前記下層配線に接続された上層配線と、を有し、前記基体絶縁膜の下面には凹部が形成されていて、前記下層配線は前記凹部に埋め込まれており、前記下層配線の少なくとも一部は半導体デバイス搭載用の接続電極であり、前記基体絶縁膜はガラス又はアラミドからなる補強繊維をガラス転移温度１５０℃以上の耐熱性樹脂に含有させたものであり、さらに下記（１）〜（６）の物性を有するものであることを特徴とする配線基板。
    （１）厚み方向の熱膨張率が９０ｐｐｍ／Ｋ以下
    温度がＴ℃のときの弾性率をＤＴ、温度がＴ℃のときの破断強度をＨＴとしたとき
    （２）Ｄ２３≧５ＧＰａ
    （３）Ｄ１５０≧２．５ＧＰａ
    （４）（Ｄ−６５／Ｄ１５０）≦３．０
    （５）Ｈ２３≧１４０ＭＰａ
    （６）（Ｈ−６５／Ｈ１５０）≦２．３
  2. 前記補強繊維の直径が１０μｍ以下であることを特徴とする請求項１に記載の配線基板。
  3. 前記基体絶縁膜と前記上層配線との間に配置され、前記ヴィアホールを介して前記下層配線に接続された中間配線と、この中間配線を覆うように形成されこの中間配線と前記上層配線とを相互に接続する他のヴィアホールが形成された中間絶縁膜とよりなる配線構造層を１又は複数層有することを特徴とする請求項１又は２に記載の配線基板。
  4. 前記下層配線の下面は、前記基体絶縁膜の下面よりも０．５乃至１０μｍ上方に位置していることを特徴とする請求項１に記載の配線基板。
  5. 前記基体絶縁膜の下面と前記下層配線の下面とが、同一平面をなしていることを特徴とする請求項１乃至３のいずれか１項に記載の配線基板。
  6. 前記基体絶縁膜の下方に形成され、前記下層配線の一部を覆うと共に残部を露出させる保護膜を有することを特徴とする請求項５に記載の配線基板。
  7. 前記上層配線の一部を覆い、残部を露出させるソルダーレジスト層を有することを特徴とする請求項１乃至６のいずれか１項に記載の配線基板。
  8. 請求項１乃至７のいずれか１項に記載の配線基板と、この配線基板に搭載された半導体デバイスと、を有することを特徴とする半導体パッケージ。
  9. 前記半導体デバイスは、前記下層配線に接続されていることを特徴とする請求項８に記載の半導体パッケージ。
  10. 第２の半導体デバイスが、前記上層配線に接続されていることを特徴とする請求項９に記載の半導体パッケージ。
  11. 前記上層配線又は前記下層配線に接続された、外部素子との接続用端子をさらに有することを特徴とする請求項８乃至１０のいずれか１項に記載の半導体パッケージ。
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