JP3854054B2 - 半導体装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
この発明は、半導体チップに導電性部材を埋設した貫通穴を形成し、半導体素子の形成面側とその裏面側から配線を導出するパッケージ構造の半導体装置に関し、特に電源を強化した高性能半導体装置に好適なものである。
【０００２】
【従来の技術】
半導体集積回路の微細化に伴う電源電圧の低電圧化や、回路規模の増大による半導体チップサイズの増大が進むにつれ、半導体チップ内部での電圧降下の問題が顕在化してきている。その対策として、半導体チップ表面の全域に渡って接続端子を設け、多層配線基板にフェイスダウンで接続するフリップチップ構造のパッケージが主流となってきている。
【０００３】
図２９は、上記のような従来の半導体装置の概略構成を示す断面図である。図２９において、２１は半導体チップ、２２は半導体素子の形成面、２３は半導体素子の形成面２２に設けた接続端子（導電性バンプ）、２４は微細配線基板である。半導体チップ２１は、半導体素子の形成面２２を下にして配置され、当該半導体チップ２１中の半導体素子に電気的に接続された導電性バンプ２３により微細配線基板２４上に搭載されている。この微細配線基板２４は、樹脂等からなる絶縁性の基板２４Ａの両面と内部にそれぞれ配線層（多層配線）２４Ｂが形成されており、上記半導体チップ２１の搭載面側には、上記バンプ２３に対応する位置に配線層が形成されている。この配線層は、上記基板２４Ａ中に設けられた配線層部を介して裏面側に導出され、実装基板に接続するための接続端子（導電性バンプ）２５に電気的に接続されている。
【０００４】
しかしながら、上述したような構造の半導体装置を実現するためには、半導体チップ２１に接続される多数の信号線を微細配線基板２４中で引き回さなければならないため、微細なパターニングが必要となり、極めて高額なものになってしまっていた。
【０００５】
また、複数の半導体チップ間で高速に信号伝送するため、半導体チップの回路形成面同士を対向させて配置した状態で実装することにより、最短距離で多数の接続端子同士を接続する構造のパッケージも提案されている。
【０００６】
しかし、このようなパッケージ構造の場合には、電源の補強を行おうとすると、各半導体チップの回路形成面が対向しているため、チップ外周部からしか電源を与えることができないため、半導体チップ内部での電圧降下の問題は解決できない。
【０００７】
【発明が解決しようとする課題】
上記のように従来の半導体装置は、電源電圧の低電圧化や半導体チップ内部での電圧降下の問題が顕在化してきているが、これらの問題を解決しようとするとコストが高くなるという問題があった。
【０００８】
また、高速で信号伝送可能なパッケージ構造の半導体装置が提案されているが、半導体チップ内部での電圧降下の問題が解決できない。
【０００９】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、必要な機能を最小限のコストで実現できる半導体装置を提供することにある。
【００１０】
また、この発明の別の目的は、半導体集積回路の微細化による電源電圧の低電圧化や、回路規模の増大により半導体チップサイズが拡大しても、半導体チップ内部での電圧降下を抑制できる半導体装置を提供することである。
【００１１】
更に、この発明の他の目的は、高性能かつ廉価なパッケージ構造を有する半導体装置を提供することにある。
【００１２】
【課題を解決するための手段】
この発明の一態様に係る半導体装置は、一方の面に半導体素子が形成された第１の半導体チップと、上記第１の半導体チップにおける半導体素子の形成面上の全域に分散配置され、当該第１の半導体素子に電気的に接続された導電性バンプと、上記第１の半導体チップの外周部に設けられ、当該第１の半導体チップを貫通する貫通穴内に、上記第１の半導体チップと電気的に絶縁された状態で埋設された導電性部材と、上記第１の半導体チップにおける半導体素子の形成面の裏面側に設けられ、上記導電性部材を介して上記半導体素子に電気的に接続されたパッドと、上記第１の半導体チップが上記半導体素子の形成面を下にして搭載される配線基板と、上記配線基板における上記導電性バンプに対応する位置に一部が配置され、当該導電性バンプを介在して上記半導体素子と電気的に接続された配線層と、上記パッドのうちの少なくとも一部と、上記配線層における上記導電性バンプに対応する位置以外の部分とを接続するボンディングワイヤーと、上記ボンディングワイヤーと上記第１の半導体チップを含む配線基板の上面を封止するパッケージとを具備し、上記導電性バンプは、上記半導体素子に電源電位とグランド電位を印加するために用い、上記ボンディングワイヤー、上記パッド及び上記導電性部材は上記半導体素子に信号を伝達するために用いる。
【００１３】
また、この発明の他の一態様に係る半導体装置は、一方の面に半導体素子が形成された第１の半導体チップと、上記第１の半導体チップの全域に分散配置され当該第１の半導体チップを貫通する貫通穴内に、上記第１の半導体チップと電気的に絶縁された状態で埋設された導電性部材と、上記第１の半導体チップにおける半導体素子の形成面の裏面側に設けられ、上記導電性部材を介して上記半導体素子に電気的に接続された導電性バンプと、上記第１の半導体チップにおける半導体素子の形成面側の外周部に設けられ、上記半導体素子に電気的に接続されたパッドと、上記第１の半導体チップが上記半導体素子の形成面を上にして搭載される配線基板と、上記配線基板における上記導電性バンプに対応する位置に一部が配置され、当該導電性バンプを介在して上記半導体素子と電気的に接続された配線層と、上記パッドのうちの少なくとも一部と、上記配線層における上記導電性バンプに対応する位置以外の部分とを接続するボンディングワイヤーと、上記ボンディングワイヤーと上記第１の半導体チップを含む配線基板の上面を封止するパッケージとを具備し、上記導電性バンプは、上記半導体素子に電源電位とグランド電位を印加するために用い、上記ボンディングワイヤー、上記パッド及び上記導電性部材は上記半導体素子に信号を伝達するために用いる。
【００１４】
この発明の別の一態様に係る半導体装置は、一方の面に半導体素子が形成された第１の半導体チップと、上記第１の半導体チップにおける半導体素子の形成面上の全域に分散配置され、当該第１の半導体素子に電気的に接続された導電性バンプと、上記第１の半導体チップの外周部に設けられ、当該第１の半導体チップを貫通する貫通穴内に、上記第１の半導体チップと電気的に絶縁された状態で埋設された導電性部材と、上記第１の半導体チップにおける半導体素子の形成面の裏面側に設けられ、上記導電性部材を介して上記半導体素子に電気的に接続されたパッドと、上記導電性バンプに対応する位置に一部が接続されて上記第１の半導体チップが上記半導体素子の形成面を下にして搭載され、当該導電性バンプを介在して上記半導体素子と電気的に接続されるリードフレームと、上記パッドのうちの少なくとも一部と、上記リードフレームにおける上記導電性バンプに対応する位置以外の部分とを接続するボンディングワイヤーと、上記ボンディングワイヤーと上記第１の半導体チップを含む上記リードフレームのインナーリード部を封止するパッケージとを具備し、上記導電性バンプは、上記半導体素子に電源電位とグランド電位を印加するために用い、上記ボンディングワイヤー、上記パッド及び上記導電性部材は上記半導体素子に信号を伝達するために用いる。
【００１５】
更に、この発明の一態様に係る半導体装置は、一方の面に半導体素子が形成された第１の半導体チップと、上記第１の半導体チップの全域に分散配置され当該第１の半導体チップを貫通する貫通穴内に、上記第１の半導体チップと電気的に絶縁された状態で埋設された導電性部材と、上記第１の半導体チップにおける半導体素子の形成面の裏面側に設けられ、上記導電性部材を介して上記半導体素子に電気的に接続された導電性バンプと、上記第１の半導体チップにおける半導体素子の形成面側の外周部に設けられ、上記半導体素子に電気的に接続されたパッドと、上記導電性バンプに対応する位置に一部が接続されて上記第１の半導体チップが上記半導体素子の形成面を上にして搭載され、当該導電性バンプを介在して上記半導体素子と電気的に接続されるリードフレームと、上記パッドのうちの少なくとも一部と、上記リードフレームにおける上記導電性バンプに対応する位置以外の部分とを接続するボンディングワイヤーと、上記ボンディングワイヤーと上記第１の半導体チップを含む上記リードフレームのインナーリード部を封止するパッケージとを具備し、上記導電性バンプは、上記半導体素子に電源電位とグランド電位を印加するために用い、上記ボンディングワイヤー、上記パッド及び上記導電性部材は上記半導体素子に信号を伝達するために用いる。
【００１６】
この発明の更に他の一態様に係る半導体装置は、一方の面に半導体素子が形成された半導体チップと、上記半導体チップにおける半導体素子の形成面上の全域に分散配置され、当該半導体素子に電気的に接続された導電性バンプと、上記半導体チップの外周部に設けられ、当該半導体チップを貫通する貫通穴内に、上記半導体チップと電気的に絶縁された状態で埋設された導電性部材と、上記半導体チップにおける半導体素子の形成面の裏面側に設けられ、上記導電性部材を介して上記半導体素子に電気的に接続されたパッドと、上記半導体チップが上記半導体素子の形成面を下にして搭載され、上記導電性バンプが電気的に接続されたヒートスラグと、上記半導体チップを取り囲むように配置され、上記ヒートスラグに搭載された配線基板と、上記配線基板に形成された配線層と、上記パッドのうちの少なくとも一部と、上記配線層とを接続するボンディングワイヤーと、上記配線基板における上記ヒートスラグへの搭載面の裏面に配置され、上記配線層に電気的に接続された実装基板への実装用接続端子と、上記ボンディングワイヤーと上記半導体チップを封止するパッケージとを具備し、上記導電性バンプは、上記ヒートスラグから上記半導体素子に電源電位またはグランド電位を印加するために用い、上記ボンディングワイヤー、上記パッド及び上記導電性部材は上記半導体素子に信号を伝達するために用いる。
【００１７】
この発明の更に別の一態様に係る半導体装置は、一方の面に半導体素子が形成された半導体チップと、上記半導体チップの全域に分散配置され当該半導体チップを貫通する貫通穴内に、上記半導体チップと電気的に絶縁された状態で埋設された導電性部材と、上記半導体チップにおける半導体素子の形成面の裏面側に設けられ、上記導電性部材を介して上記半導体素子に電気的に接続された導電性バンプと、上記半導体チップにおける半導体素子の形成面側の外周部に設けられ、上記半導体素子に電気的に接続されたパッドと、上記半導体チップが上記半導体素子の形成面を上にして搭載され、上記導電性バンプが電気的に接続されたヒートスラグと、上記半導体チップを取り囲むように配置され、上記ヒートスラグに搭載された配線基板と、上記配線基板に形成された配線層と、上記パッドのうちの少なくとも一部と、上記配線層とを接続するボンディングワイヤーと、上記配線基板における上記ヒートスラグへの搭載面の裏面側に配置され、上記配線層に電気的に接続された実装基板への実装用接続端子と、上記ボンディングワイヤーと上記半導体チップを封止するパッケージとを具備し、上記導電性バンプは、上記ヒートスラグから上記半導体素子に電源電位またはグランド電位を印加するために用い、上記ボンディングワイヤー、上記パッド及び上記導電性部材は上記半導体素子に信号を伝達するために用いる。
【００１８】
この発明の一態様に係る半導体装置は、一方の面に半導体素子が形成された半導体チップと、上記半導体チップにおける半導体素子の形成面上の全域に分散配置され、当該半導体素子に電気的に接続された導電性バンプと、上記半導体チップの外周部に設けられ、当該半導体チップを貫通する貫通穴内に、上記半導体チップと電気的に絶縁された状態で埋設された導電性部材と、上記半導体チップにおける半導体素子の形成面の裏面側に設けられ、上記導電性部材を介して上記半導体素子に電気的に接続されたパッドと、上記半導体チップが上記半導体素子の形成面を下にして搭載され、上記導電性バンプが電気的に接続されたヒートスラグと、デバイスホール内に上記半導体チップが配置され、ビームリードが上記パッドのうちの少なくとも一部に接続され、上記ヒートスラグに固着されたＴＡＢテープと、上記ＴＡＢテープにおける上記ヒートスラグへの搭載面の裏面側のビームリード上に配置され、上記パッドに電気的に接続された実装基板への実装用接続端子と、上記ビームリードと上記半導体チップとを封止するパッケージとを具備し、上記導電性バンプは、上記ヒートスラグから上記半導体素子に電源電位またはグランド電位を印加するために用い、上記ビームリード、上記パッド及び上記導電性部材は上記半導体素子に信号を伝達するために用いる。
【００１９】
また、この発明の一態様に係る半導体装置は、一方の面に半導体素子が形成された半導体チップと、上記半導体チップの全域に分散配置され当該半導体チップを貫通する貫通穴内に、上記半導体チップと電気的に絶縁された状態で埋設された導電性部材と、上記半導体チップにおける半導体素子の形成面の裏面側に設けられ、上記導電性部材を介して上記半導体素子に電気的に接続された導電性バンプと、上記半導体チップにおける半導体素子の形成面側の外周部に設けられ、上記半導体素子に電気的に接続されたパッドと、上記半導体チップが上記半導体素子の形成面を上にして搭載され、上記導電性バンプが電気的に接続されたヒートスラグと、デバイスホール内に上記半導体チップが配置され、ビームリードが上記パッドのうちの少なくとも一部に接続され、上記ヒートスラグに固着されたＴＡＢテープと、上記ＴＡＢテープにおける上記ヒートスラグへの搭載面の裏面側のビームリード上に配置され、上記パッドに電気的に接続された実装基板への実装用接続端子と、上記ビームリードと上記半導体チップとを封止するパッケージとを具備し、上記導電性バンプは、上記ヒートスラグから上記半導体素子に電源電位またはグランド電位を印加するために用い、上記ビームリード、上記パッド及び上記導電性部材は上記半導体素子に信号を伝達するために用いる。
【００３４】
この発明によれば、下記のような効果を得ることができる。
【００３５】
すなわち、接続端子の配置位置を増加できるため、接続密度を増大させずに、接続端子数を増加することが可能である。
【００３６】
半導体チップをリードフレームに搭載すれば、配線基板を用いる場合よりも、より廉価な半導体装置を提供することができる。
【００３７】
接続密度を増大させずに、接続端子数を増加させたＣＳＰを実現することができ、実装効率を大幅に向上できる。
【００３８】
半導体チップに形成する貫通穴によるチップサイズの増大を抑えることができる。
【００３９】
接続端子を半導体チップ表面の全域に分散して配置するので、接続密度を増大させずに半導体チップ内の電圧降下を低減することができる。
【００４０】
高価な微細配線基板を用いることなく接続端子数を増加させることができるので、必要な機能を最小限のコストで実現できる。
【００４２】
高価な微細配線基板を用いることなく接続端子数を増加することができ、且つ複数の半導体チップ間を最短距離で信号伝達させることが可能となり、半導体装置の高性能化が図れる。
【００４３】
加えて、複数の半導体チップ間で多数の接続点を形成することも可能となる。
【００４４】
貫通穴を設けた薄い第１の半導体チップを第２の半導体チップで補強できるので、第１の半導体チップが破損する危険を大幅に低減できる。
【００４６】
【発明の実施の形態】
この発明の骨子は、導電性部材を埋設した貫通穴を設けた半導体チップを種々の形態で実装するものであり、少数しか必要ないが半導体チップ表面の全域に分散させる必要がある電源系やグランド系の配線の接続、あるいは必ずしも半導体チップ表面の全域に分散させる必要がないものの多数必要な信号系の配線の接続を、貫通穴に埋設した導電性部材を介して半導体チップの裏面側に導出することにより、半導体チップの両面に再配置するものである。
【００４７】
そして、半導体チップをフェイスアップで実装する場合は、貫通穴を電源系とグランド系に割り当て、半導体素子の形成面の裏面からダイレクトに電源の補強を行う。一方、微細な接続が必要な信号線には、半導体素子の形成面の外周部に設けたパッドからワイヤーボンディングを行って導出する。この組み合わせにより、高価な微細配線基板を用いることなく電源を強化した高性能半導体装置を実現できる。
【００４８】
一方、半導体チップをフェイスダウンで実装する場合には、半導体素子の形成面上に電源パッドやグランドパッドを二次元的に配置してフリップチップ接続する。微細接続が必要な信号線は、半導体素子の外周部に形成した貫通穴を介して半導体素子の形成面の裏面に導出し、裏面側からワイヤーボンディングで引き出す。この組み合わせの場合も、前記同様に高価な微細配線基板を用いずに電源を強化した高性能半導体装置を実現できる。
【００４９】
さらに発展例として、前記２例の半導体チップ上に別の半導体チップを積層することも可能となる。特に、２つの半導体チップ間の接続密度が高い場合には、下の半導体チップをフェイスアップにすることにより、高価な配線基板を介さずに多端子接続が実現できる。
【００５０】
以下、この発明の種々の実施の形態について図面を参照して詳述する。
【００５１】
［第１の実施の形態］
図１（ａ），（ｂ）はそれぞれ、この発明の第１の実施の形態に係る半導体装置について説明するためのもので、（ａ）図は概略断面図、（ｂ）図は（ａ）図の一部の拡大断面図である。（ａ）図に示す如く、半導体チップ１は、半導体素子（内部回路）の形成面２を配線基板７に対向して（フェイスダウン）搭載されている。半導体素子の形成面２には、接続端子（導電性バンプ）４が全域に分散（例えばアレイ状）されて形成されており、この接続端子４を介して配線基板７の配線層７Ｂとの電気的な接続を行っている。上記配線基板７は、樹脂等からなる絶縁性の基板７Ａの両面と内部にそれぞれ配線層（多層配線）７Ｂが形成されており、上記半導体チップ１の搭載面側には、上記バンプ４に対応する位置に配線層が配置されている。この配線層７Ｂは、上記基板７Ａ中に設けられた配線層部を介して裏面側に導出され、実装基板に接続するための接続端子（導電性バンプ）１３に電気的に接続されている。
【００５２】
また、上記半導体チップ１の外周部には導電性の部材が埋め込まれた貫通穴３が形成されており、この貫通穴３内に埋設された導電性部材のチップ裏面上に接続端子（パッド）５がそれぞれ形成されている。上記接続端子５と配線基板７は、ボンディングワイヤー６によって接続されている。そして、上記配線基板７上の半導体チップ１及びボンディングワイヤー６が、樹脂やセラミック等からなるパッケージ９に封止されている。
【００５３】
上記構成において、貫通穴３の近傍は、（ｂ）図に示すようになっている。半導体チップ１に形成された貫通穴３の側壁には絶縁膜１４が形成され、この貫通穴３内に上記チップ１とは絶縁された状態で埋め込み金属（導電性部材）１５が設けられている。上記チップ１における半導体素子の形成面２側には、例えば銅やアルミニウム等からなり、一端が上記導電性部材１５と電気的に接続されたチップ内配線１７が設けられている。このチップ内配線１７の他端は、半導体素子（内部回路）に電気的に接続される。そして、上記チップ内配線１７を含むチップ１の半導体素子形成面２の全面が層間絶縁膜及び表面保護膜１６で被覆されている。一方、上記チップ１における素子形成面の裏面側の導電性部材１５上には、ボンディングパッド（接続端子）５が設けられており、このボンディングパッド５にボンディングワイヤー６の一端がボールボンディングされている。更に、上記貫通穴３の近傍を除くチップ１の裏面には、裏面絶縁膜１８が形成されている。
【００５４】
本構造の最大の利点は、従来のプラスチックＢＧＡパッケージにおいて接続可能な全領域、すなわち半導体チップ１の配線基板７に対向する面の全域及びその裏面の外周部のいずれにも接続端子４，５が分散配置できることであり、実質的な接続密度を増大させることなく、接続点の数を増加させることが可能となる。
【００５５】
また、半導体素子の形成面２に分散されている接続端子４を電源系とグランド系に割り当てることにより、本構造の利便性を最大限に活用できる。一般に電源系とグランド系の接続端子は、半導体チップ１の全面に分散配置することが重要であり、必ずしも多数の接続点が必要なわけではない。これに対し、信号系の接続は当然のことながら多数の接続点数が必要となるが、その反面必ずしも半導体チップ１の全面に分散している必要はない。従って、面配置された接続端子４は端子数も少なく、廉価な配線基板７を用いて引き回すことが可能となる。しかも、多数の信号端子は、チップの外周部からボンディングワイヤー６によって、更に外周へ広げられた状態で配置されるため、こちらも廉価な配線基板７で十分引き回すことが可能となっている。
【００５６】
従って、上記第１の実施の形態に係る半導体装置によれば、必要な機能を最小限のコストで実現できる。また、半導体集積回路の微細化による電源電圧の低下や、回路規模の増大により半導体チップサイズが拡大しても、半導体チップ内部での電圧降下を抑制できる。更に、高性能かつ廉価なパッケージ構造を有する半導体装置が得られる。
【００５７】
［第２の実施の形態］
図２（ａ），（ｂ）はそれぞれ、この発明の第２の実施の形態に係る半導体装置について説明するためのもので、（ａ）図は概略断面図、（ｂ）図は（ａ）図の一部の拡大断面図である。本第２の実施の形態においては、半導体チップ１は半導体素子の形成面２の裏面を配線基板７に対向させて（フェイスアップ）搭載されている。導電性部材１５が埋設された貫通穴３は、半導体チップ１の全域に分散配置され、この貫通穴３を介してチップ１の裏面に形成された接続端子（導電性バンプ）５を用いて配線基板７との接続がなされている。また、半導体チップ１の半導体素子の形成面２の外周部には、一般的な半導体装置と同様な接続端子（パッド）４が形成されており、この接続端子４からワイヤーボンディングによって配線基板７の配線層７Ｂと電気的に接続されている。
【００５８】
上記のような構成において、貫通穴３の近傍は、（ｂ）図に示すようになっている。半導体チップ１に形成された貫通穴３の側壁には絶縁膜１４が形成され、この貫通穴３内に上記チップ１とは絶縁された状態で導電性部材１５が埋設されている。上記チップ１における半導体素子の形成面２側には、一端が上記導電性部材１５と電気的に接続されたチップ内配線１７が設けられ、このチップ内配線１７の他端は、半導体素子（内部回路）に電気的に接続される。上記チップ内配線１７を含むチップ１の半導体素子の形成面２の全面が層間絶縁膜及び表面保護膜１６で被覆され、裏面側の導電性部材１５には、導電性バンプ（接続端子）５が設けられている。このバンプ５には、配線基板７の配線層７Ｂが接続される。更に、上記貫通穴３の近傍を除くチップ１の裏面は、裏面絶縁膜１８で被覆されている。
【００５９】
本構造も上述した第１の実施の形態と同様に、接続に適した位置に接続端子４，５が分散される特徴を持っているため、実質的な接続密度を増大させることなく接続点の数を増加させることが可能である。また、本構造の場合、電源系やグランド系の配置は、上記第１の実施の形態と同様の理由から、バンプ５に割り当てるのが好ましい。
【００６０】
［第３、第４の実施の形態］
図３及び図４はそれぞれ、この発明の第３及び第４の実施の形態に係る半導体装置について説明するための概略断面図であり、上述した第１及び第２の実施の形態に係る半導体装置の変形例である。これら第３及び第４の実施の形態においては、配線基板７の代わりに低コストなリードフレーム８を用いている。他の基本的な構成は、第１及び第２の実施の形態と同様であるので、図３及び図４において、図１及び図２と同一構成部分には同じ符号を付してその詳細な説明は省略する。
【００６１】
一般に、リードフレーム８に半導体チップ１を搭載する場合には、配線基板７を用いる場合のような電源・グランドプレーンを形成することができないため、電源補強の点で若干不利になる。しかしながら、本実施の形態に係る半導体装置では、電源・グランドは全て半導体チップ１の直下からダイレクトに供給されるため、実質的に十分な性能を確保することができる。
【００６２】
［第５、第６の実施の形態］
図５及び図６はそれぞれ、この発明の第５及び第６の実施の形態に係る半導体装置について説明するための概略断面図であり、上述した第１及び第２の実施の形態に係る半導体装置の他の変形例である。これら第５及び第６の実施の形態においては、ヒートスラグ１０上に半導体チップ１と配線基板７を搭載している。上記ヒートスラグ１０は、金属層あるいは金属配線を形成したセラミック板、あるいは金属板であり、上記金属部は、電源あるいはグランドに接続されている。
【００６３】
そして、第５の実施の形態では、上記ヒートスラグ１０上に、半導体チップ１が半導体素子の形成面２を下にして搭載されている。上記半導体チップ１の半導体素子の形成面２に設けられた接続端子（導電性バンプ）４は、上記ヒートスラグ１０上の金属部に接続される。また、半導体チップ１を取り囲むように、配線基板７が配置されている。この配線基板７の上面には、実装用の接続端子１３が設けられている。上記半導体チップ１の接続端子（パッド）５と配線基板７の配線７Ｂは、ボンディングワイヤー６によって電気的に接続される。そして、上記半導体チップ１、ボンディングワイヤー６及び上記配線基板７のチップ１近傍の領域が樹脂等からなるパッケージ９に封止されている。
【００６４】
上記のような構成において、半導体素子の形成面２に分散配置されている接続端子４は、電源系とグランド系に割り当てており、半導体チップ１の素子形成面２側から接続端子４を介して上記ヒートスラグ１０上の金属配線層に接続される。また、半導体素子の形成面２の裏面側のチップ外周部に沿って配置されている接続端子５は、信号系に割り当てており、半導体チップ１の素子形成面２側から貫通穴３内の導電性部材１５、接続端子５、ボンディングワイヤー６、及び配線基板７中の配線７Ｂをそれぞれ介して上記接続端子１３に接続される。
【００６５】
一方、第６の実施の形態では、上記ヒートスラグ１０上には、半導体チップ１が半導体素子の形成面２を上にして搭載されている。上記半導体チップ１の裏面側に貫通穴３を介して設けられた接続端子（導電性バンプ）５は、上記ヒートスラグ１０上の金属配線層に接続される。また、半導体チップ１を取り囲むように、配線基板７が配置されており、この配線基板７の上面には、実装用の接続端子１３が設けられている。そして、上記半導体チップ１における半導体素子の形成面２側に設けられた接続端子（パッド）４と配線基板７の配線７Ｂとが、ボンディングワイヤー６によって電気的に接続される。上記半導体チップ１、ボンディングワイヤー６及び上記配線基板７のチップ１近傍の領域は、樹脂等からなるパッケージ９に封止されている。
【００６６】
上記のような構成において、半導体素子の形成面２の裏面側に分散配置されている接続端子５は、電源系とグランド系に割り当てており、半導体チップ１の素子形成面２側から接続端子５を介して上記ヒートスラグ１０上の金属配線層に接続される。また、半導体素子の形成面２側のチップ外周部に沿って配置されている接続端子４は、信号系に割り当てており、この接続端子４、ボンディングワイヤー６、及び配線基板７中の配線７Ｂをそれぞれ介して上記接続端子１３に接続される。
【００６７】
［第７、第８の実施の形態］
図７及び図８はそれぞれ、この発明の第７及び第８の実施の形態に係る半導体装置について説明するための概略断面図であり、上述した第５及び第６の実施の形態に係る半導体装置の変形例である。これら第７及び第８の実施の形態は、図５及び図６におけるヒートスラグ１０と半導体チップ１との間に高放熱樹脂層１１を介在させたものである。
【００６８】
この際、第７の実施の形態では、上記半導体チップ１の半導体素子の形成面２に設けた接続端子４を、上記ヒートスラグ１０上の金属部に接続し、この半導体チップ１とヒートスラグ１０との間隙を高放熱樹脂層１１で埋め込んでいる。
【００６９】
一方、第８の実施の形態では、上記半導体チップ１の裏面側に貫通穴３を介して設けた接続端子５を、上記ヒートスラグ１０上の金属部に接続し、この半導体チップ１とヒートスラグ１０との間隙を高放熱樹脂層１１で埋め込んでいる。
【００７０】
このような構成によれば、第５及び第６の実施の形態に係る半導体装置に比べてより放熱性を高めることができる。
【００７１】
なお、図７及び図８では、半導体チップ１とヒートスラグ１０との間を、接続端子４または５を用いて個々に接続する場合を例にとって説明したが、接続端子４または５を電源系やグランド系に用いる場合には、高放熱樹脂層１１に導電性の高い樹脂を用いることにより、一括して接続してしまっても構わない。
【００７２】
［第９、第１０の実施の形態］
図９及び図１０はそれぞれ、この発明の第９及び第１０の実施の形態に係る半導体装置について説明するための概略断面図であり、上述した第７及び第８の実施の形態に係る半導体装置の変形例である。これら第９及び第１０の実施の形態においては、ワイヤーボンディング技術に代えて、ＴＡＢ技術を用いるものである。
【００７３】
すなわち、第９の実施の形態は、上記ヒートスラグ１０上に、半導体チップ１が半導体素子の形成面２を下にして搭載されている。上記半導体チップ１の半導体素子の形成面２に設けられた接続端子４は、上記ヒートスラグ１０上の金属配線層に接続される。上記半導体チップ１の素子形成面２とヒートスラグ１０との間隙には、高放熱樹脂層１１が充填されている。また、上記半導体チップ１は、ＴＡＢテープ７’のデバイスホール内に配置されており、この半導体チップ１を取り囲むように設けられたヒートスラグ１０Ａ上に固着されている。このＴＡＢテープ７’の上面に形成されているリードには、実装用の接続端子１３が設けられている。上記ＴＡＢテープ７’上に設けられたビームリード１２は、上記半導体チップ１の接続端子５に接続される。上記半導体チップ１、ビームリード１２及び上記ＴＡＢテープ７’のチップ１近傍の領域は、例えばポッティング樹脂を滴下して形成したパッケージ９’に封止されている。
【００７４】
上記のような構成において、半導体素子の形成面２に分散配置されている接続端子４は、電源系あるいはグランド系に割り当てており、半導体チップ１の素子形成面２側から接続端子４を介して上記ヒートスラグ１０上の金属部に接続される。また、半導体素子の形成面２の裏面側の接続端子５は、信号系に割り当てており、半導体チップ１の素子形成面２側から貫通穴３内の導電性部材１５、接続端子５、ビームリード１２及び配線基板７中の配線７Ｂをそれぞれ介して上記接続端子１３に接続される。
【００７５】
一方、第１０の実施の形態では、上記ヒートスラグ１０上に、半導体チップ１が半導体素子の形成面２を上にして搭載されている。上記半導体チップ１の裏面側に貫通穴３を介して設けられた接続端子５は、上記ヒートスラグ１０上の金属配線層に接続される。上記半導体チップ１の裏面とヒートスラグ１０との間隙には、高放熱樹脂層１１が充填されている。また、上記半導体チップ１は、ＴＡＢテープ７’のデバイスホール内に配置されており、この半導体チップ１を取り囲むように設けられたヒートスラグ１０Ａ上に固着されている。このＴＡＢテープ７’の上面のリード上には、実装用の接続端子１３が設けられている。ＴＡＢテープ７’のビームリードは、上記半導体チップ１における半導体素子の形成面２側に設けられた接続端子４に接続される。上記半導体チップ１、ビームリード１２及び上記ＴＡＢテープ７’のチップ１近傍の領域は、例えばポッティング樹脂を滴下して形成したパッケージ９’に封止されている。
【００７６】
上記のような構成において、半導体素子の形成面２の裏面に分散配置されている接続端子５は、電源系あるいはグランド系に割り当てており、半導体チップ１の素子形成面２側から接続端子５を介して上記ヒートスラグ１０上の金属配線層に接続される。また、半導体素子の形成面２側の接続端子４は、信号系に割り当てており、この接続端子４、ビームリード１２及び配線基板７中の配線７Ｂをそれぞれ介して上記接続端子１３に接続される。
【００７７】
上記第９、第１０の実施の形態によれば、第５及び第６の実施の形態に係る半導体装置に比べてより放熱性を高めつつ、この発明をＴＡＢ技術を用いる半導体装置にも適用できる。
【００７８】
また、仮に樹脂層１１が絶縁性の断熱材であったとしても、接続端子４または５によってヒートスラグ１０との間を接続しているため、単に断熱樹脂で貼り付けた場合に比べれば、高い放熱性が得られる。
【００７９】
なお、図９及び図１０では、半導体チップ１とヒートスラグ１０との間を、接続端子４または５を用いて個々に接続する場合を例にとって説明したが、第７及び第８の実施の形態と同様に、高放熱樹脂層１１に導電性の高い樹脂を用いれば、一括して接続しても構わない。
【００８０】
［第１１、第１２の実施の形態］
図１１及び図１２はそれぞれ、この発明の第１１及び第１２の実施の形態に係る半導体装置について説明するための概略断面図であり、上述した第１及び第２の実施の形態に係る半導体装置の変形例である。これら第１１及び第１２の実施の形態では、パッケージ９の半導体チップ１上に放熱板を設けている。ここでは、放熱板としてヒートスラグ１０を用いており、このヒートスラグ１０の表面は樹脂コートされずに露出している。
【００８１】
なお、本実施の形態では、ヒートスラグ１０は放熱のみに用いるので、電位を印加する必要はない。従って、必ずしも導体である必要はなく、配線を持たない単なるセラミックであっても一向に構わない。勿論、金属であっても構わない。
【００８２】
上記のような構成によれば、より放熱効果を高めることができ、発熱量の多い半導体チップ１を用いるのに好適である。
【００８３】
［第１３、第１４の実施の形態］
図１３及び図１４はそれぞれ、この発明の第１３及び第１４の実施の形態に係る半導体装置について説明するための概略断面図であり、上述した第３及び第４の実施の形態に係る半導体装置の変形例である。これら第１３及び第１４の実施の形態は、上記第１１及び第１２の実施の形態と同様に、パッケージ９の半導体チップ１上に放熱板を設けるものである。ここでは、放熱板としてヒートスラグ１０を設けており、このヒートスラグ１０の表面は樹脂コートされずに露出している。
【００８４】
なお、本実施の形態では、ヒートスラグ１０は放熱のみに用いるので、電位を印加する必要はない。従って、必ずしも導体である必要はなく、配線を持たない単なるセラミックであっても一向に構わない。勿論、金属であっても構わない。
【００８５】
上記のような構成によれば、より放熱効果を高めることができ、発熱量の多い半導体チップ１をリードフレーム８上に搭載するのに好適である。
【００８６】
［第１５乃至第１８の実施の形態］
図１５乃至図１８はそれぞれ、この発明の第１５乃至第１８の実施の形態を示す概略断面図であり、前述した第１及び第２の実施の形態の発展例である。第１５及び第１７の実施の形態は、第１の実施の形態における半導体チップ１−１上に別の半導体チップ１−２を積層したものであり、第１６及び第１８の実施の形態は、第２の実施の形態における半導体チップ１−１上に別の半導体チップ１−２を積層したものである。第１５及び第１６の実施の形態は、上に搭載した半導体チップ１−２からの接続にボンディングワイヤー６を用いた例であり、第１７及び第１８の実施の形態は、上に搭載した半導体チップ１−２からの接続に導電性バンプ４−２を用いた例である。
【００８７】
上述した第１５乃至第１８の実施の形態では、いずれの実施の形態においても下に搭載される半導体チップ１−１は、チップ全域に分散配置された接続端子４−１または５を持っているため、チップ内部の電圧降下に対して敏感な素子を下に配置して搭載することにより、半導体装置としての性能を向上できる。
【００８８】
加えて、第１７及び第１８の実施の形態の場合には、チップ１−１を貫通して（貫通穴３を介して）上のチップ１−２へ電源電位やグランド電位を供給をすることも可能であり、より高性能な半導体装置を実現できる。
【００８９】
なお、これら第１５乃至第１８の実施の形態では、各半導体チップ１−１，１−２と配線基板７の間、半導体チップ１−１，１−２同士の間のいずれも接続した例を示したが、全ての組み合わせが接続されていなくても構わないことは勿論である。また、積層する半導体チップの数も本実施の形態に示す２つに限らず、３つ以上であっても構わない。更に、本実施の形態では、上に積層した半導体チップ１−２は貫通穴３を持たない通常の半導体チップを例にとって説明したが、導電性部材を埋設した貫通穴３を有する半導体チップを積層しても良いのは勿論である。
【００９０】
［第１９、第２０の実施の形態］
図１９及び図２０はそれぞれ、この発明の第１９及び第２０の実施の形態に係る半導体装置を示す概略断面図である。これら第１９及び第２０の実施の形態は、上記第１５及び第１６の実施の形態に係る半導体装置の放熱性を高めるために、パッケージ９の半導体チップ１−２上に放熱板を設けたものである。ここでは、放熱板としてヒートスラグ１０を設けており、このヒートスラグ１０の表面は樹脂コートされずに露出している。この構造においては、ヒートスラグ１０の金属あるいは金属配線に電位を印加する必要はない。
【００９１】
このような構成によれば、より放熱効果を高めることができ、半導体チップ１−１，１−２を積層することによって増加した発熱量を効果的に低減できる。
【００９２】
なお、上記第１９及び第２０の実施の形態では、上記第１５及び第１６の実施の形態に係る半導体装置の放熱性を高めるために、ヒートスラグ１０を設ける場合を例にとって説明したが、同様な構造は図１７及び図１８に示した第１７及び第１８の実施の形態にも適用可能なのは勿論である。
【００９３】
［第２１、第２２の実施の形態］
図２１及び図２２はそれぞれ、この発明の第２１及び第２２の実施の形態に係る半導体装置を示す概略断面図である。これら第２１及び第２２の実施の形態は、上記第１７及び第１８の実施の形態に係る半導体装置の放熱性を高めるために、パッケージ９の上面に半導体チップ１−２を露出させるものである。
【００９４】
このような構成であっても、放熱効果を高めることができ、半導体チップ１−１，１−２を積層することによって増加した発熱量を効果的に低減できる。
【００９５】
［第２３、第２４の実施の形態］
図２３及び図２４はそれぞれ、この発明の第２３及び第２４の実施の形態に係る半導体装置を示す概略断面図である。本実施の形態では、２つの半導体チップ１−１，１−２を導電性バンプ４−２と５、または導電性バンプ４−１を介在して対向接続したものである。また、半導体チップ１−１，１−２の間隙は、樹脂充填によって補強されている。
【００９６】
貫通穴３を形成した半導体チップ１−１は、貫通穴３の深さの制約のために必然的に薄いものとなってしまう。従って、当該貫通穴３を有する半導体チップ１−１の強度不足を補強するためにも、対向する貫通穴を持たない半導体チップ１−２を厚く、且つ大きく設計することがより好ましい。
【００９７】
なお、本実施の形態では、半導体チップ１−１における半導体チップ１−２との積層面の裏面側に形成した接続端子（図２３の場合は４−１、図２４の場合は５）を、実装基板との外部接続端子として用いることにより、ＣＳＰ（Chip Scale Package）としている。しかしながら、これらの接続端子をパッケージ用配線基板やリードフレームに接続してパッケージあるいはモジュールを形成しても良い。
【００９８】
［第２５及び第２６の実施の形態］
図２５及び図２６はそれぞれ、この発明の第２５及び第２６の実施の形態に係る半導体装置を示す概略断面図である。これらの実施の形態は、上記図２３及び図２４に示した第２３及び第２４の実施の形態に係る半導体装置をそれぞれ配線基板７に搭載するとともに、半導体チップ１−１と１−２間及び半導体チップ１と配線基板７間に封止樹脂を注入してパッケージ化あるいはモジュール化したものである。図２５及び図２６において、図２３及び図２４と同一構成部には同じ符号を付してその詳細な説明は省略する。
【００９９】
このような構成によれば、半導体チップ１−１，１−２の両方が薄厚化されている場合にも強度不足の問題はなく、且つ使い勝手も向上できる。
【０１００】
また、第２３及び第２４の実施の形態では、半導体チップ１−１における半導体チップ１−２との積層面の裏面側に形成した接続端子（図２３の場合は４−１、図２４の場合は５）の数が増大して高密度化してしまうと、実装基板では引き回すことが困難になってしまうが、本実施の形態の場合には、配線基板７を用いて外部接続端子１３のピッチを緩めることができるため、多数の外部接続端子を持つ場合に有効である。
【０１０１】
［第２７及び第２８の実施の形態］
図２７及び図２８はそれぞれ、この発明の第２７及び第２８の実施の形態に係る半導体装置を示す概略断面図である。これらの実施の形態は、上記図２５及び図２６に示した第２５及び第２６の実施の形態に係る半導体装置における半導体チップ１−２に、ヒートスラグ１０を高放熱樹脂１１を用いて貼り付けたものである。
【０１０２】
このような構成によれば、放熱性を高めるとともに半導体チップ１−２の露出を避けてチップ１−２を保護することもできる。
【０１０３】
以上、第１乃至第２８の実施の形態を用いてこの発明の説明を行ったが、この発明は上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【０１０４】
【発明の効果】
以上説明したように、この発明によれば、必要な機能を最小限のコストで実現できる半導体装置が得られる。
【０１０５】
また、半導体集積回路の微細化に伴う電源電圧の低電圧化や、回路規模の増大により半導体チップサイズが拡大しても、半導体チップ内部での電圧降下を抑制できる半導体装置が得られる。
【０１０６】
更に、高性能かつ廉価なパッケージ構造を有する半導体装置が得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る半導体装置について説明するためのもので、（ａ）図は概略構成を示す断面図、（ｂ）図は（ａ）図の一部の拡大断面図。
【図２】この発明の第２の実施の形態に係る半導体装置について説明するための断面図、（ａ）図は概略構成を示す断面図、（ｂ）図は（ａ）図の一部の拡大断面図。
【図３】この発明の第３の実施の形態に係る半導体装置について説明するための概略断面図。
【図４】この発明の第４の実施の形態に係る半導体装置について説明するための概略断面図。
【図５】この発明の第５の実施の形態に係る半導体装置について説明するための概略断面図。
【図６】この発明の第６の実施の形態に係る半導体装置について説明するための概略断面図。
【図７】この発明の第７の実施の形態に係る半導体装置について説明するための概略断面図。
【図８】この発明の第８の実施の形態に係る半導体装置について説明するための概略断面図。
【図９】この発明の第９の実施の形態に係る半導体装置について説明するための概略断面図。
【図１０】この発明の第１０の実施の形態に係る半導体装置について説明するための概略断面図。
【図１１】この発明の第１１の実施の形態に係る半導体装置について説明するための概略断面図。
【図１２】この発明の第１２の実施の形態に係る半導体装置について説明するための概略断面図。
【図１３】この発明の第１３の実施の形態に係る半導体装置について説明するための概略断面図。
【図１４】この発明の第１４の実施の形態に係る半導体装置について説明するための概略断面図。
【図１５】この発明の第１５の実施の形態に係る半導体装置について説明するための概略断面図。
【図１６】この発明の第１６の実施の形態に係る半導体装置について説明するための概略断面図。
【図１７】この発明の第１７の実施の形態に係る半導体装置について説明するための概略断面図。
【図１８】この発明の第１８の実施の形態に係る半導体装置について説明するための概略断面図。
【図１９】この発明の第１９の実施の形態に係る半導体装置について説明するための概略断面図。
【図２０】この発明の第２０の実施の形態に係る半導体装置について説明するための概略断面図。
【図２１】この発明の第２１の実施の形態に係る半導体装置について説明するための概略断面図。
【図２２】この発明の第２２の実施の形態に係る半導体装置について説明するための概略断面図。
【図２３】この発明の第２３の実施の形態に係る半導体装置について説明するための概略断面図。
【図２４】この発明の第２４の実施の形態に係る半導体装置について説明するための概略断面図。
【図２５】この発明の第２５の実施の形態に係る半導体装置について説明するための概略断面図。
【図２６】この発明の第２６の実施の形態に係る半導体装置について説明するための概略断面図。
【図２７】この発明の第２７の実施の形態に係る半導体装置について説明するための概略断面図。
【図２８】この発明の第２８の実施の形態に係る半導体装置について説明するための概略断面図。
【図２９】従来の半導体装置について説明するための概略断面図。
【符号の説明】
１，１−１，１−２，２１…半導体チップ、
２，２−１，２−２，２２…半導体素子の形成面、
３…貫通穴、
４，４−１，４−２，２３…第１の接続端子、
５…第２の接続端子、
６…ボンディングワイヤー、
７…配線基板、
７Ａ…絶縁性の基板、
７Ｂ…配線層（第３の接続端子）、
７’…ＴＡＢテープ、
８…リードフレーム、
９，９’，２６…パッケージ、
１０…ヒートスラグ、
１１…高放熱樹脂、
１２…ビームリード、
１３…導電性バンプ（第４の接続端子）、
１４…側面絶縁膜、
１５…埋め込み金属（導電性部材）、
１６…層間絶縁膜及び表面保護絶縁膜、
１７…チップ内配線、
１８…裏面絶縁膜、
２４…微細配線基板。

Claims (17)

  1. 一方の面に半導体素子が形成された第１の半導体チップと、
    上記第１の半導体チップにおける半導体素子の形成面上の全域に分散配置され、当該第１の半導体素子に電気的に接続された導電性バンプと、
    上記第１の半導体チップの外周部に設けられ、当該第１の半導体チップを貫通する貫通穴内に、上記第１の半導体チップと電気的に絶縁された状態で埋設された導電性部材と、
    上記第１の半導体チップにおける半導体素子の形成面の裏面側に設けられ、上記導電性部材を介して上記半導体素子に電気的に接続されたパッドと、
    上記第１の半導体チップが上記半導体素子の形成面を下にして搭載される配線基板と、
    上記配線基板における上記導電性バンプに対応する位置に一部が配置され、当該導電性バンプを介在して上記半導体素子と電気的に接続された配線層と、
    上記パッドのうちの少なくとも一部と、上記配線層における上記導電性バンプに対応する位置以外の部分とを接続するボンディングワイヤーと、
    上記ボンディングワイヤーと上記第１の半導体チップを含む配線基板の上面を封止するパッケージとを具備し、
    上記導電性バンプは、上記半導体素子に電源電位とグランド電位を印加するために用い、上記ボンディングワイヤー、上記パッド及び上記導電性部材は上記半導体素子に信号を伝達するために用いることを特徴とする半導体装置。
  2. 一方の面に半導体素子が形成された第１の半導体チップと、
    上記第１の半導体チップの全域に分散配置され当該第１の半導体チップを貫通する貫通穴内に、上記第１の半導体チップと電気的に絶縁された状態で埋設された導電性部材と、
    上記第１の半導体チップにおける半導体素子の形成面の裏面側に設けられ、上記導電性部材を介して上記半導体素子に電気的に接続された導電性バンプと、
    上記第１の半導体チップにおける半導体素子の形成面側の外周部に設けられ、上記半導体素子に電気的に接続されたパッドと、
    上記第１の半導体チップが上記半導体素子の形成面を上にして搭載される配線基板と、
    上記配線基板における上記導電性バンプに対応する位置に一部が配置され、当該導電性バンプを介在して上記半導体素子と電気的に接続された配線層と、
    上記パッドのうちの少なくとも一部と、上記配線層における上記導電性バンプに対応する位置以外の部分とを接続するボンディングワイヤーと、
    上記ボンディングワイヤーと上記第１の半導体チップを含む配線基板の上面を封止するパッケージとを具備し、
    上記導電性バンプは、上記半導体素子に電源電位とグランド電位を印加するために用い、上記ボンディングワイヤー、上記パッド及び上記導電性部材は上記半導体素子に信号を伝達するために用いることを特徴とする半導体装置。
  3. 一方の面に半導体素子が形成された第１の半導体チップと、
    上記第１の半導体チップにおける半導体素子の形成面上の全域に分散配置され、当該第１の半導体素子に電気的に接続された導電性バンプと、
    上記第１の半導体チップの外周部に設けられ、当該第１の半導体チップを貫通する貫通穴内に、上記第１の半導体チップと電気的に絶縁された状態で埋設された導電性部材と、
    上記第１の半導体チップにおける半導体素子の形成面の裏面側に設けられ、上記導電性部材を介して上記半導体素子に電気的に接続されたパッドと、
    上記導電性バンプに対応する位置に一部が接続されて上記第１の半導体チップが上記半導体素子の形成面を下にして搭載され、当該導電性バンプを介在して上記半導体素子と電気的に接続されるリードフレームと、
    上記パッドのうちの少なくとも一部と、上記リードフレームにおける上記導電性バンプに対応する位置以外の部分とを接続するボンディングワイヤーと、
    上記ボンディングワイヤーと上記第１の半導体チップを含む上記リードフレームのインナーリード部を封止するパッケージとを具備し、
    上記導電性バンプは、上記半導体素子に電源電位とグランド電位を印加するために用い、上記ボンディングワイヤー、上記パッド及び上記導電性部材は上記半導体素子に信号を伝達するために用いることを特徴とする半導体装置。
  4. 一方の面に半導体素子が形成された第１の半導体チップと、
    上記第１の半導体チップの全域に分散配置され当該第１の半導体チップを貫通する貫通穴内に、上記第１の半導体チップと電気的に絶縁された状態で埋設された導電性部材と、
    上記第１の半導体チップにおける半導体素子の形成面の裏面側に設けられ、上記導電性部材を介して上記半導体素子に電気的に接続された導電性バンプと、
    上記第１の半導体チップにおける半導体素子の形成面側の外周部に設けられ、上記半導体素子に電気的に接続されたパッドと、
    上記導電性バンプに対応する位置に一部が接続されて上記第１の半導体チップが上記半導体素子の形成面を上にして搭載され、当該導電性バンプを介在して上記半導体素子と電気的に接続されるリードフレームと、
    上記パッドのうちの少なくとも一部と、上記リードフレームにおける上記導電性バンプに対応する位置以外の部分とを接続するボンディングワイヤーと、
    上記ボンディングワイヤーと上記第１の半導体チップを含む上記リードフレームのインナーリード部を封止するパッケージとを具備し、
    上記導電性バンプは、上記半導体素子に電源電位とグランド電位を印加するために用い、上記ボンディングワイヤー、上記パッド及び上記導電性部材は上記半導体素子に信号を伝達するために用いることを特徴とする半導体装置。
  5. 一方の面に半導体素子が形成された半導体チップと、
    上記半導体チップにおける半導体素子の形成面上の全域に分散配置され、当該半導体素子に電気的に接続された導電性バンプと、
    上記半導体チップの外周部に設けられ、当該半導体チップを貫通する貫通穴内に、上記半導体チップと電気的に絶縁された状態で埋設された導電性部材と、
    上記半導体チップにおける半導体素子の形成面の裏面側に設けられ、上記導電性部材を介して上記半導体素子に電気的に接続されたパッドと、
    上記半導体チップが上記半導体素子の形成面を下にして搭載され、上記導電性バンプが電気的に接続されたヒートスラグと、
    上記半導体チップを取り囲むように配置され、上記ヒートスラグに搭載された配線基板と、
    上記配線基板に形成された配線層と、
    上記パッドのうちの少なくとも一部と、上記配線層とを接続するボンディングワイヤーと、
    上記配線基板における上記ヒートスラグへの搭載面の裏面に配置され、上記配線層に電気的に接続された実装基板への実装用接続端子と、
    上記ボンディングワイヤーと上記半導体チップを封止するパッケージとを具備し、
    上記導電性バンプは、上記ヒートスラグから上記半導体素子に電源電位またはグランド電位を印加するために用い、上記ボンディングワイヤー、上記パッド及び上記導電性部材は上記半導体素子に信号を伝達するために用いることを特徴とする半導体装置。
  6. 一方の面に半導体素子が形成された半導体チップと、
    上記半導体チップの全域に分散配置され当該半導体チップを貫通する貫通穴内に、上記半導体チップと電気的に絶縁された状態で埋設された導電性部材と、
    上記半導体チップにおける半導体素子の形成面の裏面側に設けられ、上記導電性部材を介して上記半導体素子に電気的に接続された導電性バンプと、
    上記半導体チップにおける半導体素子の形成面側の外周部に設けられ、上記半導体素子に電気的に接続されたパッドと、
    上記半導体チップが上記半導体素子の形成面を上にして搭載され、上記導電性バンプが電気的に接続されたヒートスラグと、
    上記半導体チップを取り囲むように配置され、上記ヒートスラグに搭載された配線基板と、
    上記配線基板に形成された配線層と、
    上記パッドのうちの少なくとも一部と、上記配線層とを接続するボンディングワイヤーと、
    上記配線基板における上記ヒートスラグへの搭載面の裏面側に配置され、上記配線層に電気的に接続された実装基板への実装用接続端子と、
    上記ボンディングワイヤーと上記半導体チップを封止するパッケージとを具備し、
    上記導電性バンプは、上記ヒートスラグから上記半導体素子に電源電位またはグランド電位を印加するために用い、上記ボンディングワイヤー、上記パッド及び上記導電性部材は上記半導体素子に信号を伝達するために用いることを特徴とする半導体装置。
  7. 一方の面に半導体素子が形成された半導体チップと、
    上記半導体チップにおける半導体素子の形成面上の全域に分散配置され、当該半導体素子に電気的に接続された導電性バンプと、
    上記半導体チップの外周部に設けられ、当該半導体チップを貫通する貫通穴内に、上記半導体チップと電気的に絶縁された状態で埋設された導電性部材と、
    上記半導体チップにおける半導体素子の形成面の裏面側に設けられ、上記導電性部材を介して上記半導体素子に電気的に接続されたパッドと、
    上記半導体チップが上記半導体素子の形成面を下にして搭載され、上記導電性バンプが電気的に接続されたヒートスラグと、
    デバイスホール内に上記半導体チップが配置され、ビームリードが上記パッドのうちの少なくとも一部に接続され、上記ヒートスラグに固着されたＴＡＢテープと、
    上記ＴＡＢテープにおける上記ヒートスラグへの搭載面の裏面側のビームリード上に配置され、上記パッドに電気的に接続された実装基板への実装用接続端子と、
    上記ビームリードと上記半導体チップとを封止するパッケージとを具備し、
    上記導電性バンプは、上記ヒートスラグから上記半導体素子に電源電位またはグランド電位を印加するために用い、上記ビームリード、上記パッド及び上記導電性部材は上記半導体素子に信号を伝達するために用いることを特徴とする半導体装置。
  8. 一方の面に半導体素子が形成された半導体チップと、
    上記半導体チップの全域に分散配置され当該半導体チップを貫通する貫通穴内に、上記半導体チップと電気的に絶縁された状態で埋設された導電性部材と、
    上記半導体チップにおける半導体素子の形成面の裏面側に設けられ、上記導電性部材を介して上記半導体素子に電気的に接続された導電性バンプと、
    上記半導体チップにおける半導体素子の形成面側の外周部に設けられ、上記半導体素子に電気的に接続されたパッドと、
    上記半導体チップが上記半導体素子の形成面を上にして搭載され、上記導電性バンプが電気的に接続されたヒートスラグと、
    デバイスホール内に上記半導体チップが配置され、ビームリードが上記パッドのうちの少なくとも一部に接続され、上記ヒートスラグに固着されたＴＡＢテープと、
    上記ＴＡＢテープにおける上記ヒートスラグへの搭載面の裏面側のビームリード上に配置され、上記パッドに電気的に接続された実装基板への実装用接続端子と、
    上記ビームリードと上記半導体チップとを封止するパッケージとを具備し、
    上記導電性バンプは、上記ヒートスラグから上記半導体素子に電源電位またはグランド電位を印加するために用い、上記ビームリード、上記パッド及び上記導電性部材は上記半導体素子に信号を伝達するために用いることを特徴とする半導体装置。
  9. 前記配線基板における前記第１の半導体チップが搭載された面の裏面側に設けられ、前記配線層と電気的に接続された実装基板への実装用接続端子を更に具備することを特徴とする請求項１または２に記載の半導体装置。
  10. 前記リードフレームにおける前記第１の半導体チップが搭載された面の裏面側に設けられ、前記配線層と電気的に接続された実装基板への実装用接続端子を更に具備することを特徴とする請求項３または４に記載の半導体装置。
  11. 前記第１の半導体チップ上に積層される第２の半導体チップを更に具備し、前記第１の半導体チップにおける前記パッドの少なくとも一部を、前記第２の半導体チップに接続することを特徴とする請求項１または２に記載の半導体装置。
  12. 前記第１の半導体チップ上に積層される第２の半導体チップを更に具備し、前記第２の半導体チップは、半導体素子の形成面の裏面側が前記第１の半導体チップにおける半導体素子の形成面の裏面側上に積層され、前記第１の半導体チップにおける前記パッドの一部は、前記ボンディングワイヤーを介して前記第２の半導体チップ中に形成された半導体素子に接続されることを特徴とする請求項１に記載の半導体装置。
  13. 前記第１の半導体チップ上に積層される第２の半導体チップを更に具備し、前記第２の半導体チップは、半導体素子の形成面側が前記第１の半導体チップにおける半導体素子の形成面上に積層され、前記第１の半導体チップにおける前記パッドの一部は、前記第２の半導体チップ中に形成された半導体素子に接続されることを特徴とする請求項２に記載の半導体装置。
  14. 前記第２の半導体チップにおけるパッドと対向する位置の、前記第１の半導体チップにおける半導体素子の形成面上に導電性バンプを設け、この導電性バンプを介して前記第１の半導体チップと前記第２の半導体チップを電気的に接続したことを特徴とする請求項１３に記載の半導体装置。
  15. 前記第１の半導体チップ上に積層されるヒートスラグを更に具備することを特徴とする請求項１乃至４いずれか１つの項に記載の半導体装置。
  16. 前記ヒートスラグは金属層あるいは金属配線を形成したセラミック板、あるいは金属板であり、上記金属部は、電源あるいはグランドに接続されていることを特徴とする請求項１５に記載の半導体装置。
  17. 前記第１の半導体チップ上に積層される第２乃至第ｎ（ｎは３以上の正の整数）の半導体チップを更に具備し、前記第１の半導体チップにおける前記パッドの少なくとも一部を、上記第２乃至第ｎの半導体チップに接続することを特徴とする請求項１乃至４いずれか１つの項に記載の半導体装置。
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