JP2008160017A - 半導体パッケージ及びその製造方法 - Google Patents

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electrode
semiconductor package
frame
electrodes
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Yoshio Mochizuki
美穂 望月
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Toshiba Corp
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Abstract

【課題】小型・低背であり、信頼性が高く、電極の配置自由度が高い半導体パッケージ及びその製造方法を提供する。
【解決手段】半導体チップ１の基板２に対して、裏面側から電極３まで到達するようにビア４を形成し、ビア４の内部に導電材６を埋設する。次に、１枚の平坦な導電板を基板２の裏面側に配置し、裏面電極６ａに接合する。次に、この導電板をエッチングにより分割して、複数のフレーム７を形成する。このとき、各フレーム７は各導電材６を介して各電極３に接続される。次に、モールド樹脂８を形成し、半導体チップ１及びフレーム７を封止する。このとき、フレーム７の凸部７ａは外部電極になる。これにより、半導体パッケージ１１が作製される。
【選択図】図１

Description

本発明は、半導体パッケージ及びその製造方法に関し、特に、半導体チップの電極をフレームに接続した半導体パッケージ及びその製造方法に関する。
従来より、半導体チップのパッケージングについては、いかに信頼性を確保しつつ小型化を図るかが課題となっている。従来の半導体パッケージの一例として、半導体チップをフレーム上に固定し、この半導体チップの電極をワイヤを介してフレームに接続する構造が知られている（例えば、特許文献１参照。）。
しかしながら、このようなパッケージにおいては、半導体チップの電極とワイヤとを接続する接続領域の他に、ワイヤとフレームとを接続する接続領域（セカンドボンディングエリア）が必要となるため、半導体チップの大きさに比して、パッケージの外形が大型化してしまう。また、ワイヤが半導体チップの電極形成面上を通過するため、ワイヤが半導体チップに干渉することを防ぐために、ある程度のループ高さが必要になる。このため、小型化及び低背化に限界がある。
また、従来の半導体パッケージの他の例として、ウェーハレベルチップサイズパッケージ（ＷＬＣＳＰ：Wafer Level Chip Size Package）が知られている（例えば、特許文献２参照。）。このＷＬＣＳＰにおいては、プリント基板上に半導体チップが伏せた形で配置されており、半導体チップの電極がはんだバンプなどを介してプリント基板の電極に接続されている。このように、ＷＬＣＳＰにおいては、ワイヤを用いずに半導体チップをプリント基板に接続しているため、ワイヤを設けたパッケージと比較して、低背化を図ることができる。また、チップそのものを外囲器として用いているため、外囲器サイズがチップサイズと同一となり、小型化を図ることができる。
しかしながら、ＷＬＣＳＰにおいては、半導体チップが露出しているため、外部から衝撃が加わるとチップが欠けるなど、機械的なストレスに弱く、信頼性が低いという問題点がある。また、外囲器のサイズは、外部電極の面積及び配列ピッチなどによって決まるため、回路パターン形成における縮小技術などを導入して回路面積を縮小しても、それに合わせてチップ面積を縮小することができない。このため、チップを小面積化して材料コストを低減することができない。
更に、従来の半導体パッケージの他の例として、フリップチップボンディング（ＦＣＢ：Flip Chip Bonding）を用いたパッケージも知られている。ＦＣＢにおいては、半導体チップの電極形成面又はフレームの表面に設けられた複数の金（Ａｕ）バンプにより、チップの電極がフレームに接続されている。この接続は、チップに荷重をかけながら超音波を加えることにより形成される。
しかしながら、ＦＣＢにおいては、チップの電極をフレームに接続する際に、全ての電極が同時に接続されなくてはならない。従って、荷重の印加は全電極について概略均一でなければならない。しかし、ディスクリート製品のように電極の個数が少ない半導体チップについて、荷重を均一にかけるためには、電極の数が偶数であり、且つ電極がチップ中心に関して点対称に配置されていなければ困難である。このため、電極の個数及び配置が制約されてしまい、設計自由度が低いという問題点がある。また、金バンプによる接続は接合力が弱いため、ＦＣＢを用いたパッケージは信頼性が低い。
特開２００６−３３２７０８号公報 特開２００６−０６６４３７号公報
本発明の目的は、小型・低背であり、信頼性が高く、電極の配置自由度が高い半導体パッケージ及びその製造方法を提供することである。
本発明の一態様によれば、表面に複数の電極が形成された半導体チップと、前記複数の電極に接続された複数のフレームと、を備え、前記複数のフレームは、１枚の導電板がエッチングによって分割されたものであることを特徴とする半導体パッケージが提供される。
本発明の他の一態様によれば、半導体チップの表面に形成された複数の電極に１枚の導電板を接合する工程と、前記導電板をエッチングにより分割して前記複数の電極に接続された複数のフレームを形成する工程と、を備えたことを特徴とする半導体パッケージの製造方法が提供される。
本発明によれば、小型・低背であり、信頼性が高く、電極の配置自由度が高い半導体パッケージを得ることができる。
以下、本発明の実施形態に係る半導体パッケージ及びその製造方法について、図面を参照しながら説明する。
図１（ａ）乃至（ｃ）は、本実施形態に係る半導体パッケージを例示する図であり、（ａ）は上面図、（ｂ）は下面図、（ｃ）は（ａ）及び（ｂ）に示すＡ−Ａ’線による断面図である。
図１（ａ）乃至（ｃ）に示すように、本実施形態に係る半導体パッケージ１１においては、半導体チップ１が設けられている。半導体チップ１は、例えばディスクリート半導体チップであり、半導体パッケージ１１は、例えば携帯電話機などの電子機器に搭載されるパッケージである。半導体チップ１においては、例えば単結晶のシリコンからなる基板２の表面に、例えば不純物拡散層からなる複数の電極３が形成されている。なお、電極３は金属層又はシリサイド層などによって形成されていてもよい。また、基板２の表面には、トランジスタなどの素子を含む回路（図示せず）が形成されている。
そして、半導体チップ１の基板２には、その裏面側から表面側に向かって複数のビア４が形成されている。ビア４は電極３に到達しているが、基板２は貫通していない。また、各ビア４が各電極３に到達している。図１に示す例では、電極３は３個形成されており、ビア４も３本形成されている。また、電極３の配置は、チップの中心に関して対称にはなっていない。
また、ビア４の内側面上及び基板２の裏面上には、絶縁膜５が形成されている。絶縁膜５は例えばシリコン酸化膜である。更に、ビア４の内部には、例えば金（Ａｕ）からなる導電材６が埋設されており、導電材６の上端部は電極３に接続されている。一方、導電材６の下端部はビア４内からはみ出しており、基板２の裏面上においてビア４の直下域の外側に広がっており、その表面は平坦になっている。これにより、導電材６の下端部は、基板２の裏面上に引き出されたパッド状の裏面電極６ａとなっている。絶縁膜５は、導電材６とビア４の内面との間、及び導電材６の裏面電極６ａと基板２の裏面との間に介在することにより、導電材６を基板２から絶縁している。これにより、電極３が、ビア４の内面又は基板２の裏面において露出している配線などの他電位の部材と短絡することが防止されている。
更に、半導体チップ１の裏面側には、複数のフレーム７が設けられている。図１に示す例では、３枚のフレーム７が設けられている。フレーム７は例えば銅（Ｃｕ）からなり、金（Ａｕ）からなる裏面電極６ａとの間でＡｕ−Ｃｕ共晶合金を形成することにより、裏面電極６ａに接合されている。これにより、各フレーム７は各導電材６を介して、各電極３に接続されている。各フレーム７の裏面、すなわち、半導体チップ１が配置されていない側の面には、例えば各１個の凸部７ａが形成されている。そして、これらの複数のフレーム７は、１枚の導電板２０（図５参照）がエッチングによって分割されて形成されたものである。
そして、半導体チップ１及びフレーム７を覆うように、モールド樹脂８が設けられている。半導体チップ１はモールド樹脂８によって完全に封止されており、各フレーム７もその大部分がモールド樹脂８によって封止されているが、各フレーム７の凸部７ａの頂面は、モールド樹脂８の外面において露出している。そして、この凸部７ａの頂面が、半導体パッケージ１１の外部電極となっている。すなわち、半導体パッケージ１１の外部電極は、ＬＧＡ（Land Grid Array）タイプの電極である。なお、図１に示す例では、フレーム７における端面の一部もモールド樹脂８の外面において露出しているが、この部分は露出していても露出していなくてもどちらでもよい。
以下、半導体パッケージ１１の各部の寸法の一例を示す。図１（ａ）に示すように、上方から見て、半導体パッケージ１１の外形、すなわち樹脂モールド８の外形は正方形であり、一辺の長さは１．１ｍｍである。また、半導体チップ１の外形も正方形であり、一辺の長さは１．０ｍｍである。半導体チップ１の側面を覆う樹脂モールド８の厚さは、５０μｍである。すなわち、半導体パッケージ１１の寸法は、チップサイズに対して片側５０μｍの拡大に留まっている。また、図１（ｃ）に示すように、側方から見て、長さａ、すなわち、半導体チップ１の表面を覆う樹脂モールド８の厚さは５０μｍであり、長さｂ、すなわち、半導体チップ１の厚さは１００μｍであり、長さｃ、すなわち、半導体チップ１とフレーム７との間隔は３μｍであり、長さｄ、すなわち、フレーム７の厚さは８０μｍである。従って、半導体パッケージ１１の合計の厚さは、例えば２３３μｍである。なお、半導体パッケージ１１の外形寸法をより大きくしたい場合は、樹脂モールド８の厚さを５０μｍ以上とすることで対応可能である。
次に、本実施形態に係る半導体パッケージ１１の製造方法について説明する。
図２乃至図７は、本実施形態に係る半導体パッケージの製造方法を例示する工程断面図であり、各図の（ａ）は上面図であり、（ｂ）は下面図であり、（ｃ）は（ａ）及び（ｂ）に示すＡ−Ａ’線による断面図である。
先ず、図２（ａ）乃至（ｃ）に示すように、半導体チップ１を用意する。この半導体チップ１においては、例えば単結晶シリコンからなる基板２が設けられており、この基板２の表面に、不純物拡散層によって構成された複数の電極３が形成されている。また、基板２の表面には、半導体素子を含む回路（図示せず）が形成されている。
そして、この半導体チップ１について、基板２の裏面における電極３の直下域から、表面側に向けてビア４を形成する。このとき、各ビア４は各電極３に対応させて形成し、電極３に到達するようにする。
次に、図３（ａ）乃至（ｃ）に示すように、ビア４の内側面上及び基板２の裏面上に、例えば熱酸化法により、シリコン酸化物からなる絶縁膜５を形成する。
次に、図４（ａ）乃至（ｃ）に示すように、ビア４内及び基板２の裏面上におけるビア４の開口部の周囲に、例えば金（Ａｕ）又は金合金からなる導電材６を形成する。これにより、導電材６の上端部は電極３に接続され、下端部はパッド形状となって裏面電極６ａとなる。このとき、導電材６は絶縁膜５によって基板２から絶縁されるため、電極３の電位がビア４の内面及び基板２の裏面において露出する他の電位と短絡・干渉することなく、相互に独立して基板２の裏面上に引き出される。なお、裏面電極６ａは導電材６におけるビア４内に埋設されたプラグ部分と同時に形成してもよく、プラグ部分よりも後に形成してもよい。後に形成する場合は、めっきなどにより裏面電極６ａの最表層のみを金又は金合金により形成してもよい。
次に、図５（ａ）乃至（ｃ）に示すように、半導体チップ１の裏面側に１枚の導電板２０を配置する。導電板２０はフラットな１枚板であり、その表面及び裏面は平坦であり、半導体チップ１側から見て、その外形は半導体チップ１の外形よりも僅かに大きい。また、導電板２０は例えば銅（Ｃｕ）により形成されている。そして、この導電板２０を裏面電極６ａに押し付けながら超音波を印加することにより、銅からなる導電板２０と金からなる裏面電極６ａとの間でＡｕ−Ｃｕ共晶合金を形成し、導電板２０を全ての裏面電極６ａと接合する。すなわち、導電板２０を裏面電極６ａに対して機械的に連結すると共に電気的に接続する。この結果、導電板２０は導電材６を介して全ての電極３に接続される。
次に、図６（ａ）乃至（ｃ）に示すように、導電板２０の裏面上、すなわち、半導体チップ１が配置されていない側にマスクパターン（図示せず）を配置し、このマスクパターンをマスクとして導電板２０のみを局所的にエッチングする。例えば、導電板２０が銅からなる場合には、硝酸系の混酸によるウェットエッチングを行う。これにより、導電板２０が電極３毎に分割され、残留した部分が、複数個、例えば３個の部分２０ａとなる。
次に、図７（ａ）乃至（ｃ）に示すように、部分２０ａの裏面上に他のマスクパターン（図示せず）を配置し、これをマスクとして部分２０ａに対して局所的にハーフエッチングを施す。この結果、各部分２０ａにおけるハーフエッチングされた領域は減厚され、ハーフエッチングされなかった領域よりも薄くなる。これにより、部分２０ａの裏面におけるハーフエッチングされなかった領域が凸部７ａとなる。このようにして、１枚の導電板２０から、裏面に凸部７ａが形成された複数のフレーム７が形成される。
次に、図１（ａ）乃至（ｃ）に示すように、フレーム７の凸部７ａの頂面を露出させ、フレーム７の他の部分及び半導体チップ１の全体を覆うように、樹脂モールド８を形成する。これにより、フレーム７の大部分及び半導体チップ１の全体が封止される。なお、このとき、フレーム７の端面のうち分割前の導電板２０の端面であった領域は、樹脂モールド８の外面に露出していてもよく、露出していなくてもよい。以上の工程により、半導体パッケージ１１が製造される。
次に、本実施形態の効果について説明する。
本実施形態においては、裏面電極６ａに１枚の導電板２０を接合した後、導電板２０をエッチングして分割することにより、複数のフレーム７を形成している。これにより、導電板２０を裏面電極６ａに接合する際に、導電板２０と裏面電極６ａとの接合面の高さが裏面電極６ａ毎にばらつくことがなく、全ての接合面に対して荷重を均等にかけることができる。このため、裏面電極６ａとフレーム７との間の接続安定性が高く、信頼性が高い。また、図１に例示したように、電極３の個数が奇数であり、且つ、チップの中心に関して非対称であっても、導電板２０を全ての裏面電極６ａに対して安定して接続することができるため、半導体チップ１における電極配置の自由度が高い。
また、本実施形態においては、半導体チップ１の基板２に裏面側からビア４を形成し、電極３を導電材６によって基板２の裏面側まで引き出して、基板２の裏面側に配置されたフレーム７に接続している。これにより、半導体パッケージ１１の製造過程において、導電板２０を半導体チップ１の裏面側、すなわち、回路形成面の反対側に配置することができるため、半導体チップ１に形成された回路に損傷を与えずに導電板２０をエッチングすることが容易である。
更に、本実施形態においては、フレーム７に凸部７ａを形成し、この凸部７ａの頂面をモールド樹脂８から露出させて外部電極としている。この場合、フレーム７における凸部７ａを形成する位置は、フレーム７における裏面電極６ａとの接合位置とは無関係に設定することができるため、半導体チップ１において電極３の配置がどのようになっていても、外部電極である凸部７ａの配置は、規格又はユーザーの要望などに合わせて自由に決定することができる。このため、電極の配置自由度が高い。また、半導体チップ１において回路面積を縮小できる場合は、半導体チップ１のチップ面積をフレーム７の合計面積よりも小さくすることができるため、材料コストを低減することができる。
更にまた、本実施形態においては、裏面電極６ａとフレーム７とを接合する際に、Ａｕ−Ｃｕ共晶合金を形成している。これにより、この接合部の機械的強度を高めることができ、信頼性を高めることができる。
更にまた、本実施形態においては、半導体チップ１をフレーム７に接続するためにワイヤを使用していないため、低背化を図ることができる。これにより、チップの搭載能力が向上する。更にまた、半導体チップ１は樹脂モールド８により封止されているため、半導体チップ１を、外部から印加される機械的ストレスから保護することができる。従って、半導体パッケージ１１は信頼性が高い。
このように、本実施形態によれば、前述の従来の半導体パッケージと比較して、小型・低背であり、信頼性が高く、電極の配置自由度が高い半導体パッケージを得ることができる。すなわち、本実施形態に係る半導体パッケージ１１は、従来のワイヤを設けたパッケージと比較すると、ワイヤとフレームとを接続する接続領域（セカンドボンディングエリア）を設ける必要がないため、パッケージの小型化が可能となり、また、ワイヤのループ高さを確保して、ワイヤが樹脂モールドからはみ出すことを防止するために樹脂モールドを厚くする必要もないため、パッケージの低背化が可能となる。また、従来のＷＬＣＳＰと比較すると、半導体チップを樹脂モールドにより保護できるため信頼性が高く、チップ自体を外囲器として使用しないため、回路面積を縮小できる場合にはチップ面積を縮小して材料コストを低減することができる。更に、従来のＦＣＢと比較すると、電極の配置にかかわらず裏面電極と導電板とを均一に加圧して接合することができるため、電極の配置自由度及び接続信頼性が高く、また、接合部において共晶合金が形成されるため、接合強度が高く信頼性が高い。
なお、本実施形態においては、導電材６を金により形成し、導電板２０を銅により形成することにより、裏面電極６ａとフレーム７との間でＡｕ−Ｃｕ共晶合金を形成して両者を接合する例を示したが、本発明はこれに限定されず、例えば、裏面電極６ａを半田又は銀（Ａｇ）ペーストにより形成することにより、フレーム７を裏面電極６ａに半田又は銀ペーストにより接合してもよい。これによっても、フレーム７を裏面電極６ａに強固且つ安定に接続することができ、信頼性を確保することができる。
また、本実施形態においては、電極３の個数が３個である例を示したが、本発明はこれに限定されず、２個又は４個以上であってもよい。この場合は、ビア４及びフレーム７の数も、２個又は４個以上となる。
次に、本発明の第２の実施形態について説明する。
図８は、本実施形態に係る半導体パッケージを例示する断面図である。
図８に示すように、本実施形態に係る半導体パッケージ１２においては、前述の第１の実施形態に係る半導体パッケージ１１（図１参照）と比較して、フレーム及び樹脂モールドの形状が異なっている。
半導体パッケージ１２においては、フレーム１７に凸部が形成されていない。また、各フレーム１７は、略Ｚ字形状をなしている。すなわち、フレーム１７は、裏面電極６ａとの接合部から一旦半導体チップ１の側方まで引き出された後、略直角に屈曲して上方、すなわち、基板２の裏面から表面に向かう方向に延び、半導体チップ１の側方を通過して半導体チップ１の上方まで到達した後、再び略直角に屈曲して、半導体チップ１から遠ざかる方向に引き出されている。
また、樹脂モールド１８は、半導体チップ１の全体及びフレーム１７の大部分を封止しており、フレーム１７における半導体チップ１の上方に配置された部分の上面１７ａ及び半導体チップ１から遠い側の端部のみが、樹脂モールド１８から露出している。そして、半導体パッケージ１２においては、フレーム１７の上面１７ａが外部電極となっている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
このようなフレーム１７は、例えば以下の手順で形成することができる。すなわち、導電板２０（図５参照）として外形が半導体チップ１の外形よりもかなり大きな１枚の平坦な導電板を用意して、裏面電極６ａに接合する。次に、この導電板をエッチングにより分割することにより、半導体チップ１の裏面側において裏面電極６ａとの接続部から半導体チップ１の側方に大きく引き出されたリード状の部分を複数形成する。そして、このリード状の部分に曲げ加工を施すことにより、２ヶ所屈曲させてＺ字形状とし、フレーム１７とする。本実施形態における上記以外の製造方法は、前述の第１の実施形態と同様である。
本実施形態においては、半導体パッケージ１２を実装基板（図示せず）に実装した後に、実装基板の熱膨張係数と半導体パッケージ１２の熱膨張係数との違いにより生じる熱応力が半導体パッケージ１２の外部電極（上面１７ａ）に印加されても、この熱応力をフレーム１７の屈曲部が変形することにより緩和し、熱応力がフレーム１７と半導体チップ１との接続部分に伝わることを防止できる。これにより、半導体パッケージ１２の接続信頼性をより一層向上させることができる。本実施形態における上記以外の作用効果は、前述の第１の実施形態と同様である。
次に、本発明の第３の実施形態について説明する。
図９（ａ）乃至（ｃ）は、本実施形態に係る半導体パッケージを例示する図であり、（ａ）は上面図、（ｂ）は下面図、（ｃ）は（ａ）及び（ｂ）に示すＢ−Ｂ’線による断面図である。
図９（ａ）乃至（ｃ）に示すように、本実施形態に係る半導体パッケージ１３においては、前述の第１の実施形態に係る半導体パッケージ１１（図１参照）と比較して、フレーム７が半導体チップ１の表面側、すなわち、回路形成面側に配置されている点が異なっている。より具体的には、半導体パッケージ１３においては、基板２にビアが形成されておらず、基板２の表面における電極３以外の領域には例えばポリイミドからなる絶縁層１５が形成されており、電極３上には、例えば、金、半田又は銀ペーストなどの導電材料からなる表面電極１６が形成されている。そして、フレーム７は表面電極１６を介して電極３に接続されており、フレーム７の凸部７ａは、表側に向けて突出している。また、凸部７ａの頂面はモールド樹脂８から露出しており、半導体パッケージ１３の外部電極となっている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
次に、本実施形態に係る半導体パッケージの製造方法について説明する。
先ず、半導体チップ１の基板２の表面における電極３を除く領域に、例えばポリイミドからなる絶縁層１５を形成し、その表面を平坦化する。次に、半導体チップ１の電極３上に、金、半田又は銀ペーストなどの導電材料により、表面電極１６を形成する。このとき、基板２上には絶縁層１５が設けられているため、表面電極１６が基板２の表面に形成された素子及び配線などの導電部材（図示せず）に短絡・干渉することを防止できる。
次に、半導体チップ１の表面に１枚の平坦な導電板２０（図５参照）を配置し、表面電極１６を介して電極３に接合する。次に、導電板２０に対してエッチングを施して選択的に除去し、導電板２０を複数の部分に分割する。このとき、例えば、導電板２０が銅からなる場合には、硝酸系の混酸によるウェットエッチングを行う。その後、導電板２０の分割された部分に対してハーフエッチングを行い、凸部７ａが形成されたフレーム７を作製する。本実施形態における上記以外の製造方法は、前述の第１の実施形態と同様である。
本実施形態によれば、基板にビアを形成してその内部に導電材を埋め込むことなく、フレームを半導体チップの電極に接続している。これにより、前述の第１の実施形態と比較して、より簡便に低コストで半導体パッケージを製造することができる。本実施形態における上記以外の作用効果は、前述の第１の実施形態と同様である。
以上、実施形態を参照して本発明の特徴を説明したが、本発明はこれらの実施形態には限定されない。例えば、上述のいずれかの実施形態に対して、当業者が適宜設計変更を加えたもの、工程の変更を加えたもの、構成要素若しくは工程の追加又は削除を行ったものも、本発明の特徴を備えている限り、本発明の範囲に含まれる。
（ａ）乃至（ｃ）は、本発明の第１の実施形態に係る半導体パッケージを例示する図であり、（ａ）は上面図、（ｂ）は下面図、（ｃ）は（ａ）及び（ｂ）に示すＡ−Ａ’線による断面図である。 本実施形態に係る半導体パッケージの製造方法を例示する工程断面図であり、（ａ）は上面図であり、（ｂ）は下面図であり、（ｃ）は（ａ）及び（ｂ）に示すＡ−Ａ’線による断面図である。 本実施形態に係る半導体パッケージの製造方法を例示する工程断面図であり、（ａ）は上面図であり、（ｂ）は下面図であり、（ｃ）は（ａ）及び（ｂ）に示すＡ−Ａ’線による断面図である。 本実施形態に係る半導体パッケージの製造方法を例示する工程断面図であり、（ａ）は上面図であり、（ｂ）は下面図であり、（ｃ）は（ａ）及び（ｂ）に示すＡ−Ａ’線による断面図である。 本実施形態に係る半導体パッケージの製造方法を例示する工程断面図であり、（ａ）は上面図であり、（ｂ）は下面図であり、（ｃ）は（ａ）及び（ｂ）に示すＡ−Ａ’線による断面図である。 本実施形態に係る半導体パッケージの製造方法を例示する工程断面図であり、（ａ）は上面図であり、（ｂ）は下面図であり、（ｃ）は（ａ）及び（ｂ）に示すＡ−Ａ’線による断面図である。 本実施形態に係る半導体パッケージの製造方法を例示する工程断面図であり、（ａ）は上面図であり、（ｂ）は下面図であり、（ｃ）は（ａ）及び（ｂ）に示すＡ−Ａ’線による断面図である。 本発明の第２の実施形態に係る半導体パッケージを例示する断面図である。 （ａ）乃至（ｃ）は、本発明の第３の実施形態に係る半導体パッケージを例示する図であり、（ａ）は上面図、（ｂ）は下面図、（ｃ）は（ａ）及び（ｂ）に示すＢ−Ｂ’線による断面図である。
符号の説明
１ 半導体チップ、２ 基板、３ 電極、４ ビア、５ 絶縁膜、６ 導電材、６ａ 裏面電極、７ フレーム、７ａ 凸部、８ モールド樹脂、１１、１２、１３ 半導体パッケージ、１５ 絶縁層、１６ 表面電極、１７ フレーム、１７ａ 上面、１８ モールド樹脂、２０ 導電板、２０ａ 部分、ａ、ｂ、ｃ、ｄ 距離

Claims (5)

  1. 表面に複数の電極が形成された半導体チップと、
    前記複数の電極に接続された複数のフレームと、
    を備え、
    前記複数のフレームは、１枚の導電板がエッチングによって分割されたものであることを特徴とする半導体パッケージ。
  2. 前記半導体チップ及び前記フレームを封止するモールド樹脂をさらに備え、
    各前記フレームにおける前記半導体チップが配置されていない側の面には凸部が形成されており、
    前記凸部は、前記モールド樹脂の外面において露出していることを特徴とする請求項１記載の半導体パッケージ。
  3. 半導体チップの表面に形成された複数の電極に１枚の導電板を接合する工程と、
    前記導電板をエッチングにより分割して前記複数の電極に接続された複数のフレームを形成する工程と、
    を備えたことを特徴とする半導体パッケージの製造方法。
  4. 前記フレームをハーフエッチングして凸部を形成する工程と、
    前記凸部を露出させるように、前記半導体チップ及び前記フレームをモールド樹脂で封止する工程と、
    をさらに備えたことを特徴とする請求項３記載の半導体パッケージの製造方法。
  5. 前記半導体チップの基板に裏面側から前記電極に到達するように複数のビアを形成する工程と、
    前記ビアの内部に前記電極に接続されるように導電材を埋設する工程と、
    をさらに備え、
    前記導電板を接合する工程において、前記導電板を前記基板の裏面側に配置し、前記導電材を介して前記電極に接続させることを特徴とする請求項３または４に記載の半導体パッケージの製造方法。
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