KR20060121823A - 가역 리드리스 패키지, 및 이를 제조 및 사용하기 위한방법 - Google Patents

가역 리드리스 패키지, 및 이를 제조 및 사용하기 위한방법 Download PDF

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KR20060121823A
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KR
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package
semiconductor device
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pads
post
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KR1020067003773A
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샤피덜 이스람
로마리코 산토스 산 안토니오
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어드밴스드 인터커넥트 테크놀로지스 리미티드
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Abstract

반도체 디바이스 패키지는 패키지 주변에 배치된 복수의 포스트들을 갖는 전기적 도전성 리드 프레임을 포함한다. 포스트들 각각은 제1 패키지 면에 배치된 제1 콘택 표면과 제2 패키지 면에 배치된 제2 콘택 표면을 갖는다. 리드 프레임은 또한 제2 패키지 면에 배치된 복수의 포스트 확장부들을 포함한다. 포스트 확장부들 각각은 제2 패키지 면에 대향한 포스트 확장부의 표면 상에 형성된 본딩 사이트를 포함한다. 반도체 디바이스 상의 적어도 하나의 I/O 패드들은 와이어본딩, 테이프 자동 본딩, 또는 플립칩 방법들을 사용하여 본딩 사이트에서 포스트 확장부에 전기적으로 연결된다. 패키지는 테이핑을 사용 또는 사용하지 않고, 예비 성형된 리드들을 갖는 리드 프레임을 사용하여 조립될 수 있고, 또는 부분적으로 에칭된 리드 프레임들의 사용을 채용할 수 있다. 반도체 디바이스 패키지들의 스택이 형성될 수도 있다.
반도체 디바이스 패키지, 플립칩, 리드

Description

가역 리드리스 패키지, 및 이를 제조 및 사용하기 위한 방법{Reversible leadless package and methods of making and using same}
본 출원은 본원에 인용으로서 포함된, 2003년 8월 26일 출원된, 미국 가출원 번호 제60/497,829호(대리인 관리 번호 102451-100)의 이익을 청구한다.
본 발명은 반도체 디바이스 패키지들에 관한 것이다. 특히, 본 발명은 가역 리드리스(reversible leadless) 반도체 디바이스 패키지들 및 가역 리드리스 반도체 디바이스 패키지들을 제조하는 방법들에 관한 것이다.
리드 프레임을 기반으로 하는 반도체 디바이스 패키지들에서, 전기신호들은 적어도 하나의 반도체 디바이스(다이)와 인쇄 회로 기판과 같은 외부 회로 사이에서, 전기적 도전성의 리드 프레임에 의해 전송된다. 리드 프레임은 복수의 리드들을 포함하며, 그 각각은 내측 리드 단부와 대향 외측 리드 단부를 갖는다. 내측 리드 단부는 다이 상의 입력/출력(I/O) 패드에 전기적으로 연결되고, 외측 리드 단부는 외부회로에 연결하기 위한 단자를 제공한다. 외측 리드 단부들이 패키지 바디의 면에서 끝나는 경우, 패키지는 "무-단자(no-lead)" 또는 "리드리스(leadless)" 패키지로서 알려져 있다. 외측 리드 단부들이 패키지 바디 주변을 넘어 확장한다면, 패키지는 "리드를 갖는 것(leaded)"이라 한다. 공지의 무-단자 패키지들의 예들은 정사각형 패키지 바디의 하부(bottom)의 주변 주위에 배치된 4세트의 리드들을 갖는 쿼드 플랫 무단자(quad flat no-lead: QFN) 패키지들, 및 패키지 바디의 하부의 서로 대향한 양측을 따라 배치된 2세트의 리드들을 갖는 듀얼 플랫 무단자(dual flat no-lead: DFN) 패키지들을 포함한다.
쿼드 플랫 무단자("QFN") 패키지용의 리드 프레임을 제조하는 방법은, 본원에 인용으로서 포함되는, McLellan 등의 미국특허 제6,498,099호에 개시되어 있다. McLellan 등의 특허에서, 전기적 도전성 기판의 제1 측은 지지 패드와 내측 리드 단부들을 정의하기 위해 부분적으로 에칭된다. 반도체 디바이스는 부분적으로 형성된 지지 패드에 본딩되고 부분적으로 형성된 내부 리드 단부들에 와이어 본드들 등에 의해 전기적으로 상호 연결된다. 반도체 디바이스, 부분적으로 정의된 지지 패드, 부분적으로 정의된 내부 리드들 및 와이어 본드들은 폴리머 성형 수지에 인캡슐레이트된다. 전기적 도전성의 기판의 대향하는 제2 측은 지지 패드와 내부 리드 단부들을 전기적으로 분리하여 외측 리드 단부들을 형성하기 위해 에칭된다.
QFN 패키지의 제조를 위한 또 다른 방법은 참조로 여기 포함시키는 2002년 4월 29일 출원된 미국특허출원 제10/134,882호에 개시되어 있다.
반도체 패키징 업계에서는 이동기의 향상, 와이어리스, 및 의료적용을 용이하게 하기 위해서 반도체 패키지들의 측면높이(두께)를 최소화하려는 요구가 있다. 현 요구들은 서브-밀리미터 수준의 측면높이들을 갖는 패키지들에 대한 것이다. 증가된 처리 파워 및 속도에 대한 필요성은 주어진 면적에 들어갈 수 있는 다이들의 수를 증가시키고(즉, 다이 밀도를 증가시키고) 또한 다이들 간 전기적 경로의 길이 를 감소시키는 요구를 또한 생기게 하였다.
증가된 다이 밀도 및 감소된 전기적 경로 길이에 대한 요구들에 대한 하나의 해결책은 단일 패키지 내에 다수의 다이들을 적층시키는 것이다. 다이들은, 공통 리드 프레임에 다이들을 전기적으로 연결시키는데 사용되는 와이어-본드 및/또는 플립칩 다이 연결들로 절연 층들/인터포저들에 의해 분리된다. 그러나, 이러한 해결책은 결점이 있다. 먼저, 스택된 다이들을 가진 패키지는 패키지 내의 적어도 부분적으로 증가된 수의 전기적 연결들 및 다이들 사이에 배치되는 절연성 층/인터포저에 대한 필요성으로 인해, 패키지 조립의 복잡성이 야기된다. 어떤 결함들이 패키지의 조립시 발생한다면, 스택 내 모든 칩들을 포함하여, 전체 패키지는 구제불가하다. 두 번째로, 와이어본딩 공정이 스택된 다이들을 전기적으로 연결하는데 사용되는 경우, 스택 내 상부(top) 다이는 하부 다이를 와이어 본딩할 수 있게 하부 다이 상에 충분한 주변 공간을 제공하는 크기이어야 한다. 즉, 상부 다이는 하부 다이보다 작아야 한다. 마지막으로, 단일 패키지 내 2이상의 다이들을 스택하는 것은 인캡슐레이트된 패키지의 두께를 증가시키며 파워관리 및 열 배출 문제를 야기한다.
따라서, 증가된 다이 밀도 및 다이들 사이의 전기적 경로의 감소된 길이가 가능하게 하면서 감소된 측면높이를 갖는 반도체 디바이스 패키지들에 대한 필요성이 남아있다.
위에 기술된 필요성 및 그 외 필요성은 제1 패키지 면, 상기 제1 패키지 면에 대향하는 제2 패키지 면, 및 상기 제1 패키지 면(14)과 상기 제2 패키지 면 사이에서 확장하는 패키지 측면들으로 된 부분을 형성하는 성형 화합물(18)를 포함하는 반도체 디바이스 패키지에 의해 충족된다. 반도체 디바이스 및 전기적 도전성 리드 프레임은 성형 화합물에 의해 적어도 부분적으로 덮여있다(cover). 전기적 도전성 리드 프레임은 패키지의 주변에 배치되고, 제1 패키지 면에 배치된 제1 콘택 표면과 상기 제2 패키지 면에 배치된 제2 콘택 표면을 갖는 복수의 포스트들을 포함한다. 상기 반도체 디바이스는 상기 복수의 포스트들의 중앙에 배치된다. 리드 프레임은 상기 제2 패키지 면에 배치된 제3 콘택 표면을 각각이 갖는 복수의 포스트 확장부들을 또한 포함한다. 상기 복수의 포스트 확장부들은 상기 반도체 디바이스를 향해 상기 복수의 포스트들로부터 확장한다. 상기 포스트 확장부들 각각은 상기 제2 패키지 면에 대향하는 상기 포스트 확장부의 표면 상에 형성된 본딩 사이트를 포함한다. 반도체 디바이스 상의 I/O 패키들 중 적어도 하나는 상기 본딩 사이트에서 상기 포스트 확장부에 전기적으로 연결된다.
일 실시예에서, I/O 패드들 중 적어도 하나는 상기 본딩 사이트에 와이어 본딩되거나 테이프 본딩된다. 또 다른 실시예에서, 상기 I/O 패드들 중 상기 적어도 하나는 플립칩 유형의 연결을 형성하기 위한 상기 본딩 사이트에 직접 전기적으로 연결된다. 반도체 디바이스 패키지는 4개의 패키지 측면들을 가지고, 상기 복수의 포스트들은 상기 4개의 패키지 측면들 중 2개 사이에 배치된다. 또는, 상기 반도체 디바이스 패키지는 4개의 패키지 측면들을 가지고, 상기 복수의 리드들은 4개의 패키지 측면들 전부 사이에 배치된다. 또 다른 실시예에서, 반도체 디바이스 패키지 스택이 형성된다.
또 다른 면에서, 반도체 디바이스 패키지를 제조하는데 사용하기 위한 방법은, (a) 전기적 도전성 물질로부터 복수의 포스트들을 형성하는 단계로서, 상기 복수의 포스트들은 상기 반도체 디바이스 패키지의 미리 결정된 높이와 동일한 측면높이를 가지며, 상기 복수의 포스트들의 각각은 미리 결정된 패키지 측면에 위치한 측 표면을 갖는, 상기 복수의 포스트 형성단계; (b) 상기 복수의 포스트들에 의해 정의된 중앙영역 내에, 복수의 I/O 패드들을 포함하는 반도체 디바이스를 배치하는 단계; (c) 상기 복수의 포스트들로부터 돌출한 전기적 도전성 포스트 확장부들 상에 형성된 본딩 사이트들에 상기 복수의 I/O 패드들을 전기적으로 연결하는 단계; 및 (d) 상기 반도체 디바이스, 상기 복수의 포스트들, 및 포스트 확장부의 적어도 일부를 성형 화합물로 덮는 단계를 포함한다.
상기 I/O 패드들을 상기 본딩 사이트들에 전기적으로 연결하는 단계는 상기 본딩 사이트들에 상기 I/O 패드들을 와이어 본딩하거나, 플립칩 유형의 연결을 형성하기 위해 I/O 패드들을 본딩 사이트들에 직접 전기적으로 연결하는 것을 포함할 수 있다. 각각의 포스트 상의 콘택 표면은 이웃한 반도체 디바이스 패키지 상에 콘택 표면에 직접 전기적으로 연결될 수 있다.
일 실시예에서, 복수의 포스트들을 형성하는 단계는, 반도체 디바이스 패키지의 상기 미리 결정된 측면과 동일한 높이를 갖는 전기적 도전성 물질의 시트를 선택하는 단계; 및 포스트들을 형성하기 위해 상기 시트로부터 물질을 선택적으로 제거하는 단계를 포함한다. 또 다른 실시예에서, 복수의 포스트들을 형성하는 단계는, 반도체 디바이스 패키지의 상기 미리 결정된 측면높이보다 큰 측면높이를 갖는 전기적 도전성 물질의 시트를 선택하는 단계; 및 상기 전기적 도전성 물질의 기판 부분 상에 상기 포스트들을 형성하기 위해 상기 시트로부터 물질을 선택적으로 제거하는 단계를 포함한다. 이 실시예에서, 방법은 다이, 복수의 포스트들, 및 포스트 확장부들을 성형 화합물로 덮은 후에, 전기적 도전성 물질의 상기 기판 부분을 제거하는 단계를 더 포함한다.
본 발명의 하나 이상의 실시예들의 상세는 첨부한 도면 및 이하의 설명에 개시된다. 본 발명의 그 외 특징들, 목적들 및 잇점들은 설명 및 도면, 및 청구항들로부터 명백하게 될 것이다.
본 발명을 동일 구성요소에 동일 참조부호를 사용한 첨부한 도면과 함께 취한 다음의 상세한 설명으로부터 이해될 것이다.
도 1은 본 발명의 실시예에 다른 쿼드 무단자 와이어본딩 반도체 디바이스 패키지의 부분 절단한 평면 사시도.
도 2는 도 1의 반도체 패키지의 단면 입면도.
도 3은 도 1의 반도체 디바이스 패키지의 배면도.
도 4는 도 1의 반도체 디바이스 패키지의 평면도.
도 5a 내지 5j는 반도체 디바이스를 조립하기 위한 제1 방법을 사용한 여러 조립단계들에서의 도 1의 반도체 디바이스 패키지를 도시한 도면.
도 6a 내지 6j는 반도체 디바이스를 조립하기 위한 제2 방법을 사용한 여러 조립단계들에서의 도 1의 반도체 디바이스 패키지를 도시한 도면.
도 7은 본 발명의 실시예에 다른 쿼드 무단자 플립칩 반도체 디바이스 패키지의 부분 절단한 평면 사시도.
도 8은 도 7의 반도체 디바이스 패키지의 단면 입면도.
도 9는 도 7의 반도체 디바이스 패키지의 다른 구성의 단면 입면도.
도 10은 도 7의 반도체 디바이스 패키지의 평면도.
도 11은 선택적이 리드 트레이스들을 도시한 도 7의 반도체 디바이스 패키지의 배면도.
도 12a 내지 12h는 반도체 디바이스를 조립하기 위한 제1 방법을 사용한 여러 조립단계들에서의 도 7의 반도체 디바이스 패키지를 도시한 도면.
도 13a 내지 13h는 반도체 디바이스를 조립하기 위한 제2 방법을 사용한 여러 조립단계들에서의 도 7의 반도체 디바이스 패키지를 도시한 도면.
도 14는 각각의 반도체 디바이스를 정 위치로 다이에 구성시킨 반도체 디바이스 패키지들의 스택의 단면 입면도.
도 15는 각각의 반도체 디바이스를 거꾸로 된 위치로 다이에 구성시킨 반도체 디바이스 패키지들의 스택의 단면 입면도.
도 16은 정 위치와 뒤집은 위치로 번갈아 반도체 디바이스 패키지들을 배열시킨 반도체 디바이스 패키지들의 스택의 단면 입면도.
도 1 및 도 2는 쿼드, 무단자, 와이어 본딩 반도체 디바이스 패키지(10)를 도시한 것이다. 반도체 디바이스 패키지(10)는 패키지 하부 면(12), 패키지 하부 면(12)에 대향한 패키지 상부 면(14), 및 패키지 하부 면(12)와 패키지 상부 면(14) 사이에서 확장한 패키지 측면들(16)을 갖는다. 여러 패키지면들은 성형 화합물(18)에 의해 부분적으로 형성되며, 성형 화합물(18)은 반도체 디바이스(다이)(20) 및 전기전 도전성의 리드 프레임(22)의 부분들을 덮는다. 전기적 도전성 리드 프레임(22)은 복수의 리드들(23)을 포함한다. 리드들(23) 각각은 패키지의 주변에 배치된 포스트(24)를 포함한다. 포스트들(24) 각각은 상부 패키지 면(14)에 배치된 제1 콘택 표면(26) 및 하부 패키지 면(12)에 배치된 제2 콘택 표면(28)을 갖는다. 다이(20)는 복수의 포스트들(24)에 의해 형성된 중앙영역 내 놓인 다이 지지 패드(30)에 부착된다. 각 리드(23)는 하부 패키지 면(12)에 배치된 콘택 표면(34)을 갖는 포스트 확장부(32)를 또한 포함한다. 각각의 포스트 확장부(32)는 포스트들(24) 및 포스트 확장부(32)는 다이(20)를 수용하는 오목부를 형성하면서, 다이(20)를 향한 연관된 포스트(24)로부터 확장한다. 각각의 포스트 확장부(32)는 하부 패키지 면(12)에 대향한 포스트 확장부(32)의 표면 상에 형성된 본딩 사이트(36)를 포함한다. 도시한 실시예에서, 본딩 사이트들(36)은 다이(20) 상의 연관된 입력/출력(I/O) 패드들(38)에 와이어들(40)을 통해 전기적으로 연결된다.
리드들(23)은 이들을 서로 간에 그리고 다이 패드(30)로부터 전기적으로 분리시키기 위해서 서로 간에 그리고 다이 패드(30)로부터 이격되어 있다. 다이 패드(30)의 4개의 코너들 각각으로부터 확장하는 것은 타이 바(42)이고 한 단부로부터 확장하는 돌출부를 갖는 대체로 곧은 바로서 도시되었다. 타이 바(42)는 성형 화합 물(18) 내에서 다이 패드(30)를 고정시키도록 동작한다.
도시된 실시예에서, 리드 프레임(22)은 패키지(10)의 4 측들 각각에 배치된 3개의 리드들(23)을 포함한다. 그러나, 리드들(23)의 수 및 위치는 특정 응용에 필요시 수정될 수 있음을 알 것이다. 예를 들면, 리드 프레임(22)은 듀얼, 무단자, 반도체 패키지에서 사용하기 위해 패키지(10)의 서로 대향하는 양측에 배치된 2세트의 리드들(23)을 포함할 수 있다.
패키지(10)는 도 2에 50으로 나타낸 바와 같이, 동봉된 다이(20)의 두께보다 통상 수배의 두께인 측면 높이를 제공한다. 예를 들면, 약 0.2mm의 다이 측면높이(52로 표시됨)에 있어서, 패키지 측면높이(50)는 포스트 확장부(32), 다이 지지 패드(30), 및 약 0.1mm의 측면높이(54로 표시됨)를 갖는 타이 바들(42)에 의해 약 0.5mm일 수 있다. 다이(20)와 약 0.025mm의 다이 지지 패드(30) 사이의 본딩 물질층을 고려하면, 본딩 와이어(56으로 표시됨)을 수용하는 다이(20) 위로 약 0.175mm가 남는다. 포스트들의 측면높이는 패키지(약 0.5mm)의 측면높이(50)와 같으며, 본딩 사이트(58로 표시)에 대한 포스트들의 측면높이는 약 0.4mm이다. 일반적으로, 패키지(10)는 다이(20)의 측면높이(52)보다 약 2.5배 큰 측면높이(50)를 가질 수 있다.
도 3에 도시한 바와 같이, 각 리드(23)의 일부는 패키지(10)의 하부 면(12) 상에서 노출된다. 리드들(23)의 노출된 부분은 포스트들(24) 각각의 콘택 표면들(28), 및 포스트 확장부들(32)의 콘택표면(34)을 포함한다. 도 4에 도시된 바와 같이, 리드들(23) 각각에 콘택 표면들(28)은 패키지(10)의 상부 면(14)에서 노출된 다. 도 3 및 도 4를 비교하면, 포스트들(24) 각각의 콘택 표면(28)과 포스트 확장부(32)의 콘택 표면(34) 둘 다를 포함하는, 하부 면(12) 상의 총 콘택 표면적은 상부 면(14)에서의 콘택 표면(26)의 면적보다 큰 것을 보여준다. 패키지(10)는 인쇄 회로 기판, 또 다른 반도체 디바이스 패키지, 또는 테스트 디바이스와 같은 외부회로에, 콘택 표면들(26, 28, 또는 34) 및/또는 포스트들(24)의 노출된 측 표면들(60)(도 2) 중 어느 것에 전기적으로 연결될 수 있다. 전기신호들은 다이(20)와 외부회로 사이에 각각의 I/O 패드(38), 와이어(40), 포스트 확장부(32) 및 포스트(24)를 통해 전송된다.
리드 프레임(22)의 설계는 표준 QFN 조립 및 마무리를 위해 사용되는 동일 장비를 사용하여 패키지(10)가 조립될 수 있게 한다. 예를 들면, 패키지(10)는 테이핑을 사용 또는 사용하지 않고, 예비 성형된 리드들을 갖는 리드 프레임을 사용하여 조립될 수 있으며, 또는 부분적으로 에칭된 리드 프레임의 사용을 채용할 수 있고, 이 경우 기판은 리드들(23)을 형성하기 위해 부분적으로 에칭되며 기판은 인캡슐레이트 후에 리드들을 형성하게 제거된다. 이들 방법들 각각은 이후 논의된다.
도 5는 예비 성형된 리드들(23)을 갖는 리드 프레임(22)을 채용하는 방법을 사용한 여러 조립단계들에서의 반도체 디바이스 패키지(10)를 도시한 것이다. 도 5a는 3개의 상호연결된 리드 프레임들(22)의 평면도이고, 도 5b 내지 5j는 여러 조립단계에서의 상호연결된 리드 프레임들(22)의 단면 입면도이다. 도 5에 도시된 바와 같이, 하나 이상의 리드 프레임(22)은 패키지들(10)의 동시 조립이 될 수 있게 부분적으로 연결되는 것이 바람직하다. 또 다르게는 패키지들(10)은 개별적으로 조 립될 수 있음을 알 것이다.
리드 프레임들(22)은 어떤 적합한 도체의 시트로부터 형성될 수 있고 구리 또는 구리 기반의 합금이 바람직하다. 구리 기반 합금이라는 것은 물질이 중량으로 50% 이상의 구리를 함유하는 것을 의미한다. 리드 프레임들(22)을 형성하는 도전성 물질의 시트는 패키지(10)의 원하는 측면 높이와 같은 측면 높이를 갖는다.
다이 지지 패드(30), 리드들(23), 및 타이 바들(42)을 포함한, 리드 프레임(22)의 형상은 스탬핑, 화학적 에칭, 레이저 제거 등과 같은 어떤 공지의 방법을 사용하여 형성될 수 있다. 이들 형상들 각각 내 형성된 여러 가지 오목부들은 화학적 에칭 또는 레이저 제거와 같은 제어된 서브트랙티브 공정을 사용하여 형성되는 것이 바람직하다. 예를 들면, 포스트들(24)의 콘택 표면들(26)을 형성하기 위한 각각의 표면은 화학적 레지스트로 코팅되고 나머지 표면은 이 표면 밑의 두께를 포스트 확장부들(32), 다이 지지 패드(30), 및 타이 바들(42)의 원하는 두께(즉, 측면 높이)까지 감소시킬 수 있게 하는 시간동안 적합한 에찬트에 노출된다. 이들 구조들의 의도된 상측 표면들은 화학적 레지스트로 코팅되고, 나머지 표면은 리드들(23), 지지 패드(30), 및 타이 바들(42) 이외의 물질을 제거할 수 있게 하는 시간동안 에찬트에 노출된다.
도 5c를 참조하면, 리드 프레임(22)이 형성된 후에, 포스트 확장부들(32) 상의 본딩 사이트들(36)은 본딩 와이어로 본딩이 용이하게 되게 하는 물질로 도금될 수 있다. 예를 들면, 금 본딩 와이어가 사용되는 경우, 본딩 사이트(36)는 금으로 도금될 수 있다. 또 다르게는, 사용되는 본딩 와이어의 특정한 애플리케이션 또는 유형에 따라, 전체 리드 프레임(22)이 도금될 수도 있고, 또는 도금이 수행되지 않을 수도 있다.
도 5d를 참조하면, 와이어 본딩을 위한 준비에서, 포스트들(24)의 하부 콘택 표면(28), 포스트 확장부(32)의 콘택 표면(34), 및 다이 지지 패드(30)의 하부 표면은 표면(70)에 고정된다. 도시된 실시예에서, 표면(70)은 접착 테이프 상에 형성되고, 이 테이프는 실질적으로 공면의 콘택 표면들(28, 34) 및 다이 지지 패드(73)의 하부 표면에 접촉하여 고정시킨다.
도 5e를 참조하면, 다음에 다이(20)는 이를테면 땜납, 에폭시, 양면 접착 테이프 등 어떤 편리한 방법을 사용하여 지지 패드(30)에 고정된다. 다이(20)가 지지 패드(30)에 고정된 후에, 와이어들(40)은 다이(20) 상의 I/O 패드들(38)과 각각의 리드들(23) 상의 본딩 사이트들(36) 사이에 개별적으로 연결된다.
도 5의 방법을 사용한 패키지들의 조립중에, 포스트 확장부들(32)은 다이 지지 패드(30)로 표면(70)에 고정되고, 이에 따라 와이어들(40)이 본디 사이트들(36)에 정밀하게 본딩될 수 있고, 결국, 패키지(10)의 조립에서 결함들이 감소된다. 또한, 포스트 확장부들(32)은 이들의 전 길이를 따라 표면(70)에 의해 지지되기 때문에, 본 발명은 보다 다양한 본딩 방법들 및 와이어 물질들을 종래 기술의 리드들로 가능하였던 것보다 와이어 본딩에서 사용될 수 있게 하여준다. 예를 들면, 와이어 본딩은 압력과 초음파 진동 버스트와의 조합이 야금 냉용접을 형성하기 위해 적용되는 초음파 본딩, 압력과 고양된 온도와의 조합이 용접을 형성하기 적용되는 열압착 본딩, 또는 압력, 고양된 온도 및 초음파 진동 버스트와의 조합이 용접을 형성 하기 적용되는 써모소닉 본딩을 사용하여 수행될 수 있다. 본딩에서 사용되는 와이어(40)의 유형은 금, 금 기반 합금, 알루미늄, 또는 알루미늄 기반 합금으로부터 만들어지는 것이 바람직하다. 와이어 본딩에 대안으로서는, 테이프 자동 본딩(TAB)이 사용될 수도 있다.
도 5g를 참조하면, 와이어 본딩이 완료된 후에, 다이(20), 리드 프레임(22), 및 본딩 와이어들(40)은 성형 화합물(18)로 덮는다. 성형 화합물(18)은 트랜스퍼 또는 사출성형 공정과 같은 어떤 편리한 기술을 사용하여 적용될 수 있다. 성형 화합물은 전기적으로 절연성의 물질이며, 바람직하게는 폴리머 성형 수지, 이를테면 약 150℃ 내지 약 300℃ 범위의 유동온도를 갖는 에폭시이다. 성형 화합물(18)은 저온 열 유리 합성물일 수도 있다. 성형 화합물(18)의 적용 중에, 포스트들(24) 및 포스트 확장부들(32)이 표면(70)에 고정되기 때문에 리드들(23) 사이의 간격이 유지된다.
도 5h를 참조하면, 코팅 후에, 상호연결된 패키지들(10)은 표면(70)으로부터 분리되고 연결 표면들(28, 34)은 외부 전기회로와의 전기적 접속이 용이하게 되게 하는 물질로 도금된다. 전체 리드 프레임(22)이 미리 도금되어 있었다면, 연결 표면들(28, 34)의 도금은 불필요하다.
도 5i에 도시된 바와 같이, 부착된 패키지들은 블레이드, 워터 젯, 등을 사용한 소잉(sawing)에 의해 단일체로 된다. 단일체로 한 후에, 모든 포스트들(24)의 측 표면들(60)은 노출된다.
패키지(10)는 하부 면(12) 및/또는 요구시 상부 표면(14) 상의 콘택 표면들 (26, 28, 및/또는 34)을 사용하여, 인쇄 회로 기판, 또 다른 패키지, 또는 그 외 어떤 다른 외부회로에 전기적으로 연결될 수 있고, 따라서 패키지(10)를 완전히 가역이 되게 할 수 있다. 즉, 패키지(10)는 정 위치로 다이(20)에 실장될 수 있고, 또는 도 5j에 도시된 바와 같이, 패키지(10)는 뒤집어 다이(20)에 거꾸로 실장될 수도 있다. 패키지(10)의 가역성은 다이(10)의 면을 위로 또는 아래로 해야 하는 애플리케이션들 간에 다이(10) 또는 패키지(10)를 재설계해야 할 필요성을 제거한다. 상부 및 하부 면들(14, 12) 상의 콘택 표면들(26, 28, 34)은 복수의 패키지들(10)을 적층시킬 수 있게 하여 증가된 칩 밀도를 제공한다. 또한, 콘택 표면들(26, 28, 34) 또는 측 표면들(60)은 패키지(10)의 전기적 기능을 테스트하거나 외부회로에의 패키지(10)의 전기적 연결을 테스트하기 위한 테스트 점들로서 사용될 수 있다. 측 표면들(60)은 패키지(10)를 인쇄 회로 기판에 표면 실장할 때 인쇄 회로 기판 상의 패트들과의 적합한 정렬이 확실시되게 가시적 인디케이터로서 작용한다.
도 6은 부분적으로 에칭된 리드 프레임을 채용한 방법을 사용한 여러 조립단계들에서의 반도체 디바이스 패키지(10)를 도시한 것이다. 도 6a는 리드 프레임(22)의 프리커서(72)의 평면도이고, 도 6b는 리드 프레임 프리커서(72)의 단면 입면도이다. 복수의 리드 프레임 프리커서들(72)은 동시 조립이 될 수 있게 연결되는 것이 바람직하다. 또 다르게는, 리드 프레임 프리커서들(72)은 개별적으로 조립될 수도 있음을 알 것이다.
리드 프레임 프리커서(72)는 어떤 적합한 도체의 시트로부터 형성될 수 있고, 구리 또는 구리 기반 합금인 것이 바람직하다. 구리 기반 합금이라는 것은 물 질이 중량으로 50% 이상의 구리를 함유하는 것을 의미한다. 리드 프레임 프리커서를 형성하는 도전성 물질의 시트는 패키지(10)의 원하는 측면 높이와 같은 측면 높이를 갖는다.
리드 프레임 프리커서들(72) 각각에 형성된 다양한 형상들은 화학적 에칭 또는 레이저 제거와 같은 제어된 서브트랙티브 공정을 사용하여 형성되는 것이 바람직하다. 예를 들면, 포스트들(24)의 콘택 표면들(26)을 형성하기 위한 각각의 표면은 화학적 레지스트로 코팅되고, 본딩 사이트들(36)에 대한 포스트들(24)의 원하는 측면 높이가 달성되게, 나머지 표면은 이 표면 밑의 두께를 감소시시키는데 유효한 시간동안 적합한 에찬트에 노출된다. 다음에, 포스트 확장부들(32), 다이 지지 패드(30), 및 타이 바들(도시생략)의 의도된 상측 표면들은 화학적 레지스트로 코팅되고, 나머지 표면은 기판(76)를 형성하는 나머지 물질의 상측 표면(74)에 대한 포스트들(24), 포스트 확장부들(32), 지지 패드(30), 및 타이 바들(도시생략)의 원하는 측면높이들을 제거하기에 충분한 양의 물질을 제거하는데 유효한 시간동안 에찬트에 노출된다. 이 공정으로 기판(76)으로부터 확장하는 것들인, 포스트들(24), 포스트 확장부들(32), 타이 바들 및 지지 패드(30)가 부분적으로 형성된다.
도 6c를 참조하면, 포스트 확장부들(32) 상의 본딩 사이트들(36)은 와이어 본딩을 용이하게 하는 물질로 도금될 수 있다. 예를 들면, 금 본딩 와이어가 사용되는 경우, 본딩 사이트는 금으로 도금될 수 있다.
도 6d를 참조하면, 다음에, 다이(20)는 이를테면 땜납, 에폭시, 양면 접착 테이프 등 어떤 편리한 방법을 사용하여 지지 패드(30)에 고정된다. 다이(20)가 지 지 패드(30)에 고정된 후에, 와이어들(40)은, 도 6e에 도시된 바와 같이, 다이(20) 상의 I/O 패드들(38)과 각각의 리드들(23) 상의 본딩 사이트들(36) 사이에 개별적으로 연결된다.
도 6의 방법에서, 포스트 확장부들(32)은 다이 지지 패드(30)와 함께, 공통 표면, 기판(76)으로부터 확장하며, 따라서 본딩 사이트들(36)에 와이어들이 정밀하게 본딩될 수 있다. 결국, 패키지(10)의 조립에서 결함들이 감소된다. 또한, 포스트 확장부들(32)은 이들의 전 길이를 따라 기판(76)에 의해 지지되기 때문에, 종래 기술의 설계로 가능하였던 것보다 와이어 본딩에서 보다 다양한 본딩방법들 및 와이어 물질들이 사용될 수 있다. 예를 들면, 와이어 본딩은 압력과 초음파 진동 버스트와의 조합이 야금 냉용접을 형성하기 위해 적용되는 초음파 본딩, 압력과 고양된 온도와의 조합이 용접을 형성하기 적용되는 열압착 본딩, 또는 압력, 고양된 온도 및 초음파 진동 버스트와의 조합이 용접을 형성하기 적용되는 써모소닉 본딩을 사용하여 수행될 수 있다. 본딩에서 사용되는 와이어(40)의 유형은 금, 금 기반 합금, 알루미늄, 또는 알루미늄 기반 합금으로부터 만들어지는 것이 바람직하다. 와이어 본딩에 대안으로서는, 테이프 자동 본딩(TAB)이 사용될 수도 있다.
도 6f를 참조하면, 와이어 본딩이 완료된 후에, 다이(20), 리드 프레임 프리커서(72), 및 본딩 와이어들(40)은 성형 화합물(18)로 덮여진다. 성형 화합물(18)은 트랜스퍼 또는 사출성형 공정과 같은 어떤 편리한 기술을 사용하여 적용될 수 있다. 성형 화합물(18)은 전기적으로 절연성의 물질이며, 바람직하게는 폴리머 성형 수지, 이를테면 약 150℃ 내지 약 300℃ 범위의 유동온도를 갖는 에폭시이다. 성형 화합물(18)은 저온 열 유리 합성물일 수도 있다.
리드 프레임 프리커서들(72)을 성형 화합물(18)로 인캡슐레이트한 후에, 기판 물질(76)이 이를테면 화학적 에칭 또는 레이저 제거와 같은 제어된 서브트랙티브 공정을 사용하여 제거된다. 이 단계의 결과를 도 6g에 도시하였다. 기판 물질(76)의 제거는 콘택 표면들(28, 34)과 다이의 하부 표면 및 타이 바들(도시생략)을 생성한다. 이들 표면들은 외부회로에의 전기적 연결을 용이하게 하도록 도금이 될 수도 있다. 또한, 도 6h에 도시된 바와 같이, 외부회로와의 전기적 연결을 용이하게 하기 위해서 콘택 표면들(24 및/또는 34)에 땜납 볼들(78)이 부착될 수 있다.
도 6i에 도시된 바와 같이, 부착된 패키지들(10)은 블레이드, 워터 젯, 등을 사용한 소잉에 의해 단일체로 된다. 단일체로 한 후에, 모든 포스트들(24)의 측 표면들(60)은 노출된다. 결과로 나온 패키지(10)는 도 5를 참조로 기술한 방법으로부터 나온 것과 동일하다. 패키지는 정 위치로 다이(20)에 실장될 수도 있고, 또는 패키지는 도 6j에 도시된 바와 같이, 거꾸로 하여 다이(20)에 뒤집어 실장될 수도 있다.
도 7 및 도 8은 쿼드 무단자 플립칩 반도체 디바이스 패키지(100)를 도시한 것이다. 도 7의 패키지(100)는 패키지(100) 내 다이(20)가 플립칩 방법을 사용하여 리드 프레임(102)에 연결되고, 결국 어떠한 다이 지지 패드(30) 또는 타이 바들(42)도 사용되지 않은 것을 제외하곤 도 1 및 도 2에 도시한 패키지(10)와 실질적으로 유사하다. 도 1 및 도 2의 리드 프레임(22)은 리드 프레임(22)을 다이 지지 패드(30) 및 바들(42)을 제거함으로써 플립칩 패키지(100)용의 리드 프레임(10)으 로 수정하여, 플립칩 및 와이어 본딩되는 패키지들(10, 100) 둘 다에 사용될 수 있음을 알 것이다.
패키지(100)는 도 8에 50으로 표시한 바와 같이, 동봉된 다이(20)의 두께보다 통상 수 배 두꺼운 측면 높이를 제공한다. 예를 들면, 약 0.2mm의 다이 측면높이(52)에 있어서, 패키지 측면높이(50)는 포스트 확장부(32)가 약 0.1mm의 측면높이(54)를 갖는 것에 의해, 약 0.5mm일 수 있다. 다이(20)와 리플로 후의 약 0.075mm의 본딩 사이트(36) 간의 본딩 높이(104)를 고려하면, 56으로 표시한 바와 같이, 약 0.125mm가 다이(20) 위에 남는다. 포스트들(24)의 측면높이는 본딩 사이트(36)에 대한 포스트들(24)의 측면 높이(58)가 약 0.4mm인 것에 의해, 패키지(100)의 측면높이(50)(약 0.5mm)와 같다. 일반적으로, 패키지(100)는 다이의 측면높이(52)보다 약 2.5배 큰 측면높이(50)를 가질 수 있다.
도 9는 110으로 표시한, 쿼드 무단자 플립칩 반도체 디바이스 패키지의 또 다른 실시예를 도시한 것이다. 패키지(110)는 패키지(110) 내 상부 패키지 면(14) 상에 다이(20)의 일 측이 노출되는 것을 제외하곤, 패키지(100)(도 8)와 동일하다. 상부 패키지 면(14) 상에 다이(20)를 노출시키는 것은 다이(20)에서 열을 제어하는데 잇점이 있을 수 있고 보다 얇은 측면 높이(50)를 가능하게 한다. 예를 들면, 약 0.2mm의 다이(20) 측면 높이(56)의 경우, 패키지(110)의 측면높이(50)는 포스트 확장부(32)의 측면높이(54)가 약 0.1mm인 것에 의해, 약 0.4mm일 수 있다. 0.4mm의 패키지(110) 측면높이는 다이(20)와 리플로 후의 약 0.075mm의 본딩 사이트(36) 사이의 본딩 높이(104)를 고려한 것이다. 포스트들(24)의 측면높이는 본딩 사이트 (36)에 대한 포스트들(24)의 측면높이(58)가 약 0.3mm인 것에 의해, 패키지(110)의 측면높이(50)(약 0.4mm)와 같다. 일반적으로, 패키지(110)는 다이(20)의 측면높이(56)보다 약 2배 큰 측면높이(50)를 가질 수 있다.
도 10 및 도 11은 각각 패키지(100)의 평면도 및 배면도이다. 도 10에 도시된 바와 같이, 리드들(23) 각각의 콘택 표면들(28)은 패키지(10)의 상부 면(14)에서 노출된다. 도 11에 도시된 바와 같이, 각각의 리드(23)의 부분은 패키지(10)의 하부 면(12) 상에서 노출된다. 리드들(23)의 노출된 부분들은 포스트들(24) 각각의 콘택 표면들(28), 및 포스트 확장부들(32)의 콘택 표면들(34)을 포함한다. 선택적으로, 포스트 확장부들(32)은 다이 패드들(38) 간의 미세 피치를 갖는 다이들에 사용하기 위해 포스트 확장부들(32)과 다이(20) 사이에서 확장하는 인터포저들(108)을 포함하게 한 형상일 수 있다.
도 8 및 도 9의 패키지들(100, 110)을 제조하는 방법들은 도 5 및 도 6에 도시된 바와 같이 지지 패드에 부착되고 본딩 사이트들에 와이어 본딩되거나 테이프 본딩되는 것이 아니라, 다이(20)가, 도 8 및 도 9에 도시된 바와 같이 본딩 사이트들(36)에 직접 전기적으로 접속되는 것을 제외하곤, 도 5 및 도 6을 참조로 기술된 것들과 유사하다. "직접적으로(directly)" 전기적으로 접속된다는 것은 상호연결이, 개재에 의한 와이어 본딩 또는 테이프 자동 본딩 테이프를 사용하지 않고 행해지는 것을 의미한다. 적합한 부착들은 금, 주석, 및 납으로 구성된 군 중에서 선택한 주성분을 갖는 땜납들을 포함한다.
도 12는 예비 성형된 리드들(23)을 갖는 리드 프레임(102)을 채용하는 방법 을 사용한 여러 조립단계들에서의 반도체 디바이스 패키지(100)를 도시한 것이다. 도 8의 패키지(100)가 도시되었지만, 도 12를 참조로 기술된 방법은 도 9의 패키지(110)에 똑같이 적용가능하다. 도 12a는 리드 프레임(102)의 평면도이고, 도 12b는 리드 프레임(102)의 단면 입면도이다. 도 12에 도시된 바와 같이, 2이상의 리드 프레임(102)이, 동시 조립이 될 수 있게 부분적으로 서로 연결될 수도 있다. 또 다르게는, 리드 프레임들(102)은 개별적으로 조립될 수도 있음을 알 것이다. 리드 프레임들(102)은 다이 지지 패드 또는 타이 바들을 형성함이 없이, 위의 도 5를 참조로 기술된 방법을 사용하여 형성될 수 있다.
도 12c를 참조하면, 리드들(23)에 다이(20)를 본딩하기 위한 준비에서, 포스트들(24)의 제2 콘택 표면(28) 및 포스트 확장부(32)의 콘택 표면(34)은 표면(70)에 고정될 수 있다. 도시된 실시예에서, 표면(70)은 실질적으로 공면 콘택 표면들(28, 32)에 접촉하여 고정하는 접착 테이프 상에 형성된다.
도 12d를 참조하면, 다이(20) 상의 I/O 패드들(38)은 어떤 편리한 방법을 사용하여 본딩 사이트들(36)에 직접 전기적으로 연결된다. 포스트 확장부들(32)은 이들의 전체 길이를 따라 표면(70)에 의해 지지되어, 본딩 사이트들(36)의 공면성을 확고히 한다. 본딩 사이트들(36)의 공면성이 확실시되므로, 플립칩 본딩의 정확성이 증가되고 따라서 제조 결함 기회가 감소된다.
I/O 패드들(38)이 이들의 연관된 본딩 사이트들(36)에 전기적으로 연결된 후에, 다이(20) 및 리드 프레임(102)은, 도 12e에 도시된 바와 같이, 성형 화합물(18)로 덮여진다. 성형 화합물(18)은 트랜스퍼 또는 사출성형 공정과 같은 어떤 편 리한 기술을 사용하여 적용될 수 있다. 성형 화합물(18)는 전기적으로 절연성의 물질이며, 바람직하게는 폴리머 성형수지, 이를테면 약 150℃ 내지 약 300℃ 범위의 유동온도를 갖는 에폭시이다. 성형 화합물(18)은 저온 열 유리 화합물일 수도 있다. 성형 화합물(18)의 적용 중에, 리드들(23)이 표면(70)에 고정되기 때문에 이들 리드들(23) 사이의 간격이 유지된다. 다이(20) 및 리드 프레임(102)이 코팅된 후에, 상호연결된 패키지들(100)은 표면(70)으로부터 분리된다(예를 들면, 테이프가 제거된다).
도 12f를 참조하면, 연결 표면들(28, 34)은 외부 전기회로와의 전기적 연결을 용이하게 하기 위한 물질로 도금될 수 있다. 전체 리드 프레임(102)이 사전에 도금되어 있다면, 연결 표면들(28, 34)의 도금은 불필요할 수 있다.
이어서, 부착된 패키지들(100)은, 도 12g에 도시된 바와 같이, 블레이드, 워터 젯, 등에 의한 소잉에 의해 단일체로 된다. 단일체로 한 후에, 각 포스트(24)의 측 표면들(60)이 노출된다.
콘택 표면들(26, 28, 34)에 의해서 패키지(100)는 인쇄 회로 기판, 또 다른 패키지, 또는 이외 어떤 다른 외부회로에, 원하는 상부 표면(14) 또는 바턴 표면(12) 상의 콘택들을 사용하여 전기적으로 연결될 수 있고, 이에 따라 패키지(100)는 완전히 가역이 되게 된다. 즉, 패키지(100)는 정 위치로 다이(100)에 실장될 수 있고, 또는 패키지(100)는 도 12h에 도시된 바와 같이, 뒤집어 다이(100)에 거꾸로 실장될 수 있다. 이것은 다이(10)를 위로 또는 아래로 해야 하는 애플리케이션들 간에 어떤 다이(10) 또는 패키지(100)를 재설계해야 할 필요성을 제거한다. 상부 및 하부 면들(14, 12) 상의 콘택 패드들(26, 28, 34)은 복수의 패키지들(100)을 적층시킬 수 있게 하여 증가된 칩 밀도를 제공한다. 또한, 포스트들(24)의 측 표면들(60)은 패키지(100)의 전기적 기능을 테스트하거나 외부회로에의 패키지(100)의 전기적 연결을 테스트하기 위한 테스트 점들로서 사용될 수 있다. 측 표면들(60)은 패키지(100)를 인쇄 회로 기판에 표면 실장할 때 인쇄 회로 기판 상의 패드들과의 적합한 정렬이 확실시되게 가시적 인디케이터로서 작용한다.
도 13은 부분적으로 에칭된 리드 프레임을 채용한 방법을 사용하여 여러 조립단계들에서의 반도체 디바이스 패키지(100)를 도시한 것이다. 도 8의 패키지(100)가 도시되었는데, 도 12를 참조로 기술된 방법은 도 9의 패키지(110)에 똑같이 적용가능하다. 도 13a는 리드 프레임(102)의 프리커서(114)의 평면도이고, 도 13b는 리드 프레임 프리커서(114)의 단면 입면도이다. 복수의 리드 프레임 프리커서들(114)은 동시 조립을 가능하게 하도록 부분적으로 연결되는 것이 바람직하다. 또 다르게는, 리드 프레임 프리커서(114)는 개별적으로 조립될 수 있음을 알 것이다. 리드 프레임 프리커서들(114)은 다이 지지 패드 또는 타이 바들을 형성함이 없이 위의 도 6을 참조로 기술된 방법을 사용하여 형성될 수 있다.
도 13c를 참조하면, 다이(20) 상의 I/O 패드들(38)은 어떤 편리한 방법을 사용하여 본딩 사이트들(36)에 직접 전기적으로 연결된다. 포스트 확장부들(24)은 기판 물질(76)에 의해 전체 길이를 따라 지지되고, 그럼으로써 본딩 사이트들(36)의 공면성이 확보된다. 본딩 사이트들(36)의 공면성이 확보되기 때문에, 플립칩 본딩의 정확도가 증가되고, 따라서, 제조결합 기회가 감소된다.
I/O 패드들(38)이 이들의 연관된 본딩 사이트들(36)에 전기적으로 연결된 후에, 다이(20) 및 리드 프레임 프리커서(114)는, 도 13d에 도시된 바와 같이, 성형 화합물(18)로 덮여진다. 성형 화합물(18)은 트랜스퍼 또는 사출성형 공정과 같은 어떤 편리한 기술을 사용하여 적용될 수 있다. 성형 화합물(18)는 전기적으로 절연성의 물질이며, 바람직하게는 폴리머 성형 수지, 이를테면 약 150℃ 내지 약 300℃ 범위의 유동온도를 갖는 에폭시이다. 성형 화합물(18)은 저온 열 유리 합성물일 수도 있다.
다이(20) 및 리드 프레임 프리커서들(114)을 성형 화합물(18)로 덮은 후에, 기판 물질(76)은 화학적 에칭 또는 레이저 제거와 같은 제어된 서브트랙티브 공정을 사용하여 제거된다. 기판 물질(76)의 제거는 도 13(e)에 도시된 바와 같은 콘택 표면들(28, 34)을 야기한다. 이들 표면들은 외부 회로에의 전기적 연결을 용이하게 하기 위해 도금될 수 있다. 또한, 도 13f에 도시된 바와 같이, 전기적 연결을 용이하게 하기 위해서 땜납 볼들(78)이 콘택 표면들(28 및 또는 34))에 부착될 수 있다.
도 13g에 도시된 바와 같이, 부착된 패키지들(100)은 블레이드, 워터 젯 등과 같은 소잉에 의해 단일체로 된다. 단일체로 한 후에, 각 포스트(24)의 측 표면들(60)은 노출된다.
결과적인 패키지(100)는 도 9를 참조로 기술된 방법에 의한 것과 동일하다. 패키지(100)는 정 위치로 다이(20)에 실장되거나, 도 13h에 도시된 바와 같이, 패키지는 뒤집어 다이에 거꾸로 실장될 수도 있다.
도 1 내지 10의 실시예들에서, 상부 및 하부 면들(14, 12) 상에 콘택 표면들(26, 28, 34)의 적용가능성으로, 복수의 패키지들이 스택될 수 있어 증가된 칩 밀도를 제공한다. 도 14에 도시된 바와 같이, 각 패키지(100) 상의 콘택 표면들(26, 28, 및/또는 34)는 스택을 형성하게, 이웃한 패키지(100) 상의 대응 콘택 표면들(26, 28 및/또는 34)에 직접 전기적으로 연결될 수 있다. 적합한 부착들은 금, 주석, 및 납으로 구성된 군 중에서 선택한 주성분을 갖는 땜납들을 포함한다. 패키지들(100)이 직접 전기적으로 연결되므로, 다이들(20) 사이의 전기적 경로의 길이는 최소로 유지된다. 도 14에 도시된 바와 같이 정 위치의 다이(20)로, 또는 도 15에 도시된 바와 같이, 다이(20)를 거꾸로 하여 패키지들(100)이 배열될 수 있다. 대안으로, 도 16에 도시된 바와 같이, 한 패키지(100) 상의 콘택 표면들(26, 또는 28)은, 상부와 상부 및 하부와 하부가 교대로 되게 패키지들이 스택되게, 이웃한 패키지(100) 상의 동일 콘택 표면들(26 또는 28)에 직접 전기적으로 연결될 수 있다. 예의 목적으로 패키지(100)가 도 14 내지 16에 도시되었으나, 여기 기술된 실시예들 중 어느 하나는 동일한 방식으로 스택될 수도 있다.
스택의 측면높이를 감소시키기 위해 공통 패키지에 스택되는 다이들을 채용하는 증가한 칩 밀도의 종래의 방법들에 비교해서, 여기 기술된 패키지들의 스택은 그와 비슷한 칩 밀도들을 제공하면서도 스택의 조립에서 복잡도를 감소시킨다. 복잡도 감소는 공통 패키지에서 다이들이 스택될 때 사용되는 적어도 부분적으로 절연성 층/인터포저의 제거에 기인한다. 또한, 본 발명의 패키지는 상부 표면(14), 하부 표면(12) 또는 측 표면들(16)로부터 테스트할 수 있게 한다. 이것은 스택 내 어느 패키지가 결함이 있는지를 확인할 수 있게 하는 데에 큰 잇점을 제공한다. 패키지들 중 어느 패키지이든 결함이 있는 것으로 발견된다면, 개개의 패키지 및 이의 칩은 폐기될 수 있고, 따라서, 공통 패키지 내 복수 칩들의 배치를 요구하는 종래 기술의 패키지들에 연관된 낭비를 감소시킨다. 마지막으로, 리드들이 패키지와 동일한 측면높이를 가지며 패키지 측면들의 부분을 형성하는 결과로서, 본 발명의 패키지는 종래 기술의 구성으로 가능하였던 것에 비해 증가된 열 방출을 제공한다.
본 발명은 단독으로 사용되거나 칩 밀도 증가가 요구되는 경우 스택될 수 있는 감소된 측면높이의 패키지를 제공한다. 패키지는 하부 면 및/또는 패키지의 상부 면 상에 콘택 표면들 중 어느 하나를 사용하여 인쇄 회로 기판, 또 다른 패키지, 또는 이외 어떤 다른 외부회로에 전기적으로 연결될 수 있고, 따라서, 패키지를 완전히 가역이 되게 할 수 있다. 즉, 패키지는 정 위치로 다이에 실 장되거나 패키지는 뒤집어 다이에 거꾸로 실장될 수도 있다. 패키지의 가역성은 다이의 면을 위로 또는 아래로 해야 할 애플리케이션들 간에 다이 또는 패키지를 재설계할 필요성을 제거한다.
본 발명의 패키지는 표준 QFN 조립 및 마무리를 위해 사용되는 동일 장비를 사용하여 조립될 수 있고, 예비 성형된 리드들을 갖는 리드 프레임을 사용하여, 또는 부분적으로 에칭된 리드 프레임을 사용하여 조립될 수 있다. 패키지는 와이어본딩, 테이프 자동 본딩, 또는 필립칩 방법들를 사용하여 조립될 수 있고, 리드 프레임은 이들 서로 다른 방법들 간에 약간만 수정된다.
본 발명의 다수의 실시예들을 기술하였다. 그러나, 본 발명의 정신 및 범위 내에서 각종 수정들이 행해질 수 있음을 알 것이다. 따라서, 다른 실시예들은 다음 청구항들의 범위 내에 있다.

Claims (18)

  1. 반도체 디바이스 패키지(10, 100)에 있어서,
    제1 패키지 면(14), 상기 제1 패키지 면(14)에 대향하는 제2 패키지 면(12), 및 상기 제1 패키지 면(14)과 상기 제2 패키지 면(12) 사이에서 확장하는 패키지 측면들(16)의 부분을 형성하는 성형 화합물(molding compound)(18);
    상기 성형 화합물(18)에 의해 적어도 부분적으로 덮여있고, 복수의 I/O 패드들(38)을 포함하는 반도체 디바이스(20); 및
    전기적 도전성의 리드 프레임(22)을 포함하고,
    상기 리드 프레임은,
    상기 패키지(10, 100)의 주변에 배치된 복수의 포스트들(24)로서, 상기 각각의 포스트(24)는 상기 제1 패키지 면(14)에 배치된 제1 콘택 표면(26)과 상기 제2 패키지 면(12)에 배치된 제2 콘택 표면(28)을 가지고, 상기 반도체 디바이스(20)는 상기 복수의 포스트들(24)에 의해 정의된 중앙 영역 내에 배치된, 상기 복수의 포스트들(24), 및
    복수의 포스트 확장부들(32)로서, 상기 각각의 포스트 확장부(32)는 상기 제2 패키지 면(12)에 배치된 제3 콘택 표면(34)을 가지고, 상기 복수의 포스트 확장부들(32)은 상기 반도체 디바이스(20)를 향해 상기 복수의 포스트들(24)로부터 확장하며, 상기 포스트 확장부들(32) 각각은 상기 제2 패키지 면(12)에 대향하는 상기 포스트 확장부(32)의 표면 상에 형성된 본딩 사이트(36)를 포함하고, 상기 I/O 패드들(38) 중 적어도 하나는 상기 본딩 사이트(36)에서 상기 포스트 확장부(32)에 전기적으로 연결된, 상기 복수의 포스트 확장부들(32)을 포함하는, 반도체 디바이스 패키지(10, 100).
  2. 제1항에 있어서,
    상기 I/O 패드들(38) 중 상기 적어도 하나는 상기 본딩 사이트(36)에 와이어 본딩(wire bond)되거나 테이프 본딩(tape bond)되는, 반도체 디바이스 패키지(10).
  3. 제2항에 있어서,
    상기 다이(20)는 지지 패드(30)에 부착되고, 상기 지지 패드(30)는 상기 제2 패키지 면(12)을 따라 확장하는 표면을 포함하는, 반도체 디바이스 패키지(10).
  4. 제1항에 있어서,
    상기 I/O 패드들(38) 중 상기 적어도 하나는 플립칩 유형의 연결을 형성하기 위한 상기 본딩 사이트(36)에 직접 전기적으로 연결되는, 반도체 디바이스 패키지(100).
  5. 제1항에 있어서,
    상기 반도체 디바이스 패키지(10, 100)는 4개의 패키지 측면들(16)을 가지고, 상기 복수의 포스트들(24)은 상기 4개의 패키지 측면들(16) 중 2개 사이에 배 치되는, 반도체 디바이스 패키지(10, 100).
  6. 제1항에 있어서,
    상기 반도체 디바이스 패키지(10, 100)는 4개의 패키지 측면들(16)을 가지고, 상기 복수의 포스트들(24)은 상기 4개의 패키지 측면들(16) 전부 사이에 배치되는, 반도체 디바이스 패키지(10, 100).
  7. 반도체 디바이스 패키지(10, 100) 스택에 있어서,
    각각의 반도체 디바이스 패키지(10, 100)는,
    제1 패키지 면(14), 상기 제1 패키지 면(14)에 대향하는 제2 패키지 면(12), 및 상기 제1 패키지 면(14)과 상기 제2 패키지 면(12) 사이에서 확장하는 패키지 측면들(16)의 부분을 형성하는 성형 화합물(18);
    상기 성형 화합물(18)에 의해 적어도 부분적으로 덮여있고, 복수의 I/O 패드들(38)을 포함하는 반도체 디바이스(20); 및
    전기적 도전성의 리드 프레임(22)을 포함하고,
    상기 리드 프레임은,
    상기 패키지(10, 100)의 주변에 배치된 복수의 포스트들(24)로서, 각각의 포스트(24)는 상기 제1 패키지 면(14)에 배치된 제1 콘택 표면(26)과 상기 제2 패키지 면(12)에 배치된 제2 콘택 표면(28)을 가지고, 상기 반도체 디바이스(20)는 상기 복수의 포스트들(24)에 의해 정의된 중앙 영역 내에 배치된, 상기 복수의 포스 트들(24), 및
    복수의 포스트 확장부들(32)로서, 각각의 포스트 확장부(32)는 상기 제2 패키지 면(12)에 배치된 제3 콘택 표면(34)을 가지고, 상기 복수의 포스트 확장부들(32)은 상기 반도체 디바이스(20)를 향해 상기 복수의 포스트들(24)로부터 확장하며, 상기 포스트 확장부들(32) 각각은 상기 제2 패키지 면(12)에 대향하는 상기 포스트 확장부(32)의 표면 상에 형성된 본딩 사이트(36)를 포함하고, 상기 I/O 패드들(38) 중 적어도 하나는 상기 본딩 사이트(36)에서 상기 포스트 확장부(32)에 전기적으로 연결된, 상기 복수의 포스트 확장부들(32)을 포함하며,
    상기 반도체 패키지들(10, 100) 중 적어도 하나의 상기 제1 콘택 표면들(26)은 이웃한 반도체 패키지(10, 100)의 상기 제1 콘택 표면(26)과 상기 제2 콘택 표면(28) 중 하나에 직접 전기적으로 연결된, 반도체 디바이스 패키지(10, 100) 스택.
  8. 제7항에 있어서,
    상기 I/O 패드들(38) 중 상기 적어도 하나는 상기 본딩 사이트(36)에 와이어 본딩되거나 테이프 본딩되는, 반도체 디바이스 패키지(10) 스택.
  9. 제8항에 있어서,
    상기 반도체 디바이스(20)는 지지 패드(30)에 부착되고, 상기 지지 패드(30)는 상기 제2 패키지 면(12)을 따라 확장하는 표면을 포함하는, 반도체 디바이스 패 키지(10) 스택.
  10. 제7항에 있어서,
    상기 I/O 패드들(38) 중 상기 적어도 하나는 플립칩 유형의 연결을 형성하기 위한 상기 본딩 사이트(36)에 직접 전기적으로 연결되는, 반도체 디바이스 패키지(100) 스택.
  11. 제7항에 있어서,
    상기 각각의 반도체 디바이스 패키지(10, 100)는 4개의 패키지 측면들(16)을 가지고, 상기 복수의 포스트들(24)은 상기 4개의 패키지 측면들(16) 중 2개 사이에 배치되는, 반도체 디바이스 패키지(10, 100) 스택.
  12. 제7항에 있어서,
    상기 각각의 반도체 디바이스 패키지(10, 100)는 4개의 패키지 측면들(16)을 가지고, 상기 복수의 포스트들(24)은 상기 4개의 패키지 측면들(16) 전부 사이에 배치되는, 반도체 디바이스 패키지(10, 100) 스택.
  13. 반도체 디바이스 패키지(10, 100)를 제조하는데 사용하기 위한 방법에 있어서,
    전기적 도전성 물질로부터 복수의 포스트들(24)을 형성하는 단계로서, 상기 복수의 포스트들(24)은 상기 반도체 디바이스 패키지(10, 100)의 미리 결정된 높이와 동일한 측면높이(profile height)를 가지고, 상기 복수의 포스트들(24)의 각각은 미리 결정된 패키지 측면(16)에 위치된 측 표면(60)을 갖는, 상기 복수의 포스트들 형성 단계;
    상기 복수의 포스트들(24)에 의해 정의된 중앙영역 내에, 복수의 I/O 패드들(38)을 포함하는 반도체 디바이스(20)를 배치하는 단계;
    상기 복수의 포스트들(24)로부터 돌출한 전기적 도전성 포스트 확장부들(32) 상에 형성된, 연관된 본딩 사이트들(36)에 상기 복수의 I/O 패드들(38)을 전기적으로 연결하는 단계; 및
    상기 반도체 디바이스(20), 상기 복수의 포스트들(24), 및 포스트 확장부들(32)의 적어도 일부를 성형 화합물(18)로 덮는 단계를 포함하는, 반도체 디바이스 패키지(10, 100) 제조 방법.
  14. 제13항에 있어서,
    상기 복수의 포스트들(24)을 형성하는 단계는,
    상기 반도체 디바이스 패키지(10, 100)의 상기 미리 결정된 측면높이와 동일한 측면높이를 갖는 상기 전기적 도전성 물질의 시트를 선택하는 단계; 및
    상기 포스트들(24)을 형성하기 위해 상기 시트로부터 물질을 선택적으로 제거하는 단계를 포함하는, 반도체 디바이스 패키지(10, 100) 제조 방법.
  15. 제14항에 있어서, 상기 복수의 포스트들(24)을 형성하는 단계는,
    상기 반도체 디바이스 패키지(10, 100)의 상기 미리 결정된 측면높이보다 큰 측면높이를 갖는 상기 전기적 도전성 물질의 시트를 선택하는 단계; 및
    상기 전기적 도전성 물질의 기판 부분(76) 상에 상기 포스트들(24)을 형성하기 위해 상기 시트로부터 물질을 선택적으로 제거하는 단계를 포함하고, 상기 방법은,
    상기 반도체 디바이스(20), 상기 복수의 포스트들(24), 및 상기 포스트 확장부들(32)을 상기 성형 화합물(18)로 덮은 후에, 상기 전기적 도전성 물질의 상기 기판 부분(76)을 제거하는 단계를 더 포함하는, 반도체 디바이스 패키지(10, 100) 제조 방법.
  16. 제13항에 있어서,
    상기 I/O 패드들(38)을 상기 본딩 사이트들(36)에 전기적으로 연결하는 단계는 상기 본딩 사이트들(36)에 상기 I/O 패드들(38)을 와이어 본딩하거나 테이프 본딩하는 단계를 포함하는, 반도체 디바이스 패키지(10, 100) 제조 방법.
  17. 제13항에 있어서,
    상기 I/O 패드들(38)을 상기 본딩 사이트들(36)에 전기적으로 연결하는 단계는 플립칩 유형의 연결을 형성하기 위해서 상기 본딩 사이트들(36)에 상기 I/O 패드들(38)을 직접 땜납하는 단계를 포함하는, 반도체 디바이스 패키지(10, 100) 제 조 방법.
  18. 제13항에 있어서,
    상기 포스트들(24) 각각의 단부 상에 콘택 표면(26, 28)을 형성하는 단계; 및
    상기 콘택 표면(26, 28)을, 이웃한 반도체 디바이스 패키지(10, 100) 상의 콘택 표면(26, 28)에 직접 전기적으로 연결하는 단계를 더 포함하는, 반도체 디바이스 패키지(10, 100) 제조 방법.
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