KR100247641B1 - 적층형 볼 그리드 어레이 패키지 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 실장 효율을 높이기 위하여 기판의 상·하부면에 반도체 칩을 부착시킨 적층형 볼 그리드 어레이 패키지 및 그의 제조 방법에 관한 것으로, 본 발명의 적층형 볼 그리드 어레이 패키지는 내부 및 상·하부면에 회로 패턴이 구비된 기판과, 상기 기판의 상·하부면에 각각 부착되는 두 개의 반도체 칩과, 상기 기판의 상·하부면에 각각 구비된 회로 패턴과 상기 기판의 상·하부면에 부착된 반도체 칩들을 전기적으로 연결하되, 동일면 상에 위치된 회로 패턴과 반도체 칩을 연결하는 금속 와이어들과, 상기 반도체 칩들 및 이들에 각각 전기적으로 연결된 기판 부분을 포함하는 일정 면적을 밀봉하는 상부 및 하부 봉지제와, 상기 하부 봉지제의 외측으로 연장된 상기 기판의 하부면에 형성된 열로 배열되는 다수개의 솔더 볼을 포함하는 것을 특징으로 한다.

Description

적층형 볼 그리드 어레이 패키지 및 그의 제조 방법
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는, 실장 효율을 높이기 위하여 기판의 상·하부면에 반도체 칩을 부착시킨 적층형 볼 그리드 어레이 패키지 및 그의 제조 방법에 관한 것이다.
일반적으로, 공지된 반도체 소자의 제조 공정을 통해 얻어진 반도체 칩들은 칩 절단, 칩 부착, 와이어 본딩, 몰딩 및 드림/포밍 등 일련의 어셈블리(Assembly) 공정을 거쳐 패키지화된다. 이러한 패키지는, 도 1 에 도시된 바와 같이, 하나의 반도체 칩(1)이 몰딩 컴파운드에 의해 봉지되어 있으며, 패키지 몸체(4)의 외측으로는 리드 프레임의 아웃리드(2C)가 돌출된 형태로 되어 있다.
자세하게, 다수개의 본딩 패드들(1a)이 구비된 하나의 반도체 칩(1)은 다이 패드(2a), 인너리드(2b) 및 아웃리드(2c)로 이루어진 리드 프레임(Lead Frame)의 상기 다이 패드(2a) 상에 부착되어 있으며, 반도체 칩(1)의 본딩 패드들(1a)은 인너리드들(2b)과 금속 와이어(3)에 의해 연결되어 있다. 또한, 반도체 칩(1) 및 이에 와이어 본딩된 인너리드(2b)를 포함하는 공간적 영역이 패키지 몸체(4)를 이루도록 몰딩 컴파운드에 의해 봉지되어 있으며, 패키지 몸체(4)의 외측으로는 아웃리드(2c)가 인출되어 있다.
그러나, 상기와 같은 패키지는 아웃리드들간의 미세 피치로 인하여 모듈(Module) 제작시에 마더 보드(Mother Board) 상에 패키지를 부착시키기 위한 실장 공정이 매우 까다로운 문제점이 있었다.
따라서, 최근에는 상기와 같은 문제점을 해결하기 위한 방법으로서, 볼 그리드 어레이(Ball Grid Array : 이하 BGA) 패키지가 제작되고 있으며, BGA 패키지는 솔더 볼을 이용하여 마더 보드 상에 패키지를 실장시키기 때문에 실장이 용이한 장점이 있다.
도 2 은 종래 기술에 BGA 패키지의 제조 방법을 설명하기 위한 단면도로서, 상부 표면에 다수개의 본딩 패드들(도시않됨)이 구비된 반도체 칩(11)은 소정 회로패턴이 구비된 기판(12) 상에 부착되며, 반도체 칩(1)의 본딩 패드들은 기판(12) 상에 구비된 전극단자들(도시않됨)과 금속 와이어(13)에 의해 전기적으로 연결된다. 또한, 반도체 칩(11) 및 이에 와이어 본딩된 전극단자들을 포함한 기판(12)의 소정 면적이 몰딩 컴파운드(14)에 의해 밀봉되며, 기판(12)의 하부면에는 마더 보드(도시되지 않음) 상에 구비된 전원공급단자들과의 전기적 접속을 위한 열로 배열된 다수개의 솔더 볼들(Solder Ball : 15)이 형성된다.
상기와 같은 BGA 패키지는 모듈 제작시에, 도 3 에 도시된 바와 같이, 마더 보드(20) 상에 BGA 패키지들(21)을 위치시킨 상태에서, 리플로우(Reflow) 공정을 통해 상기 BGA 패키지들(21)을 부착시키게 된다. 이 결과, 통상의 플라스틱 패키지에서 아웃리드들간의 미세 피치로 인한 표면 실장의 어려움을 제거할 수 있으며, 아웃리드를 패키지의 외부 가장자리로 연장할 필요가 없기 때문에 더 작은 크기를 갖는 패키지의 제조가 가능하다. 또한, 패키지와 마더 보드 사이의 짧은 상호연결길이를 제공하여 전기적 성능을 개선시킬 수 있다.
그러나, 상기와 같은 BGA 패키지는 모듈을 제작하기 위한 그의 실장시에 마더 보드 상에서 차지하게 되는 면적이 큰 문제점이 있으며, 또한, 두 개의 BGA 패키지를 마더 보드 상에 실장시키는 경우에는 상기 마더 보드 표면에 두 개의 BGA 패키지에 신호 전달을 위한 각각의 회로 패턴을 디자인하기가 어려운 문제점이 있었다.
따라서, 본 발명은 기판의 상·하부면에 반도체 칩을 각각 부착시킨 적층형 BGA 패키지를 제작함으로써, 모듈 제작시에 실장 면적을 감소시킴과 동시에 두 개의 BGA 패키지를 실장시키기 위하여 마더 보드 상에 패터닝되는 회로 패턴의 디자인을 용이하게 할 수 있는 적층형 BGA 패키지 및 그의 제조 방법을 제공하는 것을 목적으로 한다.
제1도는 종래 기술에 따른 반도체 패키지를 설명하기 위한 도면.
제2도는 종래 기술에 따른 볼 그리드 어레이 패키지를 설명하기 위한 도면.
제3도는 종래 기술에 따른 모듈 제조 방법을 설명하기 위한 도면.
제4도는 본 발명의 실시예에 따른 기판을 도시한 단면도.
제5a도 내지 제5e도는 본 발명의 실시예에 따른 적층형 볼 그리드 어레이 패키지의 제조 방법을 설명하기 위한 도면.
제6도는 솔더 볼의 형성 방법을 설명하기 위한 도면.
제7도는 본 발명의 다른 실시예에 따른 적층형 볼 그리드 어레이 패키지의 제조 방법을 설명하기 위한 도면.
〈도면의 주요부분에 대한 부호의 설명〉
31 : 코아층 32a, 32b : 회로 패턴
33 : 솔더 마스크 34 : 니켈
35 : 금 40, 50, 60 : 기판
41 : 제 1 반도체 칩 42 : 접착제
43 : 제 2 반도체 칩 44 : 금속 와이어
45 : 상부 봉지제 46, 51 : 하부 봉지제
47, 52 : 솔더 볼 61 : 반도체 칩
62 : 범프
상기와 같은 목적은, 내부 및 상·하부면에 회로 패턴이 구비된 기판과, 상기 기판의 상·하부면에 각각 부착되는 두 개의 반도체 칩과, 상기 기판의 상·하부면에 각각 구비된 회로 패턴과 상기 기판의 상·하부면에 부착된 반도체 칩들을 전기적으로 연결하되, 동일면 상에 위치된 회로 패턴과 반도체 칩을 연결하는 금속 와이어들과, 상기 반도체 칩들 및 이들에 각각 전기적으로 연결된 기판 부분을 포함하는 일정 면적을 밀봉하는 상부 및 하부 봉지제와, 상기 하부 봉지제의 외측으로 연장된 상기 기판의 하부면에 형성된 열로 배열되는 다수개의 솔더 볼을 포함하는 것을 특징으로 하는 본 발명에 따른 적층형 BGA 패키지에 의하여 달성된다.
또한, 상기와 같은 목적은, 내부 및 상·하부면에 회로 패턴이 형성된 기판의 상·하부면에 다수개의 본딩 패드들이 구비된 반도체 칩을 각각 부착시키는 단계; 상기 기판 상·하부면에 형성된 각각의 회로 패턴과 상기 각각의 회로 패턴과 동일면 상에 위치된 반도체 칩의 본딩 패드들을 각각 전기적으로 연결하는 단계; 상기 반도체 칩들 및 이들에 각각 전기적으로 연결된 기판의 부분을 포함한 일정 면적을 몰딩 컴파운드로 각각 밀봉하는 단계; 상기 기판 하부면에 부착된 반도체 칩을 밀봉하는 몰딩 컴파운드의 외측 기판 부분에 다수개의 솔더 볼을 형성하는 단계를 포함하는 것을 특징으로 하는 본 발명에 따른 적층형 BGA 패키지의 제조 방법에 의하여 달성된다.
본 발명에 따르면, BGA 패키지를 제조하되, 기판의 상·하부면에 반도체 칩을 부착시킨 적층형으로 제조함으로써, 모듈 제작시에 실장 면적을 줄일 수 있음은 물론 마더 보드 상에 패키지를 실장시키기 위한 회로 패턴 설계를 용이하게 할 수 있다.
[실시예]
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 4 는 본 발명의 실시예에 따른 기판을 도시한 도면으로서, 기판은 0.2 내지 0.7mm 정도의 두께를 갖도록 제작되며, 도시된 바와 같이, 코아층(31)의 내부 및 상·하부면에 신호 전달을 위한 회로 패턴(32a, 32b)이 형성된 형태이다. 여기서, 코아층(31) 상·하부면의 회로 패턴(32a)은 12 내지 50㎛ 정도의 두께를 갖는 구리 포일(Copper Foil)로 형성된다. 또한, 코아층(31) 내부에 구비되는 회로 패턴(32b)은 상기 코아층(31)의 내부에 비아홀(도시않됨)을 형성한 상태에서 비아홀 내부에 회로 패턴(32b)을 형성한 것으로, 비아홀의 직경은 20 내지 50㎛ 정도를 갖도록 제작되며, 이러한 내부 회로 패턴(32b)을 통해 기판의 상부면에 형성된 회로 패턴과 전기적으로 연결되는 반도체 칩이 마더 보드와 전기적 신호를 상호 교환하게 된다.
계속해서, 도시된 바와 같이, 신호 전달을 위한 회로 패턴(32a) 상에는 니켈(34) 및 금(35)이 각각 최소 3㎛ 및 0.3㎛로 도금되며, 회로 패턴(32a)이 형성되지 않은 기판의 상·하부면에는 20 내지 60㎛ 두께의 솔더 마스크(33)가 형성된다.
도 5a 내지 도 5e 는 본 발명의 실시예에 따른 적층형 BGA 패키지의 제조 방법을 설명하기 위한 일련의 공정 단면도로서, 이를 참조하여 본 발명의 실시예를 설명하면 다음과 같다.
도 5a 를 참조하면, 내부 및 상·하부면에 신호 전달을 위한 회로 패턴이 구비된 기판(40)의 상부면에 접착제(42)를 이용하여 다수개의 본딩 패드들(도시않됨)이 구비된 제 1 반도체 칩(41)을 부착시킨다. 여기서, 제 1 반도체 칩(41)은 접착제(42)가 도포된 기판(40) 상에 그를 위치시킨 상태에서, 150 내지 180℃ 온도에서 30 내지 200분 동안 규어링하여 부착시킨다.
도 5b 를 참조하면, 상기와 마찬가지의 공정을 실시하여 기판(40)의 하부면에 제 2 반도체 칩(43)을 부착시킨다.
도 5c 를 참조하면, 제 1 반도체 칩(41)의 본딩 패드들과 기판(40)의 상부면에 구비된 회로 패턴의 소정 부분을 금속 와이어(44)를 이용하여 전기적으로 연결한 후, 제 2 반도체 칩(43)의 본딩 패드들과 기판(40)의 하부면에 구비된 회로 패턴을 마찬가지로 금속 와이어(44)를 이용하여 전기적으로 연결한다.
도 5d 를 참조하면, 제 1 반도체 칩(41) 및 이에 와이어 본딩된 기판(40)의 소정 부분을 몰딩 컴파운드를 이용하여 봉지하고, 제 2 반도체 칩도 마찬가지로 몰딩 컴파운드를 이용하여 봉지한다. 여기서, 몰딩 컴파운드에 의해 형성되는 상부 및 하부 봉지제(45, 46)의 두께는 0.4 내지 0.6mm 정도를 갖도록 형성한다.
도 5e 를 참조하면, 하부 봉지제(46)의 외측 기판(40) 부분에 패키지를 마더 보드 상에 실장시키기 위한 전기적 연결 수단으로서, 주석과 납이 63 : 37 비율로 혼합된 솔더 볼들(47)을 0.5 내지 0.7mm의 직경을 갖도록 부착시키며, 여기서, 도 6 에 도시된 바와 같이, 솔더 볼들(52)은 기판(50)의 하부면에 부착된 반도체 칩(도시않됨)을 밀봉하는 하부 봉지제(51)의 외측에 열로 배열되도록 부착시킨다.
이후, 도시되지는 않았지만, 스트립 단위로 제작된 적층형 BGA 패키지를 유닛트 단위로 절단한다.
도 7 은 본 발명의 다른 실시예를 설명하기 위한 도면으로서, 신호 전달을 위한 회로 패턴이 구비된 기판(60)의 상·하부면에 반도체 칩들(61)을 각각 부착시키되, 범프(62)를 이용하여 부착시켜 칩 부착 및 전기적 연결을 동시에 수행한다. 이에 따라, 별도의 와이어 본딩 공정을 실시할 필요가 없으며, 패키지의 전체적인 두께를 감소시킴은 물론 몰딩 공정시에 금속 와이어가 단락될 수 있는 문제를 방지할 수 있다.
이상에서와 같이, 본 발명의 적층형 BGA 패키지는 기판의 내부 및 상·하부면에 신호 전달을 위한 회로 패턴을 구비한 상태에서, 상기 기판의 상·하부면에 각각 반도체 칩을 부착시켜 적층형 패키지를 제조함으로써, 마더 보드 상에 부착되는 패키지의 실장면적을 감소시킴과 아울러, 마더 보드 상에 형성되는 회로 패턴의 디자인을 용이하게 할 수 있으며, 또한, 적층형으로 패키지를 제작하기 때문에 생산성을 향상시킬 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (11)

  1. 코어층의 상하면에 회로 패턴이 형성되고, 상기 상하 회로 패턴은 코어층에 형성된 비아홀 내벽에 형성된 다른 회로 패턴을 통해 전기적으로 연결된 기판; 상기 기판의 상하면 각각에 부착된 2개의 반도체 칩; 상기 각 반도체 칩의 본딩 패드와 기판의 각 회로 패턴을 전기적으로 연결하는 금속 와이어; 상기 반도체 칩과 이들에 각각 전기적으로 연결된 기판 부분을 포함하는 일정 면적을 밀봉하는 상부 및 하부 봉지제; 및 상기 하부 봉지제의 외측으로 연장된 기판의 하부면에 배치된 회로 패턴에 형성된 솔더 볼을 포함하는 것을 특징으로 하는 적층형 볼 그리드 어레이 패키지.
  2. 제1항에 있어서, 상기 회로 패턴의 재질은 구리이고, 상기 회로 패턴상에는 니켈과 금이 도금되며, 상기 회로 패턴을 제외한 코어층의 상하면 부분은 솔더 마스크로 덮혀진 것을 특징으로 하는 적층형 볼 그리드 어레이 패키지.
  3. 제1항 또는 제2항에 있어서, 상기 기판의 두께는 0.1 내지 0.6mm인 것을 특징으로 하는 적층형 볼 그리드 어레이 패키지.
  4. 제2항에 있어서, 상기 구리 재질의 회로 패턴 두께는 12 내지 50㎛인 것을 특징으로 하는 적층형 볼 그리드 어레이 패키지.
  5. 제2항에 있어서, 상기 니켈 도금의 두께는 최소 3㎛인 것을 특징으로 하는 적층형 볼 그리드 어레이 패키지.
  6. 제2항에 있어서, 상기 금 도금의 두께는 최소 0.3㎛인 것을 특징으로 하는 적층형 볼 그리드 어레이 패키지.
  7. 제2항에 있어서, 상기 솔더 마스크의 두께는 20 내지 60㎛인 것을 특징으로 하는 적층형 볼 그리드 어레이 패키지.
  8. 제1항에 있어서, 상기 기판과 반도체 칩들과의 전기적 접속은 범프에 의해 이루어지는 것을 특징으로 하는 적층형 볼 그리드 어레이 패키지.
  9. 제1항에 있어서, 상기 상부 및 하부 봉지제의 두께는 0.4 내지 0.6mm인 것을 특징으로 하는 적층형 볼 그리드 어레이 패키지.
  10. 제1항에 있어서, 상기 솔더 볼은 주석과 납이 63 : 37의 비율로 혼합된 것을 특징으로 하는 적층형 볼 그리드 어레이 패키지.
  11. 제1항에 있어서, 상기 솔더 볼의 직경은 0.5 내지 0.7mm인 것을 특징으로 하는 적층형 볼 그리드 어레이 패키지.
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