KR950010866B1 - 표면 실장형(surface mounting type) 반도체 패키지(package) - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 종래 PLCC형(PLASTIC LEADEO CHIP CARRIER TYPE) 표면 실장형 반도체 패키지의 사시도.
제 2 도는 종래 SOJ형(SMALL OUTLINE J-BEND TYPE) 표면 실장형 반도체 패키지의 사시도.
제 3 도는 종래 SOP형(SMALL OUTLINE PACKAGE TYPE) 또는 SOIC형(SMALL OUTLINE INTEGRATED CIRCUIT TYPE) 표면 실장형 반도체 패키지의 사시도.
제 4 도는 종래 QFP형(QUAD FLAT PACKAGE TYPE) 표면 실장형 반도체 패키지의 사시도.
제 5 도는 종래 SOP형 리이드 프레임의 평면도.
제 6 도는 종래 GFP형 표면 실장형 반도체 패키지의 절개 사시도.
제 7 도는 본 발명에 의한 표면 실장형 반도체 패키지의 개략적 부분 사시도.
제 8 도는 본 발명의 표면 실장형 반도체 패키지의 개략적인 제조 공정도.
제 8(a) 도와 제 8(b) 도는 다이 접착 공정도.
제 8(c) 도는 금속세선 본딩 공정도.
제 8(d) 도는 몰딩 공정도.
제 9 도는 본 발명에 의한 표면 실장형 반도체 패키지의 단면도.
제10도는 본 발명의 다른 실시예의 단면도.
본 발명은 반도체 패키지(SEMICONDUCTOR PACKAGE)에 관한 것으로서, 상세하게는 대형 반도체 칩 탑재의 용이성과 내부 리이드(INNER LEAD)에서의 금속세선 본딩(WIRE BONDING) 영역의 확장 및 반도체 패키지의 표면 실장 밀도(SURFACE MOUNTING DENSITY)를 높이기 위한 표면 실장형 반도체 패키지에 관한 것이다.
초소형의 전자부품 회로설계에서는 많은 수의 반도체 칩들이 패키징되어 최소시간 내에 그것들이 다기능을 수행할 수 있도록 상호 연결되는 것이 바람직하다. 그리고 반도체 칩이 고집적화 됨에 따라 반도체 패키지의 실장 기술은 점차 고밀도화로 변화되어 가고 있다.
즉 전가기기의 고속화, 소형화 및 다기능화의 요구는, 기억 용량의 확대에 따른 반도체 칩 크기의 대형화, 실장 밀도의 향상을 위한 반도체 패키지의 박형화(薄形化)와 다핀화(多PIN化)를 만족시키는 효율적인 대형 반도체 칩의 탑재 방식 및 실장 능력을 높이는 기술 개발을 요구하고 있는 것이다.
제 1 도에는 종래 PLCC형(PLASTIC LEADED CHIP CARRIER TYPE) 표면 실장형 반도체 패키지의 사시도가, 제 2 도에는 종래 SOJ형(SMALL OUTLINE J-BEND TYPE) 표면 실장형 반도체 패키지의 사시도가, 제 3 도에는 종래 SOP형(SMALL OUTLINE PACKAGE TYPE) 또는 SOIC형(SMALL OUTLINE INTERGRATED CIRCUIT TYPE) 표면 실장형 반도체 패키지의 사시도가, 제 4 도에는 종래 QFP형(QUAD FLAT PACKAGE TYPE) 표면 실장형 반도체 패키지의 사시도가 각각 도시되어 있으며, 그리고 제 5 도에는 종래 SOP형 리이드 프레임(LEAD FRAME)의 평면도가, 제 6 도에는 종래 GFP형 표면 실장형 반도체 패키지의 절개 사시도가 도시되어 있다.
상기 PLCC형, SOJ형, SOP형 및 GFP형 표면 실장형 반도체 패키지들의 내부 구조는 모두 유사한 구조로 형성되어 있으며, 이들의 차이는 반도체 패키지의 절곡(BENDING)된 형(TYPE)에 의한 구분이므로, 이하 표면 실장형 반도체 패키지의 구조에 관한 설명은, 상기 SOP형의 리이드 프레임과 GFP형 표면 실장형 반도체 패키지의 구조를 중심으로 하여 설명한다.
제 5 도를 참조하면 종래의 리이드 프레임은, 반도체 칩이 탑재되는 다이 패드(DIE PAD : 11)와, 상기 다이 패드(11)를 지지 및 고정시키는 두개의 타이 바(TIE BAR : 12)와, 반도체 칩의 외부 단자인 각 패드로부터 금속세선에 의하여 연결되는 다수의 보딩 리이드(BONDING LEAD : 13)와, 상기 본딩 리이드(13)로부터 연장되며 플래스틱 성형 수지재인 봉지재(ENCAPSULANT)가 감싸게 되는 부위인 다수의 내부 리이드(14)와, 상기 내부 리이드(14)로부터 연장되며 봉지재의 외부에 위치하여 고유의 반도체 패키지형으로 절곡되는 외부 연결핀인 다수의 반도체 패키지(15)와, 상기 내부 리이드(14)와 반도체 패키지(15)를 경계짓는 댐바(DAM BAR : 16)로 구성된다.
여기에서 상기 봉지재라는 것은, 반도체 장치는 실리콘 웨이퍼(SILICON WAFER)상에 미세한 전기적 회로를 형성하여 반도체 칩을 제작한 후 먼지, 열, 습기, 전기적, 기계적 부하 등 각종 외부 용인에 의한 반도체 칩의 손상을 방지하고 반도체 장치로서의 신뢰성을 향상시키기 위하여 반도체 칩 전체를 에폭시 수지(EPOXY RESIN) 또는 수지계 성형 재료를 사용하여 봉지(ENCAPSULATION)하게 되는데 이때 이용되는 플래스틱 성형 재료를 봉지재라고 한다.
제 6 도를 참조하면 종래 표면 실장형 반도체 패키지의 구조는, 반도체 칩(17)과, 상기 반도체 칩(17)이 탑재되는 다이 패드(11)와, 상기 다이 패드(11)를 지지 및 고정시키는 복수의 타이 바(12)와, 상기 반도체 칩(17)의 외부 단자인 각 패드로부터 금속세선(18)에 의하여 연결되는 다수의 본딩 리이드(13)와, 상기 본딩 리이드(13)로부터 연장되며 플래스틱 성형 수지재인 봉지재(19)가 감싸게 되는 부위인 다수의 내부 리이드(14)와, 상기 내부 리이드(14)로부터 연장되며 봉지재(19) 외부 측면의 네 방향으로 나와 갈매기 날개(GULL WING) 형으로 절곡 또는 성형된 외부 연결핀인 다수의 반도체 패키지(15)로 구성되어 있다.
이와 같이 리이드 프레임 위에 상기 반도체 칩이 놓이게 되는 칩 온 리이드 프레임(CHIP ON LEAD FRAME)의 구조를 가지는 종래 반도체 패키지의 제작 공정은 개략적으로 다음가 같은 순서로 이루어진다.
1. 절단(SAWING) 공정으로서, 반도체 웨이퍼 상에 형성된 다수의 반도체 칩들을 개개의 칩으로 절단하여 그 중에서 양품의 반도체 칩과 불량의 반도체 칩을 분류 한다.
2. 다이 접착(DIE ATTACH) 공정으로서, 분류된 상기 양품의 반도체 칩(17)들을 전도성 또는 비전도성 접착제(ADHESIVE)가 도포된 리이드 프레임(20) 상의 다이 패드(11)에 탑재 시킨다. 상기 리이드 프레임(20)의 재질로서는 구리(Cu) 또는 알로이(ALLOY) 42가 사용된다.
3. 금속세선 본딩(WIRE BONDING) 공정으로서, 상기다이 패드(11)상에 탐재된 반도체 칩(17) 내의 외부 단자인 다수의 각 패드들과 본딩 리이드(13)들을 금속세선(18)으로 전기적인 본딩 연결을 시킨다. 여기서 상기 리이드 프레임(20) 내부의 말단(TIP)인 본딩 리이드(13)에는 금속세선(18)인 금(Au)과의 접촉력을 강화하기 위하여 은(Ag)이 도금되어 있다.
4. 몰딩(MOLDING) 공정으로서, 금속세선 본딩 연결이 완료된 상기 반도체 칩(17)과 리이드 프레임(20)을 봉지재(19)로서 봉지 한다. 이때 상기 봉지재(19)는 리이드 프레임(20)의 내부 리이드(14)와 반도체 패키지(15)를 경계짓는 댐바(16)의 내부 영역까지 봉지하게 된다.
5. 트리밍(TRIMMING) 공정으로서, 몰딩이 완료된 후 상기 댐바(16)를 절단하여 다수의 각 반도체 패키지(15)들을 독립적으로 분리시킨다.
6. 솔더 플레이팅(SOLDER PLATING) 공정으로서, 인쇄 회로 기판과 반도체 패키지(15)와의 접착력을 향상시키기 위하여 상기 반도체 패키지(15)들을 납과 주석(Pb/Sn)으로 도금하낟.
7. 포오밍(FORMING) 공정으로서, 도금이 완료된 상기 반도체 패키지(15)들을 반도체 패키지의 목적에 부합되는 각 형상을 절곡하여 완성시킨다.
이상에서와 같은 구조로 이루어진 종래의 표면 실장형 반도체 패키지에서는, 반도체 칩 탑재용 다이 패드가 반도체 칩의 크기보다 큰 영역을 점유하고 있으며, 다이 패드 주변의 내부 리이드들이 상기 다이 패드 또는 각각의 개별 리이드와 서로 일정한 간격으로 유지되어 있기 때문에, 대형 크기의 반도체 칩 탑재를 위한 공간의 확보가 어렵게 되어 있다.
아울러 상기 반도체 패키지에 형성되는 다수의 반도체 패키지들이 반도체 패키지의 좌우 측면 두방향 또는 전후좌우 측면의 내방향으로 빠져나와 형성되기 때문에, 이러한 반도체 패키지를 인쇄 회로 기판(PRINTED CIRCUIT BOARD) 상에 실장(MOUNT)할 경우, 상기 반도체 패키지들이 인쇄 회로 기판의 상당 영역을 차지하게 되어 표면 실장 밀도를 감소시킴은 물론, 인쇄 회로 기판 내에 형성되는 전기적 패턴의 설계 여유도(MARGIN)를 감소시키는 문제점이 있게 된다.
따라서 이와 같은 문제점을 해결하기 위하여 본 발명의 목적은, 대형 크기의 반도체 칩 탑재가 용이하며, 표면 실장 밀도를 향상시키고 인쇄 회로 기판 내의 전기적 패턴의 설계 여유도를 향상시킬 수 있는 표면 실장형 반도체 패키지를 제공하는 것이다.
상기의 목적을 달성하기 위하여 본 발명은, 반도체 칩과, 상기 반도체 칩과 금속세선으로 전기적 본딩 연결되는 다수의 내부 리이드들을 봉지재로 봉지하여된 몸체와, 상기 몸체의 외부에 형성되어 있는 다수의 반도체 패키지들로 구성된 표면 실장형 반도체 패키지에 있어서, 상기 반도체 칩의 저면에는 접착 테이프가 접착되며, 상기 접착 테이프의 하부에는 그 하면에 돌출부가 형성된 다수의 리이드들이 접착되며, 상기 반도체 칩과 상기 리이드들이 전기적으로 본딩 연결된 후 봉지되어 몸체가 형성되고, 상기 몸체의 저면으로 상기 리이드들의 돌출부가 빠져나와 다수의 반도체 패키지들로 마련되는 것을 그 특징으로 한다.
구체적인 실시 유형으로서, 반도체 칩의 저면에는 절연성 접착 테이프가 접착되어 놓이고, 상기 접착 테이프의 하부에는 그 하면에 돌출부가 형성된 다수의 리이드들이 접착되어 위치하여 상기 반도체 칩의 외부 단자인 패드와 금속세선에 의하여 전기적으로 본딩 연결한다.
전기적으로 본딩 연결된 상기 반도체 칩과 그 하부의 리이드들이 봉지재로 봉지되어 몸체가 형성되고, 상기 몸체의 저면으로 상기 리이드들의 돌출부가 빠져나와 다수의 반도체 패키지들로 마련된다.
여기에서 상기 반도체 패키지들의 돌출부는 식각(ETCHING) 또는 스탬핑(STAMPING)을 하여 형성시키게 되며, 이와 같이 형성된 상기 돌출부들에 의하여 반도체 패키지는 인쇄 회로 기판 상에 용이하게 접촉이 이루어진다.
아울러 상기 반도체 칩의 외부 단자인 패드와 그 하부의 리이드들과의 금속세선 본딩은, 상기 리이드 상면의 특정영역에 국한되지 않고 리이드 상면의 임의의 영역에서도 금속세선 본딩 연결이 가능하게 된다.
이하 예시된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
제 7 도에는 본 발명에 의한 표면 실장형 반도체 패키지 구조의 개략적 부분 사시도가, 제 9 도에는 본 발명의 실시예의 단면도가 도시되어 있다.
제 7 도와 제 9 도를 참조하면 본 발명에 의한 반도체 패키지는, 반도체 칩(31)과, 상기 반도체 칩(31)의 저면에 접착되는 절연성 접착 테이프(32)와, 상기 절연성 접착 테이프(32)의 하부에 접착되며 그 하면에 돌출부(33)가 형성된 다수의 리이드(34)들과, 상기 반도체 칩(31)의 외부 단자인 패드(35)와 상기 리이드(34)들이 금선(GOLD WIRE : 36)에 의하여 전기적으로 본딩 연결된 후 봉지재로 봉지되어 형성된 몸체(37)와, 상기 몸체(37)의 저면으로 상기 리이드(34)들의 돌출부(33)가 빠져 나와 마련된 반도체 패키지(33)들로 구성된다.
여기에서 상기 절연성 접착 테이프(32)는 세겹의 층으로 이루어지는데, 상하 바깥층인 제 1 층과 제 3 층은 접착성 서모 플래스틱 테이프(THERMOPLASTIC TAPE)로서 그 상하의 반도체 칩과 리이드들을 접착시키며, 그 중간층인 제 2 층은 절연재인 폴리이미드 테이프(POLYIMIDE TAPE)로 이루어진다.
그리고 상기 반도체 패키지(33)들의 돌출부(33)는 구리(Cu 또는 COPPER) 또는 알로이 42리이드 프레임용 식각제(ETCHANT)로서 FeCl2와 HCl을 혼합해서 사용하는 식각, 또는 스탬핑을 하여 형성시키며, 이와 같이 형성된 상기 돌출부(33)들에 의하여 반도체 패키지는 인쇄 회로 기판 상에 용이한 접촉을 이루게 된다.
또한 상기 반도체 칩(31)의 외부 단자인 패드(35)와 그 하부의 리이드(34)들과의 금선 본딩 연결에서, 본딩 영역은 종래와 같이 리이드(34) 상면의 특정영역인 내부 리이드 말단에 국한되지 않으며, 리이드(34) 상면의 은이 도금된 임의의 영역에서도 금속 본딩 연결이 가능하게 된다.
제10도를 참조하면 본 발명의 다른 실시예는, 반도체 칩(31)과, 상기 반도체 칩(31)의 저면에 접착되는 절연성 접착 테이프(32)와, 상기 절연성 접착 테이프(32)의 하부에 접착되며 그 상면에 돌출부(33)가 형성되고 표면 실장 영역을 좁히기 위하여 2회 절곡된 다수의 리이드(38)들과, 상기 반도체 칩(31)의 외부 단자인 패드와 상기 2회 절곡된 리이드(38)들이 금석(36)에 의하여 전기적으로 본딩 연결된 후 봉지재로 봉지되어 형성된 몸체(37)와, 상기 몸체(37)의 저면으로 상기 2회 절곡된 리이드(38)들의 돌출부(33)가 빠져나와 마련된 다수의 반도체 패키지(33)들로 구성된다.
이와 같은 구성을 가지는 본 발명에 의한 반도체 패키지의 제조 공정은 다음과 같이 이루어진다.
ㄱ. 절단 공정으로서, 반도체 웨이퍼 상에 형성된 다수의 반도체 칩들을 개개의 칩으로 절단하여 그 중에서 양품의 반도체 칩과 불량의 반도체 칩을 분류한다.
ㄴ. 다이 접착 공정으로서, 분류된 상기 양품의 반도체 칩(31)들을 그 상부에 절연성 접착 테이프(32)가 접착되어 있으며, 그 하면에는 돌출부(33)가 형성된 다수의 리이드(34)들을 가지는 리이드 프레임(39) 상에 접착, 즉 탑재시킨다(제 8(a) 도와 제 8(b) 도).
ㄷ. 금속세선 본딩 공정으로서, 절연성 접착 테이프(32)를 매개로 하여 다수의 리이드(34)들 상에 탑재된 반도체 칩(31)내의 외부 단자인 다수의 패드(35)들과 은이 도금된 본딩 영역이 마련되는 리이드(34)들의 상면에 금선(36)으로 전기적인 본딩 연결을 시킨다(제 8(c) 도).
ㄹ. 몰딩 공정으로서, 금선(36)이 연결된 상기 반도체 칩(31)과 그 하면에 돌출부(33)가 형성된 상기 리이드(34)들을 봉지재로서 봉지시켜 몸체(37)를 형성시킨다(제 8(d) 도).
ㅁ. 솔더 플레이팅 공정으로서, 상기 몸체(37)의 저면으로 빠져 나온 반도체 패키지(33)들의 돌출부(33)를 인쇄 회로 기판과의 접착력을 향상시키기 위하여 납과 주석으로 도금한다.
본 발명은 비록 이상에서와 같은 실시예들에 관련하여 기술되었지만, 여기에만 한정되지 않으며 본 발명의 범주와 사상에서 벗어남이 없는 여러가지의 변형과 수정이 이루어질 수 있다.
이상 설명한 바와 같이 본 발명에 의하면, 반도체 칩이 탑재되는 리이드 프레임 내의 종래 다이 패드를 제거시킴으로서 대형 크기의 반도체 칩의 탑재가 용이해지고, 인쇄 회로 기판 상에 표면 실장되는 반도체 패키지들이 몸체의 저면에 돌출부로 형성되어 있어 실장 밀도를 향상시킬 수 있게 되며, 아울러 이로 인하여 인쇄 회로 기판 상에서 전기적 패턴의 설계 여유도를 향상시킬 수 있는 표면 실장형 반도체 패키지를 제공하게 된다.
또한 상기 금속 본딩 연결에서, 본딩 영역이 내부 리이드의 말단인 본딩 리이드에만 국한되지 않고 내부리이드의 상면의 임의의 영역에 걸쳐 가능하게 됨에 따라, 본딩 영역에 확재되어 더블 본딩(DOUBLE BONDING : 반도체 칩의 패드 중에서 두개 이상이 서로 동일한 기능을 가지는 경우 단일 리이드에 복수의 금속세선을 본딩 연결하는 것을 말함)등 본딩에서의 융통성(BONDING FLEXIBILITY)이 증대되게 된다.
아울러 제조 공정도 종래에 비하여 두개 공정을 줄이게 됨으로서, 공정 절감으로 인한 생산성 향상 및 원가 절감의 이득을 얻을 수 있게 된다.
Claims (6)
- 반도체 칩과, 상기 반도체 칩과 금속세선으로 전기적 본딩 연결되는 다수의 내부 리이드들을 봉지재로 봉지하여된 몸체와, 상기 몸체의 외부에 형성되어 있는 다수의 반도체 패키지들로 구성된 표면 실장형 반도체 패키지에 있어서, 상기 반도체 칩(31)의 저면에는 접착 테이프(32)가 접착되며, 상기 접착 테이프(32)의 하부에는 그 하면에 돌출부(33)가 형성된 다수의 리이드(34)들이 접착되며, 상기 반도체 칩(31)과 상기 리이드(34)들이 전기적으로 본딩 연결된 후 봉지되어 몸체(37)가 형성되고, 상기 몸체(37)의 저면으로 상기 리이드(34)들의 돌출부(33)가 빠져나와 다수의 반도체 패키지(33)들로 마련되는 것을 특징으로 하는 표면 실장형 반도체 패키지.
- 제 1 항에 있어서, 상기 절연성 접착 테이프(32)는 세겹의 층으로 이루어지며, 상하 바깥층인 제 1 층과 제 3 층은 접착성 서모플래스틱 테이프이고, 그 중간층인 제 2 층은 폴리이미드 테이프의 절연성 접착 테이프로 이루어진 것을 특징으로 하는 표면 실장형 반도체 패키지.
- 제 1 항에 있어서, 상기 반도체 패키지(33)들의 돌출부(33)는 FeCl2와 HCl을 혼합해서 사용하는 구리 또는 알로이 42 리이트 프레임을 식각제로 식각하여 형성시키는 것을 특징으로 하는 표면 실장형 반도체 패키지.
- 제 1 항에 있어서, 상기 반도체 칩(31)의 외부 단자인 패드(35)와 상기 리이드(34)들의 금속세선 본딩은 금석(GOLD WIRE ; 36)에 의하여 본딩 연결되는 것을 특징으로 하는 표면 실장형 반도체 패키지.
- 제 1 항 또는 제 4 항에 있어서, 상기 반도체 칩(31)의 외부 단자인 패드(35)와 그 하부의 리이드(34)들과의 금석 본딩 연결은, 리이드(34) 상면의 은이 도금된 임의의 영역에서도 가능한 것을 특징으로 하는 표면 실장형 반도체 패키지.
- 제 1 항에 있어서, 상기 반도체 패키지(33)들은, 상기 반도체 칩(31)의 하부에 위치하며 그 상면에 돌출부(33)가 형성된 다수의 리이드(34)들이 복수회 절곡됨으로서 표면 실장 영역이 좁혀지게 되어 상기 몸체(37)의 저면으로 상기 돌출부(33)가 빠져나와 마련되는 것을 특징으로 하는 표면 실장형 반도체 패키지.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920023267A KR950010866B1 (ko) | 1992-12-04 | 1992-12-04 | 표면 실장형(surface mounting type) 반도체 패키지(package) |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920023267A KR950010866B1 (ko) | 1992-12-04 | 1992-12-04 | 표면 실장형(surface mounting type) 반도체 패키지(package) |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940016710A KR940016710A (ko) | 1994-07-23 |
| KR950010866B1 true KR950010866B1 (ko) | 1995-09-25 |
Family
ID=19344686
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920023267A KR950010866B1 (ko) | 1992-12-04 | 1992-12-04 | 표면 실장형(surface mounting type) 반도체 패키지(package) |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950010866B1 (ko) |
-
1992
- 1992-12-04 KR KR1019920023267A patent/KR950010866B1/ko not_active IP Right Cessation
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| KR940016710A (ko) | 1994-07-23 |
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