KR100292036B1 - 반도체패키지의제조방법및그에 따른반도체패키지 - Google Patents

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Abstract

본 발명은 반도체 패키지의 제조방법 및 그에 따른 반도체 패키지에 관한 것으로서, 복수개의 반도체 칩을 실장하기 위하여, 일측의 인너 리드의 말단이 타측의 인너 리드의 사이에 배치된 리드 프레임 또는 탭(TAB) 테이프를 이용하여 그 인너 리드의 하부에 복수개의 반도체 칩이 실장된 반도체 패키지의 제조방법 및 그에 따른 반도체 패키지를 제공한다. 리드 프레임을 이용한 반도체 패키지는 인너 리드의 하부에 양면 접착 테이프가 소정의 간격을 두고 복수개가 부착되며, 그 양면 접착 테이프에 소정의 간격을 두고 복수개의 반도체 칩이 실장된 리드 온 칩(LOC)으로 구현되며, 탭 테이프를 이용한 반도체 패키지는 인너 리드의 하부에 복수개의 금속 범프를 형성하고, 그 금속 범프에 대응되는 전극 패드가 형성된 복수개의 반도체 칩이 실장된 구조로 구현된다.

Description

반도체 패키지의 제조방법 및 그에 따른 반도체 패키지
제1도는 종래 기술에 따른 반도체 패키지의 일실시예를 나타내는 것으로서,
(a)는 반도체 패키지의 평면도,
(b)는 (a)의 단면도,
제2도는 종래 기술에 따른 반도체 패키지의 다른 일실시예를 나타내는 것으로서,
(a)는 반도체 패키지의 평면도,
(b)는 (a)의 단면도,
제3도는 이 발명에 따른 반도체 패키지의 일실시예를 나타내는 것으로서,
(a)는 이 발명에 따른 반도체 패키지용 리드 프레임을 나타내는 평면도,
(b)는 이 발명에 따른 반도체 패키지용 리드 프레임에 반도체 칩이 실장된 상태를 나타내는 평면도,
제4도는 이 발명의 일실시예에 따른 반도체 패키지의 단면도,
제5도는 반도체 패키지가 인쇄회로기판에 실장된 도면으로서,
(a)는 종래의 반도체 패키지 실장도,
(b)는 이 발명에 따른 반도체 패키지의 실장도,
제6도는 이 발명에 따른 반도체 패키지의 다른 일실시예를 나타내는 것으로서,
(a)는 이 발명에 따른 탭 테이프를 나타내는 평면도,
(b)는 이 발명에 따른 탭 테이프를 이용한 반도체 패키지를 나타내는 평면도이다.
이 발명은 반도체 패키지의 제조방법 및 그에 따른 반도체 패키지에 관한 것으로서, 더욱 상세하게는 반도체 칩상에 리드들이 접착되는 리드-온-칩(Lead On Chip; 이하 LOC라 칭함) 방법으로 복수개의 반도체 칩을 실장하거나 탭(TAB; Tape Automated Bonding) 방법으로 복수개의 반도체 칩을 각각 고밀도로 실장하기 위한 반도체 패키지의 제조방법 및 그에 따른 반도체 패키지를 제공함에 있다.
일반적으로, 집적회로(Intergrated Circuit; IC) 또는 대규모 집적회로(Large Scale Integration; LSI)등의 반도체 칩은 금속 리드 프레임에 실장된 후, 수지로 밀봉되어 인쇄회로기판(Printed Circuit Board; 이하 PCB라 칭함)상에 실장된다. 이러한 수지봉지형 패키지의 기본형 패키지의 기본형의 제조 공정을 살펴보면 다음과 같다.
금속 리드 프레임에 일정간격으로 펀칭되어 있는 사각형상의 다이패드(die pad)상에 반도체 칩을 소정의 방법, 예를 들어 은(Ag) 에폭시등의 접착제나 열압착(thermal-compression)등의 방법으로 실장한 후, 다이패드의 주변에 형성되어 있는 리드(lead)들의 일측과 반도체 칩의 전극 패드들을 와이어 본딩하여 접속시킨다. 이때 다이 패드는 적어도 하나의 타이바(tie bar)에 의해 지지되어 있다. 반도체 칩과 와이어(wire)를 감싸 보호하는 패키지 몸체를 통상의 몰딩 공정에 의해 몰딩부재, 예를 들어 에폭시 몰딩 컴파운드(Epoxy Moulding Compound; 이하 EMC라 칭함)로 형성한다.
이러한 일반적인 수지봉지형 반도체 패키지는 PCB의 면적을 적게 차지하는 고밀도 실장을 실현하기 위하여 박형화 및 소형화가 진행되고 있으나, 어느 정도 이상으로는 실장 밀도의 향상이 어려운 상황이다. 따라서 반도체 칩을 직접 PCB상에 실장하는 칩-온-보드(Chip On Board; 이하 COB라 칭함) 방법이나, 반도체 칩 또는 반도체 패키지를 적층하는 적층형 패키지등이 연구 실행되고 있다.
특히 메모리용 반도체 칩의 경우 입출력 단자인 리드를 병렬로 연결하여 메모리용량을 증가시키는 방법이 있으며, 이를 위하여 동일한 패키지의 리드들을 적어도 두 개 이상 적층하거나, 두 개의 반도체 칩을 적층한 후 하나의 패키지 몸체를 수지봉지하는 방법등이 사용되고 있다.
제 1 도는 종래기술에 따른 반도체 패키지의 일실시예를 나타내는 것으로서, (a)는 반도체 패키지의 평면도, (b)는 (a)의 단면도이다.
제 1 도 (a) 및 (b)를 참조하면, 반도체 패키지(10)는 반도체 칩(2)이 한 개 실장된 싱글 타입 패키지에 관한 것으로서, 다이패드(1)의 상부에 절연성 접착제(5)를 매개하여 반도체 칩(2)이 실장되어 접착되고, 반도체 칩(2)의 전극 패드들과 리드(3)의 인너 리드(inner lead)들이 와이어(4)로 본딩되고, EMC로 몰딩하여 패키지 몸체(6)를 형성한다.
반도체 패키지(10)는 디 아이 피(DIP; Dual In-line Package) 타입 또는 큐 에프 피(QFP; Quad Flat Package) 타입의 표면 실장형 패키지 구조로서, EMC로 형성된 패키지 몸체(6)의 측면 중앙부에서 외부로 돌출된 리드(3)의 아웃 리드(outer lead)들이 실장방향으로 포밍(forming)되어 있고, 반도체 칩(2)의 전극 패드들과 전기적으로 1:1 대응되는 리드(3)의 인너 리드들이 와이어(4)로 연결한 후 EMC로 몰딩하여 형성된다.
그러나, 전술한 반도체 패키지(10)는 싱글 타입으로 소규모 반도체 칩을 실장하는 반도체 패키지에 적합하지만, 한 개 이상의 반도체 칩을 실장하는 반도체 패키지에 적용할 수 없다는 단점이 있다.
제 2 도는 종래기술에 따른 반도체 패키지의 다른 일실시예를 나타내는 것으로서, (a)는 반도체 패키지의 평면도, (b)는 (a)의 단면도이다.
제 2 도 (a) 및 (b)를 참조하면, 반도체 패키지(20)는 LOC 방법에 의해 반도체 칩(12)이 다이 패드없이 직접 리드(13)에 실장된 구조를 갖는 반도체 패키지로서, 다수 개의 리드(13)의 인너 리드들에 절연성 양면 접착 테이프(11)를 매개로 하여 반도체 칩(12)을 접착한 후, 반도체 칩(12)의 전극 패드들과 인너 리드들을 와이어(14)로 경사지게 본딩하고, EMC로 몰딩하여 패키지 몸체(16)를 형성한다.
반도체 패키지(20)는 다이 패드없이 반도체 칩(12)을 리드(13)의 인너 리드들에 직접 접착함으로써, 반도체 칩(12)의 실장효율을 증대시킬 수 있는 장점이 있다. 왜냐하면, 리드(13)의 인너 리드들이 반도체 칩(12)에 직접 접착되기 때문에, 동일한 반도체 칩을 적용할 경우 다이 패드를 갖는 반도체 패키지에 비하여 작게 제조하는 것이 가능하다. 또한, 다이 패드(1)를 갖는 반도체 패키지(10)와 다이 패드가 없는 반도체 패키지(20)가 외형적으로 동일한 형상을 하고 있을 때, 다이 패드가 없는 반도체 패키지(20)가 다이 패드(1)가 있는 반도체 패키지(20)보다 큰 반도체 칩(12)을 탑재할 수 있다. 하지만, PCB 상에 반도체 패키지(20)를 실장할 때 제 1 도의 반도체 패키지(10)와 마찬가지로 PCB 실장효율의 증대에는 어려움이 있다. 왜냐하면, 하나의 반도체 패키지(10)에 하나의 반도체 칩(12)이 실장되기 때문이다.
따라서, 이 발명은 전술된 바와 같은 단점들을 해결하기 위하여, 양측에 리드들을 배열하되, 일측의 리드의 말단 부분이 타측의 리드 사이에 배치되도록 하고, 양측의 리드가 함께 배치된 부분을 포함한 리드에 적어도 2개 이상의 절연성 접착 부재를 매개한 후 적어도 2개 이상의 반도체 칩을 접착한 고밀도 실장을 위한 반도체 패키지의 제조 방법 및 그에 따른 반도체 패키지를 제공함에 있다.
이 발명의 다른 목적은 TAB 방법으로 탭(TAB) 테이프상에 인너 리드와 아웃 리드를 포함하는 금속 배선 패턴을 형성하되, 일측의 인너 리드의 말단 부분이 타측의 인너 리드 사이에 배치되도록 하고, 양측의 금속 배선 패턴이 함께 배치된 부분을 포함한 금속 배선 패턴에 금속 범프를 형성하여 다수개의 반도체 칩을 열압착 방법으로 접합한 고밀도 실장을 위한 반도체 패키지의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위하여, 이 발명은 리드 온 칩(LOC) 방법에 의해 적어도 하나 이상의 반도체 칩이 실장되는 반도체 패키지의 제조방법으로서, 양측에 소정의 간격을 두고 배열되며, 일측의 리드의 말단 부분이 타측의 리드의 사이에 배치된 복수개의 리드를 갖는 리드 프레임을 준비하는 단계와; 양측의 리드들이 함께 배치된 부분을 포함한 리드들의 하부에 소정의 간격을 두고 적어도 두 개 이상의 절연 접착 부재를 접착하는 단계와; 절연 접착 부재들의 하부에 소정의 간격을 두고 적어도 두 개 이상의 반도체 칩을 부착하는 단계와; 반도체 칩의 전극 패드와 반도체 칩 상의 리드를 전기적으로 연결하기 위하여 와이어 본딩하는 단계; 및 반도체 칩과, 반도체 칩 상부의 리드 부분을 포함한 와이어 본딩된 부분을 수지로 몰딩하여 패키지 몸체를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법을 제공한다.
이 발명에 따른 절연 접착 부재는 양측의 리드가 함께 배치된 리드의 하부에 소정의 간격을 두고 접착된 제 1 절연 접착 부재와, 양측의 리드가 함께 배치된 리드의 외측의 리드에 부착된 제 2 절연 접착 부재로 구성되며, 이웃하는 제 1 절연 접착 부재와 제 2 절연 접착 부재의 하부에 반도체 칩이 부착되는 것이 바람직하다.
상기 목적을 달성하기 위하여 이 발명은 또한, 탭(TAB) 방법에 의해 적어도 하나 이상의 반도체 칩이 실장되는 반도체 패키지의 제조방법으로서, 중심 부분에 디바이스 구멍이 형성된 베이스 필름과, 베이스 필름 상에 형성되며, 디바이스 구멍의 양측에 소정의 간격을 두고 배열된 금속 배선 패턴을 포함하며, 디바이스 구멍에 노출된 금속 배선 패턴에 있어서, 일측의 금속 배선 패턴의 말단 부분이 타측의 금속 배선 패턴 사이에 배치된 탭 테이프를 준비하는 단계와; 양측의 금속 배선 패턴이 함께 배치된 부분을 포함한 디바이스 구멍 상에 노출된 금속 배선 패턴에 각기 복수의 금속 범프를 형성하는 단계와; 금속 범프의 하부에 소정의 간격을 두고 적어도 두 개 이상의 반도체 칩의 전극 패드를 범프 접속하는 단계; 및 디바이스 구멍 상의 반도체 칩과 금속 배선 패턴을 수지로 몰딩하는 단계를 포함하는 반도체 패키지의 제조방법을 제공한다.
이 발명에 따른 금속 범프는 양측의 금속 배선 패턴이 함께 배치된 금속 배선 패턴에 형성된 제 1 금속 범프와, 양측의 금속 배선 패턴이 함게 배치된 금속 배선 패턴의 외측에 형성된 금속 배선 패턴에 형성된 제 2 금속 범프로 구성되며, 이웃하는 제 1 금속 범프와 제 2 금속 범프의 하부에 상기 반도체 칩의 전극 패드가 범프 접속되는 것이 바람직하다.
상기 목적을 달성하기 위하여 이 발명은 또한, 리드 온 칩(LOC) 구조를 갖는 반도체 패키지로서, 양측에 소정의 간격을 두고 배열되며, 일측의 리드의 말단 부분이 타측의 리드의 사이에 배치된 복수개의 리드와; 양측의 리드가 함께 배치된 부분을 포함한 리드의 하부에 접착된 적어도 두 개 이상의 절연 접착 부재와; 리드의 하부의 절연 접착 부재에 소정의 간격을 두고 부착된 적어도 두 개 이상의 반도체 칩과; 반도체 칩과 리드를 전기적으로 연결하는 와이어; 및 반도체 칩과 와이어 및 와이어로 연결된 리드 부분을 몰딩하여 형성된 패키지 몸체를 포함하는 것을 특징으로 하는 반도체 패키지를 제공한다.
이 발명에 따른 절연 접착 부재는 양측의 리드가 함께 배치된 리드의 하부에 소정의 간격을 두고 접착된 제 1 절연 접착 부재와, 양측의 리드가 함께 배치된 리드의 외측의 리드에 부착된 제 2 절연 접착 부재로 구성되며, 이웃하는 제 1 절연 접착 부재와 제 2 절연 접착 부재의 하부에 반도체 칩이 부착되는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
제 3 도 이 발명의 일실시예에 따른 LOC 구조를 갖는 반도체 패키지를 나타내는 것으로서, (a)는 반도체 패키지용 리드 프레임(39)을 나타내는 평면도이고, (b)는 반도체 패키지용 리드 프레임(39)에 두 개의 반도체 칩(34)이 부착된 상태를 나타내는 평면도이다. 제 3 도를 참조하면, 본 발명의 일실시예에 따른 리드 프레임(39)은 양측에 소정의 간격을 두고 배열된 리드(33)들과, 리드(33)의 하부에 반도체 칩(34)의 부착하기 위하여 절연 접착 부재로서 절연성 양면 접착 테이프(32)가 부착된 구조를 갖는다.
여기서, 본 발명에 따른 리드(33)는 양측에서 중심 방향으로 뻗어 배치되는 인너 리드(31)와 아웃 리드(제 4 도의 38)로 구성되며, 인너 리드(31)는 양측에 소정의 간격을 두고 배열되며, 일측의 인너 리드의 말단이 이웃하는 타측의 인너 리드의 사이에 위치할 수 있도록 배치되며, 인너 리드(31)와 그에 이웃하는 인너 리드 사이는 소정의 간격을 두고 팽팽하게 배치된다. 즉, 일측의 인너 리드 사이에 타측의 인너 리드가 배치된 구조를 갖는다. 여기서, 양측의 인너 리드(31)가 함께 배치되는 부분의 인너 리드를 제 1 인너 리드(31a)라 하고, 제 1 인너 리드(31a) 외측의 인너 리드를 제 2 인너 리드(31b)라 하자.
양면 접착 테이프(32)는 반도체 칩(34)을 인너 리드(31)의 하부에 부착하기 위한 수단으로서, 제 1 인너 리드(31a)의 하부에 소정의 간격을 두고 부착된 제 1 양면 접착 테이프(32a)와, 제 2 인너 리드(31b)의 하부에 부착된 제 2 양면 접착 테이프(32b)로 구성된다. 즉, 제 2 양면 접착 테이프(32)는 양측의 인너 리드(31)의 하부에 각기 부착된다. 그리고, 양면 접착 테이프(32)는 인너 리드(31)를 수직으로 가로지르는 방향으로 부착된다.
이와 같은 구조를 갖는 리드 프레임(39)에 반도체 칩(34)이 실장된 LOC 구조를 갖는 반도체 패키지(30)를 제 3 도의 (b)와 제 4도를 참조하여 설명하겠다. 제 3 도의 (b) 및 제 4 도를 참조하면, 반도체 패키지(30)는 전술된 리드 프레임(39)의 하부에 두 개의 반도체 칩(34)이 실장되고, 반도체 칩(34)과 인너 리드(31)가 와이어(36)에 의해 전기적으로 연결되고, 반도체 칩(34)이 실장된 부분이 EMC와 같은 수지에 몰딩되어 패키지 몸체(37)를 형성한다. 그리고, 패키지 몸체(37)의 외부로 돌출된 리드의 아웃 리드(38)는 걸 윙 타입(gull wing type)으로 절곡된 구조를 갖는다.
복수개의 전극 패드(35)가 형성된 두 개의 반도체 칩(34)이 소정의 간격을 두고 인너 리드(31) 하부의 양면 접착 테이프(32)에 부착된다. 즉, 반도체 칩(34)은 제 1 양면 접착 테이프(32a)와 제 2 양면 접착 테이프(32b)의 하부에 반도체 칩(34)의 일면이 부착된다. 이때, 반도체 칩의 전극 패드(35)는 인너 리드(31)와 양면 접착 테이프(32)가 위치하지 않는 반도체 칩(34)의 상부면에 배치하는 것이 바람직하며, 본 발명의 일실시예에서는 반도체 칩(34)의 상부면의 마주보는 양측의 가장자리를 따라 반도체 칩의 전극 패드들(35)이 형성된다.
그리고, 반도체 칩의 전극 패드(35)와 그에 근접한 인너 리드(31)는 은(Ag)선 또는 금(Au)선과 같은 와이어(36)에 의해 전기적으로 연결되며, 와이어(36)는 전극 패드(35)에서 인너 리드(31)로 경사지게 본딩된다.
그리고, 반도체 칩(34)과, 인너 리드(31) 및 와이어(36)를 외부의 환경으로부터 보호하기 위하여 EMC와 같은 수지로 몰딩하여 패키지 몸체(37)를 형성한다.
그리고, 인너 리드(31)와 일체로 형성되어 패키지 몸체(37)로 돌출된 아웃 리드(38)는 걸 윙 타입으로 절곡된다.
이 발명에 따른 반도체 패키지의 제조방법의 바람직한 다른 실시예를 제 6 도의 (a) 및 (b)를 참조하여 설명하겠다. 제 6 도의 (a) 및 (b)를 참조하면, 반도체 패키지(70)는 탭(TAB) 테이프(60)를 이용하여 복수개의 반도체 칩(64)이 실장된 반도체 패키지로서, 탭 테치프(60)는 중심 부분에 디바이스 구멍(67; device hole)이 형성된 베이스 필름(69)과, 디바이스 구멍(67)의 양측에 소정의 간격을 두고 베이스 필름(67) 상에 형성된 금속 배선 패턴(63)으로 구성된다.
베이스 필름(67)은 반도체 칩(64)이 실장되는 디바이스 구멍(67)이 중심 부분에 형성되며, 디바이스 구멍(67)의 양측에 소정의 간격을 두고 외부 전자 장치에 접속하기 위한 아웃 리드(68)가 노출될 수 있는 접속 구멍(66)이 형성되어 있다. 베이스 필름(67)은 폴리이미드, 폴리에스텔, 폴리에테르술폰(PES), 폴리파아아닉산(PPA) 등의 절연 재질로 제조한다.
금속 배선 패턴(63)은 베이스 필름(67)상에 부착된 18㎛ 내지 35㎛ 두께의 카파(copper)등의 금속 박막을 사진 식각하여 형성하게 되며, 디바이스 구멍(67) 상에 배치되는 인너 리드(61)와, 인너 리드(61)와 일체로 연결되어 접속 구멍(66) 상에 노출되는 아웃 리드(68)를 포함한다. 이때, 일측의 인너 리드(61)의 말단 부분이 이웃하는 타측의 인너 리드(61)의 사이에 위치할 수 있도록 인너 리드(61)가 형성되며, 인너 리드(61)와 그에 이웃하는 인너 리드(61) 사이는 소정의 간격을 두고 평행하게 배치된다. 여기서, 양측의 인너 리드(61)가 함께 배치되는 부분의 인너 리드를 제 1 인너 리드(61a)라 하고, 제 1 인너 리드(61a) 외측의 인너 리드를 제 2 인너 리드(61b)라 하자.
그리고, 인너 리드(61)에 용융된 솔더(solder)를 떨어뜨려서 전기적 접속이 양호한 금속 범프(62)를 형성한다. 금속 범프(62)는 제 1 인너 리드(61a)의 하부에 소정의 간격을 두고 형성된 제 1 금속 범프(62a)와, 제 2 인너 리드(61b)의 하부에 형성된 제 2 금속 범프(62b)로 구성된다.
상부면에 복수개의 전극 패드(65)가 형성된 반도체 칩(64) 두 개가 소정의 간격을 두고 탭 테이프의 디바이스 구멍(67)에 형성된 인너 리드(61)에 실장된다. 이때, 인너 리드의 금속 범프(62)에 반도체 칩의 전극 범프(65)가 열압착(thermal-compression)방법으로 범프 접속된다. 즉, 반도체 칩(64)은 제 1 금속 범프(62a)와 제 2 금속 범프(62b)에 반도체 칩의 전극 패드(65)가 범프 접속된다. 이때, 인너 리드(61)의 금속 범프(62)에 반도체 칩의 전극 패드(65)가 범프 접속될 수 있도록 본 발명의 다른 실시예에서는 반도체 칩(64)의 전극 패드(65)는 반도체 칩(64)의 상부면의 마주보는 양측의 가장자리를 따라 형성된다.
그리고, 도면에는 도시되지 않았지만, 범프 접속된 반도체 칩(64)을 포함한 디바이스 구멍(67) 상에 배치된 구성요소는 외부환경으로부터 보호하기 위하여 EMC와 같은 수지로 몰딩하여 패키지 몸체를 형성한다.
제 5 도는 반도체 패키지가 PCB에 실장한 도면으로서, (a)는 종래의 반도체 패키지(41)의 실장도이고, (b)는 이 발명에 따른 반도체 패키지(51)의 실장도이다.
제 5 도 (a)는 PCB(40) 상에 종래 기술에 따른 반도체 패키지(10) 4개가 실장된 것을 나타내고 있으며, 이에 반하여 제 5 도 (b)는 PCB(50) 상에 본 발명의 일실시예에 따른 반도체 패키지(30)가 2개가 실장된 상태를 나타낸다. 제 5 도의 (a) 및 (b)를 통하여 얼마만큼의 PCB 실장 효율이 증대되었는지는 쉽게 알 수 있다. 즉, 반도체 패키지를 두고 보았을 때는 두 개의 반도체 칩이 실장된 반도체 패키지(30)가 크지만, (a)에 도시된 바와 같이 PCB(40) 상에 실장될 때는 하나의 반도체 칩이 실장된 반도체 패키지(10) 4개를 실장해야 하지만, 이 발명에 따른 반도체 패키지(30)는 (b)에 도시된 바와 같이 2개만 PCB(50)에 실장하면 되며, (a)의 PCB(40) 대비 (b) PCB(50)의 여유 공간이 넓음을 확인할 수 있다. 따라서, 본 발명에 따른 반도체 패키지(30)를 활용할 경우 (a)의 PCB(40)보다는 작은 PCB에서 (a)의 PCB(40)와 동일한 성능을 발휘하도록 제조가 가능하다. 또한, 도시되지는 않았지만 4개의 반도체 칩(10)이 실장된 PCB(40)의 회로 배선에 비하여 2개의 반도체 칩(30)이 실장된 PCB(50)의 회로 배선의 수가 감소되기 때문에, PCB 설계시 유리하다. 여기서, 도면상의 1과 14는 핀 번호를 나타낸다.
한편, 이 발명의 일실시예는 리드 프레임(39)을 이용하여 두 개의 반도체 칩(34)이 실장된 반도체 패키지(30)를 구현하고 있으며, 본 발명의 다른 실시예에는 탭 테이프(60)를 이용하여 두 개의 반도체 칩(64)이 실장된 반도체 패키지(70)를 구현하고 있음을 알 수 있다. 즉, 일측의 인너 리드의 말단이 타측의 인너 리드의 사이에 배치시키고, 그 인너 리드의 하부에 복수개의 반도체 칩이 실장된 구성은 본 발명의 기술적 사상을 벗어나지 않음을 알 수 있다.
상술한 바와 같이 이 발명에 따른 반도체 패키지의 제조방법 및 그에 따른 반도체 패키지에 의하면, 한 패키지내에 다수개의 반도체 칩을 탑재가능하기 때문에, 대규모 반도체 칩에 적합하며, 더 나아가서 패키지의 밀도 향상 및 배선거리의 단축에 의한 정보의 전달속도가 향상되고, 또 PCB 상에 랜드 패턴수 저감에 따른 PCB 설계의 간편화와 단일 칩 패키지의 모듈화가 가능한 여러 가지 이점이 있다.
따라서, 이 발명은 LOC 방법이나 TAB 방법에 의해 반도체 패키지를 제조할 수 있기 때문에, 본 실시예에 국한되지 않고 이 발명의 기술적 사상이 벗어나지 않는 범위 내에서 다양한 변조변화가 가능함은 자명하다.

Claims (7)

  1. 리드 온 칩(LOC) 방법에 의해 적어도 하나 이상의 반도체 칩이 실장되는 반도체 패키지의 제조방법으로, 양측에 소정의 간격을 두고 배열되며, 일측의 리드의 말단 부분이 타측의 리드의 사이에 배치된 복수개의 리드를 갖는 리드 프레임을 준비하는 단계와; 양측의 상기 리드들이 함께 배치된 부분을 포함한 상기 리드들의 하부에 소정의 간격을 두고 적어도 두 개 이상의 절연 접착 부재를 접착하는 단계와; 상기 절연 접착 부재들의 하부에 소정의 간격을 두고 적어도 두 개 이상의 반도체 칩을 수평적으로 부착하는 단계와; 상기 반도체 칩의 전극 패드와 상기 반도체 칩 상부의 리드를 전기적으로 연결하기 위하여 와이어 본딩하는 단계; 및 상기 반도체 칩과, 상기 반도체 칩 상부의 리드 부분을 포함한 와이어 본딩된 부분을 수지로 몰딩하여 패키지 몸체를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  2. 탭(TAB) 방법에 의해 적어도 하나 이상의 반도체 칩이 실장되는 반도체 패키지의 제조방법으로서, 중심 부분에 디바이스 구멍이 형성된 베이스 필름과, 상기 베이스 필름 상에 형성되며, 상기 디바이스 구멍의 양측에 소정의 간격을 두고 배열된 금속 배선 패턴을 포함하며, 상기 디바이스 구멍에 노출된 상기 금속 배선 패턴에 있어서, 일측의 금속 배선 패턴의 말단 부분이 타측의 금속 배선 패턴 사이에 배치된 탭 테이프를 준비하는 단계와; 양측의 상기 금속 배선 패턴이 함께 배치된 부분을 포함한 상기 디바이스 구멍 상에 노출된 금속 배선 패턴에 각기 복수의 금속 범프를 형성하는 단계와; 상기 금속 범프의 하부에 소정의 간격을 두고 적어도 두 개 이상의 반도체 칩의 전극 패드를 범프 접속하는 단계; 및 상기 디바이스 구멍 상의 반도체 칩과 금속 배선 패턴을 수지로 몰딩하는 단계를 포함하는 반도체 패키지의 제조방법.
  3. 리드 온 칩(LOC) 구조를 갖는 반도체 패키지로서, 양측에 소정의 간격을 두고 배열되며, 일측의 리드의 말단 부분이 타측의 리드의 사이에 배치된 복수개의 리드와; 양측의 상기 리드들이 함께 배치된 부분을 포함한 상기 리드들의 하부에 상기 리드를 수직으로 가로지르는 방향으로 부착된 적어도 두 개 이상의 절연 접착 부재와; 상기 리드의 하부의 절연 접착 부재에 소정의 간격을 두고 수평적으로 접착된 적어도 두 개 이상의 반도체 칩과; 상기 반도체 칩의 전극 패드와 상기 반도체 칩상의 리드를 전기적으로 연결하는 와이어; 및 상기 반도체 칩과 와이어 및 와이어로 연결된 리드 부분을 몰딩하여 형성된 패키지 몸체를 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서, 상기 절연 접착 부재는 양측의 리드가 함께 배치된 리드의 하부에 소정의 간격을 두고 접착된 제 1 절연 접착 부재와, 양측의 리드가 함게 배치된 리드의 외측의 리드에 부착된 제 2 절연 접착 부재로 구성되며, 이웃하는 상기 제 1 절연 접착 부재와 제 2 절연 접착 부재의 하부에 상기 반도체 칩이 부착된 것을 특징으로 하는 반도체 패키지의 제조방법.
  5. 제2항에 있어서, 상기 금속 범프는 양측의 금속 배선 패턴이 함께 배치된 금속 배선 패턴에 형성된 제 1 금속 범프와, 양측의 금속 배선 패턴이 함께 배치된 금속 배선 패턴의 외측에 형성된 금속 배선 패턴에 형성된 제 2 금속 범프로 구성되며, 이웃하는 상기 제 1 금속 범프와 제 2 금속 범프의 하부에 상기 반도체 칩의 전극 패드가 범프 접속된 것을 특징으로 하는 반도체 패키지의 제조방법.
  6. 제3항에 있어서, 상기 절연 접착 부재는 양측의 리드가 함께 배치된 리드의 하부에 소정의 간격을 두고 접착된 제 1 절연 접착 부재와, 양측의 리드가 함께 배치된 리드의 외측의 리드에 부착된 제 2 절연 접착 부재로 구성되며, 이웃하는 상기 제 1 절연 접착 부재와 제 2 절연 접착 부재의 하부에 상기 반도체 칩이 부착된 것을 특징으로 하는 반도체 패키지.
  7. 리드 온 칩(LOC) 구조를 갖는 반도체 패키지로서, 양측에 소정의 간격을 두고 배열되며, 일측의 리드의 말단 부분이 타측의 리드의 사이에 배치된 복수개의 리드와; 양측의 상기 리드가 함께 배치된 부분에 소정의 간격을 두고 상기 리드의 수직 방향으로 부착된 제 1 양면 접착 테이프와, 양측의 상기 리드가 함께 배치된 부분의 외측의 리드에 상기 제 1 양면 접착 테이프와 소정의 간격을 두고 상기 리드의 수직 방향으로 부착된 제 2 양면 접착 테이프로 구성된 양면 접착 테이프와; 상기 제 1 양면 접착 테이프와, 그에 이웃한 제 2 양면 접착 테이프의 하부에 부착된 복수개의 반도체 칩과; 상기 반도체 칩과, 상기 반도체 칩 상의 리드를 전기적으로 연결하는 와이어; 및 상기 반도체 칩과 와이어 및 와이어로 연결된 리드 부분을 몰딩하여 형성된 패키지 몸체를 포함하는 것을 특징으로 하는 반도체 패키지.
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