KR0158868B1 - 반도체장치 - Google Patents

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KR0158868B1
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겐 무라까미
구니히로 쯔보사끼
마사히로 이찌따니
구니히꼬 니시
이찌로 안죠
아사오 니시무라
마꼬또 기따노
아끼히로 야구찌
스에오 가와이
마사쯔구 오가따
슈지 에구찌
히로요시 고까와
마사노리 세가와
히로시 호조지
다까시 요꼬야마
노리유끼 긴죠
아이조 가네다
준이찌 사에끼
쇼조 나까무라
아끼오 하세베
히로시 기꾸찌
이사무 요시다
다까시 야마자끼
가즈요시 오시마
데쯔로 마쯔모또
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미다 가쓰시게
가부시끼가이샤 히다찌세이사꾸쇼
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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
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    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/481—Disposition
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
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    • H01L2224/48717—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
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    • H01L2224/85205—Ultrasonic bonding
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Abstract

반도체장치에 관한 것으로서, 반도체장치의 신뢰성을 향상시킬 수 있는 기술을 제공하고, 반도체장치에 있어서 반도체칩과 리이드간의 부유용량에 의한 신호전송속도의 향상 및 전기잡음의 저감을 도모할 수 있는 기술을 제공하기 위해, 주면에 회로 및 여러개의 외부단자가 형성된 사각형상의 반도체칩, 여러개의 리이드로서, 리이드의 각각은 내부리이드부와 외부리이드부를 갖고, 제1의 영역과 제2의 영역을 갖는 내부리이드부와 내부리이드부와 일체로 형성된 외부리이드부로 이루어지는 여러개의 리이드, 외부단자와 내부리이드부의 제1의 영역을 전기적으로 접속하기 위한 금속세선, 반도체칩, 내부리이드부 및 금속세선을 봉지하기 위한 봉지체로 이루어지는 반도체장치로서, 내부리이드부의 제1 및 제2의 영역은 반도체칩의 주면과 중첩해서 배치되어 있고, 내부리이드부의 제2의 영역과 반도체칩의 주면까지의 거리는 내부리이드부의 제1의 영역과 반도체칩의 주면까지의 거리보다도 크게 되도록 형성되어 있는 것으로 하였다.
이와 같이 하는 것에 의해, 반도체장치의 신뢰성을 향상시킬 수 있고, 반도체장치에서 반도체칩과 리이드 사이의 부유용량에 의한 신호전송속도의 향상 및 전기잡음의 저감을 도모할 수 있다는 효과가 얻어진다.

Description

반도체장치
본 발명은 반도체장치에 관한 것으로서, 특히 고집적도의 대규모집적회로의 패키지에 적응해서 유효한 기술에 관한 것이다.
종래, 반도체칩을 보호하기 위해서 수지로 반도체칩을 성형해서 봉지하고 있었다. 이 봉지를 실행하기전에 반도체칩상에 리이드를 위치결정하고 부착하기 위해 몇가지의 방법이 사용되고 있다.
예를 들면, 중앙에 탭을 갖는 리이드프레임을 사용하는 것으로서, 반도체칩을 봉입하기 전에 부착해서 사용한다. 이 종래기술에서는 반도체칩의 주위근방에 있는 전극패드를 그것에 대응하는 내부리이드에 본딩와이어로 접속하는 방법이 알려져 있다.
종래기술에 의한 반도체패키지에 공통된 문제는 금속 리이드프레임의 리이드선의 출구로 되는 금형의 분리선을 따라 균열이 발생하는 경우가 있었다.
또, 다른 문제는 외부에서 반도체칩으로 금속 리이드선을 따라 수분이나 환경중의 오염원이 침입하는 경로가 비교적 짧다는 것이다.
또, 표면실장방식의 패키지에서는 패키지중에 포함되는 수분이 땜납리플로시의 열로 팽창하는 것에 의해서, 패키지에 균열이 발생하는 소위 리플로균열의 문제가 심각하게 되고 있었다.
또, 다른 문제는 내부리이드를 반도체칩의 전극패드에 접속하기 위해 필요한 본딩와이어가 비교적 길고 또한 교대로 입출력단자를 할당하기 때문에 본딩와이어를 교차시킬 수 없는 것이었다.
그래서, 상기 문제를 해소하기 위해서, 반도체칩의 회로형성면상에 여러개의 내부리이드가 상기 반도체칩과 절연막을 개재시켜서 접착제로 접착되고, 상기 내부리이드와 반도체칩이 본딩와이어에 의해 전기적으로 접속되고, 성형수지로 봉지된 반도체장치에 있어서, 상기 반도체칩의 회로형성면의 긴쪽방향의 중심선근방에 공용내부리이드(버스바 내부리이드)가 마련된 반도체장치가 일본국 특허공개공보 소화61-241959호(대응유럽출원 No. 0198194)에 의해 제안되었다.
또, 일본국 특허공개공보 소화60-167454호나 일본국 특허공개공보 소화 61-218139호(대응미국출원 No. 845332)에 개시되어 있는 바와 같이, 칩을 탑재하는 탭(다이패드)을 없애고 리이드상에 접착된 절연막상에 칩을 탑재하고(Chip On Lead), 칩의 본딩패드와 리이드의 선단부를 와이어로 결선하는 소위 무탭(tapless) 리이드프레임방식의 패키지구조가 제안되고 있다.
또, 일본국 특허공개공보 소화59-92556호나 일본국 특허공개공보 소화61-236130호에는 또 리이드를 접착제에 의해 칩의 상면에 접착하고(Lead On Chip), 칩의 본딩패드와 리이드의 선단부를 와이어로 결선하는 패키지구조도 제안되고 있다.
칩의 상면 또는 하면에 리이드를 배치하는 상기 패키지구조에 의하면, 패키지내부의 리이드길이를 길게 할 수 있으므로, 패키지의 내열성이나 내습성이 향상된다. 또, 탭을 없애는 것에 의해서 수지와 리이드의 밀착성이 향상되므로 리플로균열내성이 향상된다. 그 결과, 대형화 칩이라도 종래 치수의 패키지에 수용될 수 있게 된다. 또, 이 패키지구조는 본딩와이어길이를 짧게 할 수 있으므로 배선지연을 저감할 수 있다는 이점도 구비하고 있다.
그러나, 본 발명자들은 상술한 종래의 반도체장치를 검토한 결과, 다음의 문제점을 발견하였다.
즉, 종래의 반도체장치에서는 다음과 같은 문제점이 있었다.
[1] 반도체칩의 회로형성면상에 여러개의 내부리이드가 상기 반도체칩과 절연막을 개재시켜서 접착제로 접착되어 있지만, 상기 내부리이드와 반도체칩 사이의 부유용량이 크게 되므로 신호전송속도가 그의 부유용량이 커진분만큼 지연됨과 동시에 전기잡음도 크게 된다는 문제가 있었다.
[2] 상기 절연막의 면적이 크므로 흡습수분량이 많아져 리플로시에 그 흡습된 수분이 패키지내에서 기화팽창하여 패키지균열이 발생한다는 문제가 있었다.
[3] 상기 절연막재료로 폴리이미드계의 수지를 사용하고 있으므로, 흡습수분량이 많아져 리플로시에 그 흡습된 수분이 패키지내에서 기화팽창하여 패키지균열이 발생한다는 문제가 있었다.
[4] 상기 접착제재료로 아크릴계의 수지를 사용하고 있으므로, PCT(Pressure Cooker Test)등에 의해 접착제가 열화하여 리이드간의 전기적누설 및 알루미늄전극부식 등의 문제로 인해 신뢰성이 저하한다는 문제가 있었다.
[5] 알파(α)선 대책용의 폴리이미드계의 수지코팅막을 반도체칩의 회로형성면 전체에 피복하고 있지 않으므로, α선에 의한 에러가 발생한다는 문제가 있었다.
[6] 공용내부리이드(버스바 내부리이드)를 방열판으로 하고 있지만, 발열부가 큰 소자부상에 내부리이드가 전면에 피복되어 있지 않으므로, 1W(와트)이상의 소자에서는 방열이 불충분하다는 문제가 있었다.
[7] 상기 폴리이미드계의 수지로 이루어지는 절연막의 면적이 크므로, 온도 사이클에 약하다는 문제가 있었다.
[8] 상기 공용내부리이드(버스바 내부리이드)를 초월해서 와이어본딩하므로, 생산성이 나쁘다는 문제가 있었다.
[9] 상기 접착층이 유연하기 때문에 와이어본딩조건의 설정이 곤란하므로, 생산성이 나쁘다는 문제가 있었다.
[10] 상기 절연막을 반도체칩에 부착하기 위한 작업성이 나쁘므로, 생산성이 나쁘다는 문제가 있었다.
[11] 상기 반도체칩은 내부리이드의 일부에 의해서 고정되어 있을 뿐이므로 반도체칩의 고정이 불충분하다. 이 때문에 수지봉지(성형)시에 반도체칩이 이동하므로 생산성이 나쁘다는 문제가 있었다.
본 발명의 목적은 반도체장치의 신뢰성을 향상시킬 수 있는 기술을 제공하는 것이다.
본 발명의 다른 목적은 반도체장치에 있어서 반도체칩과 리이드간의 부유용량에 의한 신호전송속도의 향상 및 전기잡음의 저감을 도모할 수 있는 기술을 제공하는 것이다.
본 발명의 다른 목적은 반도체장치에 있어서 발열된 열의 방열효율의 향상을 도모할 수 있는 기술을 제공하는 것이다.
본 발명의 또 다른 목적은 반도체장치에 있어서 리플로시의 열의 영향을 저감할 수 있는 기술을 제공하는 것이다.
본 발명의 또 다른 목적은 반도체장치에 있어서 온도사이클에 있어서의 열의 영향을 저감할 수 있는 기술을 제공하는 것이다.
본 발명의 다른 목적은 반도체장치에 있어서 성형결함의 발생을 방지할 수 있는 기술을 제공하는 것이다.
본 발명의 다른 목적은 칩의 상면 또는 하면에 리이드를 배치하는 패키지구조를 마련한 반도체장치에 있어서 칩과 리이드 사이에 형성되는 기생용량을 저감할 수 있는 기술을 제공하는 것이다.
본 발명의 다른 목적은 반도체장치에 있어서 생산성의 향상을 도모할 수 있는 기술을 제공하는 것이다.
본 발명의 또 다른 목적은 반도체장치에 있어서 내습성의 향상을 도모할 수 있는 기술을 제공하는 것이다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에서 명확하게 될 것이다.
제1도는 본 발명의 실시예1인 DRAM을 봉지하는 수지봉지형 반도체장치의 부분단면사시도.
제2도는 제1도의 평면도.
제3도는 제2도의 I - I 선으로 절단한 단면도.
제4도는 제1도에 도시한 DRAM의 개략적인 구성을 도시한 배치도.
제5도는 제1도에 도시한 리이드프레임의 전체평면도.
제6도 및 제7도는 제1도에 도시한 내부리이드와 반도체칩의 관계를 도시한 주요부단면도.
제8도는 제1도에 도시한 절연체의 다른 실시예인 수지성형체부의 개략적인 구성을 도시한 단면도.
제9도는 제8도의 II-II선으로 절단한 단면도.
제10도는 제8도의 수지성형체와 반도체칩의 접착부를 도시한 도면.
제11도는 제1도에 도시한 반도체칩, 절연체, 리이드프레임의 관계를 도시한 조립전개도.
제12도, 제13도, 제14도는 성형수지재료의 특성을 설명하기 위한 도면
제15도~제19도는 제1도에 도시한 수지봉지형 반도체장치의 성형수지를 금형에 주입하는데 최적한 패키지를 설명하기 위한 도면.
제20도, 제21a도, 제21b도 및 제22a도, 제22b도는 본 발명의 실시예 2의 수지봉지형 반도체장치의 개략적인 구성 및 그 제조방법을 설명하기 위한 도면.
제23도~제28도는 본 발명의 실시예3의 수지봉지형 반도체장치의 개략적인 구성 및 그 제조방법을 설명하기 위한 도면.
제29도는 본 발명의 실시예4의 수지봉지형 반도체장치의 개략적인 구성을 도시한 일부단면사시도.
제30도는 제29도의 V-V선으로 절단한 수지성형전의 상태를 도시한 단면도.
제31도는 제29도의 가요성, 유동성물질을 사용하는 경우의 다른 실시예의 수지봉지형 반도체장치의 수지성형전의 상태를 도시한 단면도.
제32도 및 제33도는 가요성, 유동성물질을 사용하는 경우의 다른 실시예의 수지봉지형 반도체장치의 수지성형전의 상태를 도시한 단면도.
제34도는 가요성, 유동성물질을 사용하는 경우의 다른 실시예의 수지봉지형 반도체장치의 수지성형전의 상태를 도시한 단면도.
제35도는 본 발명의 실시예5의 수지봉지형 반도체장치의 개략적인 구성을 도시한 단면도.
제36a도, 제37a도, 제38a도, 제39a도, 제40a도, 제41a도는 제35도의 반도체칩의 변형 주면과는 반대측에서 본 평면도.
제36b도, 제37b도, 제38b도, 제39b도, 제40b도, 제41b도는 각각 제36a도, 제37a도, 제38a도, 제39a도, 제40a도, 제41a도의 가로중심선으로 절단한 단면도.
제42도는 이 실시예5에 관한 본 발명의 다른 실시예를 도시한 도면.
제43은 본 발명의 실시예6의 수지봉지형 반도체장치의 개략적인 구성을 도시한 일부단면사시도.
제44도는 제43도의 VI-VI선으로 절단한 단면도.
제45도는 본 발명의 실시예6의 변형예의 수지봉지형 반도체장치의 개략적인 구성을 도시한 일부단면사시도.
제46도는 제45도의 VII-VII선으로 절단한 단면도,
제47도는 본 발명의 실시예6의 변형예의 수지봉지형 반도체장치의 개략적인 구성을 도시한 일부단면사시도.
제48도는 제47도의 VIII-VIII선으로 절단한 단면도.
제49도는 본 발명의 실시예7의 변형예의 수지봉지형 반도체장치의 개략적인 구성을 도시한 일부단면사시도.
제50도는 제49도의 IX-IX선으로 절단한 단면도.
제51도는 제49도의 실시예7의 반도체칩의 소자배치 및 본딩패드BP의 배치평면도.
제52도는 제49도의 실시예7의 리이드프레임 전체평면도.
제53도는 본 발명의 실시예8의 수지봉지형 반도체장치의 리이드프레임의 개략적인 구성을 도시한 평면도.
제54a도, 제54b도, 제54c도는 각각 본 발명의 실시예8의 수지봉지형 반도체장치의 반도체칩의 고정부단면도.
제55도, 제56도 및 제57도는 본 발명의 실시예8의 수지봉지형 반도체장치의 변형예의 수지성형전의 상태를 도시한 단면도.
제58도 및 제59도는 본 발명의 실시예9의 수지봉지형 반도체장치의 반도체칩상의 배치도.
제60도는 본 발명의 실시예9의 수지봉지형 반도체장치의 패키지의 설명용 단면도.
제61도는 실시예10의 수지봉지형 반도체장치의 배선기판과 대향하는 면측에서 본 사시도.
제62도는 제61도의 XI-XI선으로 절단한 단면도.
제63도는 제61도의 실시예10의 수지봉지형 반도체장치의 변형예의 단면도.
제64도~제67도는 제61도의 실시예10의 반도체장치의 다른 변형예의 단면도.
제68도 및 제69도는 제61도의 실시예10의 수지봉지형 반도체장치를 배선기판에 실장한 상태를 도시한 단면도.
제70도는 본 발명의 실시예11인 DRAM을 봉지하는 수지봉지형 반도체장치의 개략적인 구성을 도시한 전체외관사시도.
제71도는 제70도의 일부단면사시도.
제72도는 본 발명의 실시예1인 반도체장치를 도시한 제74도의 XII-XII선으로 절단한 단면도.
제73도는 마찬가지로 제74도의 XIII-XIII선으로 절단한 부분절단단면도,
제74도는 제73도의 반도체장치의 개략적인 평면도.
제75도는 제73도의 반도체장치의 회로블럭을 도시한 반도체칩의 개략적인 평면도.
제76도는 본 발명의 다른 실시예인 반도체장치를 도시한 제77도의 XIV-XIV선으로 절단한 단면도.
제77도는 제76도의 반도체장치의 개략적인 평면도.
제78도는 제76도의 반도체장치의 회로블럭을 도시한 반도체칩의 개략적인 평면도.
제79도는 본 발명의 다른 실시예인 반도체장치를 도시한 주요부전개단면도.
본원에 있어서는 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
[1] 반도체칩의 주면의 X방향 또는 Y방향의 중심선 근방에 공용 내부리이드가 상기 반도체칩과 전기적으로 절연하는 절연체를 개재해서 접착되고, 또한 상기 반도체칩의 주면상에 여러개의 신호용 내부리이드가 상기 반도체칩과 전기적으로 절연하는 절연체를 개재해서 접착되고, 이 내부리이드 및 공용 내부리이드와 반도체칩이 각각 본딩와이어에 의해 전기적으로 접속되어 성형수지로 봉지된 반도체장치로서, 상기 내부리이드는 상기 절연체와 접합하는 부분에서 외부리이드측의 상기 반도체칩과 내부리이드의 간격이 상기 절연체와 접합하는 부분의 간격보다 넓게 되어 있는 반도체장치이다.
[2] 상기 [1]에 있어서, 절연체가 차지하는 면적은 반도체칩면적에 대해 적어도 1/2이하이다.
[3] 상기 [1]에 있어서, 절연체와 반도체칩의 주면을 접합하는 면적이 제조상 가능한 최소한의 값으로 되어 있다.
[4] 상기 [1]~[3]의 각각에 있어서, 절연체는 상기 내부리이드의 일부를 포함하는 수지성형체로 이루어져 있다.
[5] 상기 [1]~[4]의 각각에 있어서, 절연체재료는 다음의 여러가지 조건중 적어도 2가지조건을 만족시키는 것이다.
(a) 포화흡습율이 봉지수지와 동일 정도 또는 그 이하인 것.
(b) 103㎐, 상온 내지 200℃에 있어서 유전율이 4.0이하인 것.
(c) 온도200℃에서의 바콜(Barcol)경도(GYZJ934-1)가 20이상인 것.
(d) 우라늄, 토륨함유량이 1ppb이하이고, 120℃, 100시간 추출한 경우의 가용성 할로겐원소량이 10ppm이하인 것.
(e) 반도체칩과 내부리이드의 접착성이 양호한 것.
(f) 열팽창계수가 20×10-6/℃이하인 것.
(g) 열가소성수지인 경우에는 그의 유리전이온도가 220℃이상인 것.
[6] 반도체칩의 주면상에 여러개의 내부리이드 전부가 반도체칩의 주면에서 부상한 상태로 배치되고, 상기 여러개의 내부리이드중 통전하지 않는 내부리이드 부분에서 상기 반도체칩이 접착고정되고, 상기 내부리이드 이외의 내부리이드와 반도체칩을 본딩와이어에 의해 전기적으로 접속하여 성형수지로 봉지한 반도체장치이다.
[7] 반도체칩 주면상에 여러개의 내부리이드가 반도체칩주면에서 부상한 상태로 배치되고, 상기 반도체칩의 주면과는 반대측 면이 상기 내부리이드의 일부에서 절연체를 거쳐서 접착고정되고, 상기 내부리이드와 반도체칩이 본딩와이어에 의해 전기적으로 접속되어 성형수지로 봉지된 반도체장치이다.
[8] 반도체칩의 주면상에 여러개의 내부리이드가 상기 반도체칩과 전기적으로 절연하는 절연체를 개재해서 접착되고, 이 내부리이드와 반도체칩이 본딩와이어에 의해 전기적으로 접속되어 성형수지로 봉지된 반도체장치에 있어서, 패키지의 긴쪽방향의 측면의 중앙부의 반도체칩 주면상에 전기적으로 상기 반도체칩과 절연된 방열용리이드의 한쪽끝이 마련되고, 이 방열용리이드의 다른쪽끝이 반도체칩의 주면의 패키지외부의 상부까지 연장되고 있는 반도체장치이다.
[9] 상기 [8]에 있어서, 방열용리이드의 다른쪽끝이 반도체칩의 주면과는 반대측 면의 패키지 외부의 하부까지 연장되어 있다.
[10] 상기 [8] 또는 [9]에 있어서, 방열용리이드의 한쪽끝이 반도체칩의 주면의 발열부분의 상부까지 연장되어 있다.
[11] 반도체칩의 주면상에 여러개의 내부리이드가 상기 반도체칩과 전기적으로 절연하는 절연체를 개재해서 접착되고, 이 내부리이드와 반도체칩이 본딩와이어에 의해 전기적으로 접속되어 성형수지로 봉지된 반도체장치에 있어서, 패키지의 긴쪽방향의 측면중앙부의 반도체칩주면과는 반대측 면상에 전기적으로 상기 반도체칩과 절연된 방열용리이드의 한쪽끝이 마련되고, 이 방열용리이드의 다른쪽끝이 반도체칩주면의 패키지외부의 상부 또는 반도체칩주면과는 반대측 면의 패키지외부의 하부까지 연장되어 있는 반도체장치이다.
[12] 상기 [8]~[11]의 각각에 있어서, 방열용리이드의 외부위치에 방열판이 마련되어 있다.
[13] 상기 [6]~[12]의 각각에 있어서, 반도체칩의 주면의 X방향 또는 Y방향의 중심선 근방에 공용 내부리이드를 배치한 것이다.
[14] 상기 [1]~[12]의 각각에 있어서, 본딩와이어에 절연체를 피복한 것이다.
[15] 상기 [1]~[6]의 각각 또는 [13]에 있어서, 반도체칩의 주면에 그의 주면상에 배선되는 본딩와이어와 공용 내부리이드가 교차하지 않는 본딩패드를 배치한 것이다.
[16] 상기 [1]~[15]의 각각에 있어서, 성형수지재료는 열경화성수지에 입도(particle size)분포가 0.1~100㎛, 평균입자지름이 5~20㎛, 최대충전밀도가 0.8이상인 실질적으로 구형의 무기필러를 70중량백분율(wt%)이상 배합한 수지조성물이다.
[17] 상기 [16]에 있어서, 성형수지재료는 상기 열경화성수지로서, 페놀경화형 에폭시수지, 레졸형 페놀수지, 비스말레이미드수지중의 적어도 1종류를 주성분으로 사용한 수지조성물이다.
[18] 상기 [16] 또는 [17]에 있어서, 성형수지재료는 상기 열경화성수지로서, 레졸형 페놀수지 또는 비스말레이미드수지중의 어느 하나를 주성분으로 하고, 또한 그의 성형품은 215℃의 구부러짐강도가 3㎏f/㎟이상이다.
[19] 상기 [16]~[18]의 각각에 있어서, 성형수지재료는 무기필러로서 입도 분표가 0.1~100㎛, 평균입자지름이 5~20㎛, 최대충전밀도가 0.8이상인 실질적으로 구형인 용융실리카이다.
[20] 상기 [16]~[19]의 각각에 있어서, 성형수지재료는 무기필러로서 입도 분포가 0.1~100㎛, 평균입자지름이 5~20㎛, 최대충전밀도가 0.8이상인 실질적으로 구형의 용융실리카를 조성물전체에 대해서 67.5 체적백분율(vol%)이상 배합하고, 성형품은 선팽창계수가 1.4×10-5/℃이하이다.
[21] 상기 [16]~[20]의 각각에 있어서, 성형수지재료는 10배량의 이온교환수와 혼합하여 120℃에서 100시간 추출한 경우에 추출액의 pH가 3~7, 전기전도도가 200㎲/㎝이하, 할로겐이온, 암모니아이온 및 금속이온의 추출량이 10ppm이하이다.
[22] 반도체칩의 주면상에 여러개의 내부리이드가 상기 반도체칩과 전기적으로 절연하는 절연체를 개재해서 접착제로 접착되고, 이 내부리이드와 반도체칩이 본딩와이어에 의해 전기적으로 접속되어 성형수지로 봉지된 반도체장치에 있어서, 상기 접착제에 필러로서 무기 또는 접착온도보다 높은 연화점을 갖는 열가소성수지 또는 열경화성수지중에서 선택되는 입자지름이 일정한 구형의 미립자가 배합되어 있다.
[23] 상기 [1]~[22]의 각각에 있어서, 반도체칩의 주면상에 여러개의 내부 리이드가 상기 반도체칩과 전기적으로 절연하는 절연체를 개재해서 접착제로 접착되고 또는 반도체칩의 주면에서 부상한 상태로 배치되며, 이 내부리이드와 반도체칩이 본딩와이어에 의해 전기적으로 접속되어 성형수지로 봉지된 반도체장치에 있어서, 상기 반도체칩의 본딩패드 이외의 회로형성영역 전역에 α선차폐용 폴리이미드막이 피복되고, 반도체칩상에 적어도 내부리이드의 선단 또는 지지용리이드(suspension lead)가 접착되는 개소에 절연막이 형성되어 있다.
[24] 상기 [23]에 있어서, 절연체는 인쇄가능한 무기필러를 함유하는 열경화성수지이다.
[25] 상기 [23] 또는 [24]에 있어서, 상기 절연체가 차지하는 면적은 칩면적에 대해서 적어도 1/2이하이다.
[26] 상기 [23]~[25]의 각각에 있어서, 반도체칩의 주면과는 반대측 면에 폴리이미드막이 형성되어 있다.
[27] 상기 [23]~[26]의 각각에 있어서, 적어도 반도체웨이퍼에 용제 박리형 건조막을 점착하고, 통상의 노출, 현상공정을 거친후, 페이스트형상의 절연체를 도포하여 스퀴지에 의해 매립하고, 가열해서 경화시켜 막을 박리하는 공정을 포함하는 웨이퍼프로세스에 의해, 상기 절연체가 고정밀도로 형성되는 공정을 구비한 것이다.
[28] 상기 [26]에 있어서, 절연체가 땜납레지스트용 건조막의 노출, 현상에 의해 형성되는 공정을 구비한 것이다.
[29] 반도체칩의 주면상에 여러개의 내부리이드가 상기 반도체칩과 전기적으로 절연하는 절연체를 개재해서 접착제로 접착되고, 이 내부리이드와 반도체칩이 본딩와이어에 의해 전기적으로 접속되어 성형수지로 봉지된 반도체장치에 있어서, 상기 내부리이드의 반도체칩 대향면의 칩 최근접면의 전면 또는 일부에 절연막이 마련된 것이다.
[30] 반도체칩의 주면상에 여러개의 내부리이드가 상기 반도체칩과 전기적으로 절연하는 절연체를 개재해서 접착제로 접착되고, 이 내부리이드와 반도체칩이 본딩와이어로 전기적으로 접속되어 성형수지로 봉지된 반도체장치에 있어서, 반도체칩의 주면의 일부 또는 전면을 성형수지보다 가용성 또는 유동성이 있는 물질로 피복해서 그 물질이 본딩와이어의 일부분 또는 전체를 피복하도록 하고, 그의 외측이 수지로 봉지된 것이다.
[31] 반도체칩의 주면상에 여러개의 내부리이드가 상기 반도체칩과 전기적으로 절연하는 절연체를 개재해서 접착제로 접착되고, 이 내부리이드와 반도체칩이 본딩와이어에 의해 전기적으로 접속되어 성형수지로 봉지된 반도체장치에 있어서, 상기 반도체칩의 주면의 일부 또는 전면을 본딩수지로 피복하고 그 수지가 본딩와이어의 일부분 또는 전체를 피복하도록 하고, 그의 외측이 성형수지로 봉지된 것이다.
[32] 상기 [31]에 있어서, 상기 반도체칩의 비주면측을 피복하는 성형수지의 외표면의 일부에 오목부가 마련되고, 반도체칩의 일부를 실질적으로 노출시킨다.
[33] 상기 [30]~[32]의 각각에 있어서, 반도체칩의 주면의 X방향 또는 Y방향의 중심선근방에 공용 내부리이드가 마련된 것이다.
[34] 반도체칩의 주면상에 여러개의 내부리이드가 상기 반도체칩과 전기적으로 절연하는 절연체를 개재해서 접착제로 접착되고, 이 내부리이드와 반도체칩이 본딩와이어에 의해 전기적으로 접속되어 성형수지로 봉지된 반도체장치에 있어서, 상기 반도체칩의 비주면에 오목부 또는 볼록부가 마련된 것이다.
[35] 반도체칩의 주면상에 여러개의 내부리이드가 상기 반도체칩과 전기적으로 절연하는 절연체를 개재해서 접착제로 접착되고, 이 내부리이드와 반도체칩이 본딩와이어에 의해 전기적으로 접속되어 성형수지로 봉지된 반도체장치에 있어서, 상기 반도체칩의 비주면에 여러개의 홈이 마련된 것이다.
[36] 반도체칩의 주면상에 여러개의 내부리이드가 상기 반도체칩과 전기적으로 절연하는 절연체를 개재해서 접착제로 접착되고, 이 내부리이드와 반도체칩이 본딩와이어에 의해 전기적으로 접속되어 성형수지로 봉지된 반도체장치에 있어서, 상기 반도체칩의 주면과는 반대측 면에 산화규소막을 남긴 상태에서 오목부 또는 볼록부 또는 여러개의 홈이 마련된 것이다.
[37] 반도체칩의 주면상에 여러개의 내부리이드가 상기 반도체칩과 전기적으로 절연하는 절연체를 개재해서 접착제로 접착되고, 이 내부리이드와 반도체칩이 본딩와이어에 의해 전기적으로 접속되어 성형수지로 봉지된 반도체장치에 있어서, 상기 내부리이드의 반도체칩과 접착하고 있는 부분에서 패키지의 외벽까지의 거리가 반도체칩의 주면과는 반대측 면에서 패키지의 외벽까지의 거리보다 큰 것이다.
[38] 상기 [1]~[37]의 각각에 있어서, 내부리이드와의 본딩패드가 경면대칭으로 마련된 2개의 반도체칩과 이 2개의 반도체칩의 주면측에서 내부리이드를 사이에 두고, 이 내부리이드와 반도체칩의 본딩패드를 전기적으로 접속하여 성형수지로 봉지한 것이다.
[39] 상기 [34]~[38]의 각각에 있어서, 반도체칩의 주면의 X방향 또는 Y방향의 중심선근방에 공용 내부리이드가 배치된 것이다.
[40] 상기 [1]~[39]의 각각에 있어서, 수지봉지형 반도체장치에 있어서, 상기 수지봉지형 반도체장치의 탑재기판과 대향하는 표면에 적어도 1개의 방열용홈이 마련되고, 이 방열용홈이 양끝이 반도체장치의 측면에 있어서 외부를 향해 개구(開口)되어 있는 것이다.
[41] 상기 [40]에 있어서, 상기 방열용홈이 마련되어 있는 반도체장치의 면과는 반대측 면에 이 방열용홈과 동일방향으로 제2 방열용홈이 마련되고, 이 제2 방열용홈의 양끝이 반도체장치측면에 있어서 외부를 향해 개구되어 있다.
[42] 상기 [41] 또는 [42]에 있어서, 반도체장치의 탑재기판과 대향하는 표면에 마련된 방열용홈의 바닥면에 있어서의 성형수지의 두께가 0.3㎜이하이다.
[43] 상기 [40]~[42]의 각각에 있어서, 반도체칩의 주면의 X방항 또는 Y방향의 중심선 근방에 공용 내부리이드가 배치된 것이다.
[44] 상기 [40]~[43]의 각각에 있어서, 상기 반도체장치를 상호의 방열용홈이 연결되도록 탑재기판에 실장한 것이다.
[45] 패키지에 수용된 칩의 상면 또는 하면에 배치된 리이드의 일부를 상기 칩의 상면 또는 하면에 대해서 바깥쪽으로 구부려서 형성한 반도체장치이다.
상기 [1]에서 기재된 반도체장치에 의하면, 내부리이드는 절연막과 접합하는 부분에서 외부리이드측의 반도체칩과 내부리이드와의 간격이 상기 절연막과 접합하는 부분의 간격보다 넓어지는 단차구조로 했으므로, 반도체칩과 리이드간의 부유용량이 종래의 것에 비해서 작아지므로, 신호전송속도의 향상 및 전기잡음의 저감을 도모할 수가 있다.
상기 [2]에서 기재된 반도체장치에 의하면, 반도체칩 주면상의 절연막이 차지하는 면적이 칩면적에 대해서 적어도 1/2이하이므로, 절연막에 의한 흡습량을 저감하기 때문에 리플로시에 있어서의 열의 영향 및 온도사이클에 의한 열의 영향을 저감할 수 있다. 또, 이것에 의해 반도체칩과 리이드간의 부유용량이 종래의 것에 비해서 작아지므로, 신호전송속도의 향상 및 전기잡음의 저감을 도모할 수가 있다.
상기 [3]에 기재된 반도체장치에 의하면, 절연막과 반도체칩의 주면을 접합하는 면적을 제조상 가능한 최소한의 값으로 한 것에 의해서, 절연막에 의한 흡습량을 최소한으로 하므로, 리플로시에 있어서의 열의 영향 및 온도사이클에 의한 열의 영향을 저감할 수 있다. 또, 이것에 의해 반도체칩과 리이드간의 부유용량이 종래의 것에 비해서 작아지므로, 신호전송속도의 향상 및 전기잡음의 저감을 도모할 수가 있다.
상기 [4]에 기재된 반도체장치에 의하면, 반도체칩의 주면상의 절연체를 상기 내부리이드의 일부를 포함하는 수지성형체에서 반도체칩과 내부리이드 사이의 거리를 충분히 크게 취하는 것에 의해, 반도체칩과 리이드간의 부유용량이 종래의 것에 비해서 작아지므로, 신호전송속도의 향상 및 전기잡음의 저감을 도모할 수 있다.
또, 성형수지로서 봉지수지(예를 들면, 레진)와 상성(matching)이 좋은 재료를 선택하므로, 성형수지와 봉지수지(몰드수지)간의 박리를 저감할 수 있다. 그 결과, 내부리이드간에 있어서의 누설을 방지할 수 있다.
상기 [5]에 기재된 반도체장치에 의하면, 반도체소자에 의해서 최적한 절연체를 선택할 수 있다.
상기 [6]에 기재된 반도체장치에 의하면, 여러개의 내부리이드중 통전하지 않는 내부리이드 부분에서 반도체칩이 접착고정되고, 다른 내부리이드는 반도체칩 주면상에 그것으로부터 떨어져서(전기적으로 절연되어서) 배치되는 것에 의해서, 절연막을 사용하지 않으므로 내습성의 향상을 도모할 수 있다. 또, 절연막을 접착하는 공정이 불필요하게 된다.
상기 [7]에 기재된 반도체장치에 의하면, 반도체칩의 주면상에 여러개의 내부리이드가 상기 반도체칩의 주면상에 그것으로부터 떨어져서(전기적으로 절연되어서) 배치되고 상기 반도체칩의 주면과는 반대측 면이 내부리이드의 일부에서 절연막을 거쳐서 접착고정되는 것에 의해서, 반도체칩의 주면상에 내부리이드가 접착되지 않으므로 반도체주면의 파손이나 손상을 방지할 수 있다. 또, 반도체칩의 주면상에 절연막을 사용하지 않으므로, 내습성의 향상을 도모할 수 있다.
상기 [8]에 기재된 반도체장치에 의하면, 패키지의 긴쪽방향의 측면중앙부에 전기적으로 상기 반도체칩과 절연된 방열용리이드의 한쪽끝이 마련되고, 이 방열용 리이드의 다른쪽끝이 반도체칩주면의 패키지외부의 상부까지 연장되어 있으므로, 반도체칩의 발열부의 열의 방열효율을 향상시킬 수 있다.
상기 [9]에 기재된 반도체장치에 의하면, 상기 [8]에 기재된 상기 방열용리이드의 다른쪽끝이 반도체칩주면과는 반대측 면의 패키지외부의 하부까지 연장되어 있으므로, 반도체칩이 발열부의 열의 방열효율을 향상시킬 수 있다.
상기 [10]에 기재된 반도체장치에 의하면, 상기 [9]에 기재된 방열용리이드의 한쪽끝이 반도체칩주면의 발열부분의 상부까지 연장되어 있으므로, 반도체칩의 발열부의 열의 방열효율을 향상시킬 수 있다.
상기 [11]에 기재된 반도체장치에 의하면, 상기 [10]에 기재된 방열용리이드의 한쪽끝이 패키지의 긴쪽방향의 측면중앙부의 반도체칩주면과는 반대측 면상에 마련되고, 이 방열용 리이드의 다른쪽끝이 반도체칩주면의 패키지외부의 상부 또는 반도체칩주면과는 반대측 면의 패키지외부의 하부까지 연장되어 있으므로, 반도체칩의 발열부의 열의 방열효율을 향상시킬 수 있다.
상기 [12]에 기재된 반도체장치에 의하면, 상기 [8] 내지 [11]의 각각에 기재된 상기 방열용리이드의 외부위치에 방열판이 마련되어 있으므로, 반도체칩의 발열부의 열의 방열효율을 더욱 향상시킬 수 있다.
상기 [13]에 기재된 반도체장치에 의하면, 상기 [1] 내지 [12]의 각각에 기재된 상기 반도체칩의 주면의 X방향 또는 Y방향의 중심선 근방에 공통신호선용 내부리이드(버스바 내부리이드)를 배치했으므로, 작은 면적내에서 예를 들면 반도체칩내의 기준전압(Vss)나 반도체칩내의 전원전압(VcC)등의 본딩와이어를 단락시키지 않고 용이하게 배선할 수 있다.
또, 와이어본딩의 작업성을 향상시킬 수 있다.
상기 [14]에 기재된 반도체장치에 의하면, 상기 [13]에 기재된 본딩와이어에 절연재를 피복했으므로, 여러개의 신호선용 내부리이드와 반도체칩을 접속하기 위한 본딩와이어와 공통신호선용 내부리이드의 단락을 방지할 수 있다.
상기 [15]에 기재된 반도체장치에 의하면, 상기 [14]에 기재된 반도체칩의 주면에 그 주면상에 배선되는 본딩와이어와 공용내부리이드(버스바 내부리이드)가 교차하지 않도록 본딩패드(외부단자)를 마련했으므로, 여러개의 신호용 내부리이드와 반도체칩을 접속하기 위한 본딩배선용 와이어와 공용내부리이드의 단락을 방지할 수 있다.
상기 [16]~[21]에 기재된 반도체장치에 의하면, (a) 필러로서 입도분포가 0.1~100㎛, 평균입자지름이 5~20㎛, 최대충전밀도가 0.8이상의 실질적으로 구형인 용융실리카를 사용한 봉지재료는 일반적으로 사용되고 있는 각형 용융실리카를 사용한 경우에 비해 용융점도가 낮고 재료의 유동성이 양호하기 때문에, 성형시에 금(Au)와이어나 리이드를 변형시키거나 반도체칩을 흘러나가게 하지 않는다. 또, 패키지의 좁은 간극에도 양호하게 충전시킬 수 있다.
(b) 상기 구형의 용융실리카를 사용한 봉지재료는 그 재료의 용융점도나 유동성에 미치는 영향이 적으므로, 배합량을 늘려서 재료의 저열팽창화가 도모된다. 그 때문에 패키지는 내균열성이 양호하다.
(c) 고순도의 레졸형 페놀수지나 폴리이미드수지를 사용하면, 양호한 신뢰성을 얻을 수 있다.
(d) 고순도의 레졸형 페놀수지나 폴리이미드수지를 사용한 봉지재료는 성형품의 내열성이 높고, 특히 고온의 기계강도가 우수하기 때문에 패키지를 흡습시킨 경우의 내리플로성(패키지균열) 또는 리플로후의 내습신뢰성이나 내열충격성을 얻을 수 있다.
상기 [22]에 기재된 반도체장치에 의하면, 상기 [1]~[21]의 각각에 기재된 접착제에 필러로서 입자지름이 일정한 구형의 미립자 필러를 배합하므로, 반도체칩과 리이드의 간극을 일정(필러의 지름과 동일)하게 제어할 수 있어 반도체칩과 리이드간의 용량의 변동(dispersion)을 작게 할 수 있다.
상기 [23]에 기재된 반도체장치에 의하면, 상기 [1]~[21]의 각각에 기재된 반도체칩의 본딩패드 이외의 회로형성영역 전역에 α선 차폐용 폴리이미드막이 피복되고 반도체칩상에 적어도 내부리이드의 선단 또는 지지용리이드가 접착되는 개소에 절연막이 형성되어 있으므로, 상기 α선 차폐용 폴리이미드막에 의해 회로형성영역의 전역으로의 α선을 차폐할 수 있고, 상기 절연막으로 반도체칩을 접착고정시킬 수 있다.
또, 반도체칩상에 적어도 내부리이드의 선단 또는 지지용리이드가 접착되는 개소에만 절연막이 형성되므로, 반도체칩과 내부리이드간의 부유용량을 저감할 수 있다.
또한, 막두께가 두꺼운 절연체를 웨이퍼프로세스에서 형성하더라도, 부분적으로 형성하기 때문에 웨이퍼는 휘지 않는다.
상기 [24]에 기재된 반도체장치에 의하면, 상기 [23]에 기재된 절연막이 인쇄가능한 무기필러를 함유하는 열경화성수지이므로, 웨이퍼프로세스에 있어서 고정밀도의 절연막층을 형성할 수 있다.
상기 [25]에 기재된 반도체장치에 의하면, 상기 [23] 또는 [24]에 기재된 절연막이 차지하는 면적은 칩면적에 대해서 1/2이하이므로, 절연막에 의한 흡습량을 저감하기 때문에 리플로시에 있어서의 열의 영향 및 온도사이클에 의한 열의 영향을 저감할 수 있다.
또, 이것에 의해 반도체칩과 리이드간의 부유용량이 종래의 것에 비해 작아지므로, 신호전송속도의 향상 및 전기잡음의 저감을 도모할 수 있다.
상기 [26]에 기재된 반도체장치에 의하면, 상기 [22] 내지 [24]의 각각에 기재된 반도체칩의 주면과는 반대측 면에 폴리이미드막이 형성되어 있으므로, 리플로시의 열에 의해 발생하는 균열을 방지할 수 있다.
상기 [27]에 기재된 반도체장치에 의하면, 상기 [23] 내지 [26]의 각각에 기재된 절연막이 적어도 반도체웨이퍼에 용제 박리형 건조막을 점착하고, 통상의 노출, 현상공정을 거친 후 페이스트형상의 절연체를 도포하여 스퀴지에 의해 매립하고 가열해서 경화시켜, 용제박리형 건조막을 박리하는 것을 포함하는 웨이퍼프로세스에 의해서 절연막이 고정밀도로 일괄처리로 형성되므로 생산성을 향상시킬 수 있다.
상기 [28]에 기재된 반도체장치에 의하면, 상기 [26]에 기재된 절연막이 땜납레지스트용 건조막의 노출, 현상에 의해 형성되므로 생산성을 향상시킬 수 있다.
상기 [29]에 기재된 반도체장치에 의하면, 반도체칩의 회로형성면에 내부리이드와 반도체칩 대향면의 칩 최근접면의 전면 또는 일부에 절연막이 리이드프레임 상태로 형성되는 것에 의해서, [2] 또는 [3]에 기재된 반도체칩과 내부리이드간의 절연막을 용이하게 제공할 수 있다.
또, 그 생산성을 향상시킬 수 있다.
상기 [30]에 기재된 반도체장치에 의하면, 반도체칩의 회로형성면의 일부 또는 전면을 봉지수지(성형수지)보다 가요성 또는 유동성이 있는 물질로 피복하고 그 물질이 본딩배선용 와이어의 일부분 또는 전체를 피복하도록 하고, 그의 외측이 수지로 봉지되는 것에 의해 본딩배선용 와이어에 성형수지가 직접 접촉하지 않으므로, 온도사이클시에 반도체칩과 수지간의 상대적인 열변형에 의해서 본딩배선용 와이어가 반복적인 변형을 받아 피로에 의해 단선되는 것을 방지할 수 있다.
상기 [31]에 기재된 반도체장치에 의하면, 반도체칩의 주면의 일부 또는 전면을 코팅수지로 피복하고 그 수지가 본딩배선용 와이어의 일부분 또는 전체를 피복하도록 하고 그의 외측이 성형수지로 봉지되는 것에 의해, 본딩배선용 와이어에 성형수지가 직접 접촉하지 않으므로, 온도사이클시에 반도체칩과 수지간의 상대적인 열변형에 의해서 본딩배선용 와이어가 반복적인 변형을 받아 피로에 의해 단선되는 것을 방지할 수 있다.
상기 [32]에 기재된 반도체장치에 의하면, 상기 [31]에 기재된 반도체칩의 비회로형성면측을 피복하는 성형수지 외표면의 일부에 오목부가 마련되어 반도체칩의 일부를 실질적으로 노출시키는 것에 의해 본딩패드부의 내습성불량 및 온도사이클시의 와이어단선을 일으키지 않고, 리플로 납땜시의 수지균열을 방지할 수 있다.
여기서, 실질적이라는 것은 제조공정에서 불가피하게 반도체칩 표면에 발생하는 수지의 얇은 피막 또는 패키지내부에 증기압이 발생한 경우에 용이하게 파괴될 정도의 얇은 수지층이 존재하는 경우를 상정한다는 것을 의미하는 것이다.
상기 [33]에 기재된 반도체장치에 의하면, 상기 [30] 내지 [32]의 각각에 기재된 반도체칩의 주면의 X방향 또는 Y방향의 중심선 근방에 공용내부리이드(버스바내부리이드)가 마련되어 있는 것에 의해 작은 면적내에서, 예를들면 반도체칩내의 기준전압(Vss)나 반도체칩내의 전원전압(Vcc)등의 본딩배선용 와이어를 단락시키지 않고 용이하게 배선할 수 있다.
또, 와이어본딩의 작업성을 향상시킬 수 있다.
상기 [34]에 기재된 반도체장치에 의하면, 반도체칩의 비회로형성면에 오목부 또는 볼록부가 마련된 것에 의해서 성형수지가 반도체칩에 구속되고 리플로균열이 발생하는 반도체칩의 비회로형성면의 코너부의 성형수지부에 발생하는 응력을 저감할 수 있으므로, 리플로균열을 방지할 수 있다.
상기 [35]에 기재된 반도체장치에 의하면, 반도체칩의 비회로형성면에 여러개의 홈이 마련된 것에 의해, 성형수지가 반도체칩에 구속되고 리플로균열이 발생하는 반도체칩의 비회로형성면의 코너부의 성형수지부에 발생하는 응력을 저감할 수 있으므로, 리플로균열을 방지할 수 있다.
상기 [36]에 기재된 반도체장치에 의하면, 반도체칩의 회로형성면과는 반대측 면에 산화규소(SiO2)막을 남긴 상태에서 오목부 또는 볼록부 또는 여러개의 홈이 마련된 것에 의해서, 상기 산화규소(SiO2)막과 성형수지의 접착력이 강하므로, 반도체칩의 회로형성면과는 반대측 면에서의 성형수지의 박리를 방지할 수 있고, 또한 오목부 또는 볼록부 또는 여러개의 홈에 의해 성형수지가 반도체칩의 비회로형성면 코너부의 성형수지부에 발생하는 응력을 저감할 수 있으므로 리플로균열을 방지할 수 있다.
상기 [37]에 기재된 반도체장치에 의하면, 상기 내부리이드의 반도체칩과 접착하고 있는 부분에서 패키지의 외벽까지의 거리가 반도체칩의 회로형성면과는 반대측면에서 패키지의 외벽까지의 거리보다 크게 한 것에 의해 각 유로의 레진평균유속을 거의 동일하게 할 수 있으므로, 보이드의 발생, 본딩배선용 와이어의 구부러짐 및 충전부족을 방지할 수 있다. 또, 각 유로의 레진 유동저항이 거의 동일하게 되므로, 반도체칩이나 리이드의 변화를 방지할 수 있어 고신뢰도의 패키지성형을 실현할 수 있다.
상기 [38]에 기재된 반도체장치에 의하면, 내부리이드와의 본딩패드가 경면 대칭으로 형성된 2개의 반도체칩과 이 2개의 반도체칩의 주면측에서 리이드프레임을 사이에 두고 내부리이드와 반도체칩의 전극단자(패드)를 전기적으로 접속해서 성형수지로 봉지한 반도체장치이므로, 패키지의 외형을 변화시키지 않고 용량이 2배인 소자를 실장할 수 있다.
상기 [39]에 기재된 반도체장치에 의하면, 상기 [34] 내지 [38]의 각각에 기재된 반도체칩의 주면의 X방향 또는 Y방향의 중심선 근방에 공용내부리이드(버스바내부리이드)가 마련되어 있는 것에 의해, 작은 면적내에서 예를 들면 반도체칩내의 기준전압(Vss)나 반도체칩내의 전원전압(Vcc)등의 본딩배선용 와이어를 단락시키지 않고 용이하게 배선할 수 있다. 또, 와이어본딩의 작업성을 향상시킬 수 있다.
상기 [40] 내지 [42]에 기재된 반도체장치에 의하면, 수지봉지형 반도체장치의 전열 표면적을 크게 할 수 있으므로, 수지봉지형 반도체장치의 열저항을 저감할 수 있다.
상기 [44]에 기재된 반도체장치에 의하면, 상기 [40]~[43]의 각각에 기재된 반도체장치를 상호의 방열용 홈이 연결되도록 탑재기판에 실장한 것에 의해, 방열용 홈 또는 제2 방열용홈의 방향으로 송풍을 실행할 수 있으므로 각 반도체장치를 효율좋게 냉각할 수 있다.
상기 [45]에서 기재된 반도체장치에 의하면, 리이드의 일부를 칩의 상면(하면)에 대해서 바깥쪽으로 구부려 형성하는 것에 의해, 칩과 리이드의 거리를 크게 할 수 있으므로 상기 기생용량을 저감할 수 있다.
이하, 본 발명의 1실시예를 도면을 사용해서 구체적으로 설명한다.
또, 실시예를 설명하기 위한 모든 도면에 있어서 동일한 기능을 갖는 것에는 동일한 부호를 붙이고 그 반복적인 설명은 생략한다.
[실시예 1]
본 발명의 실시예1인 DRAM을 봉지하는 수지봉지형 반도체장치를 제1도(부분단면사시도), 제2도(평면도) 및 제3도(제2도의 I-I 선으로 절단한 단면도)에 도시한다.
제1도, 제2도 및 제3도에 도시한 바와 같이, DRAM(반도체칩)(1)은 SOJ(Small Out-line J-bend)형의 수지봉지형 패키지(2)로 봉지되어 있다. 상기 DRAM(1)은 16[Mbit]×1[bit]의 대용량으로 구성되며, 16.48[㎜]×8.54[㎜]의 평면장방형상으로 구성되어 있다. 이 DRAM(1)은 400[mil]의 수지봉지형 패키지(2)에 봉지된다.
상기 DRAM(1)의 주면에는 주로 메모리셀어레이 및 주변회로가 배치되어 있다. 메모리셀어레이는 다음에 상세하게 기술하겠지만, 1[bit]의 정보를 기억하는 메모리셀(기억소자)을 행렬형상으로 여러개 배치하고 있다. 상기 주변회로는 직접주변회로 및 간접주변회로로 구성되어 있다. 직접주변회로는 메모리셀의 정보라이트동작이나 정보리드동작을 직접 제어하는 회로이다. 직접주변회로는 로우어드레스디코더회로, 컬럼어드레스디코더회로, 센스앰프회로 등을 포함한다. 간접 주변회로는 상기 직접주변회로의 동작을 간접적으로 제어하는 회로이다. 간접주변회로는 클럭신호 발생회로, 버퍼회로 등을 포함한다.
상기 DRAM(1)의 주면, 즉 상기 메모리셀어레이 및 주변회로를 배치한 표면상에는 여러개의 내부리이드(3A)를 배치하고 있다. DRAM(1)과 내부리이드(3A)사이에는 그들 사이를 전기적으로 절연하기 위해 절연성막(4)를 개재하고 있다. 절연성막(4)는 예를 들면 폴리이미드계수지로 형성되어 있다. 이 절연성막(4)의 DRAM(1)측, 내부리이드(3A)측 각각의 표면에는 접착층(도시하지 않음)이 마련되어 있다. 접착층으로서는 예를 들면 폴리에테르 아미드 이미드계수지나 에폭시계수지를 사용한다. 이러한 종류의 수지봉지형 패키지(2)는 DRAM(1)상에 내부리이드(3A)를 배치한 LOC(Lead On Chip)구조를 채용하고 있다. LOC구조를 채용하는 수지봉지형 패키지(2)는 DRAM(1)의 형상에 규제받지 않고 내부리이드(3A)를 자유롭게 둘러싸고 있으므로, 둘러싼 것에 상당하는 분만큼 크기가 큰 DRAM(1)을 봉지할 수 있다. 즉, LOC구조를 채용하는 수지봉지형 패키지(2)는 대용량화에 따라 DRAM(1)의 크기가 대형화되더라도 봉지크기(패키지크기)는 작게 억제되므로 실장밀도를 높일 수 있다.
상기 내부리이드(3A)는 그 한쪽끝 측을 외부리이드(3B)와 일체로 구성하고 상기 내부리이드부와 외부리이드부로 리이드를 구성하고 있다. 외부리이드(3B)는 표준규격에 따라 각각에 인가된 신호가 규정되어 부호가 부가되어 있다. 제1도 중 좌단의 앞쪽은 1번단자, 우단의 앞쪽은 14번단자이다. 우단의 뒤쪽(단자번호는 내부리이드(3A)로 표시)은 15번단자, 좌단의 뒤쪽은 28번단자이다.
즉, 이 수지봉지형 패키지(2)는 1~6번단자, 9~14번단자, 15~20번단자, 23~28번단자의 합계 24단자로 구성되어 있다.
상기 1번단자는 전원전압Vcc단자이다. 상기 전원전압Vcc는 예를 들면 회로의 동작전압5[V]이다. 2번단자는 데이타입력신호단자(D), 3번단자는 빈단자(NC), 4번단자는 라이트인에이블 신호 (
Figure kpo00002
), 5번단자는 로우어드레스 스트로브신호단자 (
Figure kpo00003
), 6번단자는 어드레스신호단자(A11)이다.
9번단자는 어드레스신호단자(A10), 10번단자는 어드레스신호단자(A0), 11번단자는 어드레스신호단자(A1), 12번단자는 어드레스신호단자(A2), 13번단자는 어드레스신호단자(A3)이다. 14번단자는 정전압Vcc단자이다.
15번단자는 기준전압Vss단자이다. 상기 기준전압Vss는 예를 들면 회로의 기준전압0[V]이다. 16번단자는 어드레스신호단자(A4), 17번단자는 어드레스신호단자(A5), 18번단자는 어드레스신호단자(A6), 19번단자는 어드레스신호단자(A7), 20번단자는 어드레스신호단자(A8)이다.
23번단자는 어드레스신호단자(A9), 24번단자는 빈단자(NC), 25번단자는 컬럼 어드레스 스트로브신호단자 (
Figure kpo00004
), 26번단자는 빈단자(NC), 27번단자는 데이타출력 신호단자(Q)이다. 28번단자는 기준전압Vss단자이다.
상기 내부리이드(3A)의 다른쪽끝 측은 DRAM(1)의 장방형상의 각각의 긴변을 횡단하여 DRAM(1)의 중앙측으로 연장되어 있다. 내부리이드(3A)의 다른쪽끝 측의 선단(제1의 영역의 선단)은 본딩와이어(금속세선)(5)를 개재시켜서 DRAM(1)의 중앙부분이고 또한 상기 반도체의 긴변과 평행한 방향으로 배열된 여러개의 본딩패드(외부단자)BP에 전기적으로 접속되어 있다. 본딩와이어(5)는 알루미늄(Aℓ)와 이어를 사용한다. 또, 본딩와이어(5)로서는 금(Au)와이어, 동(Cu)와이어, 금속와이어의 표면에 절연성수지를 피복한 피복와이어 등을 사용해도 좋다. 본딩와이어(5)는 열압착에 초음파진동을 병용한 본딩법에 의해 본딩되어 있다.
상기 내부리이드(3A)중 1번단자와 14번단자 각각의 내부리이드(Vcc)(3A)는 일체로 구성되어 있고, DRAM(1)의 중앙부분은 그의 긴변과 평행하고 또한 상기 외부단자에 따른 방향으로 연장되어 있다(이 내부리이드(Vcc)(3A)는 공용내부리이드 또는 버스만 내부리이드라고 불리고 있다). 마찬가지로, 15번단자와 28번단자의 각각의 내부리이드(Vss)(3A)는 일체로 구성되고, DRAM(1)의 중앙부분은 그의 긴변과 평행하게 연장되어 있다(이 내부리이드(Vss)(3A)는 공용내부리이드 또는 버스바내부리이드라고 불리우고 있다). 내부리이드(Vcc)(3A)와 내부리이드(Vss)(3A)의 각각은 그 밖의 내부리이드(3A)의 다른쪽끝 측의 선단에 의해 규정된 영역내에 있어서 평행하게 연장하고 있다.
이 내부리이드(Vcc)(3A)와 내부리이드(Vss)(3A) 각각은 DRAM(1)의 주면의 어느 위치에 있어서도 전원전압Vcc, 기준전압Vss를 공급할 수 있도록 구성되어 있다. 즉, 이 수지봉지형 반도체장치는 전원잡음을 흡수하기 쉽게 구성되고, DRAM(1)의 동작속도의 고속화를 도모할 수 있도록 구성되어 있다.
상기 DRAM(1)의 장방형상의 짧은 변에는 칩지지용 리이드(3C)가 마련되어 있다.
상기 내부리이드(3A), 외부리이드(3B) 및 칩지지용 리이드(3C)의 각각은 리이드프레임에서 절단되고 성형되어 있다. 리이드프레임은 예를 들면 Fe-Ni(예를들면, Ni함유율 42 또는 50[%])합금, Cu 등으로 형성되어 있다.
상기 DRAM(반도체칩)(1), 본딩와이어(5), 내부리이드(3A) 및 칩지지용 리이드(3C)는 봉지체인 성형수지(2A)로 봉지되어 있다. 성형수지(2A)는 저응력화를 도모하기 위해서 페놀계 경화제, 실리콘고무 및 필러가 첨가된 에폭시계수지를 사용하고 있다. 실리콘고무는 에폭시계수지의 탄성률과 동시에 열팽창률을 저하시키는 작용이 있다.
필러는 구형의 산화규소입자로 형성되어 있고, 마찬가지로 열팽창률을 저하시키는 작용이 있다. 또, 패키지(2)의 소정위치에 인덱스ID(제1도 및 제2도의 좌단에 마련된 잘라냄부)가 마련되어 있다.
다음에, 상기 수지봉지형 패키지(2)에 봉지된 DRAM(1)의 개략적인 구성을 제4도(칩배치도)에 도시한다.
제4도에 도시한 바와 같이, DRAM(1)표면의 대략 전역이고 또한 상기 외부단자의 양측의 영역에는 메모리셀어레이MA영역(11)이 배치되어 있다. 본 실시예1의 DRAM(1)은 이것에 한정되지 않지만 메모리셀어레이는 크게 4개의 메모리셀어레이(11A)~(11D)로 분할되어 있다.
제4도에 있어서, DRAM(1)의 상측에 2개의 메모리셀어레이(11A) 및 (11B)가 배치되고, 하측에 2개의 메모리셀어레이(11C) 및 (11D)가 배치되어 있다. 이 4개로 분할된 메모리셀어레이(11A)~(11D)각각은 또 16개의 메모리셀어레이MA(11)로 세분화되어 있다. 즉, DRAM(1)에는 64개의 메모리셀어레이(11)이 배치된다. 이 64개로 세분화된 1개의 메모리셀어레이(11)은 256[Kbit]의 용량으로 구성되어 있다.
상기 DRAM(1)의 64개로 세분화된 것 중의 2개의 메모리셀어레이(11) 사이에는 각각 센스앰프회로SA(13)이 배치되어 있다. 센스앰프회로(13)은 상보형 MOSFET(CMOS)로 구성되어 있다. DRAM(1)의 4개로 분할된 것 중의 메모리셀어레이(11A), (11B)의 각각의 하측의 한쪽끝에는 컬럼어드레스디코더회로YDEC(12)가 배치되어 있다. 마찬가지로, 메모리셀어레이(11C), (11D)의 각각의 상측의 한쪽끝에는 컬럼어드레스디코더회로YDEC(12)가 배치되어 있다.
상기 DRAM(1)의 4개로 분할된 것 중의 메모리셀어레이(11A), (11C) 각각의 우측의 한쪽끝에는 워드드라이버회로WD(14), 로우어드레스디코더회로XDEC(15) 및 단위매트제어회로(16)의 각각이 좌측에서 우측을 향해서 순차로 배치되어 있다. 마찬가지로, 메모리셀어레이(11B), (11D) 각각의 좌측의 한쪽끝에는 워드드라이버회로(14), 로우어드레스디코더회로(15) 및 단위매트제어회로(16)의 각각이 우측에서 좌측을 향해서 순차로 배치되어 있다.
상기 센스앰프회로(13), 컬럼어드레스디코더회로(12), 워드드라이버회로(14), 로우어드레스디코더회로(15)의 각각은 DRAM(1)의 주변회로중 직접주변회로를 구성한다. 이 직접주변회로는 메모리셀어레이(11)의 세분화된 메모리셀어레이(11)에 배치된 메모리셀을 직접 제어하는 회로이다.
상기 DRAM(1)의 4개로 분할된 것 중의 메모리셀어레이(11A), (11B) 각각의 사이 및 메모리셀어레이(11C), (11D) 각각의 사이에는 각각 주변회로(17) 및 외부단자(본딩패드)BP가 배치되어 있다. 주변회로(17)로서는 메인앰프회로(1701), 출력버퍼회로(1702), 기판전위(VBB)발생회로(1703) 및 전원회로(1704)의 각각을 배치하고 있다. 메인앰프회로(1701)은 4개 단위로 합계 16개 배치되어 있다. 출력버퍼회로(1702)는 합계 4개가 배치되어 있다.
상기 외부단자BP는 상기 수지봉지형 반도체장치(2)를 LOC구조로 구성하고, DRAM(1)의 중앙부까지 내부리이드(3A)를 연장하고 있으므로, DRAM(1)의 중앙부분에 배치되어 있다. 외부단자BP는 메모리셀어레이(11A) 및 (11C), (11B) 및 (11D)에 의해 규정된 영역내의 DRAM(1)의 상단측에서 하단측을 향해서 배치되어 있다. 본딩패드(외부단자)BP에 인가되는 신호는 상술한 제4도에 도시한 수지봉지형 반도체장치(2)에서 설명했으므로, 여기서의 설명은 생략한다. 기본적으로는 DRAM(1) 표면상의 상단측에서 하단측을 향해서 기준전압(Vss) 및 전원전압(Vcc)의 각각이 인가된 내부리이드(3A)가 연장하므로 DRAM(1)에는 그의 연장방향을 따라서 기준전압(Vss)용 및 전원전압(Vcc)용의 각각의 외부단자BP를 여러개 배치하고 있다. 즉, DRAM(1)은 기준전압(Vss)와 전원전압(Vcc)의 각각의 전원공급을 충분하게 실행할 수 있도록 구성되어 있다. 데이타입력신호(D), 데이타출력신호(Q), 어드레스신호(A0~A11), 클럭계신호, 제어신호의 각각은 DRAM(1)의 중앙부분에 집중적으로 배치되어 있다.
상기 DRAM(1)의 4개로 분할된 것 중의 메모리셀어레이(11A), (11C) 각각의 사이 및 (11B), (11D)의 각각의 사이에는 각각 주변회로(18)이 배치되어 있다. 주변회로(18)중 좌측에는 로우어드레스 스트로브(RE)계회로(1801), 라이트인에이블(W)계회로(1802), 데이타입력 버퍼회로(1803), 전원전압(Vcc)용 리미터회로(1804), X어드레스 드라이버회로(논리단)(1805), X계 용장회로(1806), X어드레스 버퍼회로(1807)의 각각이 배치되어 있다. 주변회로(18)중 우측에는 컬럼어드레스 스트로브(CE)계회로(1808), 테스트회로(1809), VDL용 리미터회로(1810), Y어드레스 드라이버회로(논리단)(1811), Y계 용장회로(1812), Y어드레스 버퍼회로(1813)의 각각이 배치되어 있다. 주변회로(18)중 중앙에는 Y어드레스 드라이버회로(구동단)(1814), X어드레스 드라이버회로(구동단)(1815), 매트선택신호회로(구동단)(1816)의 각각이 배치되어 있다.
상기 주변회로(17), (18)((16)도 포함)은 DRAM(1)의 간접주변회로로서 사용되고 있다.
다음에, 리이드프레임에 대해서 상세하게 설명한다.
본 실시예1의 리이드프레임은 제1도 및 제5도(리이드프레임 전체평면도)에 도시한 바와 같이, 20개의 신호용 내부리이드(3A1)과 2개의 공용 내부리이드(3A2)가 마련되어 있다. 이 내부리이드(3A)(신호용 내부리이드)(3A1)과 공용 내부리이드(3A2)는 제3도 및 제6도(주요부단면설명도)에 도시한 바와 같이, 그 내부리이드(3A)의 절연성막(절연체)(4)와 접착하는 부분(내부리이드부의 제1 영역)에서 외부리이드(3B)측 부분(내부리이드부의 제2 영역)과 반도체칩(1)의 간격(거리)이 상기 절연성막(4)와 접합하는 부분(제1 영역)과 반도체칩(1)의 간격보다 크게 되는 단차구조로 되어 있다. 이와 같이, 반도체칩(1)의 주면에 중첩해서 배치되어 있는 제1 영역과 제2 영역을 포함하는 내부리이드(3A)를 단차구조로 한 것에 의해서, 반도체칩과 리이드간의 부유용량이 종래의 것에 비해 작아지므로 신호전송속도의 향상 및 전기 잡음의 저감을 도모할 수 있다.
또, 반도체칩(1)의 주면과 절연성막(4)의 접착, 절연성막(4)와 내부리이드(3A)의 접착은 제6도에 도시한 바와 같이 접착제(7)로 접착한다. 또, 접착제(7)은 제7도에 도시한 바와 같이 반도체칩(1)의 주면과 절연성막(4)의 접착에는 사용하지 않고, 절연성막(4)와 내부리이드(3A)의 접착에만 사용해도 좋다.
또한, 상기 내부리이드(3A)는 공용 내부리이드(3A2)가 마련되어 있지 않는 패키지에 적용해도 상술한 효과를 얻을 수 있다.
또, 상기 리이드프레임의 소정위치에 제1도 및 제5도에 도시한 바와 같이, 상기 반도체칩(1)의 주면을 접착고정시키기 위한 통전하지 않는 칩지지용 리이드(지지용리이드)(3C)가 마련되어 있다.
이와 같이 통전하지 않는 지지용 리이드(3C)에 의해 반도체칩(1)의 주면을 접착고정시키는 것에 의해서, 반도체칩(1)은 강고하게 고정되므로 반도체장치의 신뢰성 및 내습성의 향상을 도모할 수 있다.
다음에, 상기 절연성막(4)에 대해서 상세하게 설명한다.
반도체칩(1)의 주면상의 절연성막(4)가 차지하는 면적이 반도체칩(1)의 주면의 면적에 대해서 적어도 1/2이하로 되어 있다. 이와 같이, 절연성막(4)가 차지하는 면적이 반도체칩(1)의 면적에 대해서 적어도 1/2이하로 하는 것에 의해서, 절연성막(4)에 의한 흡습량을 저감하므로, 리플로시에 있어서의 열의 영향 및 온도사이클에 의한 열에 의해서 발생하는 증기에 의한 영향을 방지할 수 있다. 즉, 패키지의 균열 등의 발생을 방지할 수 있으므로, 반도체장치의 신뢰성을 향상시킬 수 있다.
또, 이것에 의해 반도체칩(1)과 리이드간의 부유용량이 종래의 것에 비해서 작아지므로, 신호전송속도의 향상 및 전기잡음의 저감을 도모할 수 있다.
또, 상기 절연성막(4)와 반도체칩(1)주면을 접합하는 면적을 제조상 가능한 최소한의 값으로 하는 것에 의해서, 상술한 결과를 더욱 현저하게 할 수 있다. 또, 내부리이드의 반도체칩과 접착하는 일부분에만 절연막(절연성막)을 사용하므로 리이드 사이에 있어서의 누설을 저감할 수 있다.
또한, 반도체칩(1)주면상의 상기 절연성막(4) 대신에 제8도에 도시한 바와 같이 상기 내부리이드(3A)의 일부를 포함하는 수지성형체(6)을 사용해서, 반도체칩(1)과 내부리이드(3A) 간의 거리를 충분히 크게 취하고, 반도체칩(1)과 내부리이드(3A) 간의 부유용량을 작게하도록 구성해도 좋다.
이와 같이 하는 것에 의해, 수지성형체(6)과 성형수지(예를 들면, 레진)(2A)를 상성이 좋은 재료로 형성하므로, 박리계면 리이드간의 박리를 저감할 수 있다.
상기 수지성형체(6)과 반도체칩(1)의 접착은 제10도에 도시한 바와 같이 접착제(7)에 의해 접착해도 좋다.
절연성막(4)의 베이스재(base material) 및 수지성형체(6)으로서는 에폭시계수지, BT(비스말레이미드 트리아진)수지, 페놀수지(레졸계 등), 폴리이미드수지(에테르결합 및 카르보닐결합을 포함하는 방향족 폴리이미드 또는 지환식(cycloaliphatic) 폴리이미드 등)등에서 선택된 1종 또는 여러개의 수지를 주성분으로 하고, 이것에 필요에 따라서 무기질필러 또는 섬유경화제, 각종 첨가제 등을 부가해서 성형된다.
또, 절연성막(4)의 베이스재 및 수지성형체(6)의 재료의 그 밖의 예로서는 지환식 폴리이미드, 폴리에스테르, 폴리술폰, 방향족 폴리에테르아미드, 방향족 폴리에스테르이미드, 폴리페닐렌술파이드, 폴리아미드 이미드 및 그의 변성물, 폴리에테르 에테르케톤, 폴리에테르술폰, 폴리에테르아미드 이미드 등의 열가소성수지를 주성분으로 하고, 필요에 따라서 이것에 무기질필러 또는 섬유, 첨가제를 부가해서 성형된다.
또한, 절연성막(4) 또는 수지성형체(6)을 내부리이드(3A) 및 반도체칩(1)에 접합하기 위한 접착제로서는 에폭시계수지, BT수지, 페놀수지(레졸계 등), 폴리이미드계수지, 이소멜란계수지, 실리콘수지 및 이들의 수지를 여러개 사용해서 변성한 열경화성수지 또는 방향족 폴리에테르아미드, 폴리에테르에테르케톤, 폴리술폰, 방향족 폴리에스테르이미드, 폴리에스테르, 지환식 폴리이미드 등의 열가소성수지 중에서 선택할 수 있다.
그리고, SOJ등의 면실장형 집적회로에서는 프린트기판(PCB)에 땜납실장하는 경우, 기상리플로땜납법(vapor-phase reflow solder method) 또는 적외선리플로땜납법이 사용되지만, 이 경우 패키지내의 흡습수분이 리플로온도(215~260℃)에서 기화팽창하여 칩계면의 접착을 박리하고, 박리면의 내압이 상승해서 봉지레진이 균열하는 경우가 있다.
LOC구조에서는 내부리이드(3A)와 반도체칩(1)을 절연성막(4) 또는 수지성형체(6)에 의해 접합하는 구조이므로, 절연성막(4) 또는 수지성형체(6) 자신의 흡습에 의해서 상술한 현상을 가속한다. 따라서, 이것을 저감하기 위해서는 절연성막(4)의 체적을 작게해서 흡습량을 저감하는 것이 유효하게 된다.
접합면적의 하한은 와이어본딩 및 수지(레진)성형(봉지)의 공정에서 받는 외력에 견딜 수 있는 면적이다.
여기서, 상기 절연성막(4) 또는 수지성형체(6)의 절연체의 재료물성에 대해서 검토한다.
LOC구조의 반도체장치 또는 COL(Chip On Lead)구조의 반도체장치에 있어서의 내부리이드(3A)와 반도체칩(1) 사이의 접합절연재료로서, 다음의 7항목의 조건중 2개 이상의 조건을 만족하는 재료를 사용한다.
[1] 포화흡습율이 봉지레진과 동일 정도 또는 그 이하인 것.
이것은 VPS(Vapor Phase Solder)시의 수지균열방지에 유효하다.
[2] 유전율이 4.0(103㎐, 상온~20℃에 있어서)이하인 것.
이것은 내부리이드와 반도체칩간의 부유용량을 저감한다.
[3] 200℃에서의 바콜경도가 20이상인 것.
이것은 와이어본드성을 양호하게 한다.
[4] U, Th의 함유량이 1ppb이하, 120℃, 100시간 추출한 경우의 가용성 할로겐원소량 10ppm 이하인 것.
이것은 소프트에러의 방지, 내습성의 향상에 유효하다.
[5] 반도체칩 및 내부리이드의 접착성이 양호한 것.
이것은 와이어본드성의 확보, 내습성의 향상, 내부리이드간의 전류누설등이 도모된다.
[6] 선열팽창계수가 20×10-6/℃이하인 것.
이것은 내부리이드(3A)에 절연재료를 접합한 경우의 휨을 저감하여 다음 공정의 반도체칩으로의 접합작업성의 개선이 도모된다.
[7] 열가소성수지인 경우는 유리전이온도Tg가 220℃이상인 것.
이것은 리플로땜납시의 고온(215℃)에 있어서 유리전이온도Tg가 220℃이하의 재료에서 열변형하여 패키지균열이 발생하기 쉽게 되지만, 상기 조건은 이것을 방지하는 효과가 있다.
상기 7항목의 조건중 적어도 2가지 조건을 만족하는 재료의 실시예에 대해서 설명한다.
예를 들면, 카프톤(듀퐁사제품 폴리이미드필름)500H 또는 유피렉스S(우베코산사 제품의 폴리이미드필름)의 양면을 거칠게(粗面化) 하고 이 양면에 유리전이온도Tg가 220이상인 폴리에테르 아미도를 25㎛코팅한 막은 상기 항목중 [1]항을 제외하고 그 조건을 만족하는 재료이다.
또, 고순도의 석영섬유 또는 아라미드섬유를 보강재로 한 비스말레이미드막 또는 에폭시막, 또는 에폭시변형 폴리이미드막 125㎛의 양면에 에폭시수지, 레졸수지, 이소멜라민수지, 페놀변성에폭시수지, 에폭시변성폴리이미드수지중에서 선택된 접착제를 10~25㎛도포, 건조한 막은 상기 항목중 [1] 내지 [6]항을 만족하는 재료이다.
또, 테프론PFA(듀퐁사제품의 4플루오르화 에틸렌-퍼플로로 알콕시공중합체) 또는 테프론EFP(듀퐁사제품의 4플루오르화 에틸렌-퍼6플루오르화 프로필렌 공중합체) 또는 카프톤 F형(도레이ㆍ듀퐁사제품, 카프톤필름양면에 테프론FEP를 얇게 코팅한 재료)막 양면을 플라즈마처리 등의 방법에 의해 접착성을 개선하고, 이 양면에 에폭시수지, 레졸수지, 방향족 폴리에테르아미드수지, 폴리이미드전구체 등에서 선택된 접착제를 코팅한 막에서는 상기 항목을 모두 만족시킴과 동시에 특히 흡습율 및 유전율이 작다는 특징이 있다.
다음에, 리이드프레임(3)에 절연성막(4)를 개재시켜서 접착제를 사용하여 반도체칩(1)을 접착고정시키는 방법에 대해서 설명한다.
제11도(리이드프레임(3)과 절연성막(4)와 반도체칩(1)의 관계를 도시한 전개도)에 도시한 바와 같이, 반도체칩(1)주면의 신호용 내부리이드(3A1), 공용내부리이드(3A2), 지지용리이드(3C)의 각각과 대향하는 위치상에 절연성막(4)을 분할해서 접착제(7)(제1도 및 제6도)에 의해 접착시킨다. 다음에, 제6도에 도시한 바와 같이, 리이드프레임(3)의 신호용 내부리이드(3A1), 공용 내부리이드(3A2), 지지용리이드(3C)를 접착제(7)에 의해 접착고정시킨다.
상기 성형수지재료(레진)의 실시예를 다음에 기술한다.
[1] 열경화성수지에 입도분포가 0.1~100㎛, 평균입자지름이 5~20㎛, 최대충전밀도가 0.8 이상인 실질적으로 구형의 무기필러를 70중량백분율[wt%]이상 배합한 수지조성물을 사용한다.
이 경우의 수지성분은 에폭시, 레졸, 폴리이미드 중의 어느 것이라도 좋다.
이와 같이 상기 구형의 무기필러(예를 들면, 용융실리카)를 사용한 성형수지 재료는 제12도(필러(충전제)의 충전밀도와 유동성의 관계를 도시한 도면)에 도시한 바와 같이, 그 재료의 용융점도나 유동성에 미치는 영향이 적으므로, 배합량을 증가시켜서 재료의 저열팽창화를 도모할 수 있다. 또, 제13도(필러배합량과 성형품의 물성의 관계를 도시한 도면) 및 제14도(필러배합량과 열응력의 관계를 도시한 도면)에 도시한 바와 같이 필러를 증량해서 성형품의 열응력을 저감시킬 수 있다. 그 때문에 패키지는 내균열성이 양호하게 된다.
특히, LOC구조와 같은 섬세한 구조를 갖는 반도체장치를 성형하는 경우의 장치의 변형이나 손상을 방지할 수 있다.
[2] 고순도의 페놀경화형 에폭시수지, 레졸형페놀수지, 비스말레이미드수지 중의 적어도 1종류를 주성분으로 한 수지조성물을 사용한다.
미정제 레졸수지를 사용한 경우의 경화물특성은 표 1(발명의 상세한 설명의 끝부분에 첨부되어 있음)에 표시된 바와 같이, 정제품과의 큰 차이는 체적저항율이 특히 140℃에서 3자리수 이상 다르다는 점이다. 또, 이온성불순물이 많으므로, 추출액의 전기적 전도도에도 큰 차가 보인다.
정제레졸수지의 제조방법은 예를 들면 플라스크병에 페놀 500g, 30%의 포르말린 550g, 경화제로서 초산아연 5g을 부가하여 교반하면서 서서히 가열하고, 환류(circulating)시키면서 90℃에서 60분간 가열한다. 그 후, 플라스크병내를 20㎜Hg으로 감압하여 축합수(縮合水) 및 미반응성분을 제거하였다.
다음에, 이 반응생성물에 300g의 아세톤을 부가해서 반응생성물을 용해하고, 다시 순수한 물을 부가하여 50℃에서 30분간 심하게 교반한다.
냉각 후, 상부의 수분층을 제거하고, 재차 반응생성물을 300g의 아세톤에 용융하고, 다시 순수한 물을 부가하여 50℃에서 30분간 심하게 교반하여 냉각시킨후, 상부의 수분층을 제거한다. 이 세정조작을 5회 반복한다. 각 세정을 할때마다 반응생성물의 일부를 추출하여 각각 감압하면서 40℃에서 48시간 건조시키고, 정제의 정도가 다른 6종류의 레졸형 페놀수지를 얻는다.
이렇게 해서 얻어진 레졸형 페놀수지의 정제회수와 수지의 융점, 경화특성 및 이들의 레졸형 페놀수지 5g에 순수한 물 50g을 부가하여 120℃에서 120시간 가열한 후의 추출한 물의 수소이온농도(pH), 전기전도도 및 추출된 이온성 불순물농도의 분석결과를 표 2(상세한 설명의 끝부분에 첨부)에 정리해서 나타낸다.
표 2에서 명백한 바와 같이, 상기 세정의 조작을 5회 반복한 레졸형수지 페놀수지는 이온불순물이 매우 적은 것을 알 수 있다.
이와 같이, 정제에 의한 효과로서는 상기 특성상의 차이에서 성형제품의 내습신뢰성이나 Au/Aℓ접합부의 고온수명, 소자특성의 향상 등을 도모할 수 있다.
[3] 고순도의 레졸형페놀수지 또는 비스말레이미드수지중의 어느 하나를 주성분으로 하고 또한 그의 성형품은 215℃의 구부러짐강도가 3㎏f/㎟이상인 것, 예를 들면 표 1의 실시예2, 3의 것을 사용한다.
이와 같이, 고순도의 레졸형페놀수지나 폴리이미드수지를 사용한 봉지재료는 성형품의 내열성이 높고, 215℃의 구부러짐강도가 3㎏f/㎟이상이므로, 패키지를 흡습시킨 경우 내리플로성(패키지균열) 또는 리플로후의 내습신뢰성이나 내열충격성이 매우 양호하게 된다.
[4] 상기 [2] 또는 [3]의 베이스수지에 배합되는 무기필러로서 입도분포가 0.1~100㎛, 평균입자지름이 5~20㎛, 최대충전밀도가 0.8이상인 실질적으로 구형의 용융실리카인 것으로서, 예를 들면 표 1의 실시예1, 2, 3중의 어느 하나를 사용한다.
이와 같이, 상기 구형의 용융실리카를 사용한 봉지재료는 그 재료의 용융점도나 유동성에 미치는 영향이 적으므로, 배합량을 늘려서 재료의 저열팽창화를 도모할 수 있다.
그 때문에 패키지는 상기 [2] 또는 [3]의 효과에 부가해서 내균열성이 양호하게 된다.
[5] 상기 수지봉지재료가 무기필러로서 입도분포가 0.1~100㎛, 평균입자지름이 5~20㎛, 최대충전밀도가 0.8이상인 실질적으로 구형의 용융실리카를 조성물 전체에 대해서 67.5체적백분율[vol%]이상 배합되고, 성형품은 선팽창계수가 1.4×10-5/℃이하인 것으로서, 예를 들면 표 1의 실시예1, 2, 3중의 어느 하나를 사용한다.
이와 같이 하는 것에 의해, 상기 구형의 용융실리카의 효과를 더욱 유효하게 할 수 있다.
[6] 상기 수지봉지재료가 10배량의 이온교환수와 혼합하여 120℃에서 100시간 추출한 경우에 추출액의 pH가 3~7, 전기전도도가 200μS/㎝이하, 할로겐이온, 암모니아이온 및 금속이온의 추출량이 10ppm이하인 것, 예를 들면 표 1의 실시예1, 2, 3중의 어느 하나를 사용한다.
다음에, 상기 수지봉지재료의 실시예1~실시예6중의 1실험예에 대해서 기술한다.
표 1에 나타낸 바와 같이, 열경화성수지로서는 에폭시수지(종래예), 레졸형 페놀수지(실시예1) 및 비스말레이미드수지(실시예2)를 베이스수지로서 사용하고, 이것에 필러로서 입도분포가 0.1~100㎛, 평균입자지름이 5~20㎛, 최대충전밀도가 0.09인 실질적으로 구형의 용융실리카, 또 각종 첨가제를 부가하고 이 혼합물을 약 80℃로 가열한 2축 롤에 의해 10분간 용융가열하고, 냉각시킨 후에 분쇄하여 3종류의 수지봉지재료를 제작하였다.
다음에, 각 수지봉지재료를 사용하여 트랜스퍼성형기로 제1도에 도시한 LOC구조를 갖는 반도체장치, 즉 16MDRAM을 성형하였다. 성형은 금형온도 180℃, 트랜스퍼압력 70㎏f/㎟, 성형시간 90초에서 실행하였다.
상기 실험예에 의하면, 다음과 같은 효과를 얻을 수 있었다.
[1] 필러로서 입도분포가 0.1~100㎛, 평균입자지름이 5~20㎛, 최대충전밀도가 0.8 이상인 실질적으로 구형의 용융실리카를 사용한 봉지재료는 일반적으로 사용되고 있는 각형 용융실리카를 사용한 경우에 비해 용융점도가 낮고 재료의 유동성이 양호하므로, 성형시에 Au 등의 본딩와이어(5)나 리이드프레임(3)을 변형시키거나 반도체칩(1)을 흘러내리게 하지 않고, 또 패키지의 좁은 간극에도 양호하게 충전하였다.
[2] 상기 구형용융실리카는 재료의 용융점도나 유동성에 미치는 영향이 적으므로, 배합량을 증량해서 재료의 저열팽창화를 도모할 수 있다. 그 때문에 패키지는 내균열성이 양호하였다.
[3] 종래의 반도체봉지재료로서는 에폭시수지가 사용되고, 페놀수지나 폴리이미드수지는 이온성불순물이 많으므로, 전기특성이나 내습신뢰성이 열화하여 실용화되지 않았다.
그러나, 고순도의 레졸형페놀수지나 폴리이미드수지를 사용하면 양호한 신뢰성을 얻을 수 있었다.
[4] 고순도의 레졸형페놀수지나 폴리이미드수지를 사용한 봉지재료는 성형품의 내열성이 높고, 특히 고온의 기계강도가 우수하므로, 패키지를 흡습시킨 경우의 내리플로성(패키지균열) 또는 리플로후의 내습신뢰성이나 내열충격성이 매우 양호하였다.
다음에, 수지봉지재료를 금형에 주입할 때, 보이드의 발생, 본딩와이어의 구부러짐, 충전부족 등을 방지하기 위한 수단에 대해서 설명한다.
상기 제1도에 도시한 바와 같이, 반도체칩(1)의 주면상에 여러개의 내부리이드(3A)가 상기 반도체칩(1)과 전기적으로 절연하는 절연성막(4)을 개재해서 접착제(7)에 의해 접착되고, 이 내부리이드(3A)와 반도체칩(1)이 본딩와이어(5)에 의해 전기적으로 접속되어 수지로 봉지된 16MDRAM에 있어서, 제15도(제1도의 주요부단면도)에 도시한 바와 같이 상기 내부리이드(3A)의 반도체칩(1)과 접착하고 있는 칩의 주면에서 칩의 주면측에 위치하는 패키지(봉지체)(2)의 제1 외벽까지 거리H1이 반도체칩의 회로형성면과는 반대측 면(이면)에서 칩의 이면측에 위치하는 패키지(봉지체)의 제2 외벽까지의 거리H2보다 크게 되는 패키지구조로 한다.
이와 같은 패키지구조로 하는 것에 의해, 제16도(제15도를 모델화한 단면도), 제17도(제16도의 III-III선으로 절단한 단면도), 제18도(제16도의 IV-IV선으로 절단한 단면도)에 도시한 바와 같이, 내부리이드(3A)의 상부의 유로의 깊이h31과 h32, 내부리이드(3A)와 반도체칩(1)과의 중간부의 깊이h2및 반도체칩(1)의 하부의 유로의 깊이h1의 관계가 각각 다음식으로 표시된다.
Figure kpo00005
Figure kpo00006
Figure kpo00007
여기서, hc는 캐비티깊이, tc는 칩의 두께, tf는 리이드프레임의 두께, Wc는 캐비티폭, Wf는 칩으로부터 부상한 리이드프레임의 길이이다.
상기 각 식의 각각의 관계를 그래프로 나타내면 제19도와 같이 된다.
이와 같이 패키지(2)의 레진유로를 내부리이드(3A)의 제1 영역과 상기 제1 외벽 사이의 상부유로, 내부리이드(3A)의 제2 영역과 반도체칩 사이의 중간부 유로 및 반도체칩(1)과 상기 제2 외벽 사이의 하부유로의 3개로 분할하고, 각 유로의 레진평균유속이 동일하게 되도록 각 유로의 깊이 및 레진유로구조를 설정하는 것에 의해, 제17도에 도시한 각 유로 ①, ②, ③의 레진평균유속이 동일하게 되므로 보이드발생, 본딩와이어(금선)(5)의 구부러짐, 충전부족 등을 방지할 수 있다.
또, 상기 각 유로 ①, ②, ③의 레진평균유속이 동일하게 되므로, 반도체칩(1) 및 내부리이드(3A)의 변형을 방지할 수 있어 고신뢰성의 패키지를 얻을 수 있다.
[실시예 2]
본 발명의 실시예2의 반도체 집적회로치는 제20도, 제21a도, 제21b도 및 제22a도, 제22b도에 도시한 바와 같이, 상기 실시예1의 반도체칩(1)의 주면상에 부착된 절연성막(4)를 신호용 내부리이드(3A1) 및 공용내부리이드(3A2)의 반도체칩(1)과의 대향면의 칩 최근접면의 전면 또는 일부에 절연막(4A)가 마련된 것이다. 상기 절연성막(4A)는 신호용내부리이드(3A1)에 마련된 돌기부와 공용내부리이드(3A2)에 마련된 장방형상 막부로 이루어진다. 상기 장방형상 막부는 상기 반도체칩의 긴변과 평행한 방향을 향해서 형성되어 있고, 상기 돌기부는 장방형상 막부에서 칩의 긴변을 향해서 형성되어 있다.
즉, 상기 절연성막(4A)는 예를 들면, 제20도에 도시한 바와 같이 리이드프레임(3)의 상태에서 신호용 내부리이드(3A1) 및 공용내부리이드(3A2)의 반도체칩(1)의 주면과 대향되는 면의 반도체칩에 가장 근접하는 면의 전면에 절연성막(4A)를 사전에 마련해 두고, 조립시에 상기 절연성막(4A)와 반도체칩(1)을 접착제로 접착고정시킨다.
상기 절연성막(4A)를 갖는 리이드프레임(3)은 예를 들면, 1개의 내부리이드용의 박판의 반도체칩(1)의 주면과 대향하는 면의 반도체칩(1)에 가장 근접한 면의 전면에 절연성막(4)을 접착해서 프레스 등으로 성형절단하여 신호용 내부리이드(3A1) 및 공용내부리이드(3A2)와 절연성막(4A)가 한번에 제작된다.
이와 같이 절연성막(4A)를 장방형상 막부와 여러개의 돌기부로 분리하는 것에 의해서, 절연성막(4A)의 면적을 저감할 수 있다. 또, 신호용 내부리이드(3A1) 및 공용내부리이드(3A2)와 절연성막(4A)와의 위치맞춤도 양호하게 실행할 수 있다. 또, 신호용 내부리이드(3A1)과 공용내부리이드(3A2) 사이에 절연성막(4)가 존재하지 않으므로 양자간의 누설을 방지할 수 있다.
또한, 상기 절연성막(4)은 여러장으로 분할해서 예를 들면 4분할해서 부착하는 것이 1장의 절연성막(4)의 경우보다 열에 의한 응력의 영향을 저감할 수 있다.
또, 제21a도에 도시한 바와 같이 상기 반도체칩(1)의 주면과 대향하는 면의 반도체칩(1)에 가장 근접한 면(이면)의 전면 중 신호용 내부리이드(3A1) 및 공용내부리이드(3A2)의 본딩부에 대응하는 부분에만 절연성막(4B)을 마련하고 반도체칩(1)에 대한 절연성막(4B)이 차지하는 면적을 최소로 할 수 있다.
이와 같은 반도체칩(1)에 대한 절연성막(4B)이 차지하는 면적이 최소로 되는 절연성막(4B)을 갖는 리이드프레임(3)은 예를 들면 제21b도에 도시한 바와 같이 신호용 내부리이드(3A1) 및 공용내부리이드(3A2)의 반도체칩(1)의 주면과 대향하는 면의 반도체칩(1)에 가장 근접하는 면 전면에는 소정위치에 구멍이 마련된 4장의 절연성막(4)을 점착해서 프레스 등으로 성형절단하고, 신호용 내부리이드(3A1) 및 공용내부리이드(3A2)의 본딩부에 대응하는 위치에만 절연성막(4B)을 부착한 것이 제작된다.
이와 같이 하는 것에 의해, 제20도에 도시한 실시예에 비해 더욱더 절연성막량을 더욱 더 저감할 수 있으므로, 흡습량을 더욱 저감할 수 있다. 또, 이와같이 하는 것에 의해 지지용 리이드를 합치면 반도체칩(1)을 쉽게 고정시킬 수 있다.
또, 제21a도에 도시한 실시예에 있어서는 본딩부에 대응하는 부분에만 절연성막(4A)을 마련했지만, 그 이외의 부분에는 필요에 따라서 부분적으로 절연성막(4A)을 마련해도 좋다.
또, 제22a도에 도시한 바와 같이 제20도에 도시한 절연성막(4A)부분에 공용내부리이드(3A2)와 신호용 내부리이드(3A1) 부분을 연장해서 교차시키도록 연장부분에도 절연성막(4C)이 마련된 것이다.
즉, 절연성막(4A)의 상기 장방형상 막부와 여러개의 돌기부가 연결되어 있는 구조로 한 것이다.
이 절연성막(4C)을 갖는 내부리이드(3A)는 예를 들면 제22b도에 도시한 바와 같이, 신호용 내부리이드(3A1)에 대응하는 부분만이 남는 구멍b를 마련한 1장의 절연성막(4)을 제작하고 이 절연성막(4)의 긴변방향의 중심선을 따라 절단해서 2분할한다. 이 2분할된 절연성막(4C)을 공용내부리이드(3A2) 및 신호용 내부리이드(3A1)에 부착하는 것에 의해 제작한다.
이와 같이, 미리 절연성막(4)을 소정의 패턴으로 절단해서 절연성막(4C)을 형성하고, 절연성막(4C)을 공용내부리이드(3A2) 및 신호용 내부리이드(3A1)에 접착하는 것만으로 좋으므로, 절연성막(4C)의 제작방법이 용이하다. 또, 이와 같이 하는 것에 의해, 절연성막(4C)을 공용내부리이드(3A2) 및 신호용 내부리이드(3A1)에 부착하므로, 신호용 내부리이드(3A1)의 선단을 평탄화할 수 있어 그 후의 공정작업이 용이하게 된다.
상기 절연성막(4C)과 공용내부리이드(3A2)와 신호용 내부리이드(3A1)의 접착은 열가소성 접착제인 경우에는 열압착으로 실행하고, 열경화형 접착제를 사용하는 경우에는 임시로 고정시킨 후 경화를 실행하는 것에 의해 접합된다.
또, 제20도, 제21a도, 제22a도에 도시한 절연성막 (4A), (4B), (4C)는 내부리이드의 폭보다 다소 넓어도 되고, 반대로 좁아도 좋다.
이상의 설명에서 알 수 있는 바와 같이, 본 실시예2에 의하면 반도체칩(1)과 신호용 내부리이드(3A1)와 공용내부리이드(3A2) 사이에 마련된 절연성막(4)의 양은 종래의 것에 비해서 매우 적으므로, 습도가 높은 환경중에 장시간 유지해도 반도체 장치내에 흡수되는 수분량을 적게 할 수 있다.
이것에 의해, 땜납리플로공정중의 반도체장치내의 수중기압력을 작게 할 수 있으므로, 레진균열을 일으키지 않는 반도체장치를 제공할 수 있다.
[실시예 3]
본 발명의 실시예3의 반도체 집적회로장치는 제23도에 도시한 바와 같이, 상기 실시예1의 반도체칩(1)의 주면상에 마련되어 있는 본딩패드BP 이외의 반도체칩(1)의 주면영역 전역에 α선 차폐용 폴리이미드막(8)이 피복되고, 반도체칩(1)의 주면상에 적어도 신호용 내부리이드(3A1) 및 공용내부리이드(3A2)(제23도에는 도시하지 않음)의 선단이 접착되는 개소에 절연성막(4D)가 형성되어 있다.
상기 α선 차폐용 폴리이미드막(8)의 두께는 2.0㎛~10.0㎛이다.
상기 절연성막(4D)의 막두께는 75㎛이상이다. 이 절연성막(4D)로서는 인쇄가능한 무기필러를 함유하는 열경화성 수지가 적합하다.
절연성막(4D)가 차지하는 면적은 반도체칩(1)의 면적에 대해서 적어도 1/2이하로 되어 있다.
또, 반도체칩(1)의 주면과는 반대측 면에 폴리이미드막(9)가 형성되어 있다.
다음에, 상기 반도체칩(1)의 주면상에 마련되어 있는 본딩패드BP 이외의 반도체칩(1)의 주면영역 전역에 α선 차폐용 폴리이미드막(8)을 피복하고, 반도체칩(1)의 주면상에 적어도 신호용 내부리이드(3A1)과 공용내부리이드(3A2)의 선단이 접착되는 개소에 절연성막(4D)을 형성하는 방법의 1실시예에 대해서 제23도 및 제24a도(제조흐름도와 각 공정의 단면도)를 사용해서 설명한다.
먼저, 제25도(실리콘웨이퍼의 주면평면도)에 도시한 실리콘웨이퍼(10)의 전체 영역에 α선 차폐용 폴리이미드막(8)을 도포하여 반경화한 후, 포토에칭해서 본딩패드(외부단자)BP를 노출시킨다(제24a도의 스텝101). 다음에, 용제 박리형 건조막A를 부착한다(스텝102). 이 용제 박리형 건조막A에 소정의 패턴을 노출하고(스텝103), 현상해서 구멍B를 뚫는다(스텝104).
다음에, 페이스트형상의 절연체(인쇄페이스트)C를 도포해서 스퀴지에 의한 매립(인쇄스퀴지에 의한 매립), 경화를 실행한다(스텝105, 106, 107). 다음에, 용제 박리형 건조막A를 박리해서 절연성막(4D)을 형성한다. 그 후, 제25도에 도시한 실리콘웨이퍼(10)상의 실선(10A)을 따라서 다이싱해서 절연성막(4D)을 갖는 반도체칩이 완성된다.
상기 α선 차폐용 폴리이미드막(8) 및 절연성막(4D)을 형성하는 방법의 다른 실시예는 제24b도(제조흐름도와 각 공정에서의 칩의 단면도)에 도시한 바와 같이, 실리콘웨이퍼(10)의 전역에 α선 차폐용 폴리이미드막(8)을 도포해서 포토에칭하여 본딩패드(외부단자)BP를 노출시킨다(제24b도의 스텝201).
다음에, 땜납레지스트용 건조막D를 부착한다(스텝202). 이 땜납레지스트용 건조막D에 소정의 패턴을 노출시키고(스텝203), 현상해서 절연성막(4D)(스텝204)을 형성한다. 그 후, 제25도에 도시한 실리콘웨이퍼(10)상의 실선(10A)을 따라서 다이싱해서 절연성막(4D)을 갖는 반도체칩을 완성한다.
또한, 상기 막두께가 두꺼운 절연성막(4D)을 실리콘웨이퍼프로세스에 의해 형성해도 부분적으로 형성하므로 실리콘웨이퍼(10)은 휘지 않는다.
또, 제26도~제28도는 반도체칩(1)의 주면상에 적어도 신호용 내부리이드(3A1) 및 공용내부리이드(3A2)의 선단과 칩지지용 리이드가 접착되는 개소에 절연성막(4D)의 각종 패턴형상을 나타낸 것이다.
이상의 설명에서 알 수 있는 바와 같이, 본 실시예3에 의하면 반도체칩(1)의 본딩패드(외부단자)BP 이외의 주면영역 전역에 α선 차폐용 폴리이미드막(8)이 피복되고, 반도체칩(1)의 주면상에 적어도 신호용 내부리이드(3A1) 및 공용내부리이드(3A2)의 선단이 접착되는 개소에 절연성막(4D)이 형성되어 있으므로, 상기 α선 차폐용 폴리이미드막(8)에 의해 회로형성영역 전역으로의 α선을 차폐할 수 있어 상기 절연성막(4D)에 의해 반도체칩(1)을 접착고정시킬 수 있다.
또, 반도체칩(1)의 주면상에 적어도 내부리이드(3A)의 선단 및 지지용 리이드(3C)가 접착되는 개소에 절연성막(4D)이 형성되어 있으므로, 반도체칩(1)과 내부리이드(3A)간의 부유용량을 저감할 수 있다.
또, 상기 절연성막(4D)는 인쇄가능한 무기필러를 함유하는 열경화성 수지이므로, 웨이퍼프로세스에 있어서 고정밀도의 절연성막(4D)을 형성할 수 있다.
또, 반도체칩(1)의 주면과는 반대측 면에 폴리이미드막(9)을 형성하는 것에 의해서, 반도체칩(1)과 레진(수지)의 접착이 양호하게 되므로 패키지의 균열을 방지할 수 있다.
또, 상기 절연성막(4D)이 적어도 실리콘웨이퍼(10)에 용제 박리형 건조막A를 부착하고, 통상의 노출, 현상공정을 거친 후, 페이스트형상의 절연체(인쇄페이스트)를 도포하여 스퀴지에 의해 매립하고, 가열해서 경화시키고 용제 박리형 건조막을 박리하는 것을 포함하는 웨이퍼프로세스에 의해 절연성막(4D)이 고정밀도로 일괄처리로 형성되므로 생산성을 향상시킬 수 있다.
또, 상기 절연성막(4D)이 땜납레지스트용 건조막D의 노출, 현상에 의해서만 형성되므로 더욱 생산성을 향상시킬 수 있다.
[실시예 4]
본 발명의 실시예4의 수지봉지형 반도체장치는 제29도(일부단면사시도)에 도시한 바와 같이, 상기 실시예1의 반도체칩(1)의 주면상에 여러개의 신호용 내부리이드(3A1) 및 공용내부리이드(3A2)가 상기 반도체칩(1)과 전기적으로 절연하는 절연성막(4)을 개재해서 접착제에 의해 접착되고, 이 여러개의 신호용 내부리이드(3A1) 및 공용내부리이드(3A2)와 반도체칩(1)이 본딩와이어(5)에 의해 전기적으로 접속되고, 성형수지(2A)로 봉지된 반도체장치에 있어서, 제30도(제29도의 V-V선으로 절단한 수지성형전의 상태를 도시한 단면도)에 도시한 바와 같이, 상기 반도체칩(1)의 주면의 일부를 성형수지보다 가요성 또는 유동성이 있는 물질(20)으로 피복해서, 그 물질(20)이 본딩와이어(5)의 전체를 피복하고 그 물질(20)의 외측을 수지(2A)에 의해 봉지한 것이다.
즉, 공용내부리이드(3A2)를 타고넘는 본딩와이어(5)의 전체를 가요성, 유동물질(20)이 피복되도록 댐(21)을 마련하고, 이 댐(21)에 예를 들면 유동상태의 실리콘겔로 이루어지는 가요성, 유동성물질(20)을 본딩와이어(5) 위에서 떨어뜨려서 경화시킨 후 트랜스퍼성형에 의해 수지봉지한다.
상기 댐(21)은 예를 들면 점도가 높은 실리카필러를 넣은 실리콘고무를 사용한다.
또, 상기 가요성, 유동성물질(20)은 반드시 상기와 같은 겔상태의 물질일 필요는 없고, 내부에서 본딩와이어(5)가 변형할 수 있을 정도의 가요성 또는 유동성을 갖고 있으면 실리콘그리스나 실리콘고무 등 여러가지의 재료를 사용해도 좋다.
이와 같이 하는 것에 의해, 흡습한 패키지의 리플로납땜시에 반도체칩(1)의 주면이 박리해서 증기가 팽창하여도 본딩와이어(5)가 변형에 자유롭게 추종할 수 있으므로, 본딩와이어(5)의 단선을 방지할 수 있다.
또, 성형수지(2A)의 트랜스퍼 성형시에 본딩와이어(5)의 변형이 구속되어 있으므로, 공용내부리이드(3A2)를 타고넘기 위하여 와이어(5)가 길게 되어 있어도 성형시의 본딩와이어(5)의 변형이나 이것에 의한 본딩와이어(5)의 상호간의 단락 또는 본딩와이어(5)와 공용내부리이드(3A2)의 접촉을 방지할 수 있다.
또, 본딩와이어(5)의 변형을 방지하기 위한 것만의 목적이라면, 본딩와이어(5)를 피복하는 물질은 가요성 및 유동성을 갖는 물질일 필요는 없다.
반도체칩(1)의 주면상의 본딩와이어(5) 부분에 본딩할 수 있는 수지가 있으면, 그 외측의 트랜스퍼성형된 수지(2A)와 동일 정도의 탄성율을 갖는 에폭시수지 등이어도 좋다.
또, 가요성, 유동성물질(20)이 유동성을 갖고 있는 경우, 그 정도는 수지(2A)의 트랜스퍼 성형시의 용융점도보다 높을 필요가 있다.
또, 가요성, 유동성물질(20)에 의해 본딩와이어(5)에 수지(2A)가 직접 접하고 있지 않으므로, 온도사이클시에 반도체칩(1)과 성형수지(2A)간의 상대적인 열변형에 의해서 본딩와이어(5)가 반복적인 변형을 받아 피로해서 단선하는 일도 없다.
또, 가요성, 유동성물질(20)을 사용하는 경우, 본딩패드BP의 표면에 열응력에 의해서 간극이 발생하는 일도 없게 되므로, 본딩패드부의 알루미늄이 수분에 의해서 부식하는 일도 없다.
제31도는 가요성, 유동성물질(20)을 사용하는 경우의 다른 실시예의 수지봉지형 반도체장치의 수지성형전의 상태를 도시한 단면도이다.
제31도에 도시한 바와 같이, 신호용 내부리이드(3A1)와 수지(2A)간의 계면은 반도체칩(1)의 주면에 비해 간극이 잘 발생하지 않으므로, 본딩와이어(5)의 신호용 내부리이드(3A1)측의 본딩부는 단선을 거의 일으키지 않는다. 따라서, 이 실시예는 단선이 발생하기 쉬운 반도체칩(1)측의 본딩부(제1 본딩)근방에만 가요성, 유동성물질(20)을 마련한 것이다. 이것에 의해, 본딩와이어(5)가 자유롭게 변형할 수 있으면 어느 정도의 단선방지효과가 얻어진다.
또, 이 실시예는 상기 제30도의 댐(21) 대신에 공용내부리이드(3A2)를 이용한 것이다.
단, 이 실시예의 경우, 본딩와이어(5)의 전체가 가요성, 유동성물질(20)으로 피복되어 있지 않으므로, 패키지에 온도사이클이 작용한 경우 반도체칩(1)과 성형수지(2A) 사이의 상대적인 열변형에 의해서 본딩와이어(5)가 반복해서 변형을 받으므로, 제30도의 실시예에 비해서 피로에 의한 단선을 일으키기 쉽게 된다.
또, 수지(2A)의 트랜스퍼 성형시의 본딩와이어(5)의 변형방지에 대해서도 어느 정도의 방지효과가 있다.
또, 가요성, 유동성물질(20)의 양이 적어지고 높이도 낮게 할 수 있으므로, 리플로납땜시의 단선방지, 트랜스퍼성형시의 와이어변형방지에 효과가 있을 뿐만 아니라, 패키지전체의 두께를 얇게 할 수 있어 실장밀도를 향상시킬 수 있다.
제32도는 가요성, 유동성물질(20)을 사용하는 경우의 다른 실시예의 수지봉지형 반도체장치의 수지성형전의 상태를 도시한 단면도이다.
이 실시예는 제32도에 도시한 바와 같이, 본딩와이어(5)의 전체가 피복되도록 해서 반도체칩(1)의 주면 전면을 가요성, 유동성물질(20)으로 피복한 것이다.
상기 제30도의 실시예와 마찬가지의 효과가 얻어지고, 또 반도체칩(1)의 주면 전면을 가요성, 유동성물질(20)로 피복하고 있으므로, 내습성을 한층 향상시킬 수 있다.
단, 가요성, 유동성물질(20)의 표면적이 크게 되므로, 리플로납땜시에 성형수지(2A)와의 계면에 간극이 발생하고 증기압이 작용하면 상부의 성형수지(2A)에 균열이 쉽게 발생하게 된다.
제33도는 가요성, 유동성물질(20)을 사용하는 경우의 다른 실시예의 수지봉지형 반도체장치의 수지성형전의 상태를 도시한 단면도이다.
이 실시예는 제33도에 도시한 바와 같이, 상기 반도체칩(1)의 주면상에 마련된 본딩와이어(5)의 전체만을 성형수지(2A)보다 가요성 또는 유동성이 있는 물질(20)로 피복한 것이다.
본딩와이어(5)를 피복하는 가요성, 유동성물질(20)은 반도체칩(1)의 주면상에 볼록해진 형상으로 되어 있을 필요는 없고, 본딩와이어(5)의 표면에만 부착되어 있어도 좋다.
이와 같은 피복을 실행하기 위해서는 먼저 용매로 희석하여 저점도로 된 가요성, 유동성물질(20)을 반도체칩(1)상에 수직으로 떨어뜨려 본딩와이어(5)에 부착시키고 그 후 용매를 증발시켜서 형성한다.
이 경우, 본딩와이어(5)의 표면의 가요성, 유동성물질(20)의 층은 두꺼울수록 단선의 방지 및 본딩와이어(5)의 변형방지 효과가 크다.
이와 같이 구성하는 것에 의해서, 제30도에 도시한 실시예의 것과 마찬가지의 효과를 얻기 위한 가요성, 유동성물질(20)의 양을 저감할 수 있으므로, 가요성, 유동성물질(20)과 성형수지(2A) 사이에 발생하는 증기압에 의해서 패키지의 균열의 발생을 방지할 수 있다.
제34도는 가요성, 유동성물질(20)을 사용하는 경우의 다른 실시예의 수지봉지형 반도체장치의 수지성형후의 상태를 도시한 단면도이다.
이 실시예는 제34도에 도시한 바와 같이, 본딩와이어(5)를 가요성, 유동성물질(20)로 피복함과 동시에 반도체칩(1)의 주면과는 반대면의 성형수지(2A)에 구멍(22)을 뚫어서 반도체칩(1)의 일부를 실질적으로 노출시킨다.
여기에서, 실질적이라는 것은 제조공정에서 불가피하게 반도체칩(1)의 주면과는 반대면의 성형수지(2A)의 얇은 피막 또는 패키지(2)의 내부에 증기압이 발생한 경우에 용이하게 파괴될 정도의 얇은 수지층이 존재하는 경우를 상정하고 있다.
이와 같이 가요성, 유동성물질(20)에 의해서 리플로납땜시, 온도사이클시의 본딩와이어(5)의 단선을 일으키는 일없이 본딩패드BP부의 내습성을 확보할 수 있으므로, 성형수지(2A)의 일부분에 상기 구멍(22)이 뚫려 있더라도 내습성이 저하하지 않는다.
또, 리플로납땜시에 패키지내부에 발생한 증기는 상기 구멍(22)에서 외부로 방산되므로, 압력이 상승하지 않아 수지균열이 발생하는 일이 없다.
또, 상기 구멍(22)의 반도체칩(1)의 주면과는 반대면측은 완전하게 노출하고 있지 않아도 증기압으로 용이하게 관통할 수 있을 정도의 두께이면, 성형수지(2A)가 존재하고 있어도 좋다.
이상의 설명에서 알 수 있는 바와 같이, 상기 실시예4에 의하면, 리플로납땜시에 반도체칩(1)의 주면이 박리해서 증기가 팽창하여도 본딩와이어(5)의 단선을 방지할 수 있다.
또, 트랜스퍼성형시에 본딩와이어(5)의 변형에 의한 와이어간의 단락 또는 본딩와이어(5)와 공용내부리이드(3A2)의 접촉을 방지할 수 있다.
또, 본딩패드BP부의 내습성불량 및 온도사이클시의 본딩와이어(5)의 단선을 일으키지 않고 리플로납땜시의 수지의 균열을 방지할 수 있다.
[실시예 5]
본 발명의 실시예5의 수지봉지형 반도체장치는 제35도(단면도)에 도시한 바와 같이, 상기 실시예1의 수지봉지형 반도체장치에 있어서 반도체칩(1)의 주면과는 반대면에 오목부 또는 볼록부(101), 예를 들면 원형의 오목부를 마련한 것이다.
이 오목부(101)에 의해 성형수지(2A)를 반도체칩(1)에 구속하고, 리플로균열이 발생하는 반도체칩(1)의 주면과는 반대측 면의 코너부의 성형수지부에 발생하는 응력을 저감하여 리플로균열을 방지할 수 있다.
또, 오목부(101)의 가공은 에칭으로 하여도 좋고, 또 다른 방법으로 하여도 좋다.
제36a도(제3도의 주면과는 반대측에서 본 평면도) 및 제36b도(제36a도의 가로중심선으로 절단한 단면도)는 상기 반도체칩(1)의 주면과는 반대면에 마련된 오목부(101)의 변형예를 도시한 도면으로서, 이 예는 상기 반도체칩(1)의 주면과는 반대면에 고리형상의 오복부(101a)를 마련한 것이다.
제37a도(평면도) 및 제37b도(단면도)는 상기 반도체칩(1)의 주면과는 반대면에 마련된 오목부(101)의 다른 변형예를 도시한 도면으로서, 이 예는 상기 반도체칩(1)의 주면과는 반대면에 사각형의 오목부(101b)를 마련한 것이다.
제38a도(평면도) 및 제38b도(측면도)는 상기 반도체칩(1)의 주면과는 반대면에 마련된 볼록부(101)의 변형예를 도시한 도면으로서, 이 예는 상기 반도체칩(1)의 주면과는 반대면에 원형의 볼록부(101c)를 마련한 것이다.
제39a도(평면도) 및 제39b도(측면도)는 상기 반도체칩(1)의 주면과는 반대면에 마련된 볼록부(101)의 다른 변형예를 도시한 도면으로서, 이 예는 상기 반도체칩(1)의 주면과는 반대면에 사각형의 볼록부(101d)를 마련한 것이다.
제40a도(평면도) 및 제40b도(측면도)는 상기 반도체칩(1)의 주면과는 반대면에 마련된 오목부(101)의 다른 변형예를 도시한 도면으로서, 이 예는 상기 반도체칩(1)의 주면과는 반대면에 타원형의 오목부(101e)를 마련한 것이다.
제41a도(평면도) 및 제41b도(측면도)는 상기 반도체칩(1)의 주면과는 반대면에 마련된 오목부 또는 볼록부(101)의 변형예를 도시한 도면으로서, 이 예는 상기 반도체칩(1)의 주면과는 반대면에 여러개의 홈을 형성하는 것에 의해 오목부 및 볼록부(101f)를 마련한 것이다. 이것은 격자형상으로 홈을 마련하여도 좋다.
상술한 바와 같이, 반도체칩(1)의 주면과는 반대면에 예를 들면 오목부 또는 볼록부(101a)-(101f) 중의 어느 하나를 마련하는 것에 의해, 반도체칩(1)을 성형수지(2A)에 의해 보다 강고하게 구속할 수 있다.
또, 반도체칩(1)의 주면과는 반대면의 코너부에 의한 성형수지(2A)에 발생하는 응력을 저감할 수 있다.
제42도는 이 실시예5에 관한 본 발명의 다른 실시예를 도시한 도면으로서, 상기 실시예5의 반도체칩(1)의 주면과는 반대면에 산화규소막(102)을 남긴 상태에서 반도체칩(1)의 주면과는 반대면에 예를 들면 상기 오목부 또는 볼록부(101)를 마련한 것이다.
이와 같이 반도체칩(1)의 주면과는 반대면에 산화규소막(102)을 남긴 상태인 것에 의해 산화규소막(102)과 성형수지(2A)의 접착력이 강하므로, 반도체칩(1)의 주면과는 반대면에서의 성형수지(2A)의 박리를 방지할 수 있다.
또, 오목부 또는 볼록부(101)에 의해서 성형수지(2A)로 반도체칩(1)을 강고하게 구속할 수 있다.
[실시예 6]
본 발명의 실시예6의 수지봉지형 반도체장치는 제43도(일부단면사시도) 및 제44도(제43도의 VI-VI선으로 절단한 단면도)에 도시한 바와 같이, 상기 실시예1의 반도체칩(1)의 주면상에 여러개의 신호용 내부리이드(3A1) 및 공용내부리이드(3A2)가 상기 반도체칩(1)과 전기적으로 절연하는 절연성막(4)을 개재해서 접착제로 접착되고, 상기 신호용 내부리이드(3A1) 및 공용내부리이드(3A2)와 반도체칩(1)이 본딩와이어(5)에 의해 전기적으로 접속되고, 성형수지(2A)로 봉지된 반도체장치에 있어서, 패키지(2)의 긴쪽방향의 측면중앙부에 전기적으로 상기 반도체칩(1)과 절연된 방열용 리이드(301a)가 마련되고, 그의 한쪽끝은 반도체칩(1)의 주면의 발열부분의 상부까지 연장되어 배치되고(제1 영역 및 그것과 일체로 형성된 제2 영역으로 이루어진다), 상기 방열용리이드(301a)의 상기 제2 영역과 일체로 형성된 제3 영역의 다른쪽끝은 패키지(2)의 반도체칩(1)의 주면과는 반대측 면의 봉지체 하부까지 연장되어 형성되어 있다.
이와 같이 패키지의 긴쪽방향의 측면의 중앙부에 전기적으로 반도체칩(1)과 절연된 방열용리이드(301a)의 한쪽끝이 반도체칩(1)의 주면의 발열부분의 상부까지 연장되어 마련되고, 이 방열용리이드(301a)의 다른쪽끝이 패키지(2)의 반도체칩(1)의 주면과는 반대측 면의 외부하부까지 연장되어 있는 것에 의해, 반도체칩(1)의 발열부의 열의 방열효율을 향상시킬 수 있다.
제45도(일부단면사시도) 및 제46도(제45도의 VII-VII선으로 절단한 단면도)는 상기 제43도에 도시한 방열용 리이드(301a)의 변형예를 도시한 도면으로서, 이 방열용 리이드(301b)는 그의 한쪽끝이 반도체칩(1)의 주면의 발열부분의 상부까지 연장되고, 상기 방열용 리이드(301b)의 다른쪽끝이 패키지(2)의 반도체칩(1)의 주면의 봉지체 상부까지 연장된 것이다.
그리고, 방열용 리이드(301a)의 연장부는 방열판으로 되어 있다.
이와 같이 패키지의 긴쪽방향의 측면의 중앙부에 전기적으로 반도체칩(1)과 절연된 방열용 리이드(301b)의 한쪽끝이 반도체칩(1)의 주면의 발열부분의 상부까지 연장되어 마련되고, 이 방열용 리이드(301b)의 다른쪽끝이 패키지(2)의 반도체칩(1)의 주면의 외부상부까지 연장되어 있는 것에 의해, 반도체칩(1)의 발열부의 열의 방열효율을 향상시킬 수 있다.
또한, 상기 방열용 리이드(301b)의 다른쪽끝이 패키지(2)의 반도체칩(1)의 주면의 외부상부까지 연장되어 있는 부분을 제46도에 도시한 바와 같이 구부려서 점유체적을 소형화해도 좋다.
또, 상기 방열용 리이드(301a) 및 (301b)의 리이드프레임은 신호용 리이드프레임과 동일한 리이드프레임으로 제작한다.
제47도(일부단면사시도) 및 제48도(제47도의 VIII-VIII선으로 절단한 단면도)는 상기 제39도에 도시한 실시예VI의 변형예를 도시한 도면으로서, 방열용 리이드(301c)의 한쪽끝이 반도체칩(1)의 주면의 발열부분과는 반대측 면까지 연장되어 마련되고, 상기 방열용 리이드(301c)의 다른쪽끝은 패키지(2)의 반도체칩(1)의 주면과는 반대측 면의 외부하부까지 연장되어 있다. 이와 같이 패키지의 긴쪽방향의 측면의 중앙부에 전기적으로 반도체칩(1)과 절연된 방열용 리이드(301c)의 한쪽끝이 반도체칩(1)의 주면의 발열부분과는 반대측 면까지 연장되어 마련되고, 이 방열용 리이드(301c)의 다른쪽끝이 패키지(2)의 반도체칩(1)의 주면과는 반대측 면의 외부하부까지 연장되어 있는 것에 의해, 반도체칩(1)의 발열부의 열의 방열효율을 향상시킬 수 있다.
상기 방열용 리이드(301c)의 한쪽끝은 반도체칩(1)과는 절연성막에 의해 반드시 전기적으로 절연할 필요는 없다.
또한, 이 경우 상기 방열용 리이드(301c)의 리이드프레임은 신호용 리이드프레임과는 별도로 제작한다.
[실시예 7]
본 발명의 실시예7의 수지봉지형 반도체장치는 제49도(일부단면사시도) 및 제50도(제49도의 IX-IX선으로 절단한 단면도)에 도시한 바와 가팅, 상기 제1도에 도시한 실시예1의 장방형상의 반도체칩(1)의 주면상에 여러개의 신호용 내부리이드(3A1)과 공용내부리이드(3A2)가 상기 반도체칩(1)과 전기적으로 절연하는 절연성막(4)을 개재해서 접착제로 접착되고, 이 신호용 내부리이드(3A1)와 공용내부리이드(3A2)와 반도체칩(1)이 본딩와이어(5)에 의해 전기적으로 접속되고, 수지봉지된 반도체장치에 있어서, 상기 반도체칩(1)의 주면에는 이 주면상에 배선되는 본딩와이어(5)와 공용내부리이드(3A2)와 교차하지 않는 본딩패드BP가 배치된 것이다.
상기 본 실시예7의 반도체칩(1)의 소자배치 및 본딩패드BP는 제51도(배치평면도)에 도시된 바와 같이 되어 있다.
즉, DRAM(1)의 표면의 대략 전역에 메모리셀 어레이(MA)가 배치되어 있다. 본 실시예7의 DRAM(1)은 이것에 한정되지 않지만, 메모리셀어레이는 크게 8개의 메모리셀어레이(11A)~(11H)로 분할되어 있다. 이 제51도 중 DRAM(1)의 상측에 4개의 메모리셀어레이(11A)~(11D)가 배치되고, 하측에 4개의 메모리셀어레이(11E)~(11H)가 배치되어 있다. 이 8개로 분할된 메모리셀어레이(11A)~(11H)의 각각은 또 16개의 메모리셀 어레이(MA)(11)로 세분화되어 있다. 즉, DRAM(1)에는 128개의 메모리셀어레이(11E)가 배치된다. 이 128개로 세분화된 1개의 메모리셀어레이(11)은 128(Kbit)의 용량으로 구성되어 있다.
상기 DRAM(1)의 128개로 세분화된 것중의 2개의 메모리셀 어레이(11) 사이에는 각각 센스앰프회로(SA)(13)이 배치되어 있다. 센스앰프회로(13)는 상보형 MOSFET(CMOS)로 구성되어 있다. DRAM(1)의 8개로 분할된 것 중의 메모리셀 어레이(11A), (11B), (11C) 및 (11D)의 각각의 하측의 한쪽끝에는 컬럼어드레스 디코더회로(YDEC)(12)가 배치되어 있다. 마찬가지로 메모리셀 어레이(11E), (11F), (11G) 및 (11H)의 각각의 상측의 한쪽끝에는 컬럼어드레스 디코더회로(YDEC)(12)가 배치되어 있다.
상기 DRAM(1)의 8개로 분할된 것 중의 메모리셀 어레이(11A)와 (11B) 사이, 메모리셀 어레이(11C)와 (11D) 사이, 메모리셀 어레이(11E)와 (11F) 사이 및 메모리셀 어레이(11G)와 (11H) 사이에는 각각 주변회로(17) 및 외부단자BP가 배치되어 있다. 또, 메모리셀 어레이(11A), (11B), (11C) 및 (11D)의 각각의 하측과 메모리셀 어레이(11E), (11F), (11G) 및 (11H)의 각각의 상측의 영역에는 주변회로(17) 및 주변회로(18)이 마련되어 있다. 주변회로(17)로서는 메인앰프회로, 출력버퍼회로, 기판전위(VBB)발생회로, 전원회로의 각각을 배치하고 있다.
상기 주변회로(18)로서는 로우어드레스 스트로브(RAS)계회로, 라이트 인에이블(WE)계 회로, 데이타입력버퍼회로, Vcc용 리미터회로, X어드레스 드라이버회로(논리단), X계 용장회로, X어드레스 버퍼회로, 컬럼어드레스 스트로브(CAS)계 회로, 테스트회로, VDL용 리미터회로, Y어드레스 드라이버회로(논리단), Y계 용장회로, Y어드레스 버퍼회로, Y어드레스 드라이버회로(구동단), X어드레스 드라이버회로(구동단), 매트선택신호회로(구동단)의 각각이 배치되어 있다(제4도 및 그 설명을 참조).
상기 외부단자BP는 상기 반도체칩의 긴변과 평행한 방향으로 배치되어 상기 수지봉지형 반도체장치(2)를 LOC구조로 구성하고, 상기 반도체칩(1)의 긴변에서 중앙부의 공용내부리이드(3A2)까지 내부리이드(3A)를 연장하고 있으므로, DRAM(1)의 중앙부분에 배치되고 또한 상기 반도체칩(1)의 주면에 그의 주면상에 배선되는 본딩와이어(5)와 상기 외부단자를 따라서 배치된 공용내부리이드(3A2)가 교차하지 않도록 배치되어 있다.
외부단자BP는 메모리셀 어레이(11A)~(11H)의 각각으로 규정된 영역내에 DRAM(1)의 상단측에서 하단측을 향해서 배치되어 있다. 외부단자BP에 인가되는 신호는 기준전압(GND)용, 전원용 및 신호용이 있고, 그 상세한 것에 대해서는 상기의 제1도에 도시한 수지봉지형 반도체장치(2)에 있어서 설명하였으므로, 여기에서 설명은 생략한다.
기본적으로는 DRAM(1)의 표면상의 상단측에서 하단측을 향해 기준전압(Vss), 전원전압(Vcc)의 각각이 인가된 내부리이드(3A)가 연장하므로, DRAM(1)은 그 연장 방향을 따라서 기준전압(Vss)용, 전원전압(Vcc)용의 각각의 외부단자BP를 여러개 배치하고 있다. 즉, DRAM(1)은 기준전압(Vss), 전원전압(Vcc) 각각의 전원의 공급을 충분하게 실행할 수 있도록 구성되어 있다.
상술한 바와 같이, 본 실시예7에 의하면 상기 반도체칩(1)의 주면에는 그의 주면상에 배선되는 본딩와이어(5)와 공용내부리이드(3A2)가 교차하지 않는 본딩패드BP가 배치되어 있고, 즉 상기 외부단자는 내부리이드(3A1)와 공용내부리이드(3A2) 사이에 배치되어 있으므로, 여러개의 신호용 내부리이드(3A1)과 반도체칩(1)을 접속하기 위한 본딩와이어(5)와 공용내부리이드(3A2)의 단락을 방지할 수 있다.
다음에, 리이드프레임에 대해서 상세하게 설명한다.
제52도(리이드프레임 전체평면도)에 도시한 바와 같이, 본 실시예7의 리이드프레임(3)에는 20개의 신호용 내부리이드(3A1)와 2개의 공용내부리이드(3A2)가 마련되어 있다. 상기 내부리이드(3A1)은 상기 제50도(단면도)에 도시한 바와 같이, 그의 신호용 내부리이드(3A1)의 절연성막(절연체)(4)와 접착하는 부분(제1 영역)에서 외부리이드(3B)측의 부분(제2 영역)과 반도체칩(1)의 간격이 상기 절연성막(절연체)(4)과 접합하는 부분과 반도체칩(1)의 간격보다 넓게 되는 단차구조로 되어 있다. 이와 같이 내부리이드(3A)를 단차구조로 한 것에 의해서, 반도체칩(1)과 신호용 내부리이드(3A1)간의 부유용량이 종래의 것에 비해서 작아지므로, 신호전송 속도의 향상 및 전기잡음의 저감을 도모할 수 있다.
본 실시예7에 있어서 상기 반도체칩(1)의 주면상의 본딩패드BP의 배치 및 리이드프레임 이외의 것에 대해서는 상기 실시예1의 것과 동일하다.
또한, 상기 실시예2~6의 기술을 본 실시예7에 적용할 수 있는 것은 물론이다.
[실시예 8]
본 발명의 실시예8의 수지봉지형 반도체장치는 제53도(본 실시예8의 리이드프레임의 개략적인 구성을 도시한 평면도)에 도시한 바와 같이, 상기 실시예1의 리이드프레임의 변형예이며, 반도체칩(1)의 주면과는 반대측 면을 고정시키기 위해 통전하지 않는 내부리이드(3C1)(칩지지용 리이드)를 구부린 것이다. 즉, 제1 영역과 제2 영역으로 이루어지는 칩지지용 리이드에 있어서, 상기 제1 영역은 상기 반도체칩의 주면에 접착되어 있고, 상기 칩의 주면과 상기 제2 영역의 거리는 상기 칩의 주면과 상기 제1 영역의 거리보다 크다.
그리고, 제54a도(반도체칩 고정부 단면도) 및 제56도(수지성형하기 전의 상태에 있어서의 신호용 내부리이드부 및 공용내부리이드부의 단면도)에 도시한 바와 같이, 여러개의 신호용 내부리이드(3A1)와 공용내부리이드(3A2)가 상기 칩지지용 리이드(3C1)의 제2 영역과 동일 평면상에 위치하도록 반도체칩(1)의 주면에서 부상한 상태로 배치되도록(제56도), 상기 칩지지용 리이드(3C1)에서 상기 반도체칩(1)이 접착제(7)에 의해 접착고정된다.
상기 접착제(7)로서는 에폭시계수지, 레졸계수지 등의 상술한 접착제중의 어느 것이라도 좋다.
또, 상기 칩지지용 리이드(3C1)의 제1 영역과 상기 반도체칩(1) 사이에 절연성막(4)을 개재시켜서 접착하여도 좋다.
이 경우, 상기 여러개의 신호용 내부리이드(3A1) 및 공용내부리이드(3A2)의 각각과 반도체칩(1)의 본딩패드BP를 본딩와이어(5)로 접속할 때는 신호용 내부리이드(3A1) 및 공용내부리이드(3A2)를 반도체칩(1)에 위에서부터 지그에 의해 압압해서 고정시키고 와이어본딩을 실행한다.
이 와이어본딩이 종료하여 상기 압압용지그를 떼어내면, 상기 칩지지용 내부리이드(3C1)의 스프링백효과에 의해 신호용 내부리이드(3A1)과 공용내부리이드(3A2)는 제56도에 도시한 상태로 된다.
또, 제54b도에 도시한 바와 같이, 예를 들면 상술한 실시예1에 적용한 리이드프레임(3)의 지지용 리이드(3C)와 상기 반도체칩(1)의 주면 사이에 소정두께의 절연성막(4)을 개재시켜서 접착제(7)로 접착고정시키는 것에 의해, 상기 신호용 내부리이드(3A1)와 공용내부리이드(3A2)가 반도체칩(1)의 주면에서 부상한 상태로 배치되도록 하여도 좋다(제56도). 이 경우, 상기 절연성막(4)의 두께는 150㎛정도가 일반적이지만, 그 이상의 두께로 하는 것도 가능하다.
또, 제55도(수지성형하기전의 상태를 도시한 단면도)에 도시한 바와 같이, 예를 들면 상기 신호용 내부리이드(3A1)와 공용내부리이드(3A2)와 반도체칩(1)의 주면과의 사이에 절연판(40)이 삽입되고, 상기 신호용 내부리이드(3A1) 및 공용내부리이드(3A2)와 반도체칩(1)을 본딩와이어(5)에 의해 전기적으로 접속하고, 성형수지로 봉지된 것으로 해도 좋다.
또, 제57도(수지성형하기전의 상태를 도시한 단면도)에 도시한 바와 같이, 상기 절연판(40)이 상기 신호용 내부리이드(3A1)와 공용내부리이드(3A2)의 좌우중의 한쪽, 예를 들면 좌측의 신호용 내부리이드(3A1)와 공용내부리이드(3A2)와 반도체칩(1)의 주면과의 사이에만 삽입되고, 우측의 신호용 내부리이드(3A1)와 공용내부리이드(3A2)는 반도체칩(1)의 주면에서 부상한 상태로 상기 신호용 내부리이드(3A1)와 공용내부리이드(3A2)와 반도체칩(1)이 본딩와이어(5)에 의해 전기적으로 접속되고, 성형수지로 봉지되어도 좋다.
또, 예를 들면 상기 여러개의 신호용 내부리이드(3A1)와 공용내부리이드(3A2)가 반도체칩(1)의 주면에서 부상한 상태로 배치되도록 하기 위하여(제56도), 제54c도에 도시한 바와 같이 상기 칩지지용 리이드(3C1)을 깊게 구부려서 칩지지용 리이드(3C2)를 형성하고, 이 칩지지용 리이드(3C2)에 의해 상기 반도체칩(1)의 주면과는 반대측 면을 접착고정시키도록 하여도 좋다. 이와 같이 하는 것에 의해서, 신호용 내부리이드(3A1)와 공용내부리이드(3A2)가 반도체칩(1)의 주면에서 부상한 상태로 배치되도록 상기 칩지지용 리이드(3C2)에 의해 상기 반도체칩(1)의 주면과는 반대측 면이 접착고정되므로 절연성막(4)을 접착하는 공정이 불필요하게 된다. 또, 반도체칩(1)의 고정이 강고하게 된다. 또, 메모리셀상에 리이드선을 접착하지 않으므로, 메모리셀의 파손을 저감시킬 수 있다.
상술한 바와 같이, 본 실시예8에 의하면 절연성막(4)을 사용하지 않거나 최소한으로 하는 것에 의해 흡습을 저감시킬 수 있으므로, 내땀납리플로성을 유리하게 할 수 있다.
또한, 상기 실시예8에 있어서 상기 반도체칩(1)의 본딩패드 이외의 주면영역 전역에 α선 차폐용 폴리이미드막이 도포되는 것이 바람직하다.
[실시예 9]
본 발명의 실시예9의 수지봉지형 반도체장치는 제58도 및 제59도(반도체칩상의 배치도)에 도시한 바와 같이, 내부리이드와 접속되는 본딩패드BP(땜납범프(5C))가 경면대칭으로 형성된 2개의 반도체칩(1A)와 (1B)를 마련한다.
제58도에 있어서는 CAS0단자(본딩패드BP)와 CAS1단자(본딩패드BP)를 분리하고, 다른 단자(본딩패드BP)는 공통으로 되어 있다. 이와 같은 배치로 하면, 워드방향의 용량이 2배로 된다.
제59도에 있어서는 D0단자와 Di단자로 분리하고, 다른 단자는 공통으로 되어 있다. 이와 같은 배치로 하는 것에 의해, 비트방향의 용량이 2배로 된다.
그리고, 제60도(패키지의 설명용 단면도)에 도시한 바와 같이, 이 2개의 반도체칩(1A)와 (1B)의 각각의 주면측에서 내부리이드(3A)를 사이에 두고, 내부리이드(3A)와 반도체칩(1)의 본딩패드BP를 땜납범프(5C)에 의해 전기적으로 접속하고, 성형수지로 봉지한 것이다.
이와 같이 내부리이드(3A)와의 본딩패드BP가 경면대칭으로 형성된 2개의 반도체칩(1A)와 (1B)에 있어서, 각각의 주면측에서 내부리이드(3A)를 사이에 두고 내부리이드(3A)와 반도체칩(1)의 본딩패드BP를 땜납범프(5C)에 의해 전기적으로 접속하고 성형수지로 봉지하였으므로, 패키지(2)의 외형을 변화시키지 않고 용량이 2배인 소자를 실장할 수 있다.
[실시예 10]
본 발명의 실시예10의 수지봉지형 반도체장치는 제61도(실시예10의 수지봉지형 반도체장치의 배선기판과 대향하는 면측에서 본 사시도) 및 제62도(제61도의 XI-XI선으로 절단한 단면도)에 도시한 바와 같이, 상기 실시예1의 반도체장치의 패키지(2)의 기판과 대향하는 면에 외부를 향해서 개구되어 있는 방열용홈(50)이 마련되어 있다. 이 경우, 방열용홈(50)의 바닥면(50A)과 반도체칩(1)의 거리 즉 반도체칩(1)의 하부의 성형수지(2A)의 두께치수는 0.3㎜이하로 되어 있다.
이와 같이, 방열용홈(50)을 마련한 것에 의해 제68도 및 제69도(실시예10의 수지봉지형 반도체장치를 배선기판에 실장한 상태를 도시한 단면도)에 도시한 바와 같이, 기판(51A) 또는 (51B)와 방열용홈(50)의 바닥면(50A)과의 간극(51D)이 크게 되고, 지면의 수직방향으로 송풍해서 냉각을 실행하면 이 간국(51D)에도 공기가 흐르기 때문에, 방열용홈(50A)에서도 방열이 실행되어 반도체장치의 열저항이 저감한다.
또한, 본 실시예의 구조에서는 반도체칩(1) 아래의 성형수지(2A)의 두께가 얇게 되어 수지성형시에 연구가 필요하지만, 성형시의 용융점도가 낮은 성형수지(2A)를 사용하면 제61도에 도시한 바와 같이 패키지(2)를 형성할 수 있다.
다음에, 상기 실시예10의 수지봉지형 반도체장치의 변형예를 제63도(단면도)에 도시한다.
이 변형예의 반도체장치는 제63도에 도시한 바와 같이, 상기 제61도에 도시한 패키지(2)의 상면에도 개구된 방열용홈(53)을 마련한 것이다. 방열용홈(50)의 바닥면(50A) 및 방열용홈(53)의 바닥면(53A)과 반도체칩(1)의 각각의 거리, 즉 반도체칩(1)의 하부 및 상부의 성형수지의 각각의 두께치수는 0.3㎜이하로 하고 있다.
이와 같이 패키지(2)의 반도체칩(1)의 상부의 성형수지(2A)를 얇게 하는 것에 의해 전열면이 증가하여 반도체장치의 열저항이 저감하므로, 전체의 열저항은 그만큼 저감할 수 있다. 또, 제69도에 도시한 바와 같이, 반도체장치를 기판(51A) 및 (51B)상에 배열할 때의 간격을 홈의 깊이치수의 2배만큼 짧게 할 수 있으므로 실장밀도를 크게 할 수 있다.
상기 실시예10의 반도체장치의 다른 변형예를 제64도 또는 제65도에 도시한다.
이 변형예의 반도체장치는 제64도 또는 제65도에 도시한 바와 같이, 상기 제62도 또는 제63도에 도시한 패키지(2)의 반도체칩(1)의 하부성형수지(2A)를 제거해서 반도체칩(1)의 주면과는 반대측 면을 노출시킨 것이다.
이와 같이 패키지(2)의 반도체칩(1)의 하부성형수지(2A)를 제거해서 반도체칩(1)의 주면과는 반대측 면을 노출시킨 것에 의해, 반도체장치의 열저항을 더욱 저감할 수 있으므로 전체의 열저항을 그만큼 저감시킬 수 있다.
이것에 의해, 반도체칩(1)의 코너부로부터의 온도사이클에 의한 균열의 발생을 방지할 수 있다.
상기 실시예10의 반도체장치의 다른 변형예를 제66도 또는 제67도에 도시한다.
이 변형예의 반도체장치는 제66도 또는 제67도에 도시한 바와 같이, 상기 제62도 및 제64도에 도시한 패키지(2)의 반도체칩(1)의 하부성형수지(2A)를 제거해서 반도체칩(1)의 주면과는 반대측 면을 노출시킨 것에 있어서, 반도체칩(1)과 외부리이드(3B)의 관계를 반대로 한 것이다.
이와 같이 하는 것에 의해, 실장기판(51)에 대해서 상면의 냉각이 지배적인 경우에 냉각효율을 향상시킬 수 있다.
또한, 상기 제66도 또는 제67도에 도시한 변형예에 있어서 패키지(2)의 기판(51)측에도 방열용홈을 마련해도 좋다.
다음에, 본 발명의 상기 제61도~제67도에 도시한 수지봉지형 반도체장치의 기판의 실장방법의 1실시예에 대해서 설명한다.
상기 제61도~제67도에 도시한 수지봉지형 반도체장치의 기판의 실장방법의 1실시예는 제68도에 도시한 바와 같이, 예를 들면 제61도에 도시한 수지봉지형 반도체장치(60A)~(60H)를 기판(51A) 및 (51B)의 각각의 양면에 땜납(61)에 의해 면실장된다.
이와 같이 수지봉지형 반도체장치(60A)~(60H)를 기판(51A) 및 (51B)에 실장하는 것에 의해, 반도체장치의 실장밀도를 향상시킬 수 있음과 동시에 패키지(2)의 기판(51A) 및 (51B)측에서도 방열이 가능하게 된다. 즉, 수지봉지형 반도체장치(60A)~(60H)의 방열은 각각의 패키지(2)와 이들이 실장되는 기판(51A) 또는 (51B)의 간극(51D)에 의해서 실행되므로, 송풍의 저항을 저감해서 방열효율을 향상시킬 수 있다.
또, 제69도에 도시한 바와 같이 예를 들면 상기 제63도에 도시한 실시예의 수지봉지형 반도체장치의 패키지(2)의 상부의 방열용홈(53)과 볼록부(54)를 합쳐서 2개의 기판(51A)과 (51B) 사이에 실장한다.
이와 같이 수지봉지형 반도체장치를 실장하는 것에 의해, 반도체장치의 실장 밀도를 더욱더 향상시킬 수 있다. 패키지(2)의 기판(51A) 또는 기판(51B)측에서도 방열이 가능하게 된다. 즉, 기판(51A) 또는 (51B)상에 수지봉지형 반도체장치를 배치할 때의 간격을 홈의 깊이치수의 2배만큼 짧게 할 수 있으므로, 실장밀도를 크게 할 수 있다(제64도의 예의 1.5배이다).
또, 수지봉지형 반도체장치의 방열은 그 패키지(2)와 이들이 실장되는 기판(51A) 또는 기판(51B)과의 전극(51D)에 의해서 실행하므로, 송풍의 저항을 저감해서 방열효율을 향상시킬 수 있다.
[실시예 11]
본 발명의 실시예11인 DRAM을 봉지하는 수지봉지형 반도체장치를 제70도(전체 외관사시도) 및 제71도(제70도의 일부단면사시도)에 도시한다.
제70도 및 제71도에 도시한 바와 같이, DRAM(반도체칩(1)은 ZIP(Zigzag In-Line Package)형의 수지봉지형 패키지(2)로 봉지되어 있다. 상기 DRAM(1)은 16[Mbit]×1[bit]의 대용량으로 구성되고, 16.48[㎜]×8.54[㎜]의 평면장방형 형상으로 구성되어 있다. 이 DRAM(1)은 450[mil]의 수지봉지형 패키지(2)에 봉지된다.
상기 DRAM(1)의 주면에는 제71도에 도시한 바와 같이, 주로 메모리셀 어레이 및 주변회로가 배치되어 있다. 메모리셀 어레이는 다음에 상세하게 기술하겠지만, 1[bit]의 정보를 기억하는 메모리셀(기억소자)을 행렬형상으로 여러개 배치하고 있다. 상기 주변회로는 직접주변회로 및 간접주변회로로 배치되어 있다. 직접주변회로는 메모리셀의 정보라이트동작이나 정보리드동작을 직접 제어하는 회로이다. 직접주변회로는 로우어드레스 디코더회로, 컬럼어드레스 디코더회로, 센스앰프회로 등을 포함한다. 간접주변회로는 상기 직접주변회로의 동작을 간접적으로 제어하는 회로이다. 간접주변회로는 클럭신호발생회로, 버퍼회로 등을 포함한다.
상기 DRAM(1)의 주면, 즉 상기 메모리셀 어레이 및 주변회로를 배치한 주면상에는 내부리이드(3A)를 배치하고 있다. DRAM(1)과 내부리이드(3A) 사이에는 절연성막(4)을 개재하고 있다. 절연성막(4)은 예를 들면 폴리이미드계수지막으로 형성되어 있다. 이 절연성막(4)의 DRAM(1)측, 내부리이드(3A)측의 각각의 표면에는 접착층(도시하지 않음)이 마련되어 있다. 접착층으로서는 예를 들면 폴리에테르 아미드 이미드계수지나 에폭시계수지를 사용한다.
이러한 종류의 패키지(2)는 DRAM(1)상에 내부리이드(3A)를 배치한 LOC(Lead On Chip)구조를 사용하고 있다.
LOC구조를 채용하는 패키지(2)는 DRAM(1)의 형상에 규제받지 않고 내부리이드(3A)를 자유롭게 늘릴 수 있으므로, 이 늘린 것에 상당하는 분만큼 크기가 큰 DRAM(1)을 봉지할 수 있다. 즉, LOC구조를 채용하는 패키지(2)는 대용량화에 따라 DRAM(1)의 크기가 대형화되더라도 봉지크기(패키지크기)를 작게 억제할 수 있으므로 실장밀도를 높일 수 있다.
상기 내부리이드(3A)는 그의 한쪽끝측을 외부리이드(3B)와 일체로 구성하고 있다. 외부리이드(3B)는 표준규격에 따라 각각 인가되는 신호가 규정되어 번호가 붙여져 있다. 제70도 및 제71도 중 상단의 좌단부터 1번단자, 3번단자, 5번단자, …, 21번단자, 23번단자로 기수번단자가 순차 마련되고, 하단의 좌단부터 2번단자, 4번단자, 6번단자, …, 22번단자, 24번단자로 우수번단자가 순차 마련되어 있다. 즉, 이 패키지(2)는 상단에 12개의 단자, 하단에 12개의 단자의 합계 24단자로 구성되어 있다.
상기 1번단자는 어드레스신호단자(A9), 2번단자는 빈단자, 3번단자는 컬럼어드레스 스트로브신호단자 (
Figure kpo00008
), 4번단자는 빈단자, 5번단자는 데이타출력신호단자, 6번단자는 기준전압Vss단자이다. 상기 기준전압Vss는 예를 들면 회로의 동작전압0[V]이다. 7번단자는 전원전압Vcc단자이다. 상기 전원전압Vcc는 예를 들면 회로의 동작전압5[V]이다.
8번단자는 데이타입력신호단자(Din), 9번단자는 빈단자, 10번단자는 라이트 인에이블 신호단자 (
Figure kpo00009
), 11번단자는 로우어드레스 스트로브신호단자 (
Figure kpo00010
), 12번단자는 어드레스 신호단자(A11), 13번단자는 어드레스신호단자(A10)이다. 14번단자는 어드레스신호단자(A0), 15번단자는 어드레스신호단자(A1), 16번단자는 어드레스신호단자(A2), 17번단자는 어드레스신호단자(A3), 18번단자는 전원전압Vcc단자이다. 상기 전원전압Vcc는 예를 들면 회로의 동작전압5[V]이다.
19번단자는 기준전압Vss단자이며, 이 기준전압Vss는 예를 들면 회로의 동작전압0[V]이다.
20번단자는 어드레스신호단자(A4), 21번단자는 어드레스신호단자(A5), 22번단자는 어드레스신호단자(A6), 23번단자는 어드레스신호단자(A7), 24번단자는 어드레스신호단자(A8)이다.
상기 내부리이드(3A)의 다른쪽끝측은 DRAM(1)의 장방형상의 각각의 긴변을 횡단하고 DRAM(1)의 중앙측으로 연장되어 있다. 내부리이드(3A)의 다른쪽끝측의 선단은 본딩와이어(5)를 개재시켜서 DRAM(1)의 중앙부분에 배열된 외부단자(본딩패드)BP에 접속되어 있다. 본딩와이어(5)는 알루미늄(Aℓ)와이어를 사용한다. 또, 본딩와이어(5)로서는 금(Au)와이어, 동(Cu)와이어, 금속와이어의 표면에 절연성수지를 피복한 피복와이어 등을 사용하여도 좋다. 본딩와이어(5)는 열압착에 초음파진동을 병용한 본딩법에 의해 본딩되어 있다.
상기 내부리이드(3A) 중 7번단자, 18번단자의 각각의 내부리이드(Vcc)(3A)는 일체로 구성되고, DRAM(1)의 중앙부분은 그의 긴변과 평행하게 연장되어 있다(이 내부리이드(Vcc)(3A)는 공용내부리이드 또는 버스바 내부리이드라고 불리우고 있다). 마찬가지로, 6번단자, 19번단자의 각각의 내부리이드(Vss)(3A)는 일체로 구성되고, DRAM(1)의 중앙부분은 그의 긴변과 평행하게 연장되어 있다(이 내부리이드(Vss)(3A)는 공용내부리이드 또는 버스바 내부리이드라고 불리고 있다). 내부리이드(Vcc)(3A), 내부리이드(Vss)(3A)의 각각은 그 밖의 내부리이드(3A)의 다른쪽끝측의 선단으로 규정된 영역내에 있어서 평행으로 연장시키고 있다. 이 내부리이드(Vcc)(3A), 내부리이드(Vss)(3A) 각각은 DRAM(1)의 주면의 어떤 위치에 있더라도 전원전압Vcc, 기준전압Vss를 공급할 수 있도록 구성되어 있다. 즉, 이 패키지(2)는 전원잡음을 흡수하기 쉽게 구성되고, DRAM(1)의 동작속도의 고속화를 도모할 수 있도록 구성되어 있다.
상기 DRAM(1)의 장방형상의 짧은변에는 칩지지용 리이드(3C)가 마련되어 있다.
상기 내부리이드(3A), 외부리이드(3B), 칩지지용 리이드(3C)의 각각은 리이드프레임에서 절단되어 성형되어 있다. 리이드프레임은 예를 들면 Fe-Ni(예를들면 Ni함유율 42 또는 50[%]합금, Cu 등으로 형성되어 있다.
상기 DRAM(1), 본딩와이어(5), 내부리이드(3A) 및 칩지지용 리이드(3C)는 수지봉지부(6)으로 봉지되어 있다. 수지봉지부(6)는 저응력화를 도모하기 위하여 페놀계 경화제, 실리콘고무 및 필러가 첨가된 에폭시계수지를 사용하고 있다. 실리콘고무는 에폭시계수지의 탄성율과 함계 열팽창을 저하시키는 작용이 있다. 필러는 구형의 산화규소입자로 형성되어 있으며, 마찬가지로 열팽창율을 저하시키는 작용이 있다.
이상의 설명에서 알 수 있는 바와 같이 본 실시예11에 의하면, ZIP형의 패키지16MDRAM(1)을 종형실장방식으로 기판에 실장하므로 그 실장밀도를 향상시킬 수 있다.
[실시예 12]
제72도는 본 발명의 다른 실시예인 반도체장치를 도시한 제74도의 XII-XII선으로 절단한 단면도, 제73도는 마찬가지로 제74도의 XIII-XIII선으로 절단한 부분절단 단면도, 제74도는 이 반도체장치의 개략적인 평면도, 제75도는 이 반도체장치의 회로블럭을 도시한 반도체칩의 개략적인 평면도이다.
본 실시예12는 수지봉지형 반도체장치이며, 그 패키지구조는 무탭 리이드프레임방식을 사용한 DIP(Dual In-line Package)이다.
패키지본체(401)는 예를 들면 에폭시수지에 실리카(SiO2)등의 필러를 충전해서 그의 열팽창계수를 실리콘의 열팽창계수에 근접시킨 수지로 이루어지고, 구부러짐강도나 리플로균열에 강한 구조로 되어 있다.
패키지본체(401)의 긴쪽방향의 양 측면에는 입출력핀 및 전원핀을 구성하는 여러개의 리이드(402)가 바깥쪽으로 연장함과 동시에 아래쪽으로 구부러져 있다. 즉, 상기 내부리이드의 일부는 상기 반도체칩과 상기 절연체를 거쳐서 접착되어 있고 상기 내부리이드부의 제2 영역과 반도체칩의 이면까지의 거리는 상기 내부리이드부의 제1 영역과 반도체칩의 이면까지의 거리보다 크게 되도록 형서오디어 있는 이들 리이드(402)는, 예를 들면 Cu로 이루어지고 그의 표면에는 예를 들면 Sn-Ni합금등의 도금이 실시되어 있다.
패키지본체(401)의 내부에 매설된 리이드(402)의 상면에는 예를 들면 폴리이미드수지로 이루어지는 직사각형의 절연막(403a)이 접착제(404)를 거쳐서 접합되어 있다. 이 접착제(404)는 예를 들면, 폴리이미드수지계의 접착제이다.
리이드(402)는 제74도에 도시한 바와 같이 절연막(403a)의 하면에 있어서 수평방향에 대해 대략 직각으로 구부러져, 예를 들면 Ag도금이 실시된 리이드(402)의 선단부가 절연막(403a)의 짧은변에서 바깥쪽으로 돌출되어 있다.
리이드(402)는 또 제72도, 제73도에 도시된 바와 같이 절연막(403a)의 하면에서 그의 중간부분(제2 영역)이 아래쪽으로 구부러지고, 이것에 의해서 발생한 리이드(402)와 절연막(403a)과의 간극에는 성형시에 있어서 리이드(402)의 변형을 방지하기 위해 이 간극과 거의 동일한 막두께의 제2 절연막(403b)이 접착되어 있다. 또한, 이 절연막(403b)은 예를 들면 상기 절연막(403a)과 동일한 폴리이미드수지로 이루어진다.
절연막(403a)의 상면에는 실리콘단결정으로 이루어지는 직사각형의 반도체칩(405)이 접착제(406)을 거쳐서 접합되어 있다. 이 접착제(406)는 예를 들면 실리콘수지계의 접착제이다. 칩(405)은 그의 면적이 절연막(403a)의 면적보다 약간 작게 되어 있다. 또, 칩(405)의 상면측이 집적회로형성면으로 되어 있고, 그의 표면에는 평탄화 등을 위해서, 예를 들면, 폴리이미드수지로 이루어지는 보호막(407)이 피착되어 있다.
이 칩(405)의 집적회로형성면에는 예를 들면, 4Mbit MOS DRAM이 형성되어 있다.
제75도에 도시한 바와 같이, 칩(405)의 중앙부에는 이 4Mbit MOS DRAM의 메모리셀어레이M이 배치되고, 그의 양측에 주변회로P가 배치되어 있다. 칩(405)의 짧은 변측 둘레가장자리부와 주변회로P 사이에는 상기 짧은 변과 대략 평행한 방향으로 여러개의 본딩패드(408)가 배치되고, 각 본딩패드(408)와 리이드(402)는 Au, Cu 또는 Al등으로 이루어지는 와이어(409)를 거쳐서 전기적으로 접속되어 있다.
그런데, 수지봉지형 반도체장치에 있어서는 통상, 칩(405)과 리이드(402) 사이에 기생용량이 형성되어 있다. 이 기생용량은 칩(405)과 리이드(402)의 거리에 역비례하고 그들의 대향면적에 비례해서 증대하므로, 패키지본체(401)의 내부에 매설된 리이드(402)의 대부분이 칩(405)의 하면에 위치하고 있는 패키지구조에 있어서는 칩(405)과 리이드(402)의 대향면적이 크게 되기 때문에 큰 기생용량이 형성되어 버린다.
그러나, 본 실시예12에서는 칩(405)의 하면에 위치하고 있는 리이드(402)의 중간부분이 아래쪽으로 구부러져 있으므로, 칩(405)과 리이드(402)의 거리가 그 분만큼 크게 되어 있다. 따라서, 리이드(402)의 중간부분이 아래쪽으로 구부러져 있지 않은 종래기술에 비해 칩(405)과 리이드(402) 사이에 형성되는 기생용량을 저감할 수 있다.
그 결과, 입출력핀을 구성하는 리이드(402)의 용량도 작아지고, 칩(405)에 형성된 4Mbit MOS DRAM으로의 액세스가 고속화된다.
또한, 본 실시예12에서는 리이드(402)와 절연막(403a)의 간극에 절연막(403a)과 동일한 재질의 제2 절연막(403b)을 접착하였지만, 예를 들면 절연막(403a), (403b)를 일체로 성형해도 좋고, 또 절연막(403a)과 절연막(403b)을 다른 재료로 구성하여도 좋다.
[실시예 13]
제76도는 본 발명의 다른 실시예인 반도체장치를 도시한 제77도의 XIII-XIII선 단면도, 제77도는 이 반도체장치의 개략적인 평면도, 제78도는 본 반도체장치의 회로 블럭을 도시한 반도체칩의 개략적인 평면도이다.
본 실시예13의 패키지구조는 상기 실시예12와 마찬가지로 무탭 리이드프레임 방식의 DIP이지만, 상기 실시예12가 칩(405)의 하면에 리이드(402)를 배치하는 소위 칩온리이드(Chip On Lead)방식을 사용하고 있는 것에 대해, 본 실시예13은 리이드(402)의 하면의 칩(405)을 배치하는 소위, 리이드온칩(Lead On Chip)방식을 사용하고 있다.
즉, 상기 실시예12와 마찬가지의 수지로 이루어지는 패키지본체(401)에 봉지된 칩(405)은 그의 상면측이 집적회로형성면으로 되어 있으며, 이 집적회로형성면에는 예를 들면 4Mbit MOS DRAM이 형성되어 있다.
제78도에 도시한 바와 같이, 칩(405)의 중앙부에는 칩의 긴변방향으로 연장하는 주변회로P가 배치되고, 그의 양측에 메모리셀어레이M이 배치되어 있다. 칩(405)의 중앙부에 주변회로P를 배치하는 것에 의해 칩(405)의 짧은변 측에 주변회로P가 배치되어 있는 상기 실시예12의 4Mbit MOS DRAM에 비해서 칩(405)의 긴변방향으로 연장하는 배선길이를 짧게 할 수 있으므로, 배선지연이 더욱 저감된다.
칩(405)의 중앙부에 있어서 주변회로P와 메모리셀어레이M 사이에는 본딩패드(408)가 집중적으로 배치되어 있다.
제76도에 도시한 바와 같이, 칩(405)의 상면에는 예를 들면, 폴리이미드수지로 이루어지는 직사각형의 절연막(403a)이 접착제(406)를 거쳐서 접합되어 있다. 이 절연막(403a)은 그의 면적이 칩(405)보다 약간 크고 또한 중앙부에는 열린구멍(410)이 형성되어 있다.
절연막(403a)의 상면에는 여러개의 리이드(402)가 접착제(404)를 거쳐서 접합되어 있다. 이 리이드(402)는 제77도에 도시한 바와 같이 절연막(403a)의 상면에서 수평방향으로 구부러지고, 그의 선단부가 본딩패드(408)의 근방에 배치되어 있다. 그리고, 리이드(402)와 본딩패드(408)이 와이어(409)를 거쳐서 전기적으로 접속되어 있다.
리이드(402)는 제76도에 도시한 바와 같이 절연막(403a)의 상면에 있어서 그의 중간부분이 위쪽으로 구부러지고, 이것에 의해서 생긴 리이드(402)와 절연막(403a)의 간극에는 이 간극과 대략 동일한 막두께의 절연막(403b)이 접착되어 있다.
이와 같이, 본 실시예13에 있어서는 칩(405)의 상면에 위치하고 있는 리이드(402)의 중간부분이 위쪽으로 구부러지고, 칩(405)과 리이드(402)의 거리가 그 분만큼 크게 되어 있으므로, 리이드(402)의 중간부분이 위쪽으로 구부러져 있지 않은 종래의 기술에 비해 칩(405)과 리이드(402) 사이에 형성되는 기생용량을 저감할 수 있다.
따라서, 입출력핀을 구성하는 리이드(402)의 용량도 작게 되어 칩(405)에 형성된 4Mbit MOS DRAM으로의 액세스를 고속화할 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예12, 13에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.
예를 들면, 제79도에 도시한 바와 같이 칩(405)에 형성된 소정의 집적회로와 리이드(402)가 땜납범프(411)를 거쳐서 전기적으로 접속되어 있는 패키지구조에 적용할 수도 있다. 즉, 제79도에 도시한 바와 같이, 패키지본체(401)의 내부에 매설된 리이드(402)의 대부분이 칩(405)의 하면을 따라서 배치되어 있는 경우에 있어서 땜납범프(411) 사이를 접속하는 리이드(402)의 중간부분을 아래쪽으로 구부리는 것에 의해, 이 리이드(402)와 칩(405)사이에 형성되는 기생용량을 저감할 수 있다.
또, 상기 실시예12, 13의 패키지는 DIP이었지만, 이것에 한정되는 것은 아니고, 예를 들면 SOJ(Small Outline J-lead Package)나 PLCC(Plastic Leaded Chip Carrier)등이어도 좋다.
또, 무탭 리이드프레임방식을 사용한 반도체장치에 한정되는 것은 아니고, 예를 들면 탭에 탑재된 칩의 상면에 리이드를 배치하는 방식의 반도체장치에도 적용할 수 있다.
이상의 설명에서는 주로 본 발명자에 의해서 이루어진 발명을 그 배경이 된 이용분야인 MOS RAM에 적용한 경우에 대해서 설명했지만 본 발명은 그것에 한정되는 것은 아니고, 예를 들면 EPROM 등의 다른 반도체메모리나 마이크로컴퓨터등의 논리 LSI에도 적용할 수 있다.
이상 본 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.
본원에 있어서는 개시되는 발명 중, 대표적인 것에 의해 얻을 수 있는 효과를 간단히 설명하면 다음과 같다.
[1] 반도체장치의 신뢰성을 향상시킬 수 있다.
[2] 반도체장치에서 반도체칩과 리이드 사이의 부유용량에 의한 신호전송속도의 향상 및 전기잡음의 저감을 도모할 수 있다.
[3] 반도체장치에 있어서 발열된 열의 방열효율의 향상을 도모할 수 있다.
[4] 반도체장치에 있어서 리플로시의 열의 영향을 저감할 수 있다.
[5] 반도체장치에 있어서 온도사이클에 있어서의 열의 영향을 저감할 수 있다.
[6] 반도체장치에 있어서 성형결함의 발생을 방지할 수 있다.
[7] 반도체장치에 있어서 생산성의 향상을 도모할 수 있다.
[8] 반도체장치에 있어서 내습성의 향상을 도모할 수 있다.
[9] 패키지에 수용된 칩의 상면 또는 하면에 배치된 리이드의 일부를 상기 칩의 상면 또는 하면에 대해 바깥쪽으로 구부리는 것에 의해 칩과 리이드 사이에 형성되는 기생용량을 저감할 수 있다.
[10] 칩과 리이드 사이에 절연막을 개재하는 것에 의해 칩과 리이드사이의 거리를 충분히 크게 할 수 있으므로, 칩과 리이드 사이에 형성되는 기생용량을 저감할 수 있다.
[11] 칩의 중앙부에 주변회로를 배치하는 것에 의해 칩의 긴변방향으로 연장하는 배선길이를 짧게 할 수 있으므로, 배선지연을 저감할 수 있다는 효과가 있다.
Figure kpo00011
Figure kpo00012

Claims (27)

  1. 주면에 회로 및 여러개의 외부단자가 형성된 사각형상의 반도체칩, 여러개의 리이드로서, 상기 리이드의 각각은 내부리이드부와 외부리이드부를 갖고, 제1의 영역과 제2의 영역을 갖는 내부리이드부와 상기 내부리이드와 일체로 형성된 외부리이드부로 이루어지는 여러개의 리이드, 상기 외부단자와 상기 내부리이드부의 제1의 영역을 전기적으로 접속하기 위한 금속세선, 상기 반도체칩, 내부리이드부 및 금속세선을 봉지하기 위한 봉지체로 이루어지는 반도체장치로서, 상기 내부리이드부의 제1 및 제2의 영역은 상기 반도체칩의 주면과 중첩해서 배치되어 있고, 상기 내부리이드부의 제2의 영역과 상기 반도체칩의 주면까지의 거리는 상기 내부리이드부의 제1의 영역과 상기 반도체칩 주면까지의 거리보다도 크게 되도록 형성되어 있는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 반도체칩과 상기 내부리이드부 사이에 개재하고, 그들의 사이를 전기적으로 절연하기 위한 절연체를 더 갖고, 상기 내부리이드부의 제1의 영역의 일부는 상기 반도체칩의 주면과 상기 절연체를 거쳐서 접착되어 있는 것을 특징으로 하는 반도체장치.
  3. 제2항에 있어서, 상기 여러개의 외부단자는 상기 사각형상의 반도체칩의 중심부분으로서, 그의 긴변과 평행한 방향으로 배치되어 있는 것을 특징으로 하는 반도체장치.
  4. 제3항에 있어서, 여러개의 메모리셀어레이영역을 더 갖고, 상기 메모리셀어레이영역은 상기 반도체칩의 주면상에 배치된 상기 외부단자의 양측의 영역에 형성되어 있는 것을 특징으로 하는 반도체장치.
  5. 제2항에 있어서, 상기 절연체는 절연성막이고, 상기 절연성막이 점유하는 면적은 상기 반도체칩의 주면의 면적에 대해서 1/2이하인 것을 특징으로 하는 반도체장치.
  6. 제2항에 있어서, 상기 반도체칩의 주면상에 형성된 상기 회로와 전기적으로 접속되어 있지 않은 리이드로서 상기 반도체칩의 주면에 접착되고 또한 상기 반도체칩을 지지하고 있는 칩지지용리이드를 더 갖는 것을 특징으로 하는 반도체장치.
  7. 제2항에 있어서, 그의 한쪽끝이 상기 반도체칩의 주면상에 배치된 방열용리이드를 더 갖고, 상기 방열용리이드는 제1의 영역, 상기 제1의 영역과 일체로 형성된 제2의 영역 및 상기 제2의 영역과 일체로 형성된 제3의 영역으로 이루어지고, 상기 반도체칩과 전기적으로 절연되어 있는 것을 특징으로 하는 반도체장치.
  8. 제7항에 있어서, 상기 방열용리이드의 제3의 영역의 다른쪽끝이 반도체칩의 회로형성면측의 봉지체의 상부까지 연장되어 형성되어 있는 것을 특징으로 하는 반도체장치.
  9. 제7항에 있어서, 상기 방열용리이드의 제3의 영역의 다른쪽끝이 반도체칩의 회로형성면과는 반대측 면의 봉지체의 외부까지 연장되어 형성되어 있는 것을 특징으로 하는 반도체장치.
  10. 제2항에 있어서, 상기 절연체는 절연성막으로서, 상기 절연성막과 내부리이드부를 접착하고 있는 접착제를 더 갖는 것을 특징으로 하는 반도체장치.
  11. 제10항에 있어서, 상기 절연성막과 상기 반도체칩 사이를 접착하고 있는 접착제를 더 갖는 것을 특징으로 하는 반도체장치.
  12. 제2항에 있어서, 상기 반도체칩의 외부단자를 제외한 회로형성 주면영역에 형성된 α선 차폐용 폴리이미드막을 더 갖는 것을 특징으로 하는 반도체장치.
  13. 제2항에 있어서, 상기 봉지체는 상기 반도체칩의 주면측에 위치하는 제1의 외벽과 상기 반도체칩의 상기 주면과는 반대측 면에 위치하는 제2의 외벽으로 이루어지고, 상기 제1의 외벽에서 상기 내부리이드부의 제1의 영역의 표면사이 까지의 거리는 상기 제2의 외벽에서 상기 반도체칩의 이면까지의 거리보다도 큰 것을 특징으로 하는 반도체장치.
  14. 제13항에 있어서, 상기 봉지체는 상기 제1의 외벽과 상기 내부리이드부의 제1의 영역 사이의 상부유로부, 상기 내부리이드부의 제2의 영역과 상기 반도체칩의 주면 사이의 중간부유로부 및 상기 반도체칩의 이면과 상기 제2의 외벽 사이의 하부유로부로 이루어지는 것을 특징으로 하는 반도체장치.
  15. 제2항에 있어서, 상기 반도체칩의 주면상에 배치되고 상기 외부단자에 따른 방향으로 형성되어 있는 공용 내부리이드를 더 갖는 것을 특징으로 하는 반도체장치.
  16. 집적회로 및 여러개의 외부단자가 형성된 주면과 상기 주면에 대향하는 이면을 갖는 사각형상의 반도체칩, 여러개의 리이드로서, 상기 리이드의 각각은 내부리이드부와 외부리이드부를 갖고, 제1의 영역과 제2의 영역으로 이루어지는 내부리이드부와 상기 내부리이드부와 일체로 형성된 외부리이드부로 이루어지는 여러개의 리이드, 상기 반도체이면과 내부리이드부 사이에 개재해서 전기적으로 절연하기 위한 절연체, 상기 외부단자와 상기 내부리이드부의 제1의 영역을 전기적으로 접속하기 위한 금속세선, 상기 반도체칩, 내부리이드부, 절연체 및 금속세선을 봉지하기 위한 봉지체로 이루어지는 반도체장치로서, 상기 내부리이드부의 일부는 상기 반도체칩과 상기 절연체를 거쳐서 접착되어 있고, 상기 내부리이드부의 제2의 영역과 반도체칩의 이면까지의 거리는 상기 내부리이드부의 제1의 영역과 반도체칩의 이면까지의 거리보다도 크게 되도록 형성되어 있는 것을 특징으로 하는 반도체장치.
  17. 제16항에 있어서, 상기 여러개의 외부단자는 상기 사각형상의 반도체칩의 짧은변부근에 상기 짧은변과 평행한 방향으로 배치되어 있는 것을 특징으로 하는 반도체장치.
  18. 제16항에 있어서, 상기 제2의 영역과 반도체칩이면 사이에 개재하고 있는 절연막을 더 갖는 것을 특징으로 하는 반도체장치.
  19. 제16항에 있어서, 상기 절연체와 내부리이드부를 접착하기 위한 수단인 접착제를 더 갖는 것을 특징으로 하는 반도체장치.
  20. 그의 주면에 집적회로와 여러개의 외부단자가 형성된 반도체칩, 각각이 내부리이드부와 상기 내부리이드부와 일체로 형성된 외부리이드부를 갖고, 상기 각각의 내부리이드부가 제1 부분과 상기 제1 부분과는 다른 영역에 위치하는 제2 부분을 갖는 여러개의 리이드 및 상기 반도체칩과 상기 여러개의 리이드의 내부리이드부를 봉지하는 수지체를 갖고, 상기 여러개의 리이드의 제1 부분은 대응하는 상기 여러개의 외부단자에 전기적으로 연결되고, 상기 내부리이드부의 제1 부분과 제2 부분은 상기 반도체칩의 주면상에 배치되고, 상기 반도체칩의 두께방향에 있어서 상기 제2 부분과 상기 반도체칩의 주면 사이의 거리는 상기 제1 부분과 상기 반도체칩의 주면 사이의 거리보다도 큰 것을 특징으로 하는 반도체장치.
  21. 제20항에 있어서, 상기 내부리이드부는 상기 제1 부분과 상기 제2 부분 사이에 단차부를 갖는 것을 특징으로 하는 반도체장치.
  22. 그의 주면에 집적회로와 여러개의 외부단자가 형성된 반도체칩, 각각이 제1 부분과 상기 제1 부분과는 다른 영역에 위치하는 제2 부분을 갖는 여러개의 리이드 및 상기 여러개의 리이드의 제1 부분과 대응하는 상기 여러개의 외부단자를 전기적으로 연결하는 여러개의 본딩와이어를 갖고, 상기 내부리이드부의 제1 부분과 제2 부분은 상기 반도체칩의 주면상에 배치되고, 상기 반도체칩의 두께방향에 있어서 상기 제2 부분과 상기 반도체칩의 주면 사이의 거리는 상기 제1 부분과 상기 반도체칩의 주면 사이의 거리보다도 큰 것을 특징으로 하는 반도체장치.
  23. 제22항에 있어서, 상기 여러개의 리이드의 각각은 상기 제1 부분과 상기 제2 부분 사이에 단차부를 갖는 것을 특징으로 하는 반도체장치.
  24. 그의 주면에 집적회로와 여러개의 외부단자가 형성된 반도체칩을 준비하는 공정, 각각이 내부리이드부와 상기 내부리이드부와 일체로 형성된 외부리이드부를 갖고, 상기 각각의 내부리이드부가 제1 부분과 상기 제1 부분과는 다른 영역에 위치하는 제2 부분을 갖고, 또한 리이드프레임의 두께방향에 있어서 상기 제1 부분이 상기 제2 부분보다도 하측에 위치하도록 단차가 마련된 여러개의 리이드를 포함하는 리이드프레임을 준비하는 공정, 상기 내부리이드부의 제1 부분과 상기 제2 부분이 상기 반도체칩의 주면상에 위치하도록 상기 리이드프레임을 상기 반도체칩상에 배치하는 공정, 상기 내부리이드부의 제1 부분을 상기 반도체칩의 주면에 접착하는 공정, 상기 내부리이드부의 제1 부분과 대응하는 상기 여러개의 외부단자를 여러개의 본딩와이어에 의해 전기적으로 연결하는 공정, 상기 반도체칩, 상기 여러개의 본딩와이어 및 상기 여러개의 리이드의 내부 리이드부를 수지체에 의해 봉지하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  25. 제24항에 있어서, 상기 리이드프레임은 상기 여러개의 리이드의 제1 부분에 절연막을 갖고, 상기 절연막에 의해서 상기 내부리이드부의 제1 부분과 상기 반도체칩의 주면이 접착되는 것을 특징으로 하는 반도체장치의 제조방법.
  26. 제24항에 있어서, 상기 절연막은 베이스재로 되는 절연성테이프와 상기 절연성테이프의 양면에 형성된 접착제층을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  27. 제24항에 있어서, 상기 수직체는 트랜스퍼성형법에 의해 형성되고, 상기 수지체의 일부는 상기 여러개의 리이드의 제2 부분과 상기 반도체칩의 주면 사이에 주입되는 것을 특징으로 하는 반도체장치의 제조방법.
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