JP2982951B2 - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2982951B2
JP2982951B2 JP8063969A JP6396996A JP2982951B2 JP 2982951 B2 JP2982951 B2 JP 2982951B2 JP 8063969 A JP8063969 A JP 8063969A JP 6396996 A JP6396996 A JP 6396996A JP 2982951 B2 JP2982951 B2 JP 2982951B2
Authority
JP
Japan
Prior art keywords
semiconductor chip
semiconductor device
inner lead
insulator
resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP8063969A
Other languages
English (en)
Other versions
JPH08241905A (ja
Inventor
村上　　元
邦宏 坪崎
昌弘 一谷
邦彦 西
一郎 安生
朝雄 西村
誠 北野
昭弘 矢口
末男 河合
正次 尾形
州志 江口
博義 小角
正則 瀬川
裕之 宝蔵寺
隆 横山
徳幸 金城
愛三 金田
準一 佐伯
省三 中村
昭男 長谷部
廣 菊池
勇 吉田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP8063969A priority Critical patent/JP2982951B2/ja
Publication of JPH08241905A publication Critical patent/JPH08241905A/ja
Application granted granted Critical
Publication of JP2982951B2 publication Critical patent/JP2982951B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/4554—Coating
    • H01L2224/45565—Single coating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/4554—Coating
    • H01L2224/45599—Material
    • H01L2224/4569—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
    • H01L2224/85207—Thermosonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01043—Technetium [Tc]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、高集積度の大規模集積回路のパッケージに適
用して有効な技術に関するものである。
【０００２】
【従来の技術】従来、半導体チップを保護するために樹
脂で半導体チップをモールドして封止している。この封
止を行う前に、半導体チップ上にリードを位置決めし、
取り付けるために、いくつかの方法が用いられている。
【０００３】例えば、中央にタブを有するリード・フレ
ームを用いるもので、半導体チップを封入前に取付けて
使用する。この従来技術では、半導体チップの周囲近く
にある電極パッドを、それに対応するインナーリードに
ボンディングワイヤで接続する方法が知られている。
【０００４】従来技術による半導体パッケージに共通の
問題は、金属リード・フレームのリード線の出口となる
金型パーティング・ラインに沿って、亀裂を生じること
であった。
【０００５】また、他の問題は、外部から半導体チップ
へ、金属リード線に沿って環境中の汚染源が浸入する径
路が比較的短いことである。
【０００６】さらに、他の問題は、インナーリードを半
導体チップの電極パッドに接続するために必要なボンデ
ィングワイヤが比較的長いため、かつ交互に入出力端子
を割当てるために、ボンディングワイヤを交差させるこ
とができないことであった。
【０００７】そこで、前記問題を解消するために、半導
体チップの回路形成面上に、複数のインナーリードが、
前記半導体チップと絶縁フィルムを介在させて接着剤で
接着され、該インナーリードと半導体チップとがボンデ
ィングワイヤで電気的に接続され、モールド樹脂で封止
された半導体装置において、前記半導体チップの回路形
成面の長手方向の中心線の近傍に共用インナーリード
（バスバーインナーリード）が設けられた半導体装置が
提案された（特開昭６１−２４１９５９号公報）。
【０００８】
【発明が解決しようとする課題】しかしながら、本発明
者は、前述の従来の半導体装置を検討した結果、以下の
問題点を見い出した。
【０００９】すなわち、従来の半導体装置では、（１）
半導体チップの回路形成面上に、複数のインナーリード
が、前記半導体チップと絶縁フィルムを介在させて接着
剤で接着されているが、前記インナーリードと半導体チ
ップとの間の浮遊容量が大きくなるため、信号伝送速度
がその浮遊容量の大きくなった分だけ遅くなると共に電
気ノイズも大きくなるという問題があった。
【００１０】（２）前記絶縁フィルムの面積が大きいた
め、吸湿水分量が多くなり、リフロー時にその吸湿され
た水分がパッケージの中で気化膨張してパッケージクラ
ックが発生するという問題があった。
【００１１】（３）前記絶縁フィルムの材料にポリイミ
ド系の樹脂を使用しているため、吸湿水分量が多くな
り、リフロー時にその吸湿された水分がパッケージの中
で気化膨張してパッケージクラックが発生するという問
題があった。
【００１２】（４）前記接着剤の材料にアクリル系の樹
脂を使用しているため、プレッシャクッカテスト等で接
着剤が劣化し、リード間の電気的リーク及びアルミニウ
ム電極腐食等の問題で信頼性が劣化するという問題があ
った。
【００１３】（５）アルファ（α）線対策用のポリイミ
ド系の樹脂コートを半導体チップの回路形成面全体にコ
ートしていないので、アルファ（α）線によるエラーが
発生するという問題があった。
【００１４】（６）共用インナーリード（バスバーイン
ナーリード）を放熱板としているが、発熱部の大きい素
子部上にインナーリードが全面に覆われていないので、
１ワット以上の素子においては放熱が不充分であるとい
う問題があった。
【００１５】（７）前記ポリイミド系の樹脂からなる絶
縁フィルムの面積が大きいため、温度サイクルに弱いと
いう問題があった。
【００１６】（８）前記共用インナーリード（バスバー
インナーリード）を越えてワイヤボンディングするの
で、生産性が悪いという問題があった。
【００１７】（９）前記接着層が軟らかいためワイヤボ
ンディング条件の設定が困難であるので、生産性が悪い
という問題があった。
【００１８】（１０）前記絶縁フィルムを半導体チップ
に取り付けるための作業性が悪いので、生産性が悪いと
いう問題があった。
【００１９】（１１）前記半導体チップはインナーリー
ドの一部によって固定されているのみであるため、半導
体チップの固定が不充分である。このために、樹脂封止
（モールド）時に半導体チップが移動するので、生産性
が悪いという問題があった。
【００２０】本発明の目的は、半導体装置の信頼性を向
上することができる技術を提供することにある。
【００２１】本発明の目的は、半導体装置において、半
導体チップとリード間の浮遊容量による信号伝送速度の
向上及び電気ノイズの低減を図ることができる技術を提
供することにある。
【００２２】本発明の他の目的は、半導体装置におい
て、発熱された熱の放熱効率の向上を図ることができる
技術を提供することにある。
【００２３】本発明の他の目的は、半導体装置におい
て、リフロー時の熱の影響を低減することができる技術
を提供することにある。
【００２４】本発明の他の目的は、半導体装置におい
て、温度サイクルにおける熱の影響を低減することがで
きる技術を提供することにある。
【００２５】本発明の他の目的は、半導体装置におい
て、成形欠陥の発生を防止することができる技術を提供
することにある。
【００２６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
にする。
【００２７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００２８】長方形状の半導体チップの回路形成面に、
複数のインナーリド部が絶縁体を介して固定され、該イ
ンナーリード部と前記半導体チップに配置されたボンデ
ィングパッドとがボンディングワイヤによって電気的に
接続され、これらが樹脂によって封止される半導体装置
において、前記絶縁体が長方形状となっており、前記半
導体チップの長辺の各辺に前記絶縁体の長手方向が沿う
ように前記絶縁体を複数配置し、さらに前記絶縁体上に
前記複数のインナーリード部が位置するように構成され
てなることを特徴とする半導体装置。
【００２９】半導体基板の主面に回路及び複数の外部端
子が形成された半導体チップと、前記半導体基板主面上
に配置された共用インナーリード部と、前記共用インナ
ーリード部に向かう方向に形成された複数のインナーリ
ード部と、前記インナーリード部と一体に夫々形成され
た複数のアウターリード部とからなる複数のリードと、
前記共用インナーリード部を前記主面に固定する共用イ
ンナーリード固定部と、前記共用インナーリード固定部
から部分的に延在して形成され前記複数のインナーリー
ド部を前記主面に固定する複数のインナーリード固定部
とを有する絶縁体と、前記外部端子とインナーリード部
とを接続する金属細線と、前記半導体チップ、絶縁体、
金属細線、共用インナーリード部、及びインナーリード
部を封止する封止体とからなることを特徴とする半導体
装置。
【００３０】半導体基板の主面に回路及び複数の外部端
子が形成された長方形状の半導体チップと、前記半導体
基板主面上に配置された共用インナーリード部と、前記
共用インナーリード部に向かう方向に形成された複数の
インナーリード部と、前記インナーリード部と一体に夫
々形成された複数のアウターリード部とからなる複数の
リードと、前記半導体チップの長辺方向に沿って形成さ
れ前記共用インナーリード部を前記主面に固定する共用
インナーリード固定部と、前記半導体チップの長辺方向
に沿って形成され前記複数のインナーリード部を前記主
面に固定する複数のインナーリード固定部とを有する絶
縁体と、前記外部端子とインナーリード部とを接続する
金属細線と、前記半導体チップ、絶縁体、金属細線、共
用インナーリード部、及びインナーリード部を封止する
封止体とからなることを特徴とする半導体装置。
【００３１】半導体チップの回路形成面に、複数のイン
ナーリード部が絶縁体を介して固定され、該インナーリ
ード部と前記半導体チップに配置されたボンディングパ
ッドとがボンディングワイヤによって電気的に接続さ
れ、これらが樹脂によって封止される半導体装置におい
て、前記絶縁体が長方形状となっており、前記半導体チ
ップの一辺側に前記絶縁体の長手方向が沿うように前記
絶縁体を複数配置し、さらに前記絶縁体上に前記複数の
インナーリード部が位置するように構成されてなること
を特徴とする半導体装置。
【００３２】半導体チップの回路形成面に、複数のイン
ナーリード部が絶縁体を介して固定され、該インナーリ
ード部と前記半導体チップに配置されたボンディングパ
ッドとがボンディングワイヤによって電気的に接続さ
れ、これらが樹脂によって封止される半導体装置におい
て、前記複数のインナーリード部は前記半導体チップの
一辺を横切り前記回路形成面上に延在して前記絶縁体上
に位置するように構成され、前記回路形成面上に位置す
る前記複数のインナーリード部は前記絶縁体上に位置す
る一部分と前記絶縁体上に位置しない他部分とからな
り、前記ボンディングワイヤは前記絶縁体上に位置する
前記インナーリード部の一部分に接続されていることを
特徴とする半導体装置。
【００３３】
【００３４】
【００３５】
【００３６】
【００３７】
【００３８】（作用）本発明によれば、インナーリード
は、絶縁膜と接合する部分よりアウタ−リ−ド側の半導
体チップとインナーリードとの間隔が、前記絶縁膜と接
合する部分の間隔より広くなるような段差構造にしたの
で、半導体チップとリ−ドとの間の浮遊容量が従来のも
のに比べて小さくなるので、信号伝送速度の向上及び電
気ノイズの低減を図ることができる。
【００３９】本発明によれば、絶縁膜と半導体チップの
主面とを接合する面積が減少したことにより、絶縁膜に
よる吸湿量を最小限にするので、リフロ−時における熱
の影響及び温度サイクルによる熱の影響を低減すること
ができる。また、これにより、半導体チップとリ−ドと
の間の浮遊容量が従来のものに比べて小さくなるので、
信号伝送速度の向上及び電気ノイズの低減を図ることが
できる。
【００４０】本発明によれば、半導体チップの主面上
に、複数のインナーリードが、前記半導体チップ主面上
に、それから離れて（電気的に絶縁されて）配設され、
前記半導体チップの主面と反対側の面がインナーリ−ド
の一部で絶縁膜を介して接着固定されることにより、半
導体チップの主面上にインナ−リ−ドが接着されないの
で、半導体チップの主面の破損や傷付けを防止すること
ができる。また、半導体チップの主面上に絶縁膜を使用
しないので、耐湿性の向上を図ることができる。
【００４１】
【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて具体的に説明する。
【００４２】なお、実施の形態を説明するための全図に
おいて、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。
【００４３】（実施の形態１)本発明の実施の形態１で
あるＤＲＡＭを封止する樹脂封止型半導体装置を図１
(部分断面斜視図)、図２（平面図）及び図３（図２のイ
‐イ線で切った断面図）で示す。
【００４４】第１図、図２及び図３に示すように、ＤＲ
ＡＭ（半導体ペレット）１はＳＯＪ(Ｓmall Ｏut-line
Ｊ-bend)型の樹脂封止型パッケージ２で封止されてい
る。前記ＤＲＡＭ１は、１６[Ｍbit]×１[bit]の大容量
で構成され、１６.４８[ｍｍ］×８．５４[ｍｍ]の平面
長方形状で構成されている。このＤＲＡＭ１は４００
[ｍｉｌ]の樹脂封止型パッケージ２に封止される。
【００４５】前記ＤＲＡＭ１の主面には主にメモリセル
アレイ及び周辺回路が配置されている。メモリセルアレ
イは後に詳述するが１[bit]の情報を記憶するメモリセ
ル(記憶素子)を行列状に複数配置している。前記周辺回
路は直接周辺回路及び間接周辺回路で構成されている。
直接周辺回路はメモリセルの情報書込み動作や情報読出
し動作を直接制御する回路である。直接周辺回路はロウ
アドレスデコーダ回路、カラムアドレスデコーダ回路、
センスアンプ回路等を含む。間接周辺回路は前記直接周
辺回路の動作を間接的に制御する回路である。間接周辺
回路はクロック信号発生回路、バッファ回路等を含む。
【００４６】前記ＤＲＡＭ１の主面つまり前記メモリセ
ルアレイ及び周辺回路を配置した表面上にはインナーリ
ード３Ａを配置している。ＤＲＡＭ１とインナーリード
３Ａとの間には絶縁性フィルム４を介在している。絶縁
性フィルム４は例えばポリイミド系樹脂膜で形成されて
いる。この絶縁性フィルム４のＤＲＡＭ１側、インナー
リード３Ａ側の夫々の表面には接着層(図示しない)が設
けられている。接着層としては例えばポリエーテルアミ
ドイミド系樹脂やエポキシ系樹脂を使用する。この種の
樹脂封止型パッケージ２はＤＲＡＭ１上にインナーリー
ド３Ａを配置したＬＯＣ(Ｌead Ｏn Ｃhip)構造を採用
している。ＬＯＣ構造を採用する樹脂封止型パッケージ
２は、ＤＲＡＭ１の形状に規制されずにインナーリード
３Ａを自由に引き回せるので、この引き回しに相当する
分、サイズの大きなＤＲＡＭ１を封止することができ
る。つまり、ＬＯＣ構造を採用する樹脂封止型パッケー
ジ２は、大容量化に基づきＤＲＡＭ１のサイズが大型化
しても、封止サイズは小さく抑えられるので、実装密度
を高めることができる。
【００４７】前記インナーリード３Ａはその一端側をア
ウターリード３Ｂと一体に構成している。アウターリー
ド３Ｂは、標準規格に基づき、夫々に印加される信号が
規定され、番号が付されている。同図２中、左端手前は
１番端子、右端手前は１４番端子である。右端裏側（端
子番号はインナーリード３Ａに示す）は１５番端子、左
端裏側は２８番端子である。つまり、この樹脂封止型パ
ッケージ２は１〜６番端子、９〜１４番端子、１５〜２
０番端子、２３〜２８番端子の合計２４端子で構成され
ている。
【００４８】前記１番端子は電源電圧Ｖcc端子である。
前記電源電圧Ｖccは例えば回路の動作電圧５[Ｖ]であ
る。２番端子はデータ入力信号端子(Ｄ)、３番端子は空
き端子、４番端子はライトイネーブル信号端子(Ｗ)、５
番端子はロウアドレスストローブ信号端子(ＲＥ)、６番
端子はアドレス信号端子(Ａ11)である。
【００４９】９番端子はアドレス信号端子(Ａ10)、１０
番端子はアドレス信号端子(Ａ0)、１１番端子はアドレ
ス信号端子(Ａ1)、１２番端子はアドレス信号端子
(Ａ2)、１３番端子はアドレス信号端子(Ａ3)である。１
４番端子は電源電圧Ｖcc端子である。１５番端子は基準
電圧Ｖss端子である。前記基準電圧Ｖssは例えば回路の
基準電圧０[Ｖ]である。１６番端子はアドレス信号端子
(Ａ4)、１７番端子はアドレス信号端子(Ａ5）、１８番
端子はアドレス信号端子(Ａ6)、１９番端子はアドレス
信号端子(Ａ7)、２０番端子はアドレス信号端子(Ａ8)で
ある。
【００５０】２３番端子はアドレス信号端子(Ａ9)、２
４番端子は空き端子、２５番端子はカラムアドレススト
ローブ信号端子(ＣＥ)、２６番端子は空き端子、２７番
端子はデータ出力信号端子である。２８番端子は基準電
圧Ｖss端子である。
【００５１】前記インナーリード３Ａの他端側は、ＤＲ
ＡＭ１の長方形状の夫々の長辺を横切り、ＤＲＡＭ１の
中央側に引き伸ばされている。インナーリード３Ａの他
端側の先端はボンディングワイヤ５を介在させてＤＲＡ
Ｍ１の中央部分に配列された外部端子(ボンディングパ
ッド)ＢＰに接続されている。ボンディングワイヤ５は
アルミニウム(Ａｌ)ワイヤを使用する。また、ボンディ
ングワイヤ５としては、金(Ａｕ)ワイヤ、銅(Ｃｕ)ワイ
ヤ、金属ワイヤの表面に絶縁性樹脂を被覆した被覆ワイ
ヤ等を使用してもよい。ボンディングワイヤ５は熱圧着
に超音波振動を併用したボンディング法によりボンディ
ングされている。
【００５２】前記インナーリード３Ａのうち１番端子、
１４番端子の夫々のインナーリード(Ｖcc)３Ａは一体に
構成され、ＤＲＡＭ１の中央部分をその長辺に平行に引
き伸ばされている。同様に、１５番端子、２８番端子の
夫々のインナーリード(Ｖss)３Ａは一体に構成され、Ｄ
ＲＡＭ１の中央部分をその長辺に平行に引き伸ばされて
いる。インナーリード(Ｖcc)３Ａ、インナーリード(Ｖs
s)３Ａの夫々は、その他のインナーリード３Ａの他端側
の先端で規定された領域内において平行に延在させてい
る。このインナーリード(Ｖcc)３Ａ、インナーリード
(Ｖss)３Ａの夫々はＤＲＡＭ１の主面のどの位置におい
ても電源電圧Ｖcc、基準電圧Ｖssを供給することができ
るように構成されている。つまり、この樹脂封止型半導
体装置２は、電源ノイズを吸収し易く構成され、ＤＲＡ
Ｍ１の動作速度の高速化を図れるように構成されてい
る。
【００５３】前記ＤＲＡＭ１の長方形状の短辺にはペレ
ット支持用リード３Ｃが設けられている。
【００５４】前記インナーリード３Ａ、アウターリード
３Ｂ、ペレット支持用リード３Ｃの夫々はリードフレー
ムから切断されかつ成型されている。リードフレームは
例えばＦｅ−Ｎｉ（例えばＮｉ含有率４２又は５０
[％]）合金、Ｃｕ等で形成されている。
【００５５】前記ＤＲＡＭ１、ボンディングワイヤ５、
インナーリード３Ａ及びペレット支持用リード３Ｃは樹
脂封止部６で封止されている。樹脂封止部６は、低応力
化を図るために、フェノール系硬化剤、シリコーンゴム
及びフィラーが添加されたエポキシ系樹脂を使用してい
る。シリコーンゴムはエポキシ系樹脂の熱膨張率を低下
させる作用がある。フィラーは球形の酸化珪素粒で形成
されており、同様に熱膨張率を低下させる作用がある。
【００５６】次に、前記樹脂封止型パッケージ２に封止
されたＤＲＡＭ１の概略構成を図３（チップレイアウト
図）に示す。
【００５７】図３に示すように、ＤＲＡＭ１の表面の略
全域にメモリセルアレイ(ＭＡ)１１が配置されている。
本実施の形態のＤＲＡＭ１は、これに限定されないが、
メモリセルアレイ１１は大きく４個のメモリセルアレイ
１１Ａ〜１１Ｄに分割されている。同図３中、ＤＲＡＭ
１の上側に２個のメモリセルアレイ１１Ａ及び１１Ｂが
配置され、下側に２個のメモリセルアレイ１１Ｃ及び１
１Ｄが配置されている。この４個に分割されたメモリセ
ルアレイ１１Ａ〜１１Ｄの夫々はさらに１６個のメモリ
セルアレイ(ＭＡ)１１Ｅに細分化されている。つまり、
ＤＲＡＭ１は６４個のメモリセルアレイ１１Ｅを配置す
る。この６４個に細分化された１個のメモリセルアレイ
１１Ｅは２５６[Ｋbit]の容量で構成されている。
【００５８】前記ＤＲＡＭ１の６４個に細分化されたう
ちの２個のメモリセルアレイ１１Ｅの間には夫々センス
アンプ回路(ＳＡ)１３が配置されている。センスアンプ
回路１３は相補型ＭＩＳＦＥＴ(ＣＭＯＳ)で構成されて
いる。ＤＲＡＭ１の４個に分割されたうちのメモリセル
アレイ１１Ａ、１１Ｂの夫々の下側の一端にはカラムア
ドレスデコーダ回路(ＹＤＥＣ)１２が配置されている。
同様に、メモリセルアレイ１１Ｃ、１１Ｄの夫々の上側
の一端にはカラムアドレスデコーダ回路(ＹＤＥＣ)１２
が配置されている。
【００５９】前記ＤＲＡＭ１の４個に分割されたうちの
メモリセルアレイ１１Ａ、１１Ｃの夫々の右側の一端に
はワードドライバ回路(ＷＤ)１４、ロウアドレスデコー
ダ回路(ＸＤＥＣ)１５、単位マット制御回路１６の夫々
が左側から右側に向って順次配置されている。同様に、
メモリセルアレイ１１Ｂ、１１Ｄの夫々の左側の一端に
はワードドライバ回路１４、ロウアドレスデコーダ回路
１５、単位マット制御回路１６の夫々が右側から左側に
向って順次配置されている。
【００６０】前記センスアンプ回路１３、カラムアドレ
スデコーダ回路１２、ワードドライバ回路１４、ロウア
ドレスデコーダ回路１５の夫々はＤＲＡＭ１の周辺回路
のうちの直接周辺回路を構成する。この直接周辺回路は
メモリセルアレイ１１の細分化されたメモリセルアレイ
１１Ｅに配置されたメモリセルを直接制御する回路であ
る。
【００６１】前記ＤＲＡＭ１の４個に分割されたうちの
メモリセルアレイ１１Ａ、１１Ｂの夫々の間、メモリセ
ルアレイ１１Ｃ、１１Ｄの夫々の間には、夫々周辺回路
１７及び外部端子ＢＰが配置されている。周辺回路１７
としてはメインアンプ回路１７０１、出力バッファ回路
１７０２、基板電位発生回路（Ｖssジェネレータ回路）
１７０３、電源回路１７０４の夫々を配置している。メ
インアンプ回路１７０１は４個単位に合計１６個配置さ
れている。出力バッファ回路１７０２は合計４個配置さ
れている。
【００６２】前記外部端子ＢＰは、前記樹脂封止型半導
体装置２をＬＯＣ構造で構成し、ＤＲＡＭ１の中央部ま
でインナーリード３Ａを引き伸しているので、ＤＲＡＭ
１の中央部分に配置されている。外部端子ＢＰは、メモ
リセルアレイ１１Ａ及び１１Ｃ、１１Ｂ及び１１Ｄの夫
々で規定された領域内に、ＤＲＡＭ１の上端側から下端
側に向って配置されている。外部端子ＢＰに印加される
信号は、前述の図２に示す樹脂封止型半導体装置２にお
いて説明したので、ここでの説明は省略する。基本的に
は、ＤＲＡＭ１の表面上の上端側から下端側に向って基
準電圧(Ｖss)、電源電圧(Ｖcc)の夫々が印加されたイン
ナーリード３Ａが延在するので、ＤＲＡＭ１はその延在
方向に沿って基準電圧(Ｖss)用、電源電圧(Ｖcc)用の夫
々の外部端子ＢＰを複数配置している。つまり、ＤＲＡ
Ｍ１は基準電圧(Ｖss)、電源電圧(Ｖcc)の夫々の電源の
供給が充分に行えるように構成されている。データ入力
信号(Ｄ)、データ出力信号(Ｑ)、アドレス信号(Ａ0〜Ａ
11)、クロック系信号、制御信号の夫々はＤＲＡＭ１の
中央部分に集中的に配置されている。
【００６３】前記ＤＲＡＭ１の４個に分割されたうちの
メモリセルアレイ１１Ａ、１１Ｃの夫々の間、１１Ｂ、
１１Ｄの夫々の間には夫々周辺回路１８が配置されてい
る。周辺回路１８のうち左側にはロウアドレスストロー
ブ(ＲＥ)系回路１８０１、ライトイネーブル(Ｗ)系回路
１８０２、データ入力バッファ回路１８０３、ＶＣＣ用
リミッタ回路１８０４、Ｘアドレスドライバ回路（論理
段）１８０５、Ｘ系冗長回路１８０６、Ｘアドレスバッ
ファ回路１８０７の夫々が配置されている。周辺回路１
８のうち右側にはカラムアドレスストローブ（ＣＥ）系
回路１８０８、テスト回路１８０９、ＶＤＬ用リミッタ
回路１８１０、Ｙアドレスドライバ回路(論理段)１８１
１、Ｙ系冗長回路１８１２、Ｙアドレスバッファ回路１
８１３の夫々が配置されている。周辺回路１８のうち中
央にはＹアドレスドライバ回路(ドライブ段)１８１４、
Ｘアドレスドライバ回路(ドライブ段)１８１５、マット
選択信号回路(ドライブ段)１８１６の夫々が配置されて
いる。
【００６４】前記周辺回路１７、１８(１６も含む)はＤ
ＲＡＭ１の間接周辺回路として使用されている。
【００６５】次に、リードフレームの詳細について説明
する。
【００６６】本実施の形態１のリードフレームは、図１
及び図５（リードフレーム全体平面図）に示すように、
２０本の信号用インナーリード３Ａ1と２本の共用イン
ナーリード３Ａ2が設けられている。該インナーリード
３Ａ（信号用インナーリード３Ａ1及び共用インナーリ
ード３Ａ2）は、図３及び図６（要部断面説明図）に示
すように、そのインナーリード３Ａの絶縁性フィルム
（絶縁体）４と接着する部分よりアウターリード３Ｂ側
の部分と半導体チップ１との間隔が、前記絶縁性フィル
ム（絶縁体）４と接合する部分と半導体チップ１との間
隔より広くなるような段差構造になっている。このよう
にインナーリード３Ａを段差構造にしたことにより、半
導体チップとリードとの間の浮遊容量が従来のものに比
べて小さくなるので、信号伝送速度の向上及び電気ノイ
ズの低減を図ることができる。
【００６７】また、半導体チップ１の主面と絶縁性フィ
ルム４との接着、絶縁性フィルム４とインナーリード３
Ａとの接着は、図６に示すように、接着剤７で接着す
る。また、接着剤７は、図７に示すように、半導体チッ
プ１の主面と絶縁性フィルム４との接着には用いない
で、絶縁性フィルム４とインナーリード３Ａとの接着に
のみ使用しても良い。
【００６８】なお、前記インナーリード３Ａは、共用イ
ンナーリード３Ａ2が設けられていないパッケージに適
用しても前述の効果を奏する。
【００６９】また、前記リードフレームの所定位置に、
図１及び図５に示すように、前記半導体チップ１の主面
を接着固定するための通電しないチップ支持用リード
（吊りリード）３Ｃが設けられている。
【００７０】このように通電しない吊りリード３Ｃによ
って半導体チップ１の主面を接着固定することにより、
半導体チップ１を強固に固定されるので、半導体装置の
信頼性及び耐湿性の向上を図ることができる。
【００７１】次に、前記絶縁性フィルム４の詳細につい
て説明する。
【００７２】半導体チップ１の主面上に絶縁性フィルム
４の占める面積が半導体チップ１の面積に対して少なく
とも１／２以下になっている。このように、絶縁性フィ
ルム４の占める面積が半導体チップ１の面積に対して少
なくとも１／２以下にすることにより、絶縁性フィルム
４による吸湿量を低減するので、リフロー時における熱
の影響及び温度サイクルによる熱によって発生する蒸気
による影響を防止することができる。つまりパッケージ
のクラック等の発生を防止することができるので、半導
体装置の信頼性を向上することができる。
【００７３】また、これにより、半導体チップ１とリー
ドとの間の浮遊容量が従来のものに比べて小さくなるの
で、信号伝送速度の向上及び電気ノイズの低減を図るこ
とができる。
【００７４】さらに、前記絶縁性フィルム４と半導体チ
ップ１の主面とを接合する面積が製造上可能な最小限の
値にすることにより、前述の効果をさらに顕著にするこ
とができる。また、インナーリードの半導体チップと接
着する一部分のみに絶縁膜（絶縁フィルム）を使用する
ので、リード間におけるリークを低減することができ
る。
【００７５】また、半導体チップ１の主面上の前記絶縁
性フィルム４の代りに、図８に示すように、前記インナ
ーリード３Ａの一部を含む樹脂成形体６を用いて、半導
体チップ１とインナーリード３Ａとの間の距離を充分大
きく取り、半導体チップ１とインナーリード３Ａとの間
の浮遊容量を小さくするように構成してもよい。
【００７６】このようにすることにより、樹脂成形体６
とモールド樹脂（例えば、レジン）２Ａとを相性の良い
材料で形成するので、剥離界面リード間の剥離を低減す
ることができる。
【００７７】前記樹脂成形体６と半導体チップ１との接
着は、図１０に示すように、接着剤７によって接着して
もよい。
【００７８】絶縁性フィルム４の基材及び樹脂成形体６
としては、エポキシ系樹脂、ＢＴ（ビスマレイミドトリ
アジン）樹脂、フェノール樹脂（レゾール系等）、ポリ
イミド樹脂（エーテル結合及びカルボニル結合を含む芳
香族ポリイミド又は脂環式ポリイミド等）等から選択さ
れた１種又は複数の樹脂を主成分とし、これに、必要に
応じて無機質フィラ又は繊維硬化剤、各種添加剤等を加
えて成形される。
【００７９】また、絶縁性フィルム４の基材及び樹脂成
形体６の材料の他の例としては、脂環式ポリイミド、ポ
リエステル、ポリスルホン、芳香族ポリエーテルアミ
ド、香芳族ポリエステルイミド、ポリフェニレンサルフ
ァイド、ポリアミドイミド及びその変成物、ポリエーテ
ルエーテルケトン、ポリエーテルサルフォン、ポリエー
テルアミドイミド等の熱可塑性樹脂を主成分とし、必要
に応じてこれに無機質フィラ又は繊維、添加剤を加えて
成形される。
【００８０】また、絶縁性フィルム４又は樹脂成形体６
をインナーリード３Ａ及び半導体チップ１に接合するた
めの接着としては、エポキシ系樹脂、ＢＴ樹脂、フェノ
ール樹脂（レゾール系等）ポリイミド系樹脂、イソメラ
ン系樹脂、シリコーン樹脂及びこれらの樹脂の複数を用
いて変成した熱硬化性樹脂または芳香族ポリエーテルア
ミド、ポリエーテルエーテルケトン、ポリスルホン、芳
香族ポリエステルイミド、ポリエステル、脂環式ポリイ
ミド等の熱可塑性樹脂の中から選択することができる。
【００８１】また、ＳＯＪ等の面実装型集積回路ではプ
リント基板（ＰＣＢ）へ半田実装する場合に、ベーパー
フェーズリフローソルダー法又は赤外線リフローソルダ
ー法が用いられるが、この場合パッケージ内の吸湿水分
がリフロー温度（２１５〜２６０℃）で気化膨張し、チ
ップ界面の接着を剥し、剥離面の内圧が上昇して封止レ
ジンがクラックする場合がある。
【００８２】ＬＯＣ構造では、インナーリード３Ａと半
導体チップ１を絶縁フィルム４又は樹脂成形体６で接合
する構造であるため、絶縁フィルム４又は樹脂成形体６
自身の吸湿によって、前述の現象を加速する。従って、
これを低減するためには、絶縁フィルム４の体積を小さ
くし、吸湿量を低減することが有効となる。
【００８３】接合面積の下限は、ワイヤボンディング及
び樹脂（レジン）モールド（封止）の工程で受ける外力
に耐えられる面積である。
【００８４】ここで、前記絶縁性フィルム４又は樹脂成
形体６の絶縁体の材料物性について検討する。
【００８５】ＬＯＣ構造の半導体装置又はＣＯＬ（Ｃｈ
ｉｐ Ｏｎ Ｌｅｒｄ）構造の半導体装置におけるイン
ナーリード３Ａと半導体チップ１との間の接合絶縁材料
として下記７項目の条件の内２個以上の条件を満たす材
料を使用する。
【００８６】（１）飽和吸湿率が封止レジンと同程度も
しくはそれ以下であること。
【００８７】これは、ベイパー・フェース・ソルダー
（ＶＰＳ）時のレジンクラック防止に有効である。
【００８８】（２）誘電率が４．０（ａｔ １０3Ｈ
ｚ、常温〜２００℃）以下であること。
【００８９】これは、インナーリードと半導体チップと
の間の浮遊容量を低減する。
【００９０】（３）２００℃でのバーコル硬度２０以上
であること。
【００９１】これは、ワイヤボンド性を良好にする。
【００９２】（４）Ｕ、Ｔｈの含有量が１ｐｐｂ以下、
１２０℃、１００時間抽出した場合の可溶性ハロゲン元
素量１０ｐｐｍ以下である。
【００９３】これは、ソフトエラーの防止、耐湿性の向
上に有効である。
【００９４】（５）半導体チップ及びインナーリードと
の接着性が良好であること。
【００９５】これは、ワイヤボンド性の確保、耐湿性の
向上、インナーリード間の電流リークの防止等が図れ
る。
【００９６】（６）線熱膨張係数が２０×１０~6／℃以
下であること。
【００９７】これは、インナーリード３Ａに絶縁材料を
接合した場合の反りを低減し、次工程の半導体チップへ
の接合作業性の改善が図れる。
【００９８】（７）熱可塑樹脂の場合は、ガラス転移温
度Ｔｇが２２０℃以上であること。
【００９９】これは、リフローソルダー時の高温（２１
５℃）において、ガラス転移温度Ｔｇが２２０℃末端の
材料では熱変形し、パッケージクラックが発生し易くな
るが、前記条件はこれを防止する効果がある。
【０１００】前記７項目の条件の内、少なくとも２条件
を満たす材料の実施の形態について説明する。
【０１０１】例えば、カプトン（デュポン社製ポリイミ
ドフィルム）５００Ｈ又はユーピレックスＳ（宇部興産
社のポリイミドフィルム）の両面を粗面化し、この両面
にガラス転移温度Ｔｇが２２０以上のポリエーテルアイ
ミドを２５μｍコーティングしたフィルムでは、前記項
目の内（１）項を除いて、その条件を満たす材料であ
る。
【０１０２】また、高純度石英繊維又はアラミド繊維を
補強材としたビスマレイミドフィルムあるいはエポキシ
フィルムもしくはエポキシ変形ポリイミドフィルム１２
５μｍの両面に、エポキシ樹脂、レゾール樹脂、イソメ
ラミン樹脂、フェノール変成エポキシ樹脂、エポキシ変
成ポリイミド樹脂の内から選ばれた接着剤を１０〜２５
μｍ塗布・乾燥したフィルムでは、前記項目の内（１）
〜（６）項を満たす材料である。
【０１０３】また、テフロンＰＦＡ（デュポン社製の４
フッ化エチレンーパーフロロアルコキシ共重合体）、あ
るいはテフロンＥＦＰ（デュポン社製の４フッ化エチレ
ンーパー６フッ化プロピレン共重合体）、もしくはカプ
トンＦタイプ（東レ・デュポン社製、カプトンフィルム
の両面にテフロンＦＥＰを薄くコーティングした材料）
フィルムの両面を、プラズマ処理等の方法で接着性を改
善し、この両面にエポキシ樹脂、レゾール樹脂、芳香族
ポリエーテルアミド樹脂、ポリイミド前駆体等から選ば
れた接着剤をコーティングしたフィルムでは、前記項目
をいずれも満足すると共に、特に吸湿率及び誘電率が小
さいという特徴がある。
【０１０４】次に、リードフレーム３に絶縁性フィルム
４を介在させて接着剤を用いて半導体チップ１を接着固
定する方法について説明する。
【０１０５】図１１（リードフレーム３と絶縁性フィル
ム４と半導体チップ１との関係を示す展開図）に示すよ
うに、半導体チップ１の主面の信号用インナーリード３
Ａ、共用インナーリード３Ａ2、吊りリード３Ｃのそれ
ぞれに対向する位置の上に、絶縁性フィルム４を分割し
て接着剤７（図１及び図６）により貼り付ける。次に、
前記図６に示すように、リードフレーム３の信号用イン
ナーリード３Ａ1、共用インナーリード３Ａ2、吊りリー
ド３Ｃを接着剤７により接着固定する。
【０１０６】前記モールド樹脂材料（レジン）の例を次
に示す。
【０１０７】（１）熱硬化性樹脂に、粒度分布０．１〜
１００μｍ、平均粒径が５〜２０μｍ、最大重填密度が
０．８以上の実質的に球形の無機フィラーを７０重量百
分率（ｗｔ％）以上配合した樹脂組成物を用いる。
【０１０８】この場合の樹脂成分は、エポキシ、レゾー
ル、ポリイミドのいずれであってもよい。
【０１０９】このように、前記球形の無機フィラー（例
えば、溶融シリカ）を用いたモールド樹脂材料は、図１
２（充填剤の充填密度と流動性の関係を示す図）に示す
ように、その材料の溶融粘度や流動性に及ぼす影響が少
ないために配合量を増やして材料の低熱膨張化が図れ
る。また、図１３（フィラ配合量と成形品の物性との関
係を示す図）及び図１４（フィラ配合量と熱応力との関
係を示す図）フィラを増量して成形品の熱応力を低減さ
せることができる。そのため、パッケージは耐クラック
性が良好となる。
【０１１０】特にＬＯＣ構造のような繊細な構造を有す
る半導体装置をモールドする場合の装置の変形や損傷を
防止することができる。
【０１１１】（２）高純度のフェノール硬化型エポキシ
樹脂、レゾール型フェノール樹脂、ビスマレイミド樹脂
のうち少なくとも一種を主成分とした樹脂組成物を用い
る。
【０１１２】末精製レゾール樹脂を用いた場合の硬化物
特性は、表１（末尾の頁にあり）に示すように、精製品
との大きな違いは、体積抵抗率が特に１４０℃で３桁以
上異なる。また、イオン性不純物が多いため抽出液の電
気的伝導度にも大きな差がみられる。
【０１１３】精製レゾール樹脂の製造法は、例えば、フ
ラスコにフェノール５００ｇ、３０％のホルマリン５５
０ｇ、硬化剤として酢酸亜鉛５ｇを加え、撹拌しながら
徐々に加熱し、環流しながら９０℃で６０分間加熱す
る。その後、フラスコ内を２０ｍｍＨｇに減圧し、縮合
水並びに末反応成分を除去した。
【０１１４】次に、この反応生成物に３００ｇのアセト
ンを加えて反応生成物を溶解し、さらに純水を加え、５
００℃で３０分間激しく撹拌する。冷却後丈夫の水層を
除去し、再び反応生成物を３００ｇのアセトンに溶解
し、さらに純水を加え５０℃で３０分間激しく撹拌し、
冷却後上部の水層を除去する。この洗浄操作を５回繰り
返す。各洗浄を行う毎に反応生成物の一部を取り出し夫
々減圧しながら４０℃で４８時間乾燥し、精製度合いが
異なる６種類のレゾール型フェノール樹脂を得る。
【０１１５】こうして得られたレゾール型フェノール樹
脂の精製回数と樹脂の融点、硬化特性並びにこれらのレ
ゾール型フェノール樹脂５ｇに純水５０ｇを加え１２０
℃で１２０時間加熱した後の抽出水の水素イオン濃度
（ｐＨ）、電気伝導度並びに抽出されたイオン性不純物
濃度の分析結果を第２表（末尾の頁にあり）にまとめて
示す。
【０１１６】表２から明らかなように、前記洗浄の操作
を５回繰り返したレゾール型樹脂フェノール樹脂は、イ
オン不純物が極めて少ないことが分かる（特願昭６３−
１４１７５０号参照）。
【０１１７】このように、精製による効果としては、前
記特性上の違いからモールド品の耐湿信頼性やＡｕ／Ａ
ｌ接合部の高温寿命、素子特性の向上等が図れる。
【０１１８】（３）高純度のレゾール型フェノール樹脂
あるいはビスマレイミド樹脂のいずれかを主成分とし、
かつ、その成形品は２１５℃の曲げ強度が３ｋｇｆ／ｍ
ｍ2以上であるもの、例えば、第１表の実施例２，３の
ものを用いる。
【０１１９】このように、高純度のレゾール型フェノー
ル樹脂やポリイミド樹脂を用いた封止材料は成形品の耐
熱性が高く、２１５℃の曲げ強度が３ｋｇｆ／ｍｍ2以
上であるので、パッケージを吸湿させた場合の耐リフロ
ー性（パッケージクラック）あるいはリフロー後の耐湿
信頼性や耐熱衝撃性が極めて良好となる。
【０１２０】（４）前記（２）又は（３）項のベース樹
脂に配合される無機フィラとして、粒度分布０．１〜１
００μｍ、平均粒径５〜２０μｍ、最大充填密度が０．
８以上の実質的に球形の溶融シリカであるものであり、
例えば、第１表の実施例１，２，３のいずれかのものを
用いる。
【０１２１】このように、前記球形の溶融シリカを用い
た封止材料は、その材料の溶融粘度や流動性に及ぼす影
響が少ないために配合量を増やして材料の低熱膨張化が
図れる。そのため、パッケージは、前記（２）又は
（３）項の効果の上に耐クラック性が良好となる。
【０１２２】（５）前記樹脂封止材料が、無機フィラと
して粒度分布０．１〜１００μｍ、平均粒径５〜２０μ
ｍ、最大充填密度が０．８以上の実質的に球形の溶融シ
リカを組成物全体に対して６７．５体積百分率（ｖｏｌ
％）以上配合され、成形品は線膨張係数が１．４×１０
~5／℃以下であるものであり、例えば、第１表の実施例
１，２，３のいずれかのものを用いる。
【０１２３】このようにすることにより、前記球形の溶
融シリカの効果を更に有効にすることができる。
【０１２４】（６）前記樹脂封止材料が、１０倍量のイ
オン交換水と混合し、１２０℃で１００時間抽出した場
合に抽出液のｐＨが３〜７、電気電導度が２００μＳ／
ｃｍ以下、ハロゲンイオン、アンモニアイオン並びに金
属イオンの抽出量が１０ｐｐｍ以下であるもの、例え
ば、表１の例１，２，３のいずれかのものを用いる。
【０１２５】次に、前記樹脂封止材料の例（１）乃至
（６）の一実験例について述べる。
【０１２６】表１に示すように、熱硬化性樹脂としてエ
ポキシ樹脂（従来例）、レゾール型フェノール樹脂（実
施例１）及びビスマレイミド樹脂（実施例２）をベース
樹脂として用い、これにフィラとして粒度分布０．１〜
１００μｍ、平均粒径５〜２０μｍ、最大充填密度が
０．９０の実質的に球形の溶融シリカ、さらに、各種添
加剤を加え、当該混合物を約８０℃に加熱した二軸ロー
ルで１０分間溶融加熱し、冷却後粉砕し３種類の樹脂封
止材料を作製した。
【０１２７】次いで、各樹脂封止材料を用い、トランス
ファ成形機で図１に示すＬＯＣ構造を有する半導体装
置、すなわち、１６ＭＤＲＡＭをモールドした。モール
ドは金型温度１８０℃、トランスファ圧力７０ｋｇｆ／
ｍｍ2、成形時間９０秒で行った。
【０１２８】前記実験例によれば、次のような効果を得
ることができた。
【０１２９】（１）フィラーとして粒度分布０．１〜１
００μｍ、平均粒径が５〜２０μｍ、最大充填密度が
０．８以上の実質的に球形の溶融シリカを用いた封止材
料は、一般に用いられている角形溶融シリカを用いた場
合と比べて溶融粘度が低く、材料の流動性が良好なた
め、モールドに際し、Ａｕ等のボンディングワイヤ５や
リードフレーム３を変形させたり、半導体チップ１を押
し流すことがなく、しかも、パッケージの狭い隙間にも
良く充填した。
【０１３０】（２）前記球形溶融シリカは、材料の溶融
粘度や流動性に及ぼす影響が少ないために、配合量を増
やして材料の低熱膨張化が図れる。そのため、パッケー
ジは、耐クラック性が良好であった。
【０１３１】（３）従来の半導体封止材料としては、エ
ポキシ樹脂が使用され、フェノール樹脂やポリイミド樹
脂は、イオン性不純物が多いために電気特性や耐湿信頼
性が劣り実用化されなかった。しかし、高純度のレゾー
ル型フェノール樹脂やポリイミド樹脂を使用すれば、良
好な信頼性を得ることができた。
【０１３２】（４）高純度のレゾール型フェノール型樹
脂やポリイミド樹脂を用いた封止材料は、成形品の耐熱
性が高く、特に高温の機械強度が優れるためにパッケー
ジを吸湿させた場合の耐リフロー性（パッケージクラッ
ク）あるいは、リフロー後の耐湿信頼性や耐熱衝撃性が
極めて良好であった。
【０１３３】次に、樹脂封止材料を金型に注入する細
に、ボイドの発生、ボンディングワイヤの曲り、充填不
足等を防止するための手段について説明する。
【０１３４】前記図１に示すように、半導体チップ１の
主面上に、複数のインナーリード３Ａが、前記半導体チ
ップ１と電気的に絶縁する絶縁性フィルム４を介在して
接着剤７で接着され、該インナーリード３Ａと半導体チ
ップ１とがボンディングワイヤ５で電気的に接続され、
樹脂で封止された１６ＭＤＲＡＭにおいて、図１５（図
１の要部断面図）に示すように、前記インナーリード３
Ａの半導体チップ１と接着している部分からパッケージ
２の外壁までの距離Ｈ1が、半導体チップの回路形成面
の反対側の面からパッケージの外壁までの距離Ｈ2より
大きくなるようなパッケージ構造にする。
【０１３５】このようなパッケージ構造にすることによ
り、図１６（図１５をモデル化した断面図）、図１７
（図１６のハーハ断面図）、図１８（図１６のニーニ断
面図）に示すように、インナーリード３Ａの上部の流路
の深さｈ31とｈ32、インナーリード３Ａと半導体チップ
１との中間部の深さｈ2及び半導体チップ１の下部の流
路の深さｈ1の関係が夫々次式で表される。
【０１３６】ｈ1＝ｈ2＝〔ｈc−ｔc−２Ｗfｔf／Ｗc〕
÷〔２（１＋Ｗf／Ｗc）〕 ｈ31＝ｈc−２ｈ1or2−ｔ−ｔc ｈ32＝ｈ1or2＋ｔ ここで、 ｈc：キャビティ深さ ｔc：チップ厚さ ｔf：リードフレーム厚さ Ｗc：キャビティ幅 Ｗf：チップから浮かせたリードフレーム長さである。
【０１３７】前記各式の夫々関係をグラフにすると、図
１９のようになる。
【０１３８】このように、パッケージ２のレジン流路を
インナーリード３Ａの上部流路、インナーリード３Ａと
半導体チップ１の中間部流路及び半導体チップ１の下部
流路の３つに分割し、各流路のレジン平均流速が等しく
なるように、各流路の深さ及びレジン流路構造を設定す
ることにより、図１７に示す各流路，，のレジン
平均流速が等しくなるので、ボイド発生、ボンディング
ワイヤ（金線）５の曲り、充填不足等を防止することが
できる。
【０１３９】また、前記各流路，，のレジン平均
流速が等しくなるので、半導体チップ１及びインナーリ
ード３Ａの変形が防止することができ、高信頼性のパッ
ケージを得ることができる。
【０１４０】（実施の形態２）本発明の実施の形態２の
半導体集積回路装置は、図２０、図２１のＡ、図２１の
Ｂ、図２２のＡ及び図２２のＢに示すように、前記実施
の形態Iの半導体チップ１の主面上に貼り付けられた絶
縁性フィルム４を信号用インナーリード３Ａ1及び共用
インナーリード３Ａ2の半導体チップ１との対向面のチ
ップ最近接面の全面又は一部に絶縁性フィルム４Ａが配
設されたものである。
【０１４１】すなわち、前記絶縁性フィルム４Ａは、例
えば、図２０に示すように、リードフレーム３の状態
で、信号用インナーリード３Ａ1及び共用インナーリー
ド３Ａ2の半導体チップ１の主面と対向する面の半導体
チップに最近接する面の全面に、絶縁性フィルム４Ａを
あらかじめ配設しておき、組み立て時に前記絶縁性フィ
ルム４Ａと半導体チップ１を接着剤で接着固定する。
【０１４２】前記絶縁性フィルム４Ａ付リードフレーム
３は、例えば、１枚のインナーリード用薄板の半導体チ
ップ１の主面と対向する面の半導体チップ１に最近接す
る面全面に、絶縁性フィルム４を貼り付けて、プレス等
で成形切断し、信号用インナーリード３Ａ1及び共用イ
ンナーリード３Ａ2と絶縁性フィルム４Ａとが一度に作
製される。
【０１４３】このようにすることにより、絶縁性フィル
ム４Ａの面積を低減することができる。また、信号用イ
ンナーリード３Ａ1及び共用インナーリード３Ａ2と絶縁
性フィルム４Ａとの位置合わせも良好に行うこともでき
る。また、信号用インナーリード３Ａ1と共用リード３
Ａ2との間に絶縁性フィルム４が存在しないので両者間
のリークを防止することができる。
【０１４４】なお、前記絶縁性フィルム４は、複数枚に
分割して、例えば４分割して貼り付ける方が、１枚の絶
縁性フィルム４の場合より熱による応力の影響を低減す
ることができる。
【０１４５】また、図２１のＡに示すように、前記半導
体チップ１の主面と対向する面の半導体チップ１に最近
接する面（裏面）の全面のうち、信号用インナーリード
３Ａ1と共用リード３Ａ2のボンディング部に対応する部
分のみに絶縁性フィルム４Ｂを配設し、半導体チップ１
に対する絶縁性フィルム４Ｂの占める面積を最小にする
ことができる。
【０１４６】このような半導体チップ１に対する絶縁性
フィルム４Ｂの占める面積が最小となる絶縁性フィルム
４Ｂ付リードフレーム３は、例えば、図２１のＢに示す
ように、信号用インナーリード３Ａ1と共用リード３Ａ2
の半導体チップ１の主面と対向する面の半導体チップ１
に最近接する面全面に、所定位置に孔ａが設けられた４
枚の絶縁性フィルム４を貼り付けて、プレス等で成形切
断し、信号用インナーリード３Ａ1と共用リード３Ａ2の
ボンディング部に対応する位置のみに絶縁性フィルム４
Ｂを貼り付けたものが作製される。
【０１４７】このようになることにより、図２０に示す
実施の形態に比べて、さらに、絶縁性フィルム量を減じ
ることができるので、さらに、吸湿量を低減することが
できる。また、このようになることにより、吊りリード
を合わせると、半導体チップ１を固定しやすい。
【０１４８】なお、図２１のＡに示す実施の形態におい
ては、ボンディング部に対応する部分のみに絶縁性フィ
ルム４Ａを配設したが、それ以外の部分に、必要に応じ
て部分的に絶縁性フィルム４Ａを配設してもよい。
【０１４９】また、図２２のＡに示すように、図２０に
示す絶縁性フィルム４Ａの部分に、共用インナーリード
３Ａ2と信号用インナーリード３Ａ1の部分を延長して交
差させるように延長部分にも絶縁性フィルム４Ｃが配設
されたものである。
【０１５０】この絶縁性フィルム４Ｃ付インナーリード
３Ａは、例えば、図２２のＢに示すように、信号用イン
ナーリード３Ａ1に対応する部分のみが残るような孔ｂ
を設けた１枚の絶縁性フィルム４を作製し、この絶縁性
フィルム４の長辺方向の中心線に沿って切断して２分割
する。この２分割された絶縁性フィルム４Ｃを共用イン
ナーリード３Ａ2及び信号用インナーリード３Ａ1に貼り
付けることにより作製する。
【０１５１】このように予め絶縁性フィルム４を所定の
パターンに切断して絶縁性フィルム４Ｃを形成し、絶縁
性フィルム４Ｃを共用インナーリード３Ａ2及び信号用
インナーリード３Ａ1に貼り付けるのみでよいので、絶
縁性フィルム４Ｃの作製方法が容易である。また、この
ようにすることにより、絶縁性フィルム４Ｃを共用イン
ナーリード３Ａ2及び信号用インナーリード３Ａ1に貼り
付けるので、信号用インナーリード３Ａ1の先端を平坦
化することができ、その後の工程の作業が容易になる。
【０１５２】前記絶縁性フィルム４Ｃと共用インナーリ
ード３Ａ2と信号用インナーリード３Ａ1との接着は、熱
可塑性接着剤の場合には接熱圧着で行い、熱硬化型接着
剤を用いる場合には仮止め後硬化を行うことで接合され
る。
【０１５３】なお、図２０、図２１のＡ及び図２２のＡ
に示す絶縁性フィルム４Ａ，４Ｂ，４Ｃは、インナーリ
ードの幅よりも、多少広くてもよいし、逆に狭くてもよ
い。
【０１５４】以上の説明からわかるように、本実施の形
態２によれば、半導体チップ１と信号用インナーリード
３Ａ1と共用リード３Ａ2との間に配設される絶縁性フィ
ルム４の量は、従来のものに比べて極端に少ないので、
湿度の高い環境中に長時間保持しても、半導体装置内に
吸収される水分量を少なくできる。
【０１５５】これにより、半田リフロー工程中の半導体
装置内水蒸気圧力を小さくできるので、レジンクラック
を起こさない半導体装置を提供することができる。
【０１５６】（実施の形態３）本発明の実施の形態３の
半導体集積回路装置は、図２３に示すように、前記実施
の形態Iの半導体チップ１の主面上に設けられているボ
ンディングパッドＢＰ以外の半導体チップ１の主面領域
全域にα線遮蔽用ポリイミド膜８が被覆され、半導体チ
ップ１の主面上に少なくとも信号用インナーリード３Ａ
1及び共用インナーリード３Ａ2（図２３には図示してい
ない）の先端とが接着される箇所に絶縁性フィルム４Ｄ
が形成されている。
【０１５７】前記α線遮蔽用ポリイミド膜８の厚さは、
２．０μｍ〜１０．０μｍである。
【０１５８】前記絶縁性フィルム４Ｄの膜厚は、７５μ
ｍ以上である。この絶縁性フィルム４Ｄとしては、印刷
の可能な無機フィラーを含有する熱硬化性樹脂が適して
いる。
【０１５９】絶縁性フィルム４Ｄの占める面積は、半導
体チップ１の面積に対して少なくとも１／２以下になっ
ている。
【０１６０】また、半導体チップ１の主面と反対側の面
にポリイミド膜９が形成されている。
【０１６１】次に、前記半導体チップ１の主面上に設け
られているボンディングパッドＢＰ以外の半導体チップ
１の主面領域全域にα線遮蔽用ポリイミド膜８を被覆
し、半導体チップ１の主面上に少なくとも信号用インナ
ーリード３Ａ1，共用インナーリード３Ａ2の先端とが接
着される箇所に絶縁性フィルム４Ｄを形成する方法の一
実施の形態について図２３及び図２４のＡ（製造流れ図
と各工程の断面図）を用いて説明する。
【０１６２】まず、図２５（シリコンウェハの主面平面
図）に示すシリコンウェハ１０の全領域に、α線遮蔽用
ポリイミド膜８を塗布し半硬化後、ホトエッチングして
ボンディングパッド（外部端子）ＢＰを露出させる（図
２４のＡのステップ１０１）。
【０１６３】次に、溶剤剥離形ドライフィルムＡを貼り
付ける。（ステップ１０２）。この溶剤剥離形ドライフ
ィルムＡに所定のパターンを露光し（ステップ１０
３）、現像して孔Ｂをあける（ステップ１０４）。
【０１６４】次に、ペースト状の絶縁体（印刷ペース
ト）Ｃを塗布してスキージによる埋め込み（印刷スキー
ジによる埋め込み）、キュアを行う（ステップ１０５，
１０６，１０７）。
【０１６５】次に、溶剤剥離形ドライフィルムＡを剥離
して絶縁性フィルム４Ｄを形成する。その後、図２５に
示すシリコンウェハ１０上の実線に沿ってダイシングし
て絶縁性フィルム４Ｄ付半導体チップが完成する。
【０１６６】前記α線遮蔽用ポリイミド膜８及び絶縁性
フィルム４Ｄを形成する方法の他の実施の形態は、図２
４のＢ（製造流れ図と各工程でのチップの断面図）に示
すように、シリコンウェハ１０の全領域に、α線遮蔽用
ポリイミド膜８を塗布して、ホトエッチングしてボンデ
ィングパッド（外部端子）ＢＰを露出させる（図２４の
Ｂのステップ２０１）。
【０１６７】次に、ソルダレジスト用ドライフィルムＤ
を張り付ける（ステップ２０２）。このソルダレジスト
用ドライフィルムＤに所定のパターンを露光し（ステッ
プ２０３）、現像して絶縁性フィルム４Ｄ（ステップ２
０４）を形成する。その後、図２５に示すシリコンウェ
ハ１０上の実線に沿ってダイシングして絶縁性フィルム
４Ｄ付半導体チップを完成する。
【０１６８】なお、前記厚膜の絶縁性フィルム４Ｄをシ
リコンウェハプロセスで形成しても、部分的に形成する
のでシリコンウェハ１０は反らない。
【０１６９】また、図２６乃至図２８は、半導体チップ
１の主面上に少なくとも信号用インナーリード３Ａ1及
び共用インナーリード３Ａ2の先端及び吊りリードとが
接着される箇所に形成される絶縁性フィルム４Ｄの種々
のパターン形状を示す。
【０１７０】以上の説明からわかるように、本実施の形
態３によれば、半導体チップ１のボンディングパッド
（外部端子）ＢＰ以外の主面領域全域にα線遮蔽用ポリ
イミド膜８が被覆され、半導体チップ１の主面上に少な
くとも信号用インナーリード３Ａ1及び共用インナーリ
ード３Ａ2の先端とが接着される箇所に絶縁性フィルム
４Ｄが形成されているので、前記α線遮蔽用ポリイミド
膜８で回路形成領域全域へのα線を遮蔽することがで
き、前記絶縁性フィルム４Ｄで半導体チップ１を接着固
定することができる。
【０１７１】また、半導体チップ１の主面上に少なくと
もインナーリード３Ａの先端及び吊りリード３Ｃとが接
着される箇所に絶縁性フィルム４Ｄが形成されているの
で、半導体チップ１とインナーリード３Ａとの間の浮遊
容量を低減することができる。
【０１７２】また、前記絶縁性フィルム４Ｄが、印刷の
可能な無機フィラを含有する熱硬化性樹脂であるので、
ウェハプロセスにおいて、高精度の絶縁性フィルム４Ｄ
を形成することができる。
【０１７３】また、半導体チップ１の主面と反対側の面
にポリイミド膜９を形成することにより、半導体チップ
１とレジンとの接着が良好となるので、パッケージクラ
ックを防止することができる。
【０１７４】また、前記絶縁性フィルム４Ｄが、少なく
とも、シリコンウェハ１０に溶剤剥離形ドライフィルム
Ａを張り付け、通常の露光、現像工程を経たのち、ペー
スト状の絶縁体（印刷ペースト）を塗布しスキージによ
り埋め込み、加熱してキュアし、溶剤剥離形ドライフィ
ルムを剥離することを含むウェハプロセスにより、絶縁
性フィルム４Ｄが高精度にバッチ処理で形成されるの
で、生産性を向上することができる。
【０１７５】また、前記絶縁性フィルム４Ｄが、ソルダ
レジスト用ドライフィルムＤの露光、現像のみにより形
成されるので、さらに生産性を向上することができる。
【０１７６】（実施の形態４）本発明の実施の形態４の
樹脂封止型導体装置は、図２９（一部断面斜視図）に示
すように、前記実施の形態Iの半導体チップ１の主面上
に、複数の信号用インナーリード３Ａ1及び共用インナ
ーリード３Ａ2が、前記半導体チップ１と電気的に絶縁
する絶縁性フィルム４を介在して接着剤で接着され、該
複数の信号用インナーリード３Ａ1及び共用インナーリ
ード３Ａ2と半導体チップ１とがボンディングワイヤ５
で電気的に接続され、モールド樹脂２Ａで封止された半
導体装置において、図３０（図２９のホ−ホ線で切った
樹脂モールド前の状態を示す断面図）に示すように、前
記半導体チップ１の主面の一部をモールド樹脂よりも可
撓性あるいは流動性のある物質２０で覆ってその物質２
０がボンディングワイヤ５の全体を覆うようにせしめ、
その物質２０の外側を樹脂２Ａで封止したものである。
【０１７７】すなわち、共用インナーリード３Ａ2をま
たぐボンディングワイヤ５の全体を可撓性・流動性物質
２０が覆われるようにダム２１を設け、そのダム２１に
例えば流動状況のシリコーンゲルからなる可撓性・流動
性物質２０をボンディングワイヤ５の上から滴下させ、
硬化させたのち、トランスファモールドによって樹脂封
止する。
【０１７８】前記ダム２１は、例えば粘度高いシリカフ
ィラを入れたシリコーンゴムを用いる。
【０１７９】また、前記可撓性・流動性物質２０は、必
ずしも前記のようなゲル状物質である必要はなく、内部
でボンディングワイヤ５が変形できる程度の可撓性ある
いは流動性を有していれば、シリコーングリースやシリ
コーンゴムなど種々の材料を用いてもよい。
【０１８０】このようにすることにより、吸湿したパッ
ケージのリフロー半田付け時に、半導体チップ１の主面
が剥離して蒸気が膨張しても、ボンディングワイヤ５が
変形に自由に追従することができるので、ボンディング
ワイヤ５の断線を防止することができる。
【０１８１】また、モールド樹脂２Ａのトランスファモ
ールド時に、ボンディングワイヤ５の変形が拘束されて
いるので、共用インナーリード３Ａ2をまたぐためにワ
イヤ５が長くなっていても、モールド時のボンディング
ワイヤ５の変形やこれによるボンディングワイヤ５相互
のショートあるいはボンディングワイヤ５と共用インナ
ーリード３Ａ2との接触を防止することができる。
【０１８２】また、ボンディングワイヤ５の変形を防止
するだけの目的であれば、ボンディングワイヤ５を覆う
物質は、可撓性・流動性を有する物質である必要はな
い。半導体チップ１の主面上のボンディングワイヤ５部
分にポッティングできる樹脂があれば、その外側のトラ
ンスファモールドされた樹脂２Ａと同程度の弾性率を有
するエポキシ樹脂などであっても良い。
【０１８３】また、可撓性・流動性物質２０が流動性を
有している場合、その粘度は樹脂２Ａのトランスファモ
ールド時の溶融粘度よりも高いことが必要である。
【０１８４】また、可撓性・流動性物質２０によりボン
ディングワイヤ５に樹脂２Ａが直接接していないので、
温度サイクル時に半導体チップ１とモールド樹脂２Ａの
間の相対的な熱変形によってボンディングワイヤ５が繰
返し変形を受け、疲労によって断線することもない。
【０１８５】また、可撓性・流動性物質２０を使用する
場合、ボンディングパッドＢＰの表面に、熱応力によっ
て隙間が発生することもなくなるので、ボンディングパ
ッド部のアルミニウムが水分によって腐食することもな
い。
【０１８６】図３１は、可撓性・流動性物質２０を使用
する場合の他の実施の形態の樹脂封止型半導体装置の樹
脂モールド前の状態を示す断面図である。
【０１８７】図３１に示すように、信号用インナーリー
ド３Ａ1と樹脂２Ａの間の界面は、半導体チップ１の主
面に比べて隙間が発生しにくいので、ボンディングワイ
ヤ５の信号用インナーリード３Ａ1側のボンディング部
は、断線を生じにくい。従って、この実施の形態は、断
線を生じにくい。従って、この実施の形態は、断線の生
じやすい半導体チップ１側のボンディング部（ファース
トボンディング）近傍のみ、可撓性・流動性物質２０を
設けたものである。これにより、ボンディングワイヤ５
が自由に変形できれば、ある程度の断線防止効果が得ら
れる。
【０１８８】また、この実施の形態は、前記図３０のダ
ム２１の代りに共用インナーリード３Ａ2を利用したも
のである。
【０１８９】ただし、この実施の形態の場合、ボンディ
ングワイヤ５の全体が可撓性・流動性物質２０で覆われ
ていないので、パッケージに温度サイクルが作用した場
合、半導体チップ１とモールド樹脂２Ａとの間の相対的
な熱変形によってボンディングワイヤ５が繰返し変形を
受けるので、図３０の実施の形態に比べて疲労による断
線を生じやすくなる。
【０１９０】また、樹脂２Ａのトランスファモールド時
のボンディングワイヤ５の変形防止に対しても、ある程
度の防止効果がある。
【０１９１】また、可撓性・流動性物質２０の量が少な
くなり、高さも低くできるので、リフロー半田付け時の
断線防止、トランスファモールド時のワイヤ変形防止に
効果があるだけでなく、パッケージ全体の厚さを薄くす
ることができ、実装密度を向上することができる。
【０１９２】図３２は、可撓性・流動性物質２０を使用
する場合の他の実施の形態の樹脂封止型半導体装置の樹
脂モールド前の状態を示す断面図である。
【０１９３】この実施の形態は、図３２に示すように、
ボンディングワイヤ５の全体が覆われるようにして、半
導体チップ１の主面全面を可撓性・流動性物質２０で覆
ったものである。
【０１９４】前記図３０の実施の形態と同様の効果が得
られ、さらに、半導体チップ１の主面全面を可撓性・流
動性物質２０で覆っているので、耐湿性を一層向上する
ことができる。
【０１９５】ただし、可撓性・流動性物質２０の表面積
が大きくなるので、リフロー半田付け時にモールド樹脂
２Ａとの界面に隙間が発生し、蒸気圧が作用すると、上
部のモールド樹脂２Ａにクラックが発生しやすくなる。
【０１９６】図３３は、可撓性・流動性物質２０を使用
する場合の他の実施の形態の樹脂封止型半導体装置の樹
脂モールド前の状態を示す断面図である。
【０１９７】この実施の形態は、図３３に示すように、
前記半導体チップ１の主面の上に設けられたボンディン
グワイヤ５の全体のみをモールド樹脂２Ａよりも可撓性
あるいは流動性のある物質２０で覆ったのである。
【０１９８】ボンディングワイヤ５を覆う可撓性・流動
性物質２０は、半導体チップ１の主面上に盛上がった形
状となっている必要はなく、ボンディングワイヤ５の表
面にのみ付着していてもよい。
【０１９９】このような被覆を行うためには、まず溶媒
で希釈して低粘度となった可撓性・流動性物質２０を半
導体チップ１上に滴下してボンディングワイヤ５に付着
させ、その後溶媒を蒸発させて形成する。
【０２００】この場合、ボンディングワイヤ５の表面の
可撓性・流動性物質２０の層は、厚いほど断線の防止及
びボンディングワイヤ５の変形防止の効果が大きい。
【０２０１】このように構成することによって、図３０
に示す実施の形態のものと同様の効果を得るための可撓
性・流動性物質２０の量を低減することができるので、
可撓性・流動性物質２０とモールド樹脂２Ａとの間に発
生する蒸気圧によってパッケージクラックの発生を防止
することができる。
【０２０２】図３４は、可撓性・流動性物質２０を使用
する場合の他の実施の形態の樹脂封止型半導体装置の樹
脂モールド前の状態を示す断面図である。
【０２０３】この実施の形態は、図３４に示すように、
ボンディングワイヤ５を可撓性・流動性物質２０で覆う
とともに、半導体チップ１の主面と反対面のモールド樹
脂２Ａに穴２２をあけ、半導体チップ１の一部を実質的
に露出させる。
【０２０４】ここで、実質的とは、製造工程で不可避的
に半導体チップ１の主面と反対面のモールド樹脂２Ａの
薄い被膜あるいはパッケージ２の内部に蒸気圧が発生し
た場合に容易に破れる程度の薄い樹脂層が存在する場合
を想定している。
【０２０５】このように可撓性・流動性物質２０によっ
て、リフロー半田付け時、温度サイクル時のボンディン
グワイヤ５の断線を生じることなく、ボンディングパッ
ドＢＰ部の耐湿性を確保できるので、モールド樹脂２Ａ
の一部分に前記穴２２があいても、耐湿性が低下しな
い。
【０２０６】また、リフロー半田付け時にパッケージ内
部に発生した蒸気は、前記穴２２から外部に放散される
ので、圧力が上昇することがなく、樹脂クラックを生じ
ることがない。
【０２０７】また、前記穴２２の半導体チップ１の主面
と反対面は、完全に露出していなくても、蒸気圧で容易
に貫通できる程度の厚さであれば、モールド樹脂２Ａが
存在していても良い。
【０２０８】以上の説明からわかるように、前記実施の
形態IVによれば、リフロー半田付け時に、半導体チップ
１の主面が剥離して蒸気が膨張しても、ボンディングワ
イヤ５の断線を防止することができる。
【０２０９】また、トランスファモールド時に、ボンデ
ィングワイヤ５の変形によるワイヤ間のショート、ある
いはボンディングワイヤ５と共用インナーリード３Ａ2
との接触を防止することができる。
【０２１０】また、ボンディングパッドＢＰ部の耐湿性
不良及び温度サイクル時のボンディングワイヤ５の断線
を生じることなく、リフロー半田付け時の樹脂クラック
を防止することができる。
【０２１１】（実施の形態５）本発明の実施の形態５の
樹脂封止型半導体装置は、図３５（断面図）に示すよう
に、前記実施の形態１の樹脂封止型半導体装置におい
て、半導体チップ１の主面と反対面に凹部を設けたもの
である。
【０２１２】この凹部１０１により、モールド樹脂２Ａ
を半導体チップ１に拘束し、リフロークラックが生じる
半導体チップ１の主面と反対面コーナ部のモールド樹脂
部に発生する応力を低減し、リフロークラックを防止す
ることができる。
【０２１３】また、凹部１０１の加工は、エッチングで
も良い。また、他の方法でも良い。
【０２１４】図３６のＡ（図３の主面と反対側から見た
平面図）及び図３６のＢ（図３６のＡの横中心線で切っ
た断面図）は、前記半導体チップ１の主面と反対面に設
けられた凹部１０１の変形例を示す図であり、この例は
前記半導体チップ１の主面と反対面に環状の凹部１０１
ａを設けたものである。
【０２１５】図３７のＡ（平面図）及び第３７のＢ（断
面図）は、前記半導体チップ１の主面と反対面に設けら
れた凹部１０１の他の変形例を示す図であり、この例は
前記半導体チップ１の主面と反対面に四角形の凹部１０
１ｂを設けたものである。
【０２１６】図３８のＡ（平面図）及び図３８のＢ（側
面図）は、前記半導体チップ１の主面と反対面に設けら
れた凸部１０１の変形例を示す図であり、この例は前記
半導体チップ１の主面と反対面に円形の凸部１０１ｃを
設けたものである。
【０２１７】図３９のＡ（平面図）及び図３９のＢ（側
面図）は、前記半導体チップ１の主面と反対面に設けら
れた凸部１０１の他の変形例を示す図であり、この例は
前記半導体チップ１の主面と反対面に四角形の凸部１０
１ｄを設けたものである。
【０２１８】図４０のＡ（平面図）及び図４０のＢ（側
面図）は、前記半導体チップ１の主面と反対面に設けら
れた凹部１０１の他の変形例を示す図であり、この例は
前記半導体チップ１の主面と反対面に楕円形の凹部１０
１ｅを設けたものである。
【０２１９】図４１のＡ（平面図）及び図４１のＢ（側
面図）は、前記半導体チップ１の主面と反対面に設けら
れた凹部又は凸部１０１の変形例を示す図であり、この
例は前記半導体チップ１の主面と反対面に複数の溝を形
成することにより凹部及び凸部１０１ｆを設けたもので
ある。これは格子状に溝を設けてもよい。
【０２２０】前述のように半導体チップ１の主面と反対
面に、例えば凹部又は凸部１０１ａ〜１０１ｆのうちい
ずれか一つを設けることにより、半導体チップ１をモー
ルド樹脂２Ａでより強固に拘束することができる。
【０２２１】また、半導体チップ１の主面と反対面のコ
ーナ部によるモールド樹脂２Ａに発生する応力を低減す
ることができる。
【０２２２】図４２は、この実施の形態５に関する本発
明の他の実施の形態を示す図であり、前記実施の形態５
の半導体チップ１の主面と反対面に酸化珪素膜１０２を
残した状態で、半導体チップ１の主面と反対面に、例え
ば前記凹部又は凸部１０１を設けたものである。
【０２２３】このように、半導体チップ１の主面と反対
面に酸化珪素膜１０２を残した状態であることにより、
酸化珪素膜１０２とモールド樹脂２Ａとの接着力が強い
ので、半導体チップ１の主面と反対面でのモールド樹脂
２Ａの剥離を防止することができる。
【０２２４】また、凹部又は凸部１０１によって、モー
ルド樹脂２Ａで半導体チップ１を強固に拘束することが
できる。
【０２２５】（実施の形態６）本発明の実施の形態６の
樹脂封止型半導体装置は、図４３（一部断面斜視図）及
び図４４（図４３のヘ−ヘ線で切った断面図）に示すよ
うに、前記実施の形態Ｉの半導体チップ１の主面上に、
複数の信号用インナーリード３Ａ1及び共用インナーリ
ード３Ａ2が、前記半導体チップ１と電気的に絶縁する
絶縁性フィルム４を介在して接着剤で接着され、該信号
用インナーリード３Ａ1及び共用インナーリード３Ａ2と
半導体チップ１とがボンディングワイヤ５で電気的に接
続され、モールド樹脂２Ａで封止された半導体装置にお
いて、パッケージ２の長手方向の側面の中央部に、電気
的に前記半導体チップ１と絶縁された放熱用リード３０
１ａが設けられ、その一端は半導体チップ１の主面の発
熱部分の上部まで延長され、該放熱用リード３０１ａの
他端はパッケージ２の半導体チップ１の主面と反対側の
面の外部下部まで延長されている。
【０２２６】このようにパッケージの長手方向の側面の
中央部に、電気的に半導体チップ１と絶縁された放熱用
リード３０１ａの一端が半導体チップ１の主面の発熱部
分の上部まで延長されて設けられ、該放熱用リード３０
１ａの他端がパッケージ２の半導体チップ１の主面との
反対側の面の外部下部まで延長されていることにより、
半導体チップ１の発熱部の熱の放熱効率を向上すること
ができる。
【０２２７】図４５（一部断面斜視図）及び図４６（図
４５のト−ト線で切った断面図）は、前記図４３に示す
放熱用リード３０１ａの変形例を示す図であり、この放
熱用リード３０１ｂは、その一端が半導体チップ１の主
面の発熱部分の上部まで延長され、該放熱用リード３０
１ｂの他端がパッケージ２の半導体チップ１の主面の外
部上部まで延長されたものである。
【０２２８】そして、放熱用リード３０１ｂの延長部は
放熱板となっている。
【０２２９】このようにパッケージの長手方向の側面の
中央部に、電気的に半導体チップ１と絶縁された放熱用
リード３０１ｂの一端が半導体チップ１の主面の発熱部
分の上部まで延長されて設けられ、該放熱用リード３０
１ｂの他端がパッケージ２の半導体チップ１の主面の外
部上部まで延長されていることにより、半導体チップ１
の発熱部の熱の放熱効率を向上することができる。
【０２３０】なお、前記放熱用リード３０１ｂの他端が
パッケージ２の半導体チップ１の主面の外部上部まで延
長されている部分を、図４６の点線で示すように、折り
曲げて占有体積を小型化にしてもよい。
【０２３１】また、前記放熱用リード３０１ａ及び３０
１ｂのリードフレームは、信号用リードフレームと同一
リードフレームで作製する。
【０２３２】（実施の形態７）本発明の実施の形態７の
樹脂封止型半導体装置は、図４９（一部断面斜視図）及
び図５０（図４９のリ−リ線で切った断面図）に示すよ
うに、前記図１に示す実施の形態１の半導体チップ１の
主面上に、複数の信号用インナーリード３Ａ1と共用イ
ンナーリード３Ａ2が、前記半導体チップ１と電気的に
絶縁する絶縁性フィルム４を介在して接着剤で接着さ
れ、該信号用インナーリード３Ａ1と共用インナーリー
ド３Ａ2と半導体チップ１とがボンディングワイヤ５で
電気的に接続され、樹脂封止された半導体装置におい
て、前記半導体チップ１の主面には、その主面上に配線
されるボンディングワイヤ５と共用インナーリード３Ａ
2と交差することのないボンディングパッドＢＰが配設
したものである。
【０２３３】前記本実施の形態７の半導体チップ１の素
子レイアウト及びボンディングパッドＢＰは、図５１
（レイアウト平面図）に示すようなっている。
【０２３４】すなわち、ＤＲＡＭ１の表面の略全域にメ
モリセルアレイ(ＭＡ)が配置されている。本実施の形態
７のＤＲＡＭ１は、これに限定されないが、メモリセル
アレイは大きく８個のメモリセルアレイ１１Ａ〜１１Ｈ
に分割されている。同図４７中、ＤＲＡＭ１の上側に４
個のメモリセルアレイ１１Ａ，１１Ｂ，１１Ｃ及び１１
Ｄが配置され、下側に４個のメモリセルアレイ１１Ｅ，
１１Ｆ，１１Ｇ及び１１Ｈが配置されている。この８個
に分割されたメモリセルアレイ１１Ａ〜１１Ｈの夫々
は、さらに１６個のメモリセルアレイ(ＭＡ)１１に細分
化されている。つまり、ＤＲＡＭ１は、１２８個のメモ
リセルアレイ１１Ｅを配置する。この１２８個に細分化
された１個のメモリセルアレイ１１は１２８[Ｋbit]の
容量で構成されている。
【０２３５】前記ＤＲＡＭ１の１２８個に細分化された
うちの２個のメモリセルアレイ１１の間には夫々センス
アンプ回路(ＳＡ)１３が配置されている。センスアンプ
回路１３は相補型ＭＯＳＦＥＴ(ＣＭＯＳ)で構成されて
いる。ＤＲＡＭ１の８個に分割されたうちのメモリセル
アレイ１１Ａ、１１Ｂ，１１Ｃ及び１１Ｄの夫々の下側
の一端にはカラムアドレスデコーダ回路(ＹＤＥＣ)１２
が配置されている。同様に、メモリセルアレイ１１Ｅ、
１１Ｆ，１１Ｇ及び１１Ｈの夫々の上側の一端にはカラ
ムアドレスデコーダ回路(ＹＤＥＣ)１２が配置されてい
る。
【０２３６】前記ＤＲＡＭ１の８個に分割されたうちの
メモリセルアレイ１１Ａと１１Ｂの間、メモリセルアレ
イ１１Ｃと１１Ｄの間、メモリセルアレイ１１Ｅと１１
Ｆの間、メモリセルアレイ１１Ｇと１１Ｈの間には、夫
々周辺回路１７及び外部端子ＢＰが配置されている。ま
た、メモリセルアレイ１１Ａ、１１Ｂ，１１Ｃ及び１１
Ｄの夫々の下側と、メモリセルアレイ１１Ｅ、１１Ｆ、
１１Ｇ及び１１Ｈの夫々の上側の領域に、周辺回路１７
及び周辺回路１８が設けられている。周辺回路１７とし
ては、メインアンプ回路、出力バッファ回路、基板電位
発生回路（Ｖｓｓジェネレータ回路）、電源回路の夫々
を配置している。
【０２３７】前記周辺回路１８としては、ロウアドレス
ストローブ(ＲＥ)系回路、ライトイネーブル(Ｗ)系回
路、データ入力バッファ回路、Ｖcc用リミッタ回路、Ｘ
アドレスドライバ回路（論理段）、Ｘ系冗長回路、Ｘア
ドレスバッファ回路、カラムアドレスストローブ(ＣＥ)
系回路、テスト回路、ＶＤＬ用リミッタ回路、Ｙアドレ
スドライバ回路(論理段)、Ｙ系冗長回路、Ｙアドレスバ
ッファ回路、Ｙアドレスドライバ回路(ドライブ段)、Ｘ
アドレスドライバ回路(ドライブ段)、マット選択信号回
路(ドライブ段)の夫々が配置されている（図４及びその
説明を参照）。
【０２３８】前記外部端子ＢＰは、前記樹脂封止型ｆｃ
２をＬＯＣ構造で構成し、ＤＲＡＭ１の中央部までイン
ナーリード３Ａを引き伸しているので、ＤＲＡＭ１の中
央部分に配置され、かつ前記半導体チップ１の主面に、
その主面上に配線されるボンディングワイヤ５と共用イ
ンナーリード３Ａ2と交差することのないように配設さ
れている。
【０２３９】外部端子ＢＰは、メモリセルアレイ１１
Ａ、１１Ｂ、１１Ｃ、１１Ｄ、１１Ｅ、１１Ｆ、１１Ｇ
及び１１Ｈの夫々で規定された領域内に、ＤＲＡＭ１の
上端側から下端側に向って配置されている。外部端子Ｂ
Ｐに印加される信号は、前述の図１に示す樹脂封止型ｆ
ｃ２において説明したので、ここでの説明は省略する。
【０２４０】基本的には、ＤＲＡＭ１の表面上の上端側
から下端側に向って基準電圧(Ｖss)、電源電圧(Ｖcc)の
夫々が印加されたインナーリード３Ａが延在するので、
ＤＲＡＭ１はその延在方向に沿って基準電圧(Ｖss)用、
電源電圧(Ｖcc)用の夫々の外部端子ＢＰを複数配置して
いる。つまり、ＤＲＡＭ１は基準電圧(Ｖss)、電源電圧
(Ｖcc)の夫々の電源の供給が充分に行えるように構成さ
れている。
【０２４１】前述のように、本実施の形態７によれば、
前記半導体チップ１の主面には、その主面上に配線され
るボンディングワイヤ５と共用インナーリード３Ａ2と
交差することのないボンディングパッドＢＰが配設され
ているので、複数の信号用インナーリード３Ａ1と半導
体チップ１とを接続するためのボンディングワイヤ５
と、共用インナーリード３Ａ2のショートを防止するこ
とができる。
【０２４２】次に、リードフレームの詳細について説明
する。
【０２４３】図５２（リードフレーム全体平面図）に示
すように、本実施の形態７のリードフレーム３は、２０
本の信号用インナーリード３Ａ1と２本の共用インナー
リード３Ａ2が設けられている。前記インナーリード３
Ａ1は、前記図５０（断面図）に示すように、その信号
用インナーリード３Ａ1の絶縁性フィルム（絶縁体）４
と接着する部分よりアウターリード３Ｂ側の部分と半導
体チップ１との間隔が、前記絶縁性フィルム（絶縁体）
４と接合する部分と半導体チップ１との間隔より広くな
るような段差構造になつている。このようにインナーリ
ード３Ａを段差構造にしたことにより、半導体チップ１
と信号用インナーリード３Ａ1との間の浮遊容量が従来
のものに比べて小さくなるので、信号伝送速度の向上及
び電気ノイズの低減を図ることができる。
【０２４４】本実施の形態７において、前記半導体チッ
プ１の主面上のボンディングパッドＢＰの配置及びリー
ドフレーム以外のものについては、前記実施の形態１の
ものと同じである。
【０２４５】なお、前記実施の形態２〜６の技術は、本
実施の形態７に適用できることは勿論である。
【０２４６】（実施の形態８）本発明の実施の形態８の
樹脂封止型半導体装置は、図５３（本実施の形態８のリ
ードフレームの概略構成を示す平面図）に示すように、
前記実施の形態１のリードフレームの変形例であり、半
導体チップ１の主面と反対側面を固定するために通電し
ないインナーリード３Ｃ1（吊りリード）を折り曲げた
ものである。
【０２４７】そして、図５４のＡ（半導体チップ固定部
断面図）及び図５６（樹脂モールドする前の状態におけ
る信号用インナーリード部及び共用インナーリード部の
断面図）に示すように、複数の信号用インナーリード３
Ａ1と共用インナーリード３Ａ2が半導体チップ１の主面
から浮いた状態で配設される（図５６）ように、前記吊
りリード３Ｃ1で前記半導体チップ１が接着剤７により
接着固定される。
【０２４８】前記接着剤７としては、エポキシ系樹脂、
レゾール系樹脂等の前述した接着剤のいずれであっても
よい。
【０２４９】また、前記吊りリード３Ｃ1と前記半導体
チップ１との間に絶縁性フィルム４を介在させて接着し
てもよい。
【０２５０】この場合、前記複数の信号用インナーリー
ド３Ａ1及び共用インナーリード３Ａ2の夫々と半導体チ
ップ１のボンディングパッドＢＰとをボンディングワイ
ヤ５で接続する時は、信号用インナーリード３Ａ1及び
共用インナーリード３Ａ2を半導体チップ１に上から治
具により押え付けて固定し、ワイヤボンディングを行
う。このワイヤボンディングが終り前記押え治具をはず
すと、前記吊りリード３Ｃ1のスプリングバック効果に
より、信号用インナーリード３Ａ1及び共用インナーリ
ード３Ａ2は、図５６に示す状態となる。
【０２５１】また、図５４のＢに示すように、例えば、
前述した実施の形態１に適用したリードフレーム３の吊
りリード３Ｃと前記半導体チップ１の主面との間に所定
厚さの絶縁性フィルム４を介在させて接着剤７で接着固
定することにより前記信号用インナーリード３Ａ1と共
用インナーリード３Ａ2が半導体チップ１の主面から浮
いた状態で配設される（図５６）ようにしてもよい。こ
の場合、前記絶縁性フィルム４の厚さは、１５０μm程
度が一般的であるが、これ以上の厚さにすることも可能
である。
【０２５２】また、図５５（樹脂モールドする前の状態
を示す断面図）に示すように、例えば、前記信号用イン
ナーリード３Ａ1と共用インナーリード３Ａ2と半導体チ
ップ１の主面との間に絶縁板４０が挿入され、前記信号
用インナーリード３Ａ1と共用インナーリード３Ａ2と半
導体チップ１とをボンディングワイヤ５で電気的に接続
し、モールド樹脂で封止されたものにしてもよい。
【０２５３】また、図５７（樹脂モールドする前の状態
を示す断面図）に示すように、前記絶縁板４０が前記信
号用インナーリード３Ａ1と共用インナーリード３Ａ2の
左右のうち一方、例えば左側の信号用インナーリード３
Ａ1と共用インナーリード３Ａ2と半導体チップ１の主面
との間のみに挿入され、右側の信号用インナーリード３
Ａ1と共用インナーリード３Ａ2は半導体チップ１の主面
から浮いた状態で前記信号用インナーリード３Ａ1と共
用インナーリード３Ａ2と半導体チップ１とがボンディ
ングワイヤ５で電気的に接続され、モールド樹脂で封止
されてもよい。
【０２５４】また、例えば、前記複数の信号用インナー
リード３Ａ1と共用インナーリード３Ａ2が半導体チップ
１の主面から浮いた状態で配設される（図５６）ように
するために、図５４のＣに示すように、前記吊りリード
３Ｃ1を深く折り曲げて吊りリード３Ｃ2を形成し、この
吊りリード３Ｃ2により前記半導体チップ１の主面と反
対側面を接着固定するようにしてもよい。このようにす
ることにより、信号用インナーリード３Ａ1と共用イン
ナーリード３Ａ2が半導体チップ１の主面から浮いた状
態に配設されるように、前記吊りリード３Ｃ2で前記半
導体チップ１の主面と反対側面が接着固定されるので、
絶縁性フィルム４を接着する工程が不要になる。また、
半導体チップ１の固定が強固となる。また、メモリセル
上にリード線を接着しないので、メモリセルの破損を低
減することができる。
【０２５５】前述のように、本実施の形態８によれば、
絶縁性フィルム４を不使用又は最小限にすることによ
り、吸湿が低減することができるので、耐半田リフロー
性を有利することができる。
【０２５６】なお、前記実施の形態８において、前記半
導体チップ１のボンディングパッド以外の主面領域全域
にα線遮蔽用ポリイミド膜が塗布されることが好まし
い。
【０２５７】（実施の形態９）本発明の実施の形態９の
樹脂封止型半導体装置は、図５８及び図５９（半導体チ
ップ上のレイアウト図）に示すように、インナーリード
と接続されるボンディングパッドＢＰ（半田バンプ５
Ｃ）が鏡面対称に形成された２個の半導体チップ１Ａと
１Ｂを設ける。
【０２５８】図５８においては、ＣＡＳ０端子（ボンデ
ィングパッドＢＰ）とＣＡＳ１端子（ボンディングパッ
ドＢＰ）とを分けて、他の端子（ボンディングパッドＢ
Ｐ）は共通となっている。このようなレイアウトにする
と、ワード方向の容量が２倍となる。
【０２５９】図５９においては、Ｄo 端子とＤi 端子と
を分けて、他の端子は共通となっいる。このようなレイ
アウトにすることにより、ビット方向の容量が２倍にな
る。
【０２６０】そして、図６０（パッケージの説明用断面
図）に示すように、この２個の半導体チップ１Ａと１Ｂ
の夫々の主面側でインナーリード３Ａを挟んでインナー
リード３Ａと半導体チップ１のボンディングパッドＢＰ
とを半田バンプ５Ｃにより電気的に接続し、モールド樹
脂封止したものである。
【０２６１】このようにインナーリード３Ａとのボンデ
ィングパッドＢＰが鏡面対称に形成された２個の半導体
チップ１Ａと１Ｂとで、夫々の主面側でインナーリード
３Ａを挟んでインナーリード３Ａと半導体チップ１のボ
ンディングパッドＢＰとを半田バンプ５Ｃにより電気的
に接続し、モールド樹脂封止したので、パッケージ２の
外形を変化させずに容量が２倍の素子を実装することが
できる。
【０２６２】（実施の形態１０）本発明の実施の形態１
０の樹脂封止型半導体装置は、図６１（実施の形態１０
の樹脂封止型半導体装置の配線基板と対向する面側から
見た斜視図）及び図６２（図６１のルール線で切った断
面図）に示すように、前記実施の形態１の半導体装置の
パッケージ２の基板と対向する面に、外部に向けて開口
している放熱用溝５０が設けられている。この場合、放
熱用溝５０の底面５０Ａと半導体チップ１との距離、す
なわち半導体チップ１の下部のモールド樹脂２Ａの厚さ
寸法は０.３mm以下にされている。
【０２６３】このように、放熱用溝５０を設けることに
より、図６８及び図６９（実施の形態１０の樹脂封止型
半導体装置を配線基板に実装した状態を示す断面図）に
示すように、基板５１Ａ又は５１Ｂと放熱用溝５０の底
面５０Ａとの隙間５１Ｄが大きくなり、紙面垂直方向に
送風して冷却を行えば、この隙間５１Ｄにも空気が流れ
るため、放熱用溝５０の底面５０Ａからも放熱が行わ
れ、半導体装置の熱抵抗が低減する。
【０２６４】なお、本実施の形態の構造では、半導体チ
ップ１下のモールド樹脂２Ａの厚さが薄くなり、樹脂モ
ールド時に工夫が必要であるが、モールド時の溶融粘度
が低いモールド樹脂２Ａを用いれば、図６１のように、
パッケージ２を形成することができる。
【０２６５】次に、前記実施の形態１０の樹脂封止型半
導体装置の変形例を図６３（断面図）に示す。
【０２６６】この変形例の半導体装置は、図６３に示す
ように、前記図６１に示すパッケージ２の上面にも、開
口する放熱用溝５３を設けたものである。放熱用溝５０
の底面５０Ａ及び放熱用溝５３の底面５３Ａと半導体チ
ップ１との夫々の距離、すなわち、半導体チップ１の下
部及び上部のモールド樹脂の夫々の厚さ寸法は０.３mm
以下にしている。
【０２６７】このようにパッケージ２の半導体チップ１
の上部のモールド樹脂２Ａを薄くすることにより、伝熱
面が増加し、半導体装置の熱抵抗が低減するので、全体
の熱抵抗はその分だけ低減することができる。また、図
６９に示すように、半導体装置を基板５１Ａ及び第５１
Ｂ上に並べる際の間隔を溝の深さ寸法の２倍だけ短かく
することができるので、実装密度を大きくすることがで
きる（詳細は後で述べる）。
【０２６８】前記実施の形態１０の半導体装置の他の変
形例を図６４又は図６５に示す。
【０２６９】この変形例の半導体装置は、図６４又は図
６５に示すように、前記図６２又は図６３に示すパッケ
ージ２の半導体チップ１の下部モールド樹脂２Ａを除去
して半導体チップ１の主面と反対側の面を露出したもの
である。
【０２７０】このようにパッケージ２の半導体チップ１
の下部モールド樹脂２Ａを除去して半導体チップ１の主
面と反対側の面を露出したことにより、さらに半導体装
置の熱抵抗が低減するので、全体の熱抵抗はその分だけ
低減することができる。
【０２７１】これにより、半導体チップ１のコーナ部か
らの温度サイクルによるクラックの発生を防止すること
ができる。
【０２７２】前記実施の形態１０の半導体装置の他の変
形例を図６６又は図６７に示す。
【０２７３】この変形例の半導体装置は、図６６又は図
６７に示すように、前記図６２及び図６４に示すパッケ
ージ２の半導体チップ１の下部モールド樹脂２Ａを除去
して半導体チップ１の主面と反対側の面を露出したもの
において、半導体チップ１とアウターリード３Ｂとの関
係を逆にしたものである。
【０２７４】このようにすることにより、実装基板５１
に対して上面の冷却が支配的な場合に冷却効率を向上す
ることができる。
【０２７５】なお、前記図６６又は図６７に示す変形例
において、パッケージ２の基板５１側にも放熱用溝を設
けてもよい。
【０２７６】次に、本発明の前記図６１乃至図６７に示
す樹脂封止型半導体装置の基板の実装方法の一実施の形
態について説明する。
【０２７７】前記図６１乃至図６７に示す樹脂封止型半
導体装置の基板実装方法の一実施の形態は、図６８に示
すように、例えば、図６１に示す樹脂封止型半導体装置
６０Ａ乃至６０Ｈを基板５１Ａ及び５１Ｂのそれぞれの
両面に半田６１により面実装される。
【０２７８】このように樹脂封止型半導体装置６０Ａ乃
至６０Ｈを基板５１Ａ及び５１Ｂに実装することによ
り、半導体装置の実装密度を向上することができると共
に、パッケージ２の基板５１Ａ及び５１Ｂ側からも放熱
が可能となる。すなわち、樹脂封止型半導体装置６０Ａ
乃至６０Ｈの放熱は、それぞれのパッケージ２とこれら
が実装される基板５１Ａ又は５１Ｂとの隙間５１Ｄによ
って行うので、送風の抵抗を低減して放熱効率を向上す
ることができる。
【０２７９】また、図６９に示すように、例えば、前記
図６３に示す実施の形態の樹脂封止型半導体装置のパッ
ケージ２の上部の放熱用溝５３と凸部５４を合せて２枚
の基板５１Ａ、５１Ｂの間に実装する。
【０２８０】このように樹脂封止型半導体装置を実装す
ることにより、半導体装置の実装密度をさらに向上する
ことができる。パッケージ２の基板５１Ａ又は基板５１
Ｂ側からも放熱が可能となる。すなわち、基板５１Ａ又
は基板５１Ｂの上に樹脂封止型半導体装置を並べる際の
間隔を溝の深さ寸法の２倍だけ短かくすることができる
ので、実装密度を大きくすることができる（図６４の例
の１.５倍である）。また、樹脂封止型半導体装置の放
熱は、そのパッケージ２とこれらが実装される基板５１
Ａ又は基板５１Ｂとの隙間５１Ｄによって行うので、送
風の抵抗を低減して放熱効率を向上することができる。
【０２８１】（実施の形態１１）本発明の実施の形態１
１であるＤＲＡＭを封止する樹脂封止型半導体装置を図
７０（全体外観斜視図）及び図７１（図７０の一部断面
斜視図）に示す。
【０２８２】図７０及び図７１に示すように、ＤＲＡＭ
（半導体チップ）１は、ＺＩＰ(Ｚigzag Ｉn-line Ｐak
age)型の樹脂封止型パッケージ２で封止されている。前
記ＤＲＡＭ１は、１６[Ｍbit]×１[bit]の大容量で構成
され、１６.４８[ｍｍ]×８.５４[ｍｍ]の平面長方形状
で構成されている。このＤＲＡＭ１は、４５０[ｍｉｌ]
の樹脂封止型パッケージ２に封止される。
【０２８３】前記ＤＲＡＭ１の主面には、図７１に示す
ように、主にメモリセルアレイ及び周辺回路が配置され
ている。メモリセルアレイは、後に詳述するが、１[bi
t]の情報を記憶するメモリセル(記憶素子)を行列状に複
数配置している。前記周辺回路は、直接周辺回路及び関
接周辺回路で配置されている。直接周辺回路は、メモリ
セルの情報書込み動作や情報読出し動作を直接制御する
回路である。直接周辺回路は、ロウアドレスデコーダ回
路、カラムアドレスデコーダ回路、センスアンプ回路等
を含む。関接周辺回路は、前記直接周辺回路の動作を関
接的に制御する回路である。関接周辺回路は、クロック
信号発生回路、バッファ回路等を含む。
【０２８４】前記ＤＲＡＭ１の主面つまり前記メモリセ
ルアレイ及び周辺回路を配置した表面上には、インナー
リード３Ａを配置している。ＤＲＡＭ１とインナーリー
ド３Ａとの間には、絶縁性フィルム４を介在している。
絶縁性フィルム４は、例えばポリイミド系樹脂膜で形成
されている。この絶縁性フィルム４のＤＲＡＭ１側、イ
ンナーリード３Ａ側の夫々の表面には、接着層(図示し
ない)が設けられている。接着層としては、例えばポリ
エーテルアミドイミド系樹脂やエポキシ系樹脂を使用す
る。この種のパッケージ２は、ＤＲＡＭ１上にインナー
リード３Ａを配置したＬＯＣ(Ｌead Ｏn Ｃhip)構造を
採用している。ＬＯＣ構造を採用するパッケージ２は、
ＤＲＡＭ１の形状に規制されずにインナーリード３Ａを
自由に引き回せるので、この引き回しに相当する分、サ
イズの大きなＤＲＡＭ１を封止することができる。つま
り、ＬＯＣ構造を採用するパッケージ２は、大容量化に
基づきＤＲＡＭ１のサイズが大型化しても、封止サイズ
（パッケージサイズ）は小さく抑えられるので、実装密
度を高めることができる。
【０２８５】前記インナーリード３Ａはその一端側をア
ウターリード３Ｂと一体に構成している。アウターリー
ド３Ｂは、標準規格に基づき、夫々に印加される信号が
規定され、番号が付されている。図７０及び図７１中、
上段の左端から１番端子、３番端子、５番端子、・・・
２１番端子、２３番端子と奇数番端子が順次設けられ、
下段の左端から２番端子、４番端子、６番端子、・・・
２２番端子、２４番端子と偶数番端子が順次設けられて
いる。つまり、このパッケージ２は上段に１２個の端
子、下段に１２個の端子の合計２４端子で構成されてい
る。
【０２８６】前記１番端子はアドレス信号端子(Ａ9)、
２番端子は空き端子、３番端子はカラムアドレスストロ
ーブ信号端子(ＣＥ)、４番端子は空き端子、５番端子は
データ出力信号端子、６番端子は基準電圧Ｖss端子であ
る。前記基準電圧Ｖssは例えば回路の動作電圧０[Ｖ]で
ある。７番端子は電源電圧Ｖcc端子である。前記電源電
圧Ｖccは例えば回路の動作電圧５[Ｖ]である。
【０２８７】８番端子はデータ入力信号端子(Ｄ)、９番
端子は空き端子、１０番端子はライトイネーブル信号端
子(Ｗ)、１１番端子はロウアドレスストローブ信号端子
(ＲＥ)、１２番端子はアドレス信号端子(Ａ11)、１３番
端子はアドレス信号端子(Ａ10)である。１４番端子はア
ドレス信号端子(Ａ0)、１５番端子はアドレス信号端子
(Ａ1)、１６番端子はアドレス信号端子(Ａ2)、１７番端
子はアドレス信号端子(Ａ3)、１８番端子は電源電圧Ｖc
c端子である。前記電源電圧Ｖccは例えば回路の動作電
圧５[Ｖ]である。
【０２８８】１９番端子は基準電圧Ｖss端子であり、該
基準電圧Ｖssは例えば回路の動作電圧０[Ｖ]である。
【０２８９】２０番端子はアドレス信号端子(Ａ4)、２
１番端子はアドレス信号端子(Ａ5)、２２番端子はアド
レス信号端子(Ａ6)、２３番端子はアドレス信号端子(Ａ
7)、２４番端子はアドレス信号端子(Ａ8)である前記イ
ンナーリード３Ａの他端側は、ＤＲＡＭ１の長方形状の
夫々の長辺を横切り、ＤＲＡＭ１の中央側に引き伸ばさ
れている。インナーリード３Ａの他端側の先端はボンデ
ィングワイヤ５を介在させてＤＲＡＭ１の中央部分に配
列された外部端子(ボンディングパッド)ＢＰに接続され
ている。ボンディングワイヤ５はアルミニウム(Ａｌ)ワ
イヤを使用する。また、ボンディングワイヤ５として
は、金(Ａｕ)ワイヤ、銅(Ｃｕ)ワイヤ、金属ワイヤの表
面に絶縁性樹脂を被覆した被覆ワイヤ等を使用してもよ
い。ボンディングワイヤ５は熱圧着に超音波振動を併用
したボンディング法によりボンディングされている。
【０２９０】前記インナーリード３Ａのうち７番端子、
１８番端子の夫々のインナーリード(Ｖcc)３Ａは、一体
に構成され、ＤＲＡＭ１の中央部分をその長辺に平行に
引き伸ばされている（このインナーリード(Ｖcc)３Ａは
共用インナーリード又はバスバーインナーリードと言わ
れている）。同様に、６番端子、１９番端子の夫々のイ
ンナーリード(Ｖss)３Ａは、一体に構成され、ＤＲＡＭ
１の中央部分をその長辺に平行に引き伸ばされている
（このインナーリード(Ｖss)３Ａは共用インナーリード
又はバスバーインナーリードと言われている）。インナ
ーリード(Ｖcc)３Ａ、インナーリード(Ｖss)３Ａの夫々
は、その他のインナーリード３Ａの他端側の先端で規定
された領域内において平行に延在させている。このイン
ナーリード(Ｖcc)３Ａ、インナーリード(Ｖss)３Ａの夫
々はＤＲＡＭ１の主面のどの位置においても電源電圧Ｖ
cc、基準電圧Ｖssを供給することができるように構成さ
れている。つまり、このパッケージ２は、電源ノイズを
吸収し易く構成され、ＤＲＡＭ１の動作速度の高速化を
図れるように構成されている。
【０２９１】前記ＤＲＡＭ１の長方形状の短辺にはチッ
プ支持用リード３Ｃが設けられている。
【０２９２】前記インナーリード３Ａ、アウターリード
３Ｂ、チップ支持用リード３Ｃの夫々はリードフレーム
から切断されかつ成型されている。リードフレームは例
えばＦｅ−Ｎｉ（例えばＮｉ含有率４２又は５０[％]）
合金、Ｃｕ等で形成されている。
【０２９３】前記ＤＲＡＭ１、ボンディングワイヤ５、
インナーリード３Ａ及びチップ支持用リード３Ｃは樹脂
封止部６で封止されている。樹脂封止部６は、低応力化
を図るために、フェノール系硬化剤、シリコーンゴム及
びフィラーが添加されたエポキシ系樹脂を使用してい
る。シリコーンゴムはエポキシ系樹脂の弾性率と同時に
熱膨張率を低下させる作用がある。フィラーは球形の酸
化珪素粒で形成されており、同様に熱膨張率を低下させ
る作用がある。
【０２９４】以上の説明からわかるように、本実施の形
態１１によれば、ＺＩＰ型のパッケージの１６ＭＤＲＡ
Ｍ１を縦型実装方式で基板に実装するので、その実装密
度を向上することができる。
【０２９５】以上、本発明を実施の形態にもとづき具体
的に説明したが、本発明は、前記実施の形態に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変更可能であることは言うまでもない。
【０２９６】
【表１】
【０２９７】
【表２】
【０２９８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【０２９９】（１）半導体装置の信頼性を向上すること
ができる。
【０３００】（２）半導体装置において、半導体チップ
とリード間の浮遊容量による信号伝送速度の向上及び電
気ノイズの低減を図ることができる。
【０３０１】（３）半導体装置において、成形欠陥の発
生を防止することができる。
【０３０２】（４）半導体装置において、生産性の向上
を図ることができる。
【０３０３】（５）半導体装置において、耐湿性の向上
を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１であるＤＲＡＭを封止す
る樹脂封止型半導体装置の部分断面斜視図である。
【図２】図１の平面図である。
【図３】図２のイ−イ線で切った断面図である。
【図４】図１に示すＤＲＡＭの概略構成を示すレイアウ
ト図である。
【図５】図１に示すリードフレームの全体平面図であ
る。
【図６】図１に示すインナーリードと半導体チップとの
関係を示す要部断面図である。
【図７】図１に示すインナーリードと半導体チップとの
関係を示す要部断面図である。
【図８】図１に示す絶縁体の他の実施の形態である樹脂
成型体部の概略構成を示す断面図である。
【図９】図８のロ−ロ線で切った断面図である。
【図１０】図８の樹脂成型体と半導体チップとの接着部
を示す図である。
【図１１】図１に示す半導体チップ、絶縁体、リードフ
レームの関係を示す組立展開図である。
【図１２】モールド樹脂材料の特性を説明するための図
である。
【図１３】モールド樹脂材料の特性を説明するための図
である。
【図１４】モールド樹脂材料の特性を説明するための図
である。
【図１５】図１に示す樹脂封止型半導体装置のモールド
樹脂を金型に注入するのに最適なパッケージを説明する
ための図である。
【図１６】図１に示す樹脂封止型半導体装置のモールド
樹脂を金型に注入するのに最適なパッケージを説明する
ための図である。
【図１７】図１に示す樹脂封止型半導体装置のモールド
樹脂を金型に注入するのに最適なパッケージを説明する
ための図である。
【図１８】図１に示す樹脂封止型半導体装置のモールド
樹脂を金型に注入するのに最適なパッケージを説明する
ための図である。
【図１９】図１に示す樹脂封止型半導体装置のモールド
樹脂を金型に注入するのに最適なパッケージを説明する
ための図である。
【図２０】本発明の実施の形態２の樹脂封止型半導体装
置の概略構成及びその製造方法を説明するための図であ
る。
【図２１】本発明の実施の形態２の樹脂封止型半導体装
置の概略構成及びその製造方法を説明するための図であ
る。
【図２２】本発明の実施の形態２の樹脂封止型半導体装
置の概略構成及びその製造方法を説明するための図であ
る。
【図２３】本発明の実施の形態３の樹脂封止型半導体装
置の概略構成を示す断面図である。
【図２４】本発明の実施の形態３の樹脂封止型半導体装
置の概略構成及びその製造方法を説明するための図であ
る。
【図２５】本発明の実施の形態３の樹脂封止型半導体装
置のウェハの平面図である。
【図２６】本発明の実施の形態３の樹脂封止型半導体装
置の絶縁性フィルムのパターンを説明するための図であ
る。
【図２７】本発明の実施の形態３の樹脂封止型半導体装
置の絶縁性フィルムのパターンを説明するための図であ
る。
【図２８】本発明の実施の形態３の樹脂封止型半導体装
置の絶縁性フィルムのパターンを説明するための図であ
る。
【図２９】本発明の実施の形態４樹脂封止型半導体装置
の概略構成を示す一部断面斜視図である。
【図３０】図２９のホ−ホ線で切った樹脂モールド前の
状態を示す断面図である。
【図３１】図２９の可撓性・流動性物質を使用する場合
の他の実施の形態の樹脂封止型半導体装置の樹脂モール
ド前の状態を示す断面図である。
【図３２】可撓性・流動性物質を使用する場合の他の実
施の形態の樹脂封止型半導体装置の樹脂モールド前の状
態を示す断面図である。
【図３３】可撓性・流動性物質を使用する場合の他の実
施の形態の樹脂封止型半導体装置の樹脂モールド前の状
態を示す断面図である。
【図３４】可撓性・流動性物質を使用する場合の他の実
施の形態の樹脂封止型半導体装置の樹脂モールド前の状
態を示す断面図である。
【図３５】本発明の実施の形態５の樹脂封止型半導体装
置の概略構成を示す断面図である。
【図３６】図３５の半導体チップの変形例の底面及び断
面を示す図である。
【図３７】図３５の半導体チップの変形例の底面及び断
面を示す図である。
【図３８】図３５の半導体チップの変形例の底面及び断
面を示す図である。
【図３９】図３５の半導体チップの変形例の底面及び断
面を示す図である。
【図４０】図３５の半導体チップの変形例の底面及び断
面を示す図である。
【図４１】図３５の半導体チップの変形例の底面及び断
面を示す図である。
【図４２】この実施の形態５に関する本発明の他の実施
の形態を示す図である。
【図４３】本発明の実施の形態６の樹脂封止型半導体装
置の概略構成を示す一部断面斜視図である。
【図４４】図４３のヘ−ヘ線で切った断面図である。
【図４５】本発明の実施の形態６の変形例の樹脂封止型
半導体装置の概略構成を示す一部断面斜視図である。
【図４６】図４５のト−ト線で切った断面図である。
【図４７】本発明の実施の形態６の変形例の樹脂封止型
半導体装置の概略構成を示す一部断面斜視図である。
【図４８】図４７のチ−チ線で切った断面図である。
【図４９】本発明の実施の形態７の樹脂封止型半導体装
置の概略構成を示す一部断面斜視図である。
【図５０】図４９のリ−リ線で切った断面図である。
【図５１】前記実施の形態７の半導体チップの素子レイ
アウト及びボンディングバッドＢＰのレイアウト平面図
である。
【図５２】前記実施の形態７のリードフレーム全体平面
図である。
【図５３】本発明の実施の形態８の樹脂封止型半導体装
置のリードフレームの概略構成を示す平面図である。
【図５４】本発明の実施の形態８の樹脂封止型半導体装
置の半導体チップ固定部断面図である。
【図５５】本発明の実施の形態８の樹脂封止型半導体装
置の変形例の樹脂モールドする前の状態を示す断面図で
ある。
【図５６】本発明の実施の形態８の樹脂封止型半導体装
置の変形例の樹脂モールドする前の状態を示す断面図で
ある。
【図５７】本発明の実施の形態８の樹脂封止型半導体装
置の変形例の樹脂モールドする前の状態を示す断面図で
ある。
【図５８】本発明の実施の形態９の樹脂封止型半導体装
置の半導体チップ上のレイアウト図である。
【図５９】本発明の実施の形態９の樹脂封止型半導体装
置の半導体チップ上のレイアウト図である。
【図６０】本発明の実施の形態９の樹脂封止型半導体装
置のパッケージの説明用断面図である。
【図６１】実施の形態１０の樹脂封止型半導体装置の配
線基板と対向する面側から見た斜視図である。
【図６２】図６１のル−ル線で切った断面図である。
【図６３】前記実施の形態１０の樹脂封止型半導体装置
の変形例の断面図である。
【図６４】前記実施の形態１０の半導体装置の他の変形
例の断面図である。
【図６５】前記実施の形態１０の半導体装置の他の変形
例の断面図である。
【図６６】前記実施の形態１０の半導体装置の他の変形
例の断面図である。
【図６７】前記実施の形態１０の半導体装置の他の変形
例の断面図である。
【図６８】前記実施の形態１０の樹脂封止型半導体装置
を配線基板に実装した状態を示す断面図である。
【図６９】前記実施の形態１０の樹脂封止型半導体装置
を配線基板に実装した状態を示す断面図である。
【図７０】本発明の実施の形態XIであるＤＲＡＭを封止
する樹脂封止型半導体装置の概略構成を示す全体外観斜
視図である。
【図７１】図７０の一部断面斜視図である。
【符号の説明】
１…ＤＲＡＭ、２…樹脂封止型パッケージ、３…リード
フレーム、３Ａ…インナーリード、３Ａ1…信号用イン
ナーリード、３Ａ2…共用インナーリード、３Ｂ…アウ
ターリード、３Ｃ、３Ｃ1…支持用リード（吊りリー
ド）、４、４Ａ、４Ｂ、４Ｃ、４Ｄ…絶縁性フィルム、
５…ボンディングワイヤ、６…樹脂成形体、７…接着
剤、８…α線遮蔽用ポリイミド膜、９…ポリイミド膜、
１０…シリコンウェハ、１１、１１Ａ、１１Ｂ、１１
Ｃ、１１Ｄ、１１Ｅ、１１Ｆ、１１Ｇ、１１Ｈ…メモリ
セルアレイ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 一谷 昌弘 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 武蔵工場内 (72)発明者 西 邦彦 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 武蔵工場内 (72)発明者 安生 一郎 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 武蔵工場内 (72)発明者 西村 朝雄 茨城県土浦市神立町502番地 株式会社 日立製作所 機械研究所内 (72)発明者 北野 誠 茨城県土浦市神立町502番地 株式会社 日立製作所 機械研究所内 (72)発明者 矢口 昭弘 茨城県土浦市神立町502番地 株式会社 日立製作所 機械研究所内 (72)発明者 河合 末男 茨城県土浦市神立町502番地 株式会社 日立製作所 機械研究所内 (72)発明者 尾形 正次 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 江口 州志 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 小角 博義 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 瀬川 正則 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 宝蔵寺 裕之 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 横山 隆 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 金城 徳幸 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 金田 愛三 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所 生産技術研究所内 (72)発明者 佐伯 準一 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所 生産技術研究所内 (72)発明者 中村 省三 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所 生産技術研究所内 (72)発明者 長谷部 昭男 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所 生産技術研究所内 (72)発明者 菊池 廣 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所 生産技術研究所内 (72)発明者 吉田 勇 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所 生産技術研究所内 (56)参考文献 特開 昭59−92556（ＪＰ，Ａ) 特開 昭62−296528（ＪＰ，Ａ)

Claims (34)

    (57)【特許請求の範囲】
  1. 【請求項１】 長方形状の半導体チップの回路形成面
    に、複数のインナーリド部が絶縁体を介して固定され、
    該インナーリード部と前記半導体チップに配置されたボ
    ンディングパッドとがボンディングワイヤによって電気
    的に接続され、これらが樹脂によって封止される半導体
    装置において、前記絶縁体が長方形状となっており、前記半導体チップ
    の長辺の各辺に前記絶縁体の長手方向が沿うように前記
    絶縁体を複数配置し、さらに前記絶縁体上に前記複数の
    インナーリード部が位置するように構成 されてなること
    を特徴とする半導体装置。
  2. 【請求項２】 前記絶縁体の上に前記複数のインナーリ
    ード部が位置することを特徴とする請求項１に記載の半
    導体装置。
  3. 【請求項３】 複数の前記インナーリード部が一つの前
    記絶縁体を介して前記半導体チップの回路形成面に固定
    されていることを特徴とする請求項１又は請求項２に記
    載の半導体装置。
  4. 【請求項４】 前記複数の絶縁体は、前記半導体チップ
    の長辺方向及び短辺方向の夫々に沿って複数配置されて
    いることを特徴とする請求項１乃至請求項３の何れか一
    項に記載の半導体装置。
  5. 【請求項５】 前記ボンディングパッドは、前記半導体
    チップの長辺方向に沿ってかつ前記複数の絶縁体に挟ま
    れるように前記半導体チップに配置されていることを特
    徴とする請求項４に記載の半導体装置。
  6. 【請求項６】 前記複数の絶縁体は、前記半導体チップ
    の長辺方向に２つ、短辺方向に２つ配置されていること
    を特徴とする請求項１乃至請求項５の何れか一項に記載
    の半導体装置。
  7. 【請求項７】 共用インナーリード部が前記半導体チッ
    プの長辺方向に沿って及び前記絶縁体を介して前記半導
    体チップの回路形成面に固定されていることを特徴とす
    る請求項１乃至請求項６の何れか一項に記載の半導体装
    置。
  8. 【請求項８】 前記絶縁体は、前記封止樹脂とは異なる
    ことを特徴とする請求項１乃至請求項７の何れか一項に
    記載の半導体装置。
  9. 【請求項９】 前記絶縁体は、絶縁性フィルムと接着剤
    とからなることを特徴とする請求項１乃至請求項８の何
    れか一項に記載の半導体装置。
  10. 【請求項１０】 前記絶縁性フィルムがポリイミド系樹
    脂であることを特徴とする請求項９に記載の半導体装
    置。
  11. 【請求項１１】 半導体基板の主面に回路及び複数の外
    部端子が形成された半導体チップと、 前記半導体基板主面上に配置された共用インナーリード
    部と、 前記共用インナーリード部に向かう方向に形成された複
    数のインナーリード部と、 前記インナーリード部と一体に夫々形成された複数のア
    ウターリード部とからなる複数のリードと、 前記共用インナーリード部を前記主面に固定する共用イ
    ンナーリード固定部と、前記共用インナーリード固定部
    から部分的に延在して形成され前記複数のインナーリー
    ド部を前記主面に固定する複数のインナーリード固定部
    とを有する絶縁体と、 前記外部端子とインナーリード部とを接続する金属細線
    と、 前記半導体チップ、絶縁体、金属細線、共用インナーリ
    ード部、及びインナーリード部を封止する封止体とから
    なることを特徴とする半導体装置。
  12. 【請求項１２】 前記絶縁体は、絶縁性フィルムと接着
    剤とからなることを特徴とする請求項１１に記載の半導
    体装置。
  13. 【請求項１３】 前記絶縁性フィルムがポリイミド系樹
    脂であることを特徴とする請求項１２に記載の半導体装
    置。
  14. 【請求項１４】 前記複数の外部端子は前記半導体チッ
    プの一辺方向に沿って配置され、さらに前記絶縁体は前
    記複数の外部端子を挟むように複数配置されていること
    を特徴とする請求項１１乃至請求項１３の何れか一項に
    記載の半導体装置。
  15. 【請求項１５】 半導体基板の主面に回路及び複数の外
    部端子が形成された長方形状の半導体チップと、 前記半導体基板主面上に配置された共用インナーリード
    部と、 前記共用インナーリード部に向かう方向に形成された複
    数のインナーリード部と、前記インナーリード部と一体
    に夫々形成された複数のアウターリード部とからなる複
    数のリードと、 前記半導体チップの長辺方向に沿って形成され前記共用
    インナーリード部を前記主面に固定する共用インナーリ
    ード固定部と、前記半導体チップの長辺方向に沿って形
    成され前記複数のインナーリード部を前記主面に固定す
    る複数のインナーリード固定部とを有する絶縁体と、 前記外部端子とインナーリード部とを接続する金属細線
    と、 前記半導体チップ、絶縁体、金属細線、共用インナーリ
    ード部、及びインナーリード部を封止する封止体とから
    なることを特徴とする半導体装置。
  16. 【請求項１６】 前記絶縁体は、絶縁性フィルムと接着
    剤とからなることを特徴とする請求項１５に記載の半導
    体装置。
  17. 【請求項１７】 前記絶縁性フィルムがポリイミド系樹
    脂であることを特徴とする請求項１６に記載の半導体装
    置。
  18. 【請求項１８】 前記複数の外部端子は前記半導体チッ
    プの長辺方向に沿って配置され、さらに前記絶縁体は前
    記複数の外部端子を挟むように複数配置されていること
    を特徴とする請求項１５乃至請求項１７の何れか一項に
    記載の半導体装置。
  19. 【請求項１９】 半導体チップの回路形成面に、複数の
    インナーリード部が絶縁体を介して固定され、該インナ
    ーリード部と前記半導体チップに配置されたボンディン
    グパッドとがボンディングワイヤによって電気的に接続
    され、これらが樹脂によって封止される半導体装置にお
    いて、前記絶縁体が長方形状となっており、 前記半導体チップ
    の一辺側に前記絶縁体の長手方向が沿うように前記絶縁
    体を複数配置し、さらに前記絶縁体上に前記複数のイン
    ナーリード部が位置するように構成されてなることを特
    徴とする半導体装置。
  20. 【請求項２０】 前記複数の絶縁体は、前記長手方向に
    一列に並ぶように形成されていることを特徴とする請求
    項１９に記載の半導体装置。
  21. 【請求項２１】 前記複数のインナーリード部は、前記
    絶縁体の長手方向を横切って前記絶縁体上に位置するこ
    とを特徴とする請求項１９又は請求項２０に記載の半導
    体装置。
  22. 【請求項２２】 前記半導体チップの回路形成面に共用
    インナーリード部が配置され、この共用インナーリード
    部は前記絶縁体を介して前記半導体チップに固定されて
    いることを特徴とする請求項１９乃至請求項２１の何れ
    か一項に記載の半導体装置。
  23. 【請求項２３】 前記半導体チップの回路形成面に共用
    インナーリード部が配置され、この共用インナーリード
    部は前記絶縁体とは別の絶縁体を介して前記半導体チッ
    プに固定されていることを特徴とする請求項１９乃至請
    求項２１の何れか一項に記載の半導体装置。
  24. 【請求項２４】 前記絶緑体は、絶縁性フィルムと接着
    剤とからなることを特徴とする請求項１９乃至請求項２
    ３の何れか一項に記載の半導体装置。
  25. 【請求項２５】 前記ボンディングパッドは前記半導体
    チップの一辺方向に沿って配置され、さらに前記絶縁体
    は前記ボンディングパッドを挟むように複数配置されて
    いることを特徴とする請求項１９乃至請求項２４の何れ
    か一項に記載の半導体装置。
  26. 【請求項２６】 半導体チップの回路形成面に、複数の
    インナーリード部が絶縁体を介して固定され、該インナ
    ーリード部と前記半導体チップに配置されたボンディン
    グパッドとがボンディングワイヤによって電気的に接続
    され、これらが樹脂によって封止される半導体装置にお
    いて、 前記複数のインナーリード部は前記半導体チップの一辺
    を横切り前記回路形成面上に延在して前記絶縁体上に位
    置するように構成され、前記回路形成面上に位置する前
    記複数のインナーリード部は前記絶縁体上に位置する一
    部分と前記絶縁体上に位置しない他部分とからなり、 前記ボンディングワイヤは前記絶縁体上に位置する前記
    インナーリード部の一部分に接続されていることを特徴
    とする半導体装置。
  27. 【請求項２７】 前記絶縁体は複数の絶縁体からなるこ
    とを特徴とする請求項２６に記載の半導体装置。
  28. 【請求項２８】 前記絶縁体上に位置する前記複数のイ
    ンナーリード部の一部分の近くに前記ボンディングパッ
    ドが位置することを特徴とする請求項２６又は請求項２
    ７に記載の半導体装置。
  29. 【請求項２９】 前記半導体チップの回路形成面に共用
    インナーリード部が配置され、この共用インナーリード
    部は前記絶縁体を介して前記半導体チップに固定されて
    いることを特徴とする請求項２６乃至請求項２８の何れ
    か一項に記載の半導体装置。
  30. 【請求項３０】 前記半導体チップの回路形成面に共用
    インナーリード部が配置され、この共用インナーリード
    部は前記絶縁体とは別の絶縁体を介して前記半導体チッ
    プに固定されていることを特徴とする請求項２６乃至請
    求項２８の何れか一項に記載の半導体装置。
  31. 【請求項３１】 前記絶縁体は、前記封止樹脂とは異な
    ることを特徴とする請求項２６乃至請求項３０の何れか
    一項に記載の半導体装置。
  32. 【請求項３２】 前記絶縁体は、絶縁性フィルムと接着
    剤とからなることを特徴とする請求項２６乃至請求項３
    １の何れか一項に記載の半導体装置。
  33. 【請求項３３】 前記絶縁性フィルムがポリイミド系樹
    脂であることを特徴とする請求項３２に記載の半導体装
    置。
  34. 【請求項３４】 前記ボンディングパッドは、前記半導
    体チップの一辺方向に沿って配置され、さらに前記絶縁
    体は前記ボンディングパッドを挟むように複数配置され
    ていることを特徴とする請求項２６乃至請求項３３の何
    れか一項に記載の半導体装置。
JP8063969A 1996-03-21 1996-03-21 半導体装置 Expired - Lifetime JP2982951B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP8063969A JP2982951B2 (ja) 1996-03-21 1996-03-21 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8063969A JP2982951B2 (ja) 1996-03-21 1996-03-21 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP1065844A Division JP2702219B2 (ja) 1988-03-20 1989-03-20 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JPH08241905A JPH08241905A (ja) 1996-09-17
JP2982951B2 true JP2982951B2 (ja) 1999-11-29

Family

ID=13244642

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8063969A Expired - Lifetime JP2982951B2 (ja) 1996-03-21 1996-03-21 半導体装置

Country Status (1)

Country Link
JP (1) JP2982951B2 (ja)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5992556A (ja) * 1982-11-19 1984-05-28 Hitachi Ltd 半導体装置
JPS62296528A (ja) * 1986-06-17 1987-12-23 Matsushita Electronics Corp 樹脂封止型半導体装置

Also Published As

Publication number Publication date
JPH08241905A (ja) 1996-09-17

Similar Documents

Publication Publication Date Title
JP2702219B2 (ja) 半導体装置及びその製造方法
KR0167439B1 (ko) 반도체장치
US6081023A (en) Semiconductor device
JP2748955B2 (ja) 半導体装置
JP2982952B2 (ja) 半導体装置
JP2748954B2 (ja) 半導体装置及びその製造方法
JP2698065B2 (ja) 半導体装置の製造方法
JP2698064B2 (ja) 半導体装置
JP2982951B2 (ja) 半導体装置
JP2698066B2 (ja) 半導体装置
JP3048546B2 (ja) 半導体装置
JP2695404B2 (ja) 半導体装置
JPH08241953A (ja) 半導体装置
KR0161353B1 (ko) 수지봉지패키지의 제조방법
KR0167438B1 (ko) 반도체장치의 제조방법
KR0167389B1 (ko) 반도체장치

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070924

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080924

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080924

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090924

Year of fee payment: 10

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090924

Year of fee payment: 10