JPH09237800A - 半導体装置 - Google Patents

半導体装置

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JPH09237800A
JPH09237800A JP8043466A JP4346696A JPH09237800A JP H09237800 A JPH09237800 A JP H09237800A JP 8043466 A JP8043466 A JP 8043466A JP 4346696 A JP4346696 A JP 4346696A JP H09237800 A JPH09237800 A JP H09237800A
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JP
Japan
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pads
semiconductor chip
semiconductor device
lead
pad
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Manami Kudo
真奈美 工藤
Masaru Koyanagi
勝 小柳
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Abstract

(57)【要約】 【課題】高集積化や高機能化によるチップサイズの縮小
やパッケージの多ピン化並びに狭ピッチ化等に対応でき
るパッドレイアウト及びリードレイアウトを有する半導
体装置を提供することを目的としている。 【解決手段】半導体チップ１１上に、複数列のパッド１
２−１，１２−２を形成し、異なる列間でピッチをずら
して配置したことを特徴としている。パッドを複数列に
分割して配置するので、チップサイズの縮小やパッケー
ジの多ピン化並びに狭ピッチ化に対応しやすく、且つ複
数列のパッドをずらして配置するので、ワイヤボンディ
ングする際、チップの一辺、対向する二辺、三辺あるい
は四辺のいずれにもリードを配置でき、パッケージのリ
ードレイアウトに対する自由度を高めることができる。
また、ウェーハ状態でのチップへのプロービングの際、
プローブをチップの一方側から当てることができ、複数
チップの同時テストが可能となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体装置に関す
るもので、特に、高集積化や高機能化によるチップサイ
ズの縮小やパッケージの多ピン化並びに狭ピッチ化等に
対応するためのパッドレイアウト及びリードレイアウト
に係る。
【０００２】
【従来の技術】一般に、半導体装置における内部回路の
電極引き出し用のパッドは、チップの周辺に沿って、あ
るいは中央部に１列に配置されている。図１４ないし図
１６はそれぞれ、半導体チップの各パッドとリードとを
ワイヤボンディングで接続した状態（樹脂封止前の状
態）での各種のパッドレイアウト及びリードレイアウト
例を示している。図１４は最も広く用いられているレイ
アウトであり、半導体チップ１１の４辺に沿ってパッド
１２が配置されている。このチップ１１はリード１３に
形成されたベッド１３ａに搭載され、各リード１３の端
部と各パッド１２とがそれぞれボンディングワイヤ１４
で接続されている。また、図１５はＬＯＣ（Lead On Ch
ip）構成であり、チップ１１の対向する二辺にパッド１
２が配置され、このチップ１１上に配置された各リード
１３の端部と各パッド１２とがそれぞれボンディングワ
イヤ１４で接続される。一方、図１６はセンターパッド
のＬＯＣ構成で、チップ１１の中央部に１列にパッド１
２が配置され、このチップ１１上に配置された各リード
１３の端部と各パッド１２とがそれぞれボンディングワ
イヤ１４で接続されている。
【０００３】ところで、近年、ＬＯＣ技術の進歩に伴
い、本来はＬＯＣを使用する必要のない小さなチップも
ＬＯＣのための設備を利用する目的でＬＯＣ化されるよ
うになり、パッド領域が狭くなっている。しかも、アプ
リケーションの多様化により、パッド数が増加し、チッ
プ上に十分なパッド領域を確保できないという問題が発
生している。また、ピンのピッチが狭いパッケージで
は、パッド間を狭ピッチ化して対応しなければならず、
パッドレイアウトやリードレイアウトに対する要求がま
すます厳しくなっている。
【０００４】このような問題を回避するために、図１７
や図１８に示す如くパッドを複数列に分割するパッドレ
イアウトが提案されている。図１７ではパッド１１の中
央部に２列のパッド１２−１，１２−２を配置し、図１
８ではパッド１１の中央部に３列のパッド１２−１，１
２−２，１２−３を配置することにより、パッド数が多
くなってもチップ１１上に十分なパッド領域を確保し易
く、且つパッド列の長さを短くできるので、チップサイ
ズの縮小、あるいはパッド数の増加や狭ピッチ化に対応
できる。
【０００５】しかしながら、パッドを複数列に配置する
と、各パッドとリードの端部とのワイヤボンディングの
際に制限が生ずる、各パッドに対応して設ける保護回路
のパターン間の距離を確保し難い、各パッドから内部回
路への配線の引き回しに制限が生ずる、保護回路の電源
線の配置が難しくなる、ウェーハ状態でのチップへのプ
ロービングの際、プローブを両側から当てなければなら
ず複数チップの同時テストが難しい、ボンディングワイ
ヤが少なくともチップの両側に形成されるため、ワイヤ
ボンディング後はプローブが当て難く、製品開発時に信
号線上における信号振幅の測定や波形観察を行うことが
困難になる等、解決しなければならない問題も多い。
【０００６】すなわち、例えば図１７に示すようなパッ
ドレイアウトにあっては、リードをチップ１１の上方向
と下方向から進入させなければワイヤボンディングが難
しいため、ＳＶＰ（Surface Vertical Package）やＺＩ
Ｐ（Zigzag In-line Package）等のようにチップ１１の
片側からリードを引き出すパッケージには適用が困難で
ある。また、ウェーハ状態でのチップへのプロービング
の際、プローブを両側から当てなければならないため複
数のチップの同時テストが難しく、且つワイヤボンディ
ング後はチップの両側にボンディングワイヤが形成され
るため、プローブが当て難く内部信号の測定等が困難で
ある。更に、通常、図１９に示すように各パッド１２−
１，１２−２に隣接してサージ電圧等から内部回路を保
護するための保護回路１５−１，１５−２を設けるが、
この保護回路１５−１，１５−２はウェル領域等の深い
拡散層内に形成する必要があり、拡散層の横方向への広
がりを考慮して、隣接して設けられる保護回路１５−
１，１５−２のパターン間の最短距離Ａを十分に確保す
る必要がある。このため、パッドレイアウトが上記保護
回路１５−１，１５−２のパターンによって制限され、
パッド１２−１，１２−２の狭ピッチ化を妨げる。ま
た、上記保護回路１５−１，１５−２から内部回路へ配
線を導出する際、図２０に示すように配線１６−１，１
６−２の導出方向が制限され、内部回路への配線の引き
回しに制限が生ずる。しかも、上記保護回路１５−１，
１５−２には電源線が必要であるが、例えば図２１に示
すように２列のパッド１２−１，１２−２の両側に主電
源線１７−１，１７−２を配置し、且つこの主電源線１
７−１，１７−２から各保護回路１５−１，１５−２毎
に枝状に分岐した枝電源線１７−１ａ，１７−１ｂ，１
７−１ｃ、及び１７−２ａ，１７−２ｂ，１７−２ｃを
設けて接続する必要がある。このように、保護回路１５
−１，１５−２の電源線のパターンレイアウトが複雑に
なり、パターン占有面積の増大を招く。
【０００７】上述した種々の問題は、図１８に示したよ
うにパッドの列が３列になるとより大きくなり、パッド
の列数が増加するのに伴って更に顕著となる。
【０００８】
【発明が解決しようとする課題】上記のように従来の半
導体装置におけるパッドレイアウト及びリードレイアウ
トは、チップサイズの縮小やパッケージの多ピン化並び
に狭ピッチ化等に十分対応できないという問題があっ
た。
【０００９】また、チップサイズの縮小、パッケージの
多ピン化や狭ピッチ化等に対応させるため、パッドを複
数列に分割して配置すると、ワイヤボンディング、保護
回路、配線の引き回し、及びテスト時等において新たな
問題が生ずる。
【００１０】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、ワイヤボンディ
ング、保護回路、配線の引き回し、及びテスト時におけ
る諸問題を回避しつつ、チップサイズの縮小やパッケー
ジの多ピン化並びに狭ピッチ化等に対応できるパッドレ
イアウトを備えた半導体装置を提供することにある。
【００１１】また、この発明の別の目的は、内部回路に
よってパッドレイアウトが制限されている場合にも、チ
ップサイズの縮小やパッケージの多ピン化並びに狭ピッ
チ化等に対応できるリードレイアウトを備えた半導体装
置を提供することにある。
【００１２】
【課題を解決するための手段】この発明の請求項１に記
載した半導体装置は、半導体チップと、この半導体チッ
プ中に形成された内部回路と、上記半導体チップ上に異
なる列間でピッチをずらして複数列形成され、上記内部
回路と電気的に接続される電極引き出し用のパッドとを
具備することを特徴としている。
【００１３】請求項２に示すように、前記各パッド間の
空き領域の前記半導体チップ中に設けられる保護回路を
更に具備することを特徴とする。
【００１４】請求項３に示すように、前記パッドの列と
直交する相反する方向の一方に選択的に導出される前記
保護回路から前記内部回路への配線を更に具備すること
を特徴とする。
【００１５】請求項４に示すように、前記パッドの列間
の領域に、前記パッドの列方向に沿って直線的に延設さ
れ、前記保護回路に電源を与える一対の電源線を更に具
備することを特徴とする。
【００１６】請求項５に示すように、前記パッドは前記
半導体チップの中央部にｎ（ｎは２以上の整数）列に形
成し、各列間で同一方向に１／ｎピッチずつずらして配
置することを特徴とする。
【００１７】請求項６に示すように、前記パッドは、隣
接する各パッド間の距離が等しいことを特徴とする。
【００１８】請求項７に示すように、前記半導体チップ
の一辺に沿って配置され、ボンディングワイヤを介して
前記各パッドと電気的に接続されるリードと、前記半導
体チップ、前記リードのインナーリード部、及び前記ボ
ンディングワイヤを封止するパッケージとを更に具備す
ることを特徴とする。
【００１９】請求項８に示すように、前記半導体チップ
の対向する二辺に沿ってそれぞれ配置され、ボンディン
グワイヤを介して前記各パッドと電気的に接続されるリ
ードと、前記半導体チップ、前記リードのインナーリー
ド部、及び前記ボンディングワイヤを封止するパッケー
ジとを更に具備することを特徴とする。
【００２０】請求項９に示すように、前記半導体チップ
の三辺に沿ってそれぞれ配置され、ボンディングワイヤ
を介して前記各パッドと電気的に接続されるリードと、
前記半導体チップ、前記リードのインナーリード部、及
び前記ボンディングワイヤを封止するパッケージとを更
に具備することを特徴とする。
【００２１】請求項１０に示すように、前記半導体チッ
プの四辺に沿ってそれぞれ配置され、ボンディングワイ
ヤを介して前記各パッドと電気的に接続されるリード
と、前記半導体チップ、前記リードのインナーリード
部、及び前記ボンディングワイヤを封止するパッケージ
とを更に具備することを特徴とする。
【００２２】請求項１１に示すように、前記リードは、
前記各パッド間の領域の前記半導体チップ上に配置さ
れ、隣接するパッドと前記ボンディングワイヤでそれぞ
れ接続される特徴とする。
【００２３】この発明の請求項１２に記載した半導体装
置は、半導体チップと、この半導体チップ中に形成され
た内部回路と、上記半導体チップ上に複数行形成され、
上記内部回路と電気的に接続される電極引き出し用のパ
ッドと、上記半導体チップ上に少なくとも一辺から進入
して配置され、上記各パッドにボンディングワイヤを介
してそれぞれ接続されるリードとを具備し、上記リード
は、複数のパッドを挟むように上記半導体チップ上で折
曲されたリード対を含むことを特徴としている。
【００２４】請求項１３に示すように、前記リードの前
記半導体チップ上への進入チップ端から終端位置までの
距離がチップ内で異なることを特徴とする。
【００２５】請求項１４に示すように、前記リードの前
記半導体チップ上への進入チップ端から終端位置までの
距離がチップ端と平行な方向に順次増減することを特徴
とする。
【００２６】請求項１のような構成によれば、パッドを
複数列に分割して配置するので、チップサイズの縮小、
パッケージの多ピン化や狭ピッチ化に対応しやすく、且
つ複数列のパッドをずらして配置するので、ワイヤボン
ディングする際、チップの一辺、対向する二辺、三辺あ
るいは四辺のいずれにもリードを配置でき、パッケージ
のリードレイアウトに対する自由度を高めることができ
る。また、ウェーハ状態でのチップへのプロービングの
際、プローブをチップの一方側から当てることができ、
複数チップの同時テストが可能となる。
【００２７】請求項２に記載したように、各パッド間の
空き領域の半導体チップ中に保護回路のパターンを設け
れば、保護回路のパターン間の最短距離は斜め方向とな
り、距離を稼ぐことができる。
【００２８】請求項３に記載したように、保護回路から
内部回路へ配線を形成する際、この配線はパッドの列と
直交する２つの方向のいずれにも導出可能であり、配線
の引き回しの自由度を高めることができ、配線数と配線
長の低減、配線抵抗の削減、配線領域の削減、及び内部
回路の配置に対する制限の緩和にも寄与する。
【００２９】請求項４に記載したように、各パッド間の
空き領域の半導体チップ中に保護回路のパターンを配置
し、パッドの列間の領域にパッドの列方向に沿って直線
的に保護回路の電源線を配置すれば、電源線のパターン
と引き回しを簡易化でき、且つ保護回路のパターン占有
面積も縮小できる。
【００３０】請求項５に記載したように、ｎ列のパッド
を１／ｎピッチずつずらして配置すれば、請求項７ない
し１０に記載したように、リードを半導体チップの一
辺、二辺、三辺あるいは四辺のいずれに沿っても配置可
能であり、所望する種々の構造のパッケージに封止する
ことができる。
【００３１】請求項６に記載したように、隣接する各パ
ッド間の距離が等しくなるように配置すれば、パッド領
域を最小限にできる。
【００３２】請求項７ないし１０に記載した構成におい
て、請求項１１に示すように各パッド間の半導体チップ
上にリードを配置し、ボンディングワイヤで各リードを
隣接するパッドにそれぞれ接続すれば、ＬＯＣ構造の半
導体装置を構成できる。
【００３３】請求項１２のような構成によれば、パッド
を複数行に分割して配置するので、チップサイズの縮小
やパッケージの多ピン化並びに狭ピッチ化に対応しやす
く、且つリードを折曲しているので、内部回路によって
パッドレイアウトが制限されている場合にリード側で対
処できる。
【００３４】請求項１３に記載したように、内部回路に
応じてリードの半導体チップ上への進入チップ端から終
端位置までの距離をチップ内で変えることにより、パッ
ドレイアウトの自由度を更に高めることができ、パッド
レイアウトが制限されている場合にも対応できる。
【００３５】請求項１４に記載したように、内部回路に
応じてリードの半導体チップ上への進入チップ端から終
端位置までの距離をチップ端と平行な方向に順次増減さ
せてもパッドレイアウトの自由度を高くでき、パッドレ
イアウトが制限されている場合にも対応できる。
【００３６】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、この発明の第１
の実施の形態に係る半導体装置について説明するための
もので、半導体チップの平面図である。半導体チップ１
１の中央部には、２列のパッド１２−１，１２−２が配
置されている。上記パッド１２−１の列とパッド１２−
２の列は、１／２ピッチずつずらして配置している。
【００３７】図２は、上記図１に示した平面図における
パッド部を抽出して示す拡大図である。図示する如く、
１列目のパッド１２−１と２列目のパッド１２−２を１
／２ピッチずらして配置することにより、異なる列の隣
接する各パッド間の距離Ｌｓは、パッド１２−１の列と
パッド１２−２の列との距離Ｌｔより広くなる。これに
よって、パッド領域が図１７に示したレイアウトと等し
いとすれば、ワイヤボンディングの際のボンディングの
位置ずれに対するマージンを大きくでき、ボンディング
不良の低減による製造歩留まりの向上が図れる。逆に、
ワイヤボンディングに余裕がある場合には、距離Ｌｓを
距離Ｌｔ（Ｌｔが最小間隔と仮定する）に短縮すればパ
ッド間の距離を狭くでき、パッド領域の占有面積を削減
できるので、パッケージの多ピン化や狭ピッチ化に有利
である。この際、Ｌｓ＝２×Ｌｒに設定して各パッド１
２−１，１２−２間の距離を等しくすれば、ワイヤボン
ディング工程の困難さを招くことなくパッド列の長さを
最小にできる。
【００３８】図３は、上記図１に示したパッドレイアウ
トを有する半導体装置をＬＯＣでワイヤボンディングし
た状態を示している。図１７に示したように２列のパッ
ドを平行に設けると、１列目のパッド１２−１は上側の
リード１３に接続し、２列目のパッド１２−２は下側の
リード１３に接続することになり、パッドとリードとの
接続位置が制限されるが、パッド位置をずらすことで図
３に示す如く互いに反対側の列のパッドへもボンディン
グ可能となり、パッドレイアウトと内部回路のパターン
レイアウトの自由度を高くできる。
【００３９】図４は、上記図１に示したパッドレイアウ
トを有する半導体装置をワイヤボンディングした状態の
他の例を示している。図示する如く、パッド位置をずら
したことで、チップ１１の一辺側からパッド１２−１，
１２−２を見た場合、互いのパッドが重ならないように
できる。すなわち、上方と下方のいずれの辺から見た場
合でもパッド間の距離ＬｔあるいはＬｒを確保できるこ
とになる。よって、複数列のパッドを設けた構造であっ
ても、一方向からパッド１２−１，１２−２へのワイヤ
ボンディングが可能になる。
【００４０】特に、近年のメモリ製品は、大容量化によ
ってメモリセルアレイ領域を大きく取る必要があるた
め、パッド領域が限定されており、メモリセルアレイと
のレイアウトの整合性が良いセンターパッドが主流とな
っている。従来はセンターパッドにするとチップの両側
からリードを引き出さなければならず、ＳＶＰやＺＩＰ
等のようなチップの片側からリードを引き出すパッケー
ジには適用できなかった。しかし、この発明によれば２
列のパッドレイアウトを採用した場合にもＳＶＰやＺＩ
Ｐに封止できる。
【００４１】また、ワイヤボンディングの時に限らず、
同様にしてウェーハ状態でのチップへのプロービングに
も応用でき、複数のチップの同時テストが可能となる。
しかも、製品開発時に信号線上における信号振幅の測定
や波形観察を行う必要が生じた時、片側からリードを引
き出した構造の場合には、反対側からプローブを当てる
ことにより、これらの測定や観察を容易に行うことがで
きる。
【００４２】図５は、上記図１に示した半導体装置にお
ける保護回路（入力保護回路、出力保護回路及び入出力
保護回路等）のパターンレイアウト例を示している。各
パッド１２−１間の空き領域、及び各パッド１２−２間
の空き領域のチップ１１中にそれぞれ保護回路１５−
１，１５−２を設けている。これらの保護回路１５−
１，１５−２は、サージ電圧等から内部回路を保護する
ものであり、ウェル領域等の深い拡散層中に設けてい
る。図１９に示したレイアウトでは保護回路１５−１，
１５−２間の最短距離が上下方向の距離Ａであったのに
対し、図５のパッド及び保護回路のレイアウトでは、保
護回路１５−１，１５−２間の距離が斜め方向の距離Ｂ
になるので、パッド領域を広げることなく保護回路１５
−１，１５−２間の距離を稼ぐことができる。これによ
って、サージ電圧が印加された時の保護回路１５−１，
１５−２間のパンチスルー耐圧を確保できる。
【００４３】図６は、上記図１に示した半導体装置にお
ける保護回路から内部回路への配線の導出例を示してい
る。１列目のパッド１２−１間の領域に２列目のパッド
１２−２に接続した保護回路１５−２を設け、２列目の
パッド１２−２間の領域に１列目のパッド１２−１に接
続した保護回路１５−１を設けている。そして、各保護
回路１５−１，１５−２から上下方向（パッド列と直交
する方向）のいずれかに内部回路への配線１６−１ａ，
１６−１ｂ，１６−２ａ，１６−２ｂを選択的に形成す
る。図２０に示した保護回路及び配線の導出例では、配
線１６−１，１６−２を矢印で示した片側から引き出す
ことしかできなかったが、図示する如く２列のパッド１
２−１，１２−２を１／２ピッチずつずらして配置し、
且つこれらパッド１２−１，１２−２間の空き領域に保
護回路１５−２，１５−１を配置すれば、配線１６−１
ａまたは１６−１ｂ、１６−２ａまたは１６−２ｂによ
って上下方向に自由に導出することができる。これによ
って、配線１６−１，１６−２をパッド列を迂回させ、
空き領域を介して反対側に導いたり、パッド間のピッチ
を広げて配線を通す必要がなく、パッドの狭ピッチ化に
対する制限の緩和、配線長の短縮やこれによる配線抵抗
の低減、内部回路のパターンレイアウトに対する制限の
緩和等が図れる。
【００４４】図７は、上記図１に示した半導体装置にお
ける保護回路及び電源線のパターンレイアウト例を示し
ている。図２１に示した配置では２列のパッドの両側に
主電源線を配置し、且つこの主電源線から枝状に分岐し
た電源線を設けて各保護回路に接続する必要があった
が、パッドを異なる列間でずらすことで、上述したよう
に保護回路やこの保護回路から内部回路への配線の配置
や向きの自由度を高めるだけでなく、保護回路に接続さ
れる電源線１７−１，１７−２のレイアウトを簡易化す
ることも可能となり、パッド領域の占有面積の縮小に寄
与する。
【００４５】図８は、この発明の第２の実施の形態に係
る半導体装置を示すもので、ＬＯＣでワイヤボンディン
グを行った状態を示している。この実施の形態では、３
列のパッド１２−１，１２−２，１２−３を設けてお
り、１列目のパッド１２−１と２列目のパッド１２−２
を１／２ピッチずつずらして配置し、２列目のパッド１
２−２と３列目のパッド１２−３を１／２ピッチずつず
らして配置している。
【００４６】上記構成は、チップサイズが小さく、各列
の横方向の長さを短くしたい場合に好適であり、必要に
応じて４列以上設けても良い。図１８と比較すれば明ら
かなように、各リード１３とパッド１２−１〜１２−３
とをボンディングワイヤ１４を介して高い自由度で選択
的に接続可能であり、且つワイヤボンディングを容易化
できる。この第２の実施の形態のパッドレイアウトで
は、一方向からパッドへのボンディングが難しくなり、
これに関係する一部の効果は得られないが、他に関して
は上記第１の実施の形態と実質的に同様な作用効果が得
られる。なお、図８において、リード１３に接続されな
いパッドは、例えばテスト用のモニタパッド等、ワイヤ
ボンディングを必要としないパッドに利用すれば良い。
【００４７】図９は、この発明の第３の実施の形態に係
る半導体装置を示すもので、ＬＯＣでワイヤボンディン
グを行った状態を示している。この第３の実施の形態で
は、上記第２の実施の形態と同様に３列のパッドを設け
ているが、１列目のパッド１２−１と２列目のパッド１
２−２を１／３ピッチずつずらして配置し、２列目のパ
ッド１２−２と３列目のパッド１２−３を１／３ピッチ
ずつずらして配置している。
【００４８】このような構成によれば、上記第２の実施
の形態と同様な作用効果が得られる。また、この第３の
実施の形態によるパッドレイアウトでは、リードの進入
方向から見ると各列のパッド１２−１〜１２−３が重な
ることがないので、３列のパッドを設けても図１０に示
すように一方向からパッドへのボンディングが可能にな
る。よって、ワイヤボンディングの自由度やパッケージ
に対する自由度を高めることができ、ウェーハ状態での
チップへのプロービングに際して、複数のチップの同時
テストやチップの内部波形観察等が可能となる。
【００４９】図１１は、この発明の第４の実施の形態に
係る半導体装置を示すもので、ＬＯＣでワイヤボンディ
ングした状態を示している。この構成は、半導体チップ
の４辺からリードを進入させる際のパッドレイアウトで
あり、ＱＦＰ（Quad Flat Package ）、ＱＦＪ（Quad F
lat J-leaded Package）、及びＱＦＩ（Quad Flat I-le
aded Package）等に好適なものである。パッドは７列に
配置され、各列のパッド１２−１〜１２−７の数が異な
っており、中心部から周辺に放射状に配置されている。
図１１に示したように、パッドを複数列化し、且つ互い
にずらして配置することで、２辺以上からのリード進入
に対してもスムーズにワイヤボンディングを行うことが
できる。しかも、リード１３の先端位置をパッドレイア
ウトに応じて徐々に後退（リード１３のチップ１１上へ
の進入チップ端から終端位置までの距離をチップ端と平
行な方向に順次増減）させることで、パッド１２−１〜
１２−７とリード１３の先端部間の距離を短くでき、ボ
ンディングワイヤ１４どうしの短絡やボンディングワイ
ヤ１４とリード１３との干渉を防ぐことができる。
【００５０】図１２は、この発明の第５の実施の形態に
ついて説明するためのもので、ＬＯＣでワイヤボンディ
ングを行った状態を示している。上述した第１ないし第
４の実施の形態では、複数列のパッドをずらして配置し
たのに対し、この第５の実施の形態では２行のパッドを
平行に配置し、リードを折曲して（先端位置をずらし
て）配置している。すなわち、一対のリード１３−１，
１３−２で行方向に沿って２個のパッド１２を挟むよう
に配置し、パッド１２，１２と対応するリード１３−
１，１３−２とをそれぞれボンディングワイヤ１４を介
して接続している。上記パッド１２，１２とリード１３
−１，１３−２のレイアウトがチップ１１の行方向と列
方向に対してそれぞれ線対称に配置される。
【００５１】このような構成では、第１ないし第４の実
施の形態のような異なるパッド列間でパッド１２をずら
したことによる一部の効果は得られないが、内部回路に
よってパッドレイアウトに制限がある場合（パッドの位
置が固定されている場合）にはリード１３−２を折曲す
る（先端位置をずらす）ことで、パッドを複数列に分割
することによる諸問題に対処できる。
【００５２】図１３は、この発明の第６の実施の形態に
ついて説明するためのもので、ＬＯＣでワイヤボンディ
ングを行った状態を示している。この第６の実施の形態
では，第５の実施の形態と同様に２行のパッドを平行に
配置し、リードの先端位置をずらして配置している。す
なわち、３本のリード１３−１〜１３−３で行方向に沿
った３個のパッド１２を挟むように配置し、対応するパ
ッドとリードの端部とをワイヤボンディングしている。
上記各パッド１２と各リード１３−１〜１３−３のレイ
アウトがチップ１１の行方向と列方向に対してそれぞれ
線対称に配置される。
【００５３】このような構成であっても上記第５の実施
の形態と同様な効果が得られるのは勿論である。また、
図１３に示すパッドレイアウト及びリードレイアウトに
おいて、第４の実施の形態と同様に、必要に応じてリー
ドの先端位置を変えても良い。
【００５４】なお、この発明は上述した第１ないし第６
の実施の形態に限定されるものではなく、要旨を逸脱し
ない範囲内で種々変形して実施可能である。例えば、パ
ッドはチップの中央部に限らず、周辺部に配置（チップ
の一辺、二辺、三辺、及び四辺のいずれかに沿って）し
ても良い。また、パッドレイアウトが局所的に寸断ある
いは単数列になっても実質的な作用効果は変わらない。
【００５５】
【発明の効果】以上説明したように、この発明によれ
ば、ワイヤボンディング、保護回路、配線の引き回し、
及びテスト時における諸問題を回避しつつ、チップサイ
ズの縮小やパッケージの多ピン化並びに狭ピッチ化等に
十分に対応できるパッドレイアウトを備えた半導体装置
が得られる。
【００５６】また、内部回路によってパッドレイアウト
が制限されている場合にも、チップサイズの縮小やパッ
ケージの多ピン化並びに狭ピッチ化等に十分に対応でき
るリードレイアウトを備えた半導体装置が得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る半導体装置
について説明するためのもので、半導体チップの平面
図。
【図２】図１におけるパッド部を抽出して示す拡大図。
【図３】図１に示したパッドレイアウトを有する半導体
装置をＬＯＣでワイヤボンディングした状態を示す図。
【図４】図１に示したパッドレイアウトを有する半導体
装置をワイヤボンディングした状態の他の例を示す図。
【図５】図１に示した半導体装置における保護回路のパ
ターンレイアウト例を示す図。
【図６】図１に示した半導体装置における保護回路のパ
ターンレイアウト例、及び保護回路から内部回路への配
線の導出例について説明するための図。
【図７】図１に示した半導体装置における保護回路のパ
ターンレイアウト例、及びこの保護回路の電源線のレイ
アウト例を示す図。
【図８】この発明の第２の実施の形態に係る半導体装置
について説明するためのもので、ＬＯＣでワイヤボンデ
ィングを行った状態を示す図。
【図９】この発明の第３の実施の形態に係る半導体装置
について説明するためのもので、ＬＯＣでワイヤボンデ
ィングを行った状態を示す図。
【図１０】図９に示したパターンレイアウトにおける他
のリードレイアウトについて説明するためのもので、Ｌ
ＯＣでワイヤボンディングを行った状態を示す図。
【図１１】この発明の第４の実施の形態に係る半導体装
置について説明するためのもので、ＬＯＣでワイヤボン
ディングした状態を示す図。
【図１２】この発明の第５の実施の形態に係る半導体装
置について説明するためのもので、ＬＯＣでワイヤボン
ディングを行った状態を示す図。
【図１３】この発明の第６の実施の形態に係る半導体装
置について説明するためのもので、ＬＯＣでワイヤボン
ディングを行った状態を示す図。
【図１４】従来の半導体装置について説明するためのも
ので、半導体チップの各パッドとリードとをワイヤボン
ディングで接続した状態を示す図。
【図１５】従来の他の半導体装置について説明するため
のもので、半導体チップの各パッドとリードとをワイヤ
ボンディングで接続した状態を示す図。
【図１６】従来の更に他の半導体装置について説明する
ためのもので、半導体チップの各パッドとリードとをワ
イヤボンディングで接続した状態を示す図。
【図１７】従来の改良された半導体装置について説明す
るためのもので、半導体チップのパッドレイアウトを示
す図。
【図１８】従来の改良された他の半導体装置について説
明するためのもので、ＬＯＣでワイヤボンディングを行
った状態を示す図。
【図１９】図１７に示したパッドレイアウトにおける保
護回路のパターンレイアウト例を示す図。
【図２０】図１７に示したパッドレイアウトにおける保
護回路のパターンレイアウト例、及び保護回路から内部
回路への配線の導出例を示す図。
【図２１】図１７に示したパッドレイアウトにおける保
護回路のパターンレイアウト例、及びこの保護回路の電
源線のレイアウト例を示す図。
【符号の説明】
１１…半導体チップ、１２，１２−１〜１２−７…パッ
ド、１３，１３−１〜１３−３…リード、１４…ボンデ
ィングワイヤ、１５−１，１５−２…保護回路、１６−
１ａ，１６−１ｂ，１６−２ａ，１６−２ｂ…配線、１
７−１，１７−２…電源線。

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップと、この半導体チップ中に
    形成された内部回路と、上記半導体チップ上に異なる列
    間でピッチをずらして複数列形成され、上記内部回路と
    電気的に接続される電極引き出し用のパッドとを具備す
    ることを特徴とする半導体装置。
  2. 【請求項２】 前記各パッド間の空き領域の前記半導体
    チップ中に設けられる保護回路を更に具備することを特
    徴とする請求項１に記載の半導体装置。
  3. 【請求項３】 前記パッドの列と直交する相反する方向
    の一方に選択的に導出される前記保護回路から前記内部
    回路への配線を更に具備することを特徴とする請求項２
    に記載の半導体装置。
  4. 【請求項４】 前記パッドの列間の領域に、前記パッド
    の列方向に沿って直線的に延設され、前記保護回路に電
    源を与える一対の電源線を更に具備することを特徴とす
    る請求項２または３に記載の半導体装置。
  5. 【請求項５】 前記パッドは前記半導体チップの中央部
    にｎ（ｎは２以上の整数）列に形成し、各列間で同一方
    向に１／ｎピッチずつずらして配置することを特徴とす
    る請求項１ないし４いずれか１つの項に記載の半導体装
    置。
  6. 【請求項６】 前記パッドは、隣接する各パッド間の距
    離が等しいことを特徴とする請求項１ないし４いずれか
    １つの項に記載の半導体装置。
  7. 【請求項７】 前記半導体チップの一辺に沿って配置さ
    れ、ボンディングワイヤを介して前記各パッドと電気的
    に接続されるリードと、前記半導体チップ、前記リード
    のインナーリード部、及び前記ボンディングワイヤを封
    止するパッケージとを更に具備することを特徴とする請
    求項１ないし６いずれか１つの項に記載の半導体装置。
  8. 【請求項８】 前記半導体チップの対向する二辺に沿っ
    てそれぞれ配置され、ボンディングワイヤを介して前記
    各パッドと電気的に接続されるリードと、前記半導体チ
    ップ、前記リードのインナーリード部、及び前記ボンデ
    ィングワイヤを封止するパッケージとを更に具備するこ
    とを特徴とする請求項１ないし６いずれか１つの項に記
    載の半導体装置。
  9. 【請求項９】 前記半導体チップの三辺に沿ってそれぞ
    れ配置され、ボンディングワイヤを介して前記各パッド
    と電気的に接続されるリードと、前記半導体チップ、前
    記リードのインナーリード部、及び前記ボンディングワ
    イヤを封止するパッケージとを更に具備することを特徴
    とする請求項１ないし６いずれか１つの項に記載の半導
    体装置。
  10. 【請求項１０】 前記半導体チップの四辺に沿ってそれ
    ぞれ配置され、ボンディングワイヤを介して前記各パッ
    ドと電気的に接続されるリードと、前記半導体チップ、
    前記リードのインナーリード部、及び前記ボンディング
    ワイヤを封止するパッケージとを更に具備することを特
    徴とする請求項１ないし６いずれか１つの項に記載の半
    導体装置。
  11. 【請求項１１】 前記リードは、前記各パッド間の領域
    の前記半導体チップ上に配置され、隣接するパッドと前
    記ボンディングワイヤでそれぞれ接続されることを特徴
    とする請求項７ないし１０いずれか１つの項に記載の半
    導体装置。
  12. 【請求項１２】 半導体チップと、この半導体チップ中
    に形成された内部回路と、上記半導体チップ上に複数行
    形成され、上記内部回路と電気的に接続される電極引き
    出し用のパッドと、上記半導体チップ上に少なくとも一
    辺から進入して配置され、上記各パッドにボンディング
    ワイヤを介してそれぞれ接続されるリードとを具備し、
    上記リードは、複数のパッドを挟むように上記半導体チ
    ップ上で折曲されたリード対を含むことを特徴とする半
    導体装置。
  13. 【請求項１３】 前記リードの前記半導体チップ上への
    進入チップ端から終端位置までの距離がチップ内で異な
    ることを特徴とする請求項１１または１２に記載の半導
    体装置。
  14. 【請求項１４】 前記リードの前記半導体チップ上への
    進入チップ端から終端位置までの距離がチップ端と平行
    な方向に順次増減することを特徴とする請求項１１ない
    し１３いずれか１つの項に記載の半導体装置。
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