KR100476925B1 - 본딩 불량과 신호 스큐를 방지하는 패드 배치를 갖는 반도체 칩 - Google Patents

본딩 불량과 신호 스큐를 방지하는 패드 배치를 갖는 반도체 칩 Download PDF

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Abstract

본딩 불량과 신호 스큐를 방지하는 반도체 칩의 패드 배치 방법이 개시된다. 본 발명에 따른 반도체 칩은 메모리 셀 어레이 블락들 위에 배치되는 POC(Pad On Cell) 타입의 패드로 구성된다. ∧자형 패드 배치 또는 POC 타입의 ∨자형 패드 배치를 갖는 POC 타입의 반도체 칩에 의하면, 칩 사이즈를 줄일 수 있을 뿐만 아니라 본딩 와이어 단락 문제와 각 본딩 와이어의 길이가 달라서 발생되는 신호 스큐 문제를 해결한다.

Description

본딩 불량과 신호 스큐를 방지하는 패드 배치를 갖는 반도체 칩 {Semiconductor chip having pad arrangement for preventing bonding failure and signal skew of pad}
본 발명은 반도체 칩에 관한 것으로, 특히 본딩 불량과 신호 스큐를 방지하는 패드 배치를 갖는 반도체 칩에 관한 것이다.
반도체 제조 공정의 발달로 디자인 룰(design rule)이 작아짐에 따라 칩 사이즈가 감소된다. 패드 갯수가 많은 반도체 칩의 경우 패드-투-패드 사이의 디자인 룰인 패드 피치(pad pitch) 리미트(limit)에 걸려 칩 사이즈는 더 이상 작아지지 않는다.
도 1a 내지 도 1c는 종래의 반도체 칩의 배치를 나타내는 도면이다. 도 1a는 일렬로 배치된 패드 배열을, 도 1b는 2렬로 배치된 패드 배열을, 그리고 도 1c는 칩 에지(chip edge)에 배치된 패드 배열을 나타내는 도면이다. 도 2는 도 1b의 2열로 배치된 패드와 패키지(package)의 리드 프레임(lead frame)과의 본딩 와이어(bonding wire) 상태를 나타낸다. 도 2를 참고하면, 패드 1, 2, 3, 6, 7, 8, 9, 10, 11, 14, 15, 16는 리드 프레임과의 본딩시 인접한 본딩 와이어와 단락(short)되는 문제점을 지닌다. 이러한 문제점은 패드 개수가 많을수록 더욱 심각해진다. 그리고 패드 1, 8, 9, 16과 연결되는 본딩 와이어의 길이는 패드 4, 5, 12, 13과 연결되는 본딩 와이어의 길이 보다 길다. 본딩 와이어의 길이가 서로 다르면 각 패드로 전달되는 신호들 간에 스큐가 발생하는 데, 이는 반도체 칩의 고속 동작을 방해하는 하나의 요인이 된다.
따라서, 리드 프레임과 패드와의 본딩 불량을 해결하고 각 본딩 와이어의 길이를 균일하게 하여 신호 스큐를 방지할 수 있는 패드 배치가 요구된다.
본 발명의 목적은 칩 사이즈를 줄임과 동시에 리드 프레임과 패드와의 본딩 불량을 해결하고 각 본딩 와이어의 길이를 균일하게 하여 신호 스큐를 방지할 수 있는 패드 배치를 갖는 반도체 칩을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 칩은, 제 1 패드와; 상기 제 1 패드로부터 일격되어 좌측 하단 방향으로 사선 배치되는 복수개의 제 2 패드들과; 그리고 상기 제 1 패드로부터 일격되어 우측 하단 방향으로 사선 배치되는 복수개의 제 3 패드들을 포함하되, 상기 제 1 패드, 상기 제 2 패드들, 그리고 상기 제 3 패드들은 메모리 셀 어레이 블락들 위에 배치되는 것을 특징으로 한다. 실시예로서, 상기 제 2 패드들과 상기 제 3 패드들은, 상기 제 1 패드를 중심으로 서로 대칭적인 것을 특징으로 한다. 실시예로서, 상기 제 2 패드들과 상기 제 3 패드들은, 상기 제 1 패드를 중심으로 서로 비대칭적인 것을 특징으로 한다.상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 칩의 다른 일면은, 제 1 패드와; 상기 제 1 패드로부터 일격되어 좌측 상단 방향으로 사선 배치되는 복수개의 제 2 패드들과; 그리고 상기 제 1 패드로부터 일격되어 우측 상단 방향으로 사선 배치되는 복수개의 제 3 패드들을 포함하되, 상기 제 1 패드, 상기 제 2 패드들, 그리고 상기 제 3 패드들은 메모리 셀 어레이 블락들 위에 배치되는 것을 특징으로 한다. 실시예로서, 상기 제 2 패드들과 상기 제 3 패드들은, 상기 제 1 패드를 중심으로 서로 대칭적인 것을 특징으로 한다. 실시예로서, 상기 제 2 패드들과 상기 제 3 패드들은, 상기 제 1 패드를 중심으로 서로 비대칭적인 것을 특징으로 한다.
삭제
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 칩의 또 다른 일면은,제 1 패드와; 상기 제 1 패드로부터 일격되어 우측 하단쪽으로 배치되는 제 2 패드와; 상기 제 2 패드로부터 일격되어 우측 상단쪽으로 배치되는 제 3 패드와; 그리고 상기 제 3 패드로부터 일격되어 우측 하단쪽으로 배치되는 제 4 패드를 포함하되, 상기 제 1 패드, 상기 제 2 패드, 상기 제 3 패드, 그리고 상기 제 4 패드는 메모리 셀 어레이 블락들 위에 배치되는 것을 특징으로 한다.따라서, 본 발명에 의하면, 반도체 칩의 패드를 ∧자형 또는 ∨자형으로 배치하여 본딩 와이어의 단락 문제를 해결한다. 그리고 각 패드와 리드프레임간의 본딩 와이어 길이를 동일하게 하여 신호 스큐 문제를 해결한다. 또한 메모리 셀 어레이 블락들 위에 패드를 ∧자형 또는 ∨자형으로 배치함에 따라 칩 사이즈를 줄이고, 패드의 사선 배열 배치를 비대칭적으로 두어 리드 프레임과의 각도에 맞추어 본딩이 가능하다.
삭제
도 3은 본 발명의 제1 실시예에 따른 패드 배치 및 리드 프레임과의 본딩 모습을 나타내는 도면이다. 도 3을 참조하면, 칩 내 패드 1, 2, 3, 4와 패드 5, 6, 7, 8, 그리고 패드 9, 10, 11, 12와 패드 13, 14, 15, 16은 칩의 모서리 쪽에 사선 방향으로 배치되어 ∧자형을 이룬다. 각 패드와 리드 프레임과의 본딩 와이어된 상태를 살펴보면, 패드 1, 2, 3, 패드 6, 7, 8, 패드 9, 10, 11, 그리고 패드 14, 15, 16 각각은 리드 프레임과의 본딩시 서로 평행하게 연결된다. 이에 따라 종래의 기술에서 칩의 모서리 부분에서 인접한 본딩 와이어끼리 단락되는 문제는 발생하지 않는다. 그리고 사선의 각이 클수록 칩의 모서리 쪽에 배치되는 패드의 갯수가 많아지므로 패드 수가 많은 반도체 칩의 경우에 적합하다.
도 4는 본 발명의 제2 실시예에 따른 패드 배치 및 리드 프레임과의 본딩 모습을 나타내는 도면이다. 도 4를 참조하면, 도 3의 사선 방향 패드 배치와 유사하지만, 패드 1, 2, 3, 4, 5, 그리고 패드 6, 7, 8, 9, 10 각각은 ∨자형을 이룬다. ∨자형 배치의 패드 각각은 리드 프레임과의 본딩 시 본딩 와이어의 길이가 같아진다. 이는 종래의 본딩 와이어의 길이가 서로 다름으로 인해 생긴 신호 스큐 문제를 해결한다.
도 5는 본 발명의 제3 실시예에 따른 패드 배치를 나타내는 도면이다. 도 5를 참조하면, 칩 내부는 메모리 셀 어레이 블락들(MCB0, MCB1, MCB2, MCB3)과 센스앰프(S/A) 블락이 배열되어 있고, 메모리 셀 어레이 블락들(MCB0, MCB1, MCB2, MCB3) 위로 패드 1, 2, 3, 4, 5, 6, 7, 8이 지그재그 형태로 배열되어 있다. 패드 아래에는 메모리 셀들의 패턴이 존재하는 데, 이런 타입의 패드를 일명 "POC(Pad On Cell)"라고 한다. POC 패드를 지그재그 형태로 2열로 배치하면, 한 방향에서 본딩되는 패드 수가 1열로 배치하는 것보다 증가된다. 따라서, 본 실시예의 패드 배치는 한 방향으로 본딩해야 하는 패드 수가 많을 경우 적합한 배치 방법이다.
도 6a 및 도 6b는 본 발명의 제4 실시예에 따른 패드 배치를 나타내는 도면이다. 도 6a을 참조하면, POC 타입의 패드 1, 2, 3, 4, 5, 6, 7, 8, 9가 메모리 셀 어레이 블락들(MCB0, MCB1, MCB2, MCB3, MCB4) 위에 ∨자형으로 배열되어 있다. 이는 도 4의 패드 배치와 마찬가지로, ∨자형 배치의 POC 패드 1, 2, 3, 4, 5, 6, 7, 8, 9 각각은 리드 프레임과의 본딩 시 본딩 와이어의 길이가 같아지기 때문에 종래의 본딩 와이어의 길이가 서로 다름으로 인해 생긴 신호 스큐 문제를 해결한다. 도 6b를 참조하면, POC 타입의 패드 1, 2, 3, 4, 5, 6, 7, 8, 9가 메모리 셀 어레이 블락들(MCB0, MCB1, MCB2, MCB3, MCB4) 위에 ∧자형으로 배열되어 있다. 이는 칩의 모서리 부분에서 인접한 본딩 와이어끼리 단락되는 문제를 방지한다.
도 7은 본 발명의 제5 실시예에 따른 패드 배치를 나타내는 도면이다. 도 7을 참조하면, 패드 1, 2, 3, 4, 5, 6, 7, 8, 9는 전체적으로 ∨자형으로 배열된다. 그런데, 패드 1, 2, 3, 4, 5가 이루는 ⓐ사선 각과 패드 6, 7, 8, 9가 이루는 ⓑ사선 각은 서로 다르다. 이는 멀티 칩을 패키지할 때 내장되는 칩들이 패키지의 중앙에 놓이지 않고 한쪽 방향에 치우쳐져 리드 프레임과 본딩되는 경우에, 중앙에 위치하는 리드 프레임의 각도에 맞게끔 패드 6, 7, 8, 9가 배열되고 에지(edge)에 위치하는 리드 프레임에 맞추어 패드 1, 2, 3, 4, 5가 배열되는 예를 보여준다. 본 실시예의 패드 배치는 각 본딩 와이어의 길이를 거의 동일하게 가져가므로, 신호 간의 스큐를 방지한다.
도 8은 본 발명의 제6 실시예에 따른 패드 배치를 나타내는 도면이다. 도 8을 참조하면, POC 타입 패드 1, 2, 3, 4, 5, 6, 7, 8, 9가 메모리 셀 어레이 블락들(MCB0, MCB1, MCB2, MCB3, MCB4) 위에 전체적으로 ∧자형으로 배열된다. 도 7과 마찬가지로, 패드 1, 2, 3, 4, 5가 이루는 ⓐ사선 각과 패드 6, 7, 8, 9가 이루는 ⓑ사선 각은 서로 다르다. 패드 6, 7, 8, 9는 칩이 패키지의 중앙에 놓이지 않고 한쪽 방향에 치우쳐져 리드 프레임과 본딩되는 경우, 중앙에 위치하는 리드 프레임의 각도에 맞게끔 배열된다.
도 9는 본 발명의 제7 실시예에 따른 패드 배치를 나타내는 도면이다. 도 9의 패드 배치는 도 8의 패드 배치와 동일하다. 다만, 도 9의 패드는 반도체 기판 위에 배열되는 일반적인 패드인 반면, 도 8의 패드는 POC 타입의 패드인 점에서 차이가 있다. 설명의 중복을 피하기 위하여 구체적인 설명은 생략된다.
따라서, 본 발명의 실시예들에 따른 패드 배치에 의하면, 패드와 리드 프레임과의 본딩 와이어 단락 문제를 해결하고, 각 본딩 와이어의 길이를 동일하게 하여 신호 스큐 문제를 해결한다.
이상에서, 본 발명은 실시예들을 들어 기술하였지만 이는 예시적인 것에 불과하며 본 발명의 기술적 사상 및 범위를 제한하거나 한정하는 것은 아니다. 그러므로, 본 발명의 기술적 사상 및 범위를 벗어나지 않는 한도 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 본 발명에 의하면, POC 타입의 패드를 ∧자형 또는 ∨자형으로 배치함에 따라 칩 사이즈를 줄이고, 패드의 사선 배열 배치를 비 대칭적으로 두어 리드 프레임과의 각도에 맞추어 본딩이 가능하다. 반도체 칩의 패드를 ∧자형 또는 ∨자형으로 배치하여 본딩 와이어의 단락 문제를 해결한다. 그리고 각 본딩 와이어의 길이를 동일하게 신호 스큐 문제를 해결한다.
도 1a 내지 도 1c는 종래의 패드 배치를 나타내는 도면이다.
도 2는 종래 기술의 리드 프레임과 패드와의 본딩 불량을 나타내는 도면이다.
도 3은 본 발명의 제1 실시예에 따른 패드 배치와 리드 프레임과의 연결을 나타내는 도면이다.
도 4는 본 발명의 제2 실시예에 따른 패드 배치와 리드 프레임과의 연결을 나타내는 도면이다.
도 5는 본 발명의 제3 실시예에 따른 패드 배치를 나타내는 도면이다.
도 6a 및 도 6b는 본 발명의 제4 실시예에 따른 패드 배치를 나타내는 도면이다.
도 7은 본 발명의 제5 실시예에 따른 패드 배치를 나타내는 도면이다.
도 8은 본 발명의 제6 실시예에 따른 패드 배치를 나타내는 도면이다.
도 9는 본 발명의 제7 실시예에 따른 패드 배치를 나타내는 도면이다.

Claims (10)

  1. 반도체 칩에 있어서:
    제 1 패드와;
    상기 제 1 패드로부터 일격되어 좌측 하단 방향으로 사선 배치되는 복수개의 제 2 패드들과; 그리고
    상기 제 1 패드로부터 일격되어 우측 하단 방향으로 사선 배치되는 복수개의 제 3 패드들을 포함하되,
    상기 제 1 패드, 상기 제 2 패드들, 그리고 상기 제 3 패드들은 메모리 셀 어레이 블락들 위에 배치되는 것을 특징으로 하는 반도체 칩.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 2 패드들과 상기 제 3 패드들은, 상기 제 1 패드를 중심으로 서로 대칭적인 것을 특징으로 하는 반도체 칩.
  4. 제 1 항에 있어서,
    상기 제 2 패드들과 상기 제 3 패드들은, 상기 제 1 패드를 중심으로 서로 비대칭적인 것을 특징으로 하는 반도체 칩.
  5. 반도체 칩에 있어서;
    제 1 패드와;
    상기 제 1 패드로부터 일격되어 좌측 상단 방향으로 사선 배치되는 복수개의 제 2 패드들과; 그리고
    상기 제 1 패드로부터 일격되어 우측 상단 방향으로 사선 배치되는 복수개의 제 3 패드들을 포함하되,
    상기 제 1 패드, 상기 제 2 패드들, 그리고 상기 제 3 패드들은 메모리 셀 어레이 블락들 위에 배치되는 것을 특징으로 하는 반도체 칩.
  6. 삭제
  7. 제 5 항에 있어서,
    상기 제 2 패드들과 상기 제 3 패드들은, 상기 제 1 패드를 중심으로 서로 대칭적인 것을 특징으로 하는 반도체 칩.
  8. 제 5 항에 있어서,
    상기 제 2 패드들과 상기 제 3 패드들은, 상기 제 1 패드를 중심으로 서로 비대칭적인 것을 특징으로 하는 반도체 칩.
  9. 반도체 칩에 있어서;
    제 1 패드와;
    상기 제 1 패드로부터 일격되어 우측 하단쪽으로 배치되는 제 2 패드와;
    상기 제 2 패드로부터 일격되어 우측 상단쪽으로 배치되는 제 3 패드와; 그리고
    상기 제 3 패드로부터 일격되어 우측 하단쪽으로 배치되는 제 4 패드를 포함하되,
    상기 제 1 패드, 상기 제 2 패드, 상기 제 3 패드, 그리고 상기 제 4 패드는 메모리 셀 어레이 블락들 위에 배치되는 것을 특징으로 하는 반도체 칩.
  10. 삭제
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