TWI549254B - 具有堅固晶片結構的微電子封裝 - Google Patents

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TWI549254B
TWI549254B TW103106380A TW103106380A TWI549254B TW I549254 B TWI549254 B TW I549254B TW 103106380 A TW103106380 A TW 103106380A TW 103106380 A TW103106380 A TW 103106380A TW I549254 B TWI549254 B TW I549254B
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貝爾格森 哈巴
里查 德威特 克里斯匹
惠爾 佐尼
伊黎雅斯 莫罕默德
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英帆薩斯公司
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Description

具有堅固晶片結構的微電子封裝
本發明關於微電子封裝。
一典型半導體晶片係形成為一大體上薄的矩形立方體，具有正面和背面主要表面及延伸於該正表面和背表面之間的小小邊緣表面。該晶片的正表面和背表面之間的厚度或距離典型地係較在該正表面或後表面平面所測量的晶片長度和寬度小許多倍。該晶片典型地在它的正表面上具有接觸件且在連接至該些接觸件的晶片內具有電子電路。使用時，該些接觸件係電性連接至一較大型電路。通常，晶片係藉由處理一較大平面晶圓以同時形成許多晶片的電子電路和接觸件，並接著沿著形成個別晶片的邊緣或邊界且稱之為“小方塊切割道”的線將該晶圓切斷而製造之。
晶片典型地係安裝在稱之為封裝的結構。一封裝可包含例如具有終端於其上的小型電路面板的封裝基板。該晶片係實體上附接至該封裝基板，且該晶片的接觸件係電性連接至該封裝基板的終端。具有或沒有其它元件的封裝基板提供該晶片實體保護。甚至，該封裝基板的終端被安排以使得該整個封裝可輕易地安裝至一電路面板或其它結構以提供該晶片及該較大型電路之間的相互連接。例如，許多晶片封裝具有較該晶片的接 觸件大、彼此間的分隔比該晶片的接觸件的間隔更大或上述兩者的終端，如此，該些終端可使用例如表面黏著技術的標準接合技術來輕易地焊接至一較大型電路面板上的傳導性結構。例如，在一晶片封裝上的終端可被安排成對應至例如由該JEDEC固態技術協會所公告那些的正規或非正規工業標準的圖案。
某些半導體晶片被提供，具有它們的接觸件置放成沿著該晶 片正表面的行方向延伸的一或更多行。典型地，該行方向係平行於該晶片的二邊緣。例如，該接觸件行或該些接觸件行可置於該晶片的左和右邊緣間的中間並可平行於該晶片的邊緣。例如動態隨機存取記憶體(“DRAM”)晶片的記憶體晶片一般係提供於本架構中。本類型晶片一般係使用具有上和下表面、下表面處的終端及自該上表面延伸貫穿該基板至該下表面的槽孔形式的孔隙之封裝基板來封裝之。該基板可在鄰接該槽孔的下表面處具有接合墊片，該些接合墊片係經由該封裝基板上的導線來電性連接至該些終端。該晶片係以該晶片正表面面向下朝著該封裝基板且在該晶片上的該接觸件行或該些接觸件行對準著該封裝基板中的槽孔來安裝至該封裝基板的上表面。該晶片的接觸件係經由延伸貫穿該封裝基板中的槽孔的打線來連接至該封裝基板的接合墊片，如此，該晶片的接觸件係電性連接至該封裝基板的終端。該些打線典型地係由填充該槽孔的密封劑所覆蓋。在該封裝基板下表面的終端可被接合至一電路面板上的接觸件墊片，如此，該晶片係與整合於該電路面板內的較大型電路互相連接。
記憶體晶片一般係成組地使用。例如，在處理八位元的位元 組形式資料且每一個位元組中使用單一錯誤校正位元的電腦系統中，該些 記憶體晶片可以九個記憶體晶片為一組的成組方式來提供，使得一位元組及該附帶錯誤校正位元可藉由對該九個晶片中的每一個來儲存或擷取一位元而被儲存及擷取。這類成組的晶片可使它們的接觸件中的許多共同地連接。例如，承載電源供應器電壓及接地的接觸件可為共同連接，承載位址和資料訊號至各種晶片的接觸件亦同。每一個晶片上的其它接觸件對該電路面板上的特屬線路具有特屬連接。例如，用以標示該組中的個別晶片所使用稱之為“晶片選擇”訊號的訊號典型地在該電路面板上具有特屬連接，使得傳送至該電路面板上的特定接觸件的訊號係只佈線至該組中的一個晶片。
各種提議已被提出以將本類型的複數個晶片安裝至封裝 中，使得該複數個晶片可藉由將一封裝附接至一電路面板來連接至該電路面板。這類封裝可使每一個晶片的接觸件中的一些共同地連接至該封裝基板上的終端。這個降低該些晶片封裝及該電路板之間必須產生的連接數量。例如，在二晶片被提供於單一封裝中的所在處，該封裝上的總終端數量較單一晶片封裝上所需終端數量可以相當少兩倍。可共同地連接至該封裝中的二晶片的終端僅需提供一次。甚至，必須處理及安裝至該電路面板的封裝數量可藉由在每一個封裝內提供多個晶片而被降低。例如，美國專利案號7,061,121及美國公告專利申請案號2012/0267798揭示可容納例如記憶體晶片的多個晶片的封裝。然而，進一步改進會是可期待的。
本發明一觀點提供一微電子封裝。根據本發明本觀點的封裝可期待地包含一封裝基板，具有上和下表面及在該下表面的終端。該封裝 可期待地進一步包含置放於該封裝基板上的第一和第二晶片。該第一晶片和該第二晶片中的每一個較佳地具有一前表面、一後表面及在該前表面處置放成在一行方向延伸的一或更多行的接觸件。該第一晶片和該第二晶片最佳地係在橫切於該行方向的橫向方向上彼此間互相偏移一中心至中心偏移距離。該封裝可期待地進一步包括互連墊片，置放於具有小於該偏移距離的寬度的細長互連區域中。該些互連墊片可期待地面向下朝著該封裝基板。該些互連墊片中的至少一些可期待地係電性連接至該第一晶片和該第二晶片的接觸件中的至少一些，且該些互連墊片中的至少一些可期待地係電性連接至該封裝基板上的終端中的至少一些。
在某些實施例中，該第一晶片和該第二晶片每一個具有延伸 於該行方向的第一和第二邊緣，且該第一晶片和該第二晶片的前表面彼此實際上係共平面。該第一晶片的第一邊緣係與該第二晶片的第二邊緣並列，且該些互連墊片可鄰接該並列第一和第二邊緣來置放之。例如，該第一晶片和該第二晶片彼此間可互相整合或獨立。該些互連墊片可被支撐於該第一晶片和該第二晶片之一或兩者的前表面上，且該第一晶片和該第二晶片的前表面可面向下朝著該封裝基板的上表面。該封裝可包含自該些互連墊片朝著該第一晶片和該第二晶片的接觸件延伸的重分佈導線，且該些互連墊片可透過該些重分佈導線來電性連接至該第一晶片和該第二晶片的接觸件。
在其它實施例中，該封裝進一步包含一重分佈中介層，具有 面對該第一晶片和該第二晶片的前表面的內部表面及面背離該第一晶片和該第二晶片的外部表面，且該些互連墊片係承載在該重分佈中介層上。
在更多其它實施例中，該封裝包含具有面對該第一晶片和該 第二晶片的後表面的內部表面及面背離該些晶片的外部表面。再次地，該些互連墊片可被承載在該重分佈中介層上。例如，該第一晶片和該第二晶片可利用它們的前表面彼此間實際上共平面來置放成為一第一組件，且該封裝可包含具有它們各自的前表面彼此間實際上共平面並構成一第二組件的第三和第四晶片。該第二組件可部分重疊該第一組件，使得該第三晶片的一表面中的至少一部分面對該第二晶片的一表面中的至少一部分，且使得第二組件的一部分於該橫向方向上伸出超過該第一組件。該第三晶片和該第四晶片可期待地係電性連接至該封裝基板上的終端中的至少一些。例如，該第二組件可包含對準著該第二組件伸出部分的額外連接墊片，該些額外連接墊片中的至少一些係連接至該第三晶片和該第四晶片的接觸件中的至少一些並至該封裝基板的終端中的至少一些。
在再一安排中，該第三晶片和該第四晶片彼此間且與該第一 晶片和該第二晶片係實際上共平面。該第三晶片和該第四晶片可在該橫向方向上分別對準著該第一晶片和該第二晶片，但在該行方向上與該第一晶片和該第二晶片具有偏移。反之，該第三晶片和該第四晶片可在該行方向上分別對準著該第一晶片和該第二晶片，但在該橫向方向上與該第一晶片和該第二晶片具有偏移。例如，該第一至第四晶片中的二者彼此間可在該橫向方向上互相隔開，且該封裝可進一步包括一第五晶片，具有一前表面及在該前表面的接觸件。該第五晶片的前表面可面對該二隔開晶片的後表面中的部分，且該第五晶片的接觸件可對準著該間隙並透過該間隙來連接至該封裝基板。
本發明再一觀點提供一微電子單元。根據本發明本觀點的單 元包含一第一組件，包含機械性連接至彼此的第一和第二晶片。又在此，該第一晶片和該第二晶片彼此間可互相整合或獨立，其例中，該單元可期待地進一步包括將該第一晶片和該第二晶片彼此間互相緊固的附接件。又在此，每一個晶片可期待地具有一前表面、一後表面、延伸於一邊緣方向並與該晶片前表面接界的第一和第二邊緣、及在該前表面的接觸件。該些晶片可期待地與彼此間實際上共平面的第一和第二晶片的前表面係肩並肩地置放，且該第一晶片的第一邊緣與該第二晶片的第二邊緣並列。因此，該組件具有由該第一晶片和該第二晶片的前表面所至少部分定義的前表面。根據本發明本觀點的單元包含承載於該組件前表面上的互連墊片。該些互連墊片中的至少一些係電性連接至該第一晶片的接觸件中的至少一些，且該些互連墊片中的至少一些係電性連接至該第二晶片的接觸件中的至少一些。較佳地，該些互連墊片包含一或更多共同互連墊片，每一個這類共同互連墊片係連接至該第一晶片中的至少一接觸件並至該第二晶片中的至少一接觸件。該第一晶片和該第二晶片彼此間可在橫切於該邊緣方向的橫向方向上互相偏移一中心至中心偏移距離，且該些互連墊片可被置放於具有小於該偏移距離的寬度的細長互連區域中。根據本發明本觀點的單元可被充當例如上述封裝內的元件來使用。
本發明這個及其它目的、特徵與優勢會因為結合該些附圖來 進行下述較佳具體實施例的詳細說明而更加顯而易見。
20、120、220、320、920、990、1020、1090、1320‧‧‧單元
22、42、122、142、222、242、422、442、722、742‧‧‧晶片
822、842、922、924、992、994、1022、1024、1092、1094‧‧‧晶片
1010、1121、1104、1106、1114、1116、1201、1202、1203‧‧‧晶片
1204、1302、1304、1306、1308‧‧‧晶片
24、44、124、144、224、244、424、444‧‧‧前表面
724、744、824、1044、1096、1098‧‧‧前表面
26、45、726、745、845‧‧‧後表面
28、46、48、126、148、426、448、626、648‧‧‧邊緣
848、1002、1004、1206、1208、1210、1214‧‧‧邊緣
30、34、50、54、1216、1218、1220、1224‧‧‧末端
36、56、236、256、436、456、636、656、736、756、1310‧‧‧接觸件
836、936、956、1012、1036、1056、1230、1310‧‧‧接觸件
38‧‧‧內部電路構件
49‧‧‧切割道
60、60a、60b、160、260、360、460、560‧‧‧互連墊片
660、760、960、996、1060、1099、1160‧‧‧互連墊片
1118、1260、1260a、1260b、1260c、1360‧‧‧互連墊片
62、162、262、1362‧‧‧互連區域
64、164、264、364、607、1364‧‧‧重分佈導線
66、202、302‧‧‧介電層
70、470、970、1070、1170‧‧‧封裝基板
72‧‧‧上表面
74‧‧‧下表面
76、476、570、974、1074、1174‧‧‧終端
78‧‧‧焊料塊
80、480、980、981、1008、1088、1089、1109‧‧‧孔隙或槽孔
82、204、304、412、482、1117‧‧‧接合墊片
84、414‧‧‧導體
86、408‧‧‧黏接劑
88、206、306、488、1014‧‧‧打線
102‧‧‧附接件或封膠化合物
402、502、1102、1108‧‧‧重分佈中介層
404、504、602、704‧‧‧內部表面
406、606‧‧‧外部表面
410‧‧‧開口
416、1119‧‧‧密封劑
503‧‧‧孔洞
601、711‧‧‧通孔導體
609、709‧‧‧墊片
801‧‧‧間隔子
1006‧‧‧間隙
1111、1113‧‧‧組件
D0、Dr‧‧‧距離
X‧‧‧橫向方向
Y‧‧‧邊緣方向
圖1係根據本發明一實施例的單元的示意性平面圖。
圖2係說明合圖1單元的封裝的示意性剖面圖。
圖3係根據本發明一進一步實施例的單元的示意性平面圖。
圖4係類似於圖3，但說明根據本發明再一實施例的單元的圖。
圖5係圖4所述單元的示意性剖面圖。
圖6係類似於圖3和4，但說明根據本發明再一實施例的單元的進一步圖。
圖7-14係說明根據本發明更多進一步實施例的封裝的示意性剖面圖。
圖15係說明根據本發明再一實施例的單元的示意性俯視圖。
圖16係說明根據本發明又一實施例的單元的示意性俯視圖。
根據本發明一實施例(圖1)的單元20包含具有一前表面24及一後表面26的第一半導體晶片22。晶片22具有一第一或左邊緣26及一相對第二或右邊緣28，該些邊緣26和28彼此間互相平行延伸於圖1箭頭Y所示的邊緣或行方向。晶片22也具有延伸於圖1箭頭X所示的橫切至該邊緣方向的橫向方向的末端30和34，使得該些邊緣26和28及末端30和34共同合作地與該晶片的前和後表面24和26接界。第一晶片22在前表面24也具有接觸件36。如參考至例如一晶片或基板的結構來使用於本揭示地，一電性傳導構件係“在”一結構表面的陳述指示著當該結構未與任何其它構件組合時，該電性傳導構件係可用於接觸在垂直於該結構表面的方向上自該結構外部往該結構表面移動的理論點。因此，在一結構表面的終端、接觸件或其它傳導構件可自這類表面凸出；可齊平於這類表面；或可凹陷 至該結構內相對應這類表面的孔洞或凹地中。
接觸件36被安排成一行或多行，每一個這類行延伸於與該 邊緣方向Y平行的行方向。晶片22也具有圖1所示意描述的內部電路構件38，該些內部電路構件係連接至該些接觸件36。雖然只有少數接觸件及少數內部電路構件38係示於圖1，但是一典型晶片可具有許多或數千接觸件且可具有巨量內部電路構件。該些內部電路構件的架構係由該晶片功能所決定。例如，該晶片可為例如一動態隨機存取記憶體晶片的記憶體晶片，且可具有例如儲存細胞與安排來接收例如位址和資料訊號以及電源和接地訊號與其它控制訊號的訊號的輸出入電路的構件，使得資料可以已知方式被寫入該些儲存細胞並讀出該些儲存細胞。如本揭示中所使用地，該術語“記憶體晶片”參考至一晶片，其中，專用於主動電路構件的晶片區域的至少50%係專用於與該記憶體功能相關的主動電路構件。
單元20也包含一第二半導體晶片42，具有一前表面44及 一後表面45(圖2)，並同時具有延伸於該邊緣或Y方向的第一邊緣46及延伸於該橫向或X方向的末端50和54。又在此，該第二晶片在該前表面44具有接觸件56並具有電性連接至該些接觸件的內部電路58。該第二晶片主要地可與該第一晶片一模一樣。如圖2所最佳看見地，晶片22和42的前表面24和44彼此間係互相共平面，且該二晶片的後表面26和45彼此間也是共平面。該第一晶片的第一邊緣26係與該第二晶片42的第二邊緣48並列。 在所述實施例中，該二晶片24和44係形成為例如矽半導體材料的單一本體。該第二晶片的第一邊緣42、該第一晶片的第二邊緣28及該第一晶片和該第二晶片的末端30、34、50和54係可見為延伸於介於該晶片前和後表面 之間的垂直方向上的小而大體上平的表面。
該第一晶片的第一邊緣26和該第二晶片的第二邊緣48彼此 間係互相鄰接。稱之為一“切割道”的半導體材料窄條帶49位於該第一晶片的第一邊緣26及該第二晶片的第二邊緣48之間。雖然與該切割道49接界的晶片邊緣26和48的表面不可見，但是該些邊緣仍存在。這些邊緣係在該些晶片之間的切割道處的各晶片邊界。如上述地，晶片一般係藉由處理連續性晶圓並沿著切割道切割或裁剪該些晶片以分開彼此來形成之。一切割道係該矽晶圓的線性區域，其在該晶片它本身的半導體材料內缺乏在該晶片正常操作期間服務用的內部互連件。例如測試電路的特性可存在於切割道中。這些構件可存在於該單元中，或替代性地，可在該晶圓處理期間被損毀。換言之，如本揭示所使用地，不論該晶片是否已在切割該晶圓期間與其它晶片分離，一晶片都在一切割道具有一邊緣。
該術語“自由邊緣”或“自由末端”在此被使用以標示已 在製造期間與該晶圓內的鄰接晶片的邊緣或末端分離的一晶片邊緣或末端，而該術語“束縛邊緣”或“束縛末端”被使用以標示仍是附接至該晶圓鄰接晶片的一晶片邊緣或末端。在圖1和2實施例中，第一晶片22的第一邊緣26和第二晶片42的第二邊緣48係束縛邊緣，而第一晶片22的第二邊緣28和第二晶片42的第一邊緣46係自由邊緣，且末端30、34、50和54係自由末端。
該二晶片22和42共同合作形成具有由該二晶片的前表面 24和44所構成的一前表面的組件。在該組件中的晶片彼此間係互相偏移一中心至中心偏移距離DO(圖1)。該中心至中心偏移距離係介於該二晶片的中 心線之間的距離。在本實施例中，DO係等於單一晶片的橫向方向寬度加該切割道49的寬度。該切割道的寬度係遠小於一晶片的寬度，因而DO係大約等於單一晶片的寬度。
單元20進一步包含該組件前表面上所承載的互連墊片。在 本實施例中，該些互連墊片係承載於第一晶片22的前表面24上。該些互連墊片係置放於圖1虛線所略示的窄細長互連區域62中。該橫向或X方向上的互連區域62的寬度Dr係相當小於該偏移距離DO且多數可期待地係小於幾毫米，更佳地小於1毫米。如圖1所示地，互連墊片60係置放在與該些接觸件36和56列平行的邊緣或行方向上延伸的二列中。該些互連墊片60係經由重分佈導線64來電性連接至晶片22和42的接觸件36和56。該些互連墊片60中的一些係共同互連墊片60a。每一個共同互連墊片60a係連接至該第一晶片的至少一接觸件36且同時連接至該第二晶片的至少一接觸件56。其它互連墊片60係特屬互連墊片60b。一特屬互連墊片60b可被連接至該第一晶片的一或更多接觸件36，但不連接至該第二晶片的任何接觸件。替代性地，一特屬互連墊片可被連接至該第二晶片的一或更多接觸件56，但不連接至該第一晶片的任何接觸件。
該些互連墊片60和重分佈導線64可直接置放於該些晶片的 前表面上或可靠在一介電材料薄層或塗層上，該薄層位在該些晶片前表面上且由該些晶片前表面所支撐。如參考至圖2所最佳看見地，該些重分佈導線64可被一薄介電層所覆蓋。該些互連墊片、重分佈導線及相關介電層可使用例如“旋塗式”介電層應用的傳統製程及例如電鍍和選擇性蝕刻的傳統金屬形成技術來形成之。該些互連墊片和重分佈導線可形成於該些晶 片為一較大晶圓一部分之時，也就是將該些晶片的自由邊緣和末端自該晶圓內的其它晶片中切斷之前。
如圖2所最佳看見地，一整合著單元20的封裝整合著具有 上表面72、下表面74和在該下表面74的終端76的封裝基板70。封裝基板70可為一小型硬式或可撓式電路面板。終端76被安排以在例如安裝至一較大型電路面板時連接至一較大型電路。在所述實施例中，終端76被建構成可焊接墊片，其可被表面黏接至一電路板(未顯示)。焊料塊78可基於本目的而被提供在終端76上。封裝基板70具有自上表面72延伸穿過它而到達下表面76的孔隙80。孔隙80係為一槽孔形式。接合墊片82係提供於鄰接該孔隙的底部表面74。該些接合墊片82係經由導體84來電性連接至該些終端76，基於簡潔說明起見，只有其中少數被顯示。
單元20被安裝在具有該些晶片的前表面24和44所定義的 晶片組件前表面的封裝基板70上，面向下朝著該封裝基板的上表面72，且該單元(圖1)的互連墊片62對準著該封裝基板內的孔隙或槽孔80，使得該些互連墊片60也是對準著該孔隙或槽孔80。一黏接劑86可接合該單元至該封裝基板。例如，如圖2所述地，該黏接劑86可接觸到覆蓋該些重分佈導線64的介電層66。互連墊片60係經由例如透過該孔隙80自該些互連墊片延伸的打線88的引線來連接至該些接合墊片82。因此，該些互連墊片及對應晶片接觸件係電性連接至該封裝基板的終端76。一密封劑(未顯示)可被提供於槽孔80內與該封裝基板下表面74的鄰接區域上，以便覆蓋該些打線88。同時，一密封劑(未顯示)可被提供於該封裝基板上表面72上、該晶片露出邊緣和末端上及該些晶片的露出後表面26和44上。
上述封裝及單元簡化該些晶片至該些終端的連接。連接單元 20至該封裝基板的終端所需的打線數量係相當地少於若是在該些晶片兩者上的每一個個別接觸件連接至該封裝基板特性時所需的打線數量。同時，因為所有打線可被製造於單一相當窄的區域中，故在該封裝基板中只需一孔隙。這個相當地簡化該封裝基板上的繞線並留下更多空間給該封裝基板下表面上的終端。
除了形成該單元的第一晶片122和第二晶片142彼此間係互 相分開而非整合在一起外，根據一進一步實施例的單元120(圖3)係與圖1所示單元一模一樣。換言之，第一晶片122的第一邊緣126和第二晶片142的第二邊緣148係自由邊緣而非束縛邊緣。又在此，該些晶片係置放成與圖1的單元相同的肩並肩關係，具有該些晶片前表面彼此間係共平面並具有該第一晶片的第一邊緣126與該第二晶片的第二邊緣148並列。該些晶片係經由以環繞著該些晶片的邊緣和末端四周延伸並在該第一晶片的第一邊緣126與該第二晶片的第二邊緣148之間延伸的密封劑或封膠化合物102的形式的附接件將彼此互相緊固。該封膠化合物或密封劑定義齊平於該第二晶片前表面124和144的一表面。又在此，該單元具有由該晶片前表面124和144及該附接件或封膠化合物102的表面所部分定義的前表面。又在此，該些互連墊片160係置放於鄰接該些晶片的並列邊緣126和148所置放的相當窄的細長互連區域162。又在此，該些互連墊片160和該些重分佈導線164位在該組件前表面上。然而，該些互連區域162可被偏移以使得該些互連墊片中的一些或全部位在該晶片邊緣126和148之間的封膠化合物上，或使得該些互連墊片中的一些係散佈在每一個晶片上。如圖3所示單元可被使 用於代替上述圖2組件及下述其它組件中的單元20。
根據一進一步實施例的單元220(圖4和5)包含與上述參考至 圖1和2的那些一模一樣的第一晶片222和第二晶片242。又在此，該單元包含置放於一細長的窄互連區域262中的互連墊片260。然而，在本例中，該些互連墊片係置放在由位於該些晶片前表面224和244上所支撐的小介電層202上。該介電層也具有重分佈接合墊片204。該些重分佈接合墊片204係經由重分佈導線264來連接至該些互連墊片260。一重分佈接合墊片204列的位置鄰接該第一晶片222的接觸件236，而另一重分佈接合墊片列係鄰接該第二晶片244的接觸件256來置放。打線206連接該些接觸件236和256與該些重分佈接合墊片，使得該些重分佈接合墊片及對應重分佈墊片260係電性連接至該晶片的接觸件。又在此，該些互連墊片260包含只連接至該第一晶片的一接觸件或接觸件們或至該第二晶片的一接觸件或接觸件們的一些特屬互連墊片，且同時包含經由上述重分佈導線、重分佈接合墊片及打線來連接至兩晶片的接觸件的一些共同互連墊片。
根據一進一步實施例(圖6)的單元320包含互連墊片360、介 電層302、重分佈導線364、重分佈接合墊片302及以相同於上述圖4和5相對應特性方式來連接該些重分佈接合墊片至該些晶片的接觸件的打線306的安排。然而，在本實施例中，該二晶片彼此間係互相獨立，且一附接件或封膠化合物301使該二晶片保持在一起。本附接件可類似於上述參考至圖3的附接件。
根據一進一步實施例(圖7)的封裝整合著類似於上述那些的 第一晶片422和第二晶片442。又在此，該二晶片係肩並肩安排，具有第一 晶片442的第一或左邊邊緣426與第二晶片422的第二或右邊邊緣448並列，且具有該些晶片前表面424和444彼此間實際上共平面。在本實施例中，該第一晶片在它的前表面包含二接觸件436行，而該第二晶片在它的前表面整合著類似的二接觸件456行。該些行係如圖7所見地以末端視野來描述之，且如圖7所見地以平行於該些晶片邊緣426和448的行或邊緣方向來延伸進出該圖式的平面。晶片422和442被安裝至一重分佈中介層，具有一內部表面404面朝著該些晶片及一外部表面406面背離該些晶片。該重分佈中介層可為一小型電路面板，例如，一可撓式或硬式印刷電路板。該些晶片可經由一層黏接劑408來緊固至該重分佈中介層。該重分佈中介層具有對準著該些接觸件436列的槽孔形式的開口410並在外部表面406具有鄰接孔隙410的重分佈接合墊片412。該重分佈基板在它的外部表面406也具有互連墊片460。該些互連墊片460係經由導體414來電性連接至該些重分佈接合墊片412，其中少數係略示於圖7中。該些接觸件436和456係經由透過孔隙410來延伸的打線連接至該些重分佈接合墊片412，使得該些接觸件係電性連接至該些互連墊片460。一密封劑416可被提供於該重分佈中介層的外部表面406上以保護該些打線。
其上承載著晶片422和442的重分佈基板係安裝在該封裝基 板470上以使得該重分佈基板外部表面406及相對應互連墊片460面向下地朝著該封裝基板。同樣地在本實施例中，封裝基板470具有一孔隙480。在相同於上述參考至圖1的方式中，該些互連墊片460係經由透過孔隙480延伸的打線488來連接至該重分佈基板上的接合墊片482並因此電性連接至在封裝基板470的下表面處的終端476。額外密封劑(未顯示)可被提供於打 線488上及該些晶片與重分佈中介層上以提供機械性保護。
根據本發明(圖8)再一實施例的封裝係類似於圖7的封裝， 但該些互連墊片560係透過孔洞503露出至該重分佈中介層中，使得該些重分佈墊片560係可自該重分佈中介層502的內部表面504中進行存取除外。 換言之，重分佈墊片560係位在該內部表面504，也就是，該重分佈中介層的該側面面朝著該些晶片。該重分佈中介層502和晶片522、542係安裝至封裝基板570，使得該重分佈中介層內部表面504面向下地朝著該封裝基板，並因此使面朝著孔洞503的重分佈墊片560的表面也是面向下地朝著該封裝基板。又在此，該些互連墊片係藉由透過該封裝基板內的孔隙延伸並連接至該封裝基板上的接合墊片來連接至該封裝基板的終端570。又在此，額外密封劑可被提供於該些打線及其它元件上以提供機械性保護。
圖9的封裝係類似於上述圖7的封裝，但圖9的重分佈基板 602不具有孔隙除外。更確切地說，提供於該封裝基板內的通孔導體601延伸於該封裝基板的內部表面602及外部表面606之間。該些互連墊片660係經由該通孔導體來連接至重分佈導線607，其接著被連接至該重分佈中介層內部表面604處的墊片609。晶片622和642的接觸件636和656係藉由例如焊接來接合至墊片609，使得該些晶片的接觸件再被電性連接至該些互連墊片660。同樣地在本實施例中，該些互連墊片面向下地朝著該封裝基板並電性連接至該封裝基板的終端。同樣地在本實施例中，該些互連墊片660係置於鄰接該些晶片的並列邊緣648、626的相當窄的互連區域中。
圖10的實施例係類似於圖9的實施例，但以晶片722和742 的後表面726和745面朝著該重分佈中介層的內部表面704且前表面724、 744面向上地背離該重分佈中介層方式來安該些晶片722、742除外。該些晶片的接觸件736、756係經由打線來連接至該重分佈中介層內部表面上的墊片709，其接著係經由通孔導體711來電性連接至該些互連墊片760。又在此，該些互連墊片面向下地朝著該封裝基板。
圖11的實施例係類似於上述參考至圖7的實施例，但在圖 11實施例中，該些晶片未置放成上述肩並肩的共平面安排除外。在圖11實施例中，該第一晶片822部分重疊該第二晶片。因此，該第一晶片822的前表面824的第一邊緣826及鄰接部分重疊該第二晶片842的後表面845。該些接觸件836行及該第一晶片前表面824的鄰接部分在該橫向方向上伸出超過該第二晶片的第二邊緣848。換言之，介於該第一晶片和該第二晶片之間的中心至中心偏移距離DO係小於單一晶片的寬度。本交錯安排因此節省該橫向方向上的空間。一間隔子801可被提供於該第一晶片822及該重分佈基板之間以將該第一晶片支撐在遠離該第二晶片842的區域內。該交錯安排可搭配在此所述其它實施例來使用於代替上述肩並肩共平面安排。
圖12所示封裝包含二單元，其中每一個係類似於上述參考 至圖1和2的單元20。因此，該第一單元920包含以例如上述參考至圖1和2那個的共平面安排來置放的第一晶片922和第二晶片924，具有該些晶片922和924(圖12中的面向下表面)的前表面彼此實際上係共平面。單元920進一步包含類似於上述參考至圖1那些的互連墊片960，其係經由重分佈導線(未顯示)以與上述參考至圖1的相同方式來連接至晶片924和922的接觸件936和956。圖12的封裝進一步包含一第二單元990，其包含第三晶片992與第四晶片994，以及連接至這些晶片的接觸件的互連墊片996。這些單元 被堆疊成一交錯式架構，類似於上述參考至圖11晶片的堆疊式架構。因此，第三晶片992的前表面中的至少一部分重疊第二晶片924的後表面中的至少一部分。又在此，該些單元的互連墊片960和996面向下地朝著該封裝基板970。該封裝基板具有終端974，其係經由透過該封裝基板內的孔隙980和981進行延伸的打線安排來連接至該些互連墊片960和996。
根據本發明(圖13)另一實施例的封裝也包含類似於上述參 考至圖1和2的單元20的二單元1020和1090。單元1020包含彼此間置放成共平面安排的第一晶片1022和第二單元1024，具有該第一晶片和該第二晶片的前表面彼此間互為共平面。又在此，該單元包含承載於該單元前表面上並連接至晶片1024和1044的接觸件1036和1056的互連墊片。該第二單元1090包含第三晶片1092和第四晶片1094，具有它們前表面1096和1098彼此間互為共平面並如上述參考至圖1和2地再被安排成一肩並肩關係。 該第二單元也包含互連墊片1099，連接至該第三晶片和該第四晶片1092和1094的接觸件。接著，單元1020和1090彼此間係肩並肩地安排，使得所有該第一至第四晶片的前表面1024、1044、1096和1098彼此實際上係共平面。 在本安排中，該些晶片係對準該行方向(進出圖13圖式平面的方向)。因此，第二晶片1024的邊緣1002係與第三晶片1092的邊緣1004並列。然而，這些邊緣並未緊靠彼此。替代性地，在該第二和第三晶片的並列邊緣間具有一間隙1006。單元1020和1090被承載於封裝基板1070上。又在此，兩單元的互連墊片1060和1099面向下地朝著該封裝基板。該些互連墊片係電性連接至該封裝基板上的終端1074。在所述特定實施例中，本連接係使用透過該封裝基板內的孔隙1088、1089延伸的打線以類似上述參考至圖1和2 那個的方式來產生之。該第二和第三晶片的並列邊緣間的間隙係對準著該封裝基板內的進一步孔隙1008。一第五晶片1010被安裝至該第二和第三晶片1024、1092的後或面向上表面，使得該第五晶片的接觸件1012係對準著該第二晶片1024和該第三晶片1092之間的間隙1006並同時對準著該封裝基板內的孔隙1008。該第五晶片係經由通過間隙1006的導體來連接至該封裝基板的終端。在所示特定實施例中，這些導體包含自第此晶片1010的接觸件1012延伸至該封裝基板上的接合墊片的打線1014，其接著係電性連接至該封裝基板終端1074中的至少一些。根據本實施例的封裝係特別合適在整合著例如所示第五晶片的奇數晶片的各組內使用晶片的應用。如上所述地，奇數晶片一般係以其中例如使用四個晶片來儲存四資訊位元並使用該第五晶片來儲存錯誤校正位元的記憶體晶片陣列運用之。
圖14的封裝包含一第一組件1111，其整合一重分佈中介層 1102、一第一晶片1104及一第二晶片1106。這些構件係以相同於上述參考至圖7的重分佈中介層402及該些相關晶片的方式來連接，使得晶片1104和1106的接觸件係電性連接至該重分佈中介層1102的互連墊片1160。該重分佈中介層1102係安裝至封裝基板1170，且該些互連墊片1160係以相同於上述參考至圖7的方式來電性連接至該封裝基板終端1174中的至少一些。圖13的封裝進一步包含整合一進一步重分佈中介層1108、承接第三晶片1114和第四晶片1116的第二組件1113。晶片1114和1116係以相同於該第一組件晶片的方式來電性連接至該第二重分佈中介層1108的互連墊片1118。二組件以類似於圖12安排的交錯式安排來安裝，使得該第二重分佈中介層的一部分位在該第二晶片1106的面向上或後表面上。該第二重分佈 中介層的互連墊片1108橫向伸出超過該第一組件1111的第二晶片1106。互連墊片1108係對準著該封裝基板內的孔隙1109並經由透過本孔隙1109延伸的打線來電性連接至該封裝基板的接合墊片1117。同樣地在本實施例中，密封劑1119層覆蓋連接各晶片至各重分佈中介層的打線，使得每一個組件可支撐在該封裝基板或下一個下組件上而不損害這些打線。一虛擬晶片1121可被提供於該第二重分佈中介層1108的伸出部分下方，以便物理性支撐本伸出部分。在一進一步替代例中，虛擬1121可為一主動式半導體晶片，其也是連接至該封裝基板終端1174中的至少一些。同樣地，根據本發明(圖15)再一實施例的單元或組件包含四晶片，其全部具有彼此間實際上共平面的前表面(圖14所示表面)。晶片1201和1202具有彼此間互相並列的邊緣1206和1208。同樣地，晶片1204和1203具有彼此間互相並列的邊緣1210和1214。又在此，每一個晶片具有延伸於與該些晶片邊緣平行的行方向或邊緣方向的一或更多接觸件1230列。在本實施例中，該第一晶片1201係在橫切於該邊緣或行方向的橫向方向上對準著該第三晶片1203，而該第四晶片1204係在該橫向方向上對準著該第二晶片1202。因此，該第一和第三晶片具有彼此間互相並列的末端1216和1218，而該第二和第四晶片具有彼此間互相並列的末端1220和1224。在所述特定實施例中，該些並列邊緣和末端係束縛邊緣和末端。也就是，所有四個晶片彼此間係整合的。切割道(未顯示)延伸於該些束縛邊緣和末端之間。在一進一步變化例(未顯示)中，該些並列邊緣和末端中的一些或全部可為自由邊緣或自由末端，且該些晶片可經由類似於圖3所示安排的封膠化合物或附接件來保持在一起。又在此，該單元包含置於一窄的細長互連區域中的互 連墊片1260。該些互連墊片1260包含連接至該第一晶片接觸件與該第二晶片接觸件的一些共同互連墊片1260a，且同時包含只連接至一晶片的接觸件的一些特屬互連墊片1260b。該些互連墊片也包含連接至該第三晶片1203和第四晶片1204的接觸件的一些共同互連墊片1260c，以及只連接至該些晶片之一的獨屬接觸件。在一進一步變化例中，該些共同互連墊片中的一些或全部可被連接至該些晶片中的全部四個，以便進一步降低所需接觸件墊片數量。根據本變化例的單元可被使用以提供增加容量。
在進一步變化例中，一間隙可被提供於該第一晶片末端1216 和該第三晶片末端1218之間，以及該第二晶片末端1220和該第四晶片末端1224之間。在這類安排中，一第五晶片可具有以類似於上述參考至圖13那個的方式來對準著該間隙的接觸件。
整合著例如上述參考至圖1、3和14那些的多個晶片的單元 可整合許多晶片。同時，該些互連墊片被置於一窄互連區域內或介於晶片接觸件列或鄰接特定晶片之間的區域內。只是舉例說明，圖16所述單元1320具有肩並肩置放的四個晶片1302、1304、1306和1308，具有該些前表面(圖15所述表面)彼此間互為共平面。每一個晶片具有一接觸件1310陣列。互連墊片1360係提供於一互連區域1362內。該互連區域覆蓋小於所有該些晶片；在所示特定實施例中，該互連區域係整個置於該第四晶片1308的範圍內。在其它實施例中，該互連區域可包含二或更多晶片前表面中的部分或全部。同時，該互連區域可以或可不包含該晶片之一或更多上的接觸件中的一些，使得兩接觸件和互連墊片可存在於該互連區域內。又在此，各晶片的接觸件1310係經由延伸越過該些晶片前表面的重分佈導線1364來電性 連接至該些互連墊片1360。因為所包含互連區域小於所有該些晶片，故該些互連導線中的一些或全部跨越該些晶片邊緣，使得一互連導線可始於一晶片上的接觸件1310並結束於位在另一晶片上的互連墊片1360。藉由將各晶片的電性連接集中至具有一表面積可觀地小於所有該些晶片的總表面的互連區域1362中，本安排實現將該多晶片單元連接至只在一相當小區域上具有配對電性特性的電路面板或其它結構。
上述特性的許多變化和結合可被利用而不偏離本發明，僅是 舉例說明，前述於該些個別實施例的特性彼此間可互相結合。例如，圖9所示的焊接連接可被使用於各種實施例中的任一者以如圖9所示地連接晶片至一重分佈中介層並同時可被使用以連接一單元或重分佈中介層的互連墊片至一封裝基板上的適當配對連接。
在上述特性的這些和許多其它變化及結合可被利用而不偏離本發明時，前述較佳實施例說明應是舉例說明申請專利範圍所定義的本發明，而非限制用。
20‧‧‧單元
22、42‧‧‧半導體晶片
24、44‧‧‧前表面
26、45‧‧‧後表面
28、46、48‧‧‧邊緣
36、56‧‧‧接觸件
60‧‧‧互連墊片
64‧‧‧重分佈導線
66‧‧‧介電層
70‧‧‧封裝基板
72‧‧‧上表面
74‧‧‧下表面
76‧‧‧終端
78‧‧‧焊料塊
80‧‧‧孔隙
82‧‧‧接合墊片
84‧‧‧導體
86‧‧‧黏接劑
88‧‧‧打線

Claims (40)

  1. 一種微電子封裝，包括：(a)一封裝基板，其具有上表面和下表面以及在該下表面處的終端；(b)第一晶片和第二晶片，置放於該封裝基板上方，每一個該第一晶片和該第二晶片具有一前表面、一後表面，及在該前表面處置放成在一行方向延伸的一或更多行的接觸件，該第一晶片和該第二晶片係在橫切於該行方向的橫向方向上彼此間互相偏移一中心至中心的偏移距離；(c)互連墊片，其置放於具有小於該偏移距離的寬度的細長互連區域中，該互連墊片面朝著該封裝基板，至少一些該互連墊片係電性連接至該第一晶片和該第二晶片的至少一些該接觸件，至少一些該互連墊片係電性連接至該封裝基板的至少一些該終端。
  2. 如申請專利範圍第1項所述之微電子封裝，其中該互連墊片包含一或更多共同互連墊片，每一個共同互連墊片係連接至該第一晶片的至少一接觸件及該第二晶片的至少一接觸件。
  3. 如申請專利範圍第1項所述之微電子封裝，其中該互連區域的寬度係小於1毫米。
  4. 如申請專利範圍第1項所述之微電子封裝，其中，每一個該第一晶片和該第二晶片具有延伸於該行方向的第一邊緣和第二邊緣，且該第一晶片和該第二晶片的前表面彼此實際上係共平面，該第一晶片的第一邊緣係與該第二晶片的第二邊緣並列，該互連墊片係鄰接於並列的該第一邊緣和該第二邊緣而置放。
  5. 如申請專利範圍第4項所述之微電子封裝，其中該第一晶片和該第二 晶片彼此間係互相整合。
  6. 如申請專利範圍第4項所述之微電子封裝，其中該第一晶片和該第二晶片彼此間係互相獨立。
  7. 如申請專利範圍第6項所述之微電子封裝，其中該第一晶片的第一邊緣係為300微米或小於該第二晶片的第二邊緣。
  8. 如申請專利範圍第4項所述之微電子封裝，其中該互連墊片係支撐在至少一個該第一晶片和該第二晶片的前表面上。
  9. 如申請專利範圍第8項所述之微電子封裝，其中該第一晶片和該第二晶片的前表面面向下朝著該封裝基板的上表面。
  10. 如申請專利範圍第4項所述之微電子封裝，進一步包括自該互連墊片朝著該第一晶片和該第二晶片的接觸件延伸的重分佈導線，該互連墊片係透過該重分佈導線來電性連接至該第一晶片和該第二晶片的接觸件。
  11. 如申請專利範圍第10項所述之微電子封裝，其中該重分佈導線延伸至該第一晶片和該第二晶片的接觸件。
  12. 如申請專利範圍第10項所述之微電子封裝，進一步包括重分佈接合墊片，其係鄰接於該第一晶片和該第二晶片的接觸件而置放並且電性連接至該第一晶片和該第二晶片，該重分佈導線延伸至該重分佈接合墊片。
  13. 如申請專利範圍第12項所述之微電子封裝，進一步包括連接該重分佈接合墊片至該第一晶片和該第二晶片的接觸件的打線。
  14. 如申請專利範圍第10項所述之微電子封裝，其中至少部分的該重分佈導線係承載在該第一晶片和該第二晶片的前表面上。
  15. 如申請專利範圍第4項所述之微電子封裝，進一步包括一重分佈中 介層，具有一內部表面和一外部表面，該內部表面面對該第一晶片和該第二晶片的前表面，該外部表面背離該第一晶片和該第二晶片，該互連墊片係承載在該重分佈中介層上。
  16. 如申請專利範圍第15項所述之微電子封裝，其中該互連墊片係在該重分佈中介層的外部表面處，且其中該重分佈中介層的外部表面面向下朝著該封裝基板。
  17. 如申請專利範圍第15項所述之微電子封裝，其中該互連墊片係在該重分佈中介層的內部表面處，且其中該重分佈中介層的內部表面面向下朝著該封裝基板。
  18. 如申請專利範圍第4項所述之微電子封裝，進一步包括一重分佈中介層，具有一內部表面和一外部表面，該內部表面面對該第一晶片和該第二晶片的後表面，該外部表面背離該第一晶片和該第二晶片。
  19. 如申請專利範圍第18項所述之微電子封裝，其中該互連墊片係在該重分佈中介層的外部表面處，且其中該重分佈中介層的外部表面面向下朝著該封裝基板。
  20. 如申請專利範圍第4項所述之微電子封裝，其中該第一晶片和該第二晶片構成一第一組件，該封裝進一步包括一第二組件，其包含第三晶片和第四晶片，每一個該第三晶片和該第四晶片具有前表面、後表面，以及在該前表面處的接觸件，該第三晶片和該第四晶片的前表面彼此實際上係共平面，該第二組件部分地重疊該第一組件，使得該第三晶片的至少一部分的表面係面對該第二晶片的至少一部分的表面，並使得一部分的該第二組件在該橫向方向伸出超過該第一組件，該第三晶片和該第四晶片係電性 連接至該封裝基板上的至少一些該終端。
  21. 如申請專利範圍第20項所述之微電子封裝，進一步包括與該第二組件的伸出部分對準的額外連接墊片，至少一些該額外連接墊片係連接至該第三晶片和該第四晶片的至少一些該接觸件及該封裝基板的至少一些該終端。
  22. 如申請專利範圍第1項所述之微電子封裝，其中該第一晶片部分重疊該第二晶片，使得該第一晶片的一部分前表面面對該第二晶片的一部分後表面，並使得該第一晶片的接觸件行伸出超過該第二晶片的第二邊緣。
  23. 如申請專利範圍第16項所述之微電子封裝，進一步包括一重分佈中介層，具有一內部表面和一外部表面，該內部表面面對該第一晶片的前表面，該外部表面面背離該第一晶片且面向下朝著該封裝基板，該互連墊片係承載在該重分佈中介層其外部表面處。
  24. 如申請專利範圍第1項所述之微電子封裝，其中該封裝基板具有一孔隙於其中，該孔隙與該互連墊片對準，該封裝進一步包括透過該孔隙來延伸的打線，該互連墊片係透過該打線來連接至該終端。
  25. 如申請專利範圍第1項所述之微電子封裝，其中該封裝基板在電性連接至該終端的頂部表面處具有連接墊片，且其中該互連墊片係接合至該連接墊片。
  26. 如申請專利範圍第1項所述之微電子封裝，其中至少一些該互連墊片係共同墊片，此類每一個共同墊片係電性連接至該第一晶片的一接觸件及該第二晶片的一接觸件。
  27. 如申請專利範圍第26項所述之微電子封裝，其中該第一晶片和該第 二晶片係記憶體晶片。
  28. 如申請專利範圍第1項所述之微電子封裝，其中該互連區域在該行方向被拉長，且該互連墊片係置放成在該行方向延伸的一或更多行。
  29. 如申請專利範圍第28項所述之微電子封裝，其中每一個該第一晶片和該第二晶片具有延伸於該行方向的第一邊緣和第二邊緣，每一個晶片的接觸件行係遠離該晶片的邊緣，該互連區域係置放在該第一晶片的接觸件行及該第二晶片的接觸件行的橫向位置之間之一橫向位置處。
  30. 如申請專利範圍第1項所述之微電子封裝，進一步包括第三晶片和第四晶片，其具有前表面和後表面，並在其前表面處具有電性連接至該封裝基板的至少一些該終端之接觸件，該第一晶片、該第二晶片、該第三晶片和該第四晶片的前表面實際上係彼此共平面。
  31. 如申請專利範圍第30項所述之微電子封裝，其中該第三晶片和該第四晶片係在該橫向方向上分別對準著該第一晶片和該第二晶片，且其中該第三晶片和該第四晶片係在該行方向上偏離該第一晶片和該第二晶片。
  32. 如申請專利範圍第30項所述之微電子封裝，其中該第三晶片和該第四晶片係在該行方向上對準著該第一晶片和該第二晶片，且其中該第三晶片和該第四晶片係在該橫向方向上偏離該第一晶片和該第二晶片。
  33. 如申請專利範圍第32項所述之微電子封裝，其中該第一晶片、該第二晶片、該第三晶片和該第四晶片中的二者彼此間係在該橫向方向上互相隔開以定義一間隙，該封裝進一步包括一第五晶片，其具有一前表面及在該前表面的接觸件，該第五晶片的前表面面對二個相隔開的該晶片的部分後表面，該第五晶片的接觸件係對準著該間隙，該第五晶片的接觸件係透 過該間隙來連接至該封裝基板。
  34. 一種微電子單元，包括：(a)一組件，包含機械性連接至彼此的第一晶片和第二晶片，每一個晶片具有一前表面、一後表面、延伸於一邊緣方向並與該前表面接界的第一邊緣和第二邊緣、及在該前表面的接觸件，該晶片與實際上彼此共平面的第一晶片和第二晶片的前表面係肩並肩地置放，且該第一晶片的第一邊緣係與該第二晶片的第二邊緣並列，該組件具有一前表面，其係由該晶片的前表面所至少部分定義，每一個晶片的接觸件係置放成在該邊緣方向延伸的一或更多接觸件行，該接觸件行係遠離並列的該第一晶片的該第一邊緣與該第二晶片的該第二邊緣；及(b)承載於該組件的前表面上的互連墊片，至少一些該互連墊片係電性連接至該第一晶片的至少一些該接觸件，且至少一些該互連墊片係電性連接至該第二晶片的至少一些該接觸件，該互連墊片係鄰接並列的該第一晶片的該第一邊緣與該第二晶片的該第二邊緣而置放。
  35. 如申請專利範圍第34項所述之微電子單元，其中該互連墊片包含一或更多共同互連墊片，每一個共同互連墊片係連接至該第一晶片中的至少一接觸件及該第二晶片中的至少一接觸件。
  36. 如申請專利範圍第34項所述之微電子單元，其中該第一晶片和該第二晶片彼此間係在橫切於該邊緣方向的橫向方向上互相偏移一中心至中心的偏移距離，且其中該互連墊片係置放於具有小於該偏移距離的寬度的細長互連區域中。
  37. 如申請專利範圍第34項所述之微電子單元，其中該第一晶片和該第 二晶片係彼此互相整合。
  38. 如申請專利範圍第34項所述之微電子單元，其中該第一晶片和該第二晶片係彼此互相獨立，該單元進一步包括將該第一晶片和該第二晶片彼此緊固在一起的附接件。
  39. 如申請專利範圍第34項所述之微電子單元，進一步包括第三晶片和第四晶片，其所具有的前表面係與該第一晶片和該第二晶片的前表面共平面。
  40. 如申請專利範圍第39項所述之微電子單元，其中該第三晶片和該第四晶片係在橫切於該邊緣方向的橫向方向上分別對準著該第一晶片和該第二晶片並在該邊緣方向上偏離該第一晶片和該第二晶片。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160365317A1 (en) * 2015-06-14 2016-12-15 Tel Nexx, Inc. Method and apparatus for forming emi shielding layers on semiconductor packages
KR102398663B1 (ko) * 2015-07-09 2022-05-16 삼성전자주식회사 칩 패드, 재배선 테스트 패드 및 재배선 접속 패드를 포함하는 반도체 칩
KR20170045553A (ko) * 2015-10-19 2017-04-27 에스케이하이닉스 주식회사 재배선 라인을 구비하는 반도체 장치
WO2017111950A1 (en) * 2015-12-22 2017-06-29 Intel Corporation Electronic assembly that includes a bridge
US9786308B1 (en) * 2016-06-07 2017-10-10 Seagate Technology Llc Interconnect interposer attachable to a trailing edge of a slider
US10217723B2 (en) 2016-10-07 2019-02-26 Mediatek Inc. Semiconductor package with improved bandwidth
US9853015B1 (en) * 2016-12-15 2017-12-26 Powertech Technology Inc. Semiconductor device with stacking chips
US10163763B1 (en) * 2017-06-23 2018-12-25 Infineon Technologies Ag Integrated circuit package with multi-die communication
US11121103B1 (en) * 2020-03-04 2021-09-14 Nanya Technology Corporation Semiconductor package including interconnection member and bonding wires and manufacturing method thereof
JP2021145084A (ja) 2020-03-13 2021-09-24 キオクシア株式会社 半導体装置
US11469216B2 (en) 2020-03-27 2022-10-11 Nanya Technology Corporation Dual-die semiconductor package and manufacturing method thereof
US11309301B2 (en) 2020-05-28 2022-04-19 Sandisk Technologies Llc Stacked die assembly including double-sided inter-die bonding connections and methods of forming the same
US11335671B2 (en) 2020-05-28 2022-05-17 Sandisk Technologies Llc Stacked die assembly including double-sided inter-die bonding connections and methods of forming the same
US11296034B2 (en) * 2020-06-18 2022-04-05 Advanced Semiconductor Engineering, Inc. Substrate and semiconductor package comprising an interposer element with a slot and method of manufacturing the same
TWI825828B (zh) * 2022-05-09 2023-12-11 南亞科技股份有限公司 窗型球柵陣列(wbga)封裝的製備方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040016999A1 (en) * 2002-07-29 2004-01-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US20050098871A1 (en) * 2003-11-11 2005-05-12 Edward Fuergut Semiconductor device with semiconductor chip and rewiring layer and method for producing the same
US20100237471A1 (en) * 2009-03-17 2010-09-23 Stats Chippac, Ltd. Semiconductor Die and Method of Forming Through Organic Vias Having Varying Width in Peripheral Region of the Die

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG130066A1 (en) 2005-08-26 2007-03-20 Micron Technology Inc Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
US7750451B2 (en) 2007-02-07 2010-07-06 Stats Chippac Ltd. Multi-chip package system with multiple substrates
KR20090043898A (ko) 2007-10-30 2009-05-07 삼성전자주식회사 스택 패키지 및 그 제조 방법, 및 스택 패키지를 포함하는카드 및 시스템
KR101003393B1 (ko) 2010-04-30 2010-12-22 테세라 리써치 엘엘씨 인덕턴스를 감소시키는 접합 구성을 갖는 마이크로전자 어셈블리
US8008785B2 (en) 2009-12-22 2011-08-30 Tessera Research Llc Microelectronic assembly with joined bond elements having lowered inductance
US9082869B2 (en) 2010-09-14 2015-07-14 Terapede Systems, Inc. Apparatus and methods for high-density chip connectivity
KR101767108B1 (ko) * 2010-12-15 2017-08-11 삼성전자주식회사 하이브리드 기판을 구비하는 반도체 패키지 및 그 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040016999A1 (en) * 2002-07-29 2004-01-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US20050098871A1 (en) * 2003-11-11 2005-05-12 Edward Fuergut Semiconductor device with semiconductor chip and rewiring layer and method for producing the same
US20100237471A1 (en) * 2009-03-17 2010-09-23 Stats Chippac, Ltd. Semiconductor Die and Method of Forming Through Organic Vias Having Varying Width in Peripheral Region of the Die

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Publication number Publication date
TW201440197A (zh) 2014-10-16
US20140239514A1 (en) 2014-08-28
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