KR20170045553A - 재배선 라인을 구비하는 반도체 장치 - Google Patents

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KR20170045553A
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pads
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Abstract

재배선 라인을 구비하는 반도체 장치가 개시되어 있다. 개시된 반도체 장치는, 본딩 패드들이 위치하는 제1 면 및 상기 제1면과 대향하는 제2 면을 가지며 제1 방향으로 연장되는 복수의 신호 라인들을 구비하는 반도체 칩과, 상기 제1 면상에 형성되며 그 일단부가 상기 반도체 칩의 본딩 패드들에 각각 연결되고 상기 제1 방향의 사선 방향으로 연장되는 복수의 재배선 라인들과, 상기 일단부와 대향하는 상기 재배선 라인들의 타단부와 연결된 복수의 재배선 패드들을 포함할 수 있다.

Description

재배선 라인을 구비하는 반도체 장치{SEMICONDUCTOR DEVICE HAVING REDISTRIBUTION LINE}
본 발명은 반도체 기술에 관한 것으로, 보다 상세하게는 재배선 라인을 구비하는 반도체 장치에 관한 것이다.
반도체 장치에서 발생하는 불량 모드에는 여러 형태가 존재하지만, 전기적 현상에 의한 불량 모드에는 전기적 오버스트레스(Electrical Over Stress, EOS)와 정전기 방전(Electro Static Discharge, ESD)이 있다.
ESD 현상은 정전기가 흐르면서 발생하는 불량 모드로서, ESD 현상에 의한 정전기 전류는 반도체 장치 내의 다이오드(diode) 또는 트랜지스터(transistor)에 인가되어 이들 소자의 기능을 파괴하게 된다. 즉, ESD 현상에 의한 고전류가 다이오드의 PN접합 사이에 인가되어 접합 스파이크를 발생시키거나 트랜지스터의 게이트 절연막을 파괴시켜 게이트와 드레인 및 소스를 단락시킴으로써 소자의 신뢰성에 큰 영향을 미치게 된다.
ESD 현상은 정전기 발생 원인에 따라 인체 모델(Human Body Model, HBM), 머신 모델(Machine Model,MM), 디바이스 대전 모델(Charged Device Model, CDM)으로 구분된다. HBM은 대전된 인체에서 발생된 정전기가 순간적으로 반도체 장치 내의 소자를 통해서 방전되면서 소자를 파손시키는 현상을 나타내고, MM은 대전된 기계에서 발생된 정전기가 순간적으로 반도체 장치 내의 소자를 통해서 방전되면서 소자를 파손시키는 현상을 나타내며, CDM은 반도체 장치 제작 과정에서 반도체 장치의 내부에 축적된 정전기가 외부 도체와의 접지에 의해 한꺼번에 순간적으로 방전되면서 반도체 장치 내의 소자를 파손시키는 현상을 나타낸다.
CDM은 대전된 반도체 장치에 의해 반도체 장치 내의 소자가 파손되기 것이기 때문에 제품의 신뢰성에 지대한 영향을 미친다. 따라서, 반도체 장치 제조사들은 전하 방전 모델링을 통해서 CDM 특성을 측정하고, 사용자가 요구하는 수준의 CDM 특성을 확보하기 위하여 다양한 노력을 기울이고 있다.
본 발명의 실시예들은 CDM 특성을 향상시킬 수 있는 반도체 장치를 제공한다.
본 발명의 일 실시예에 반도체 장치는, 본딩 패드들이 위치하는 제1 면 및 상기 제1면과 대향하는 제2 면을 가지며 제1 방향으로 연장되는 복수의 신호 라인들을 구비하는 반도체 칩과, 상기 제1 면상에 형성되며 그 일단부가 상기 반도체 칩의 본딩 패드들에 각각 연결되고 상기 제1 방향의 사선 방향으로 연장되는 복수의 재배선 라인들과, 상기 일단부와 대향하는 상기 재배선 라인들의 타단부와 연결된 복수의 재배선 패드들을 포함할 수 있다.
본 기술에 따르면, CDM 특성을 향상시킬 수 있는 반도체 장치를 제시할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 도시한 평면도이다.
도 2는 도 1의 A-A' 라인에 따른 단면도이다.
도 3은 도 2의 집적회로를 도시한 평면도이다.
도 4는 도 3의 서브 뱅크 및 칼럼 디코더를 도시한 블록 구성도이다.
도 5는 도 4의 센스 앰프의 회로 구성을 나타낸 도면이다.
도 6은 도 1의 반도체 칩에 포함된 신호 라인들을 도시한 평면도이다.
도 7은 신호 라인들과 재배선 라인들을 중첩하여 도시한 평면도이다.
도 8은 본 발명에 따른 반도체 장치를 구비한 전자 시스템의 블록도이다.
도 9는 본 발명에 따른 반도체 장치를 포함하는 메모리 카드의 블럭도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(10)는 반도체 칩(100), 반도체 칩(100) 상에 형성된 복수의 재배선 라인(200)들 및 복수의 재배선 패드들(310,320)을 포함할 수 있다.
이하, 설명의 편의를 위하여 제1 방향(FD) 및 제2 방향(SD)을 정의할 것이다. 제1 방향(FD)은 칼럼 방향, 즉 비트라인 방향이고 제2 방향(SD)은 로우 방향, 즉 워드라인 방향일 수 있다.
반도체 칩(100)은 제1 면(101) 및 제1 면(101)과 대향하는 제2 면(102)을 가질 수 있으며, 제1 면(101)으로 노출된 복수의 본딩 패드들(111,112)을 구비할 수 있다. 본딩 패드들(111,112)은 반도체 칩(100)의 제1 면(101) 중심부에 제1 방향(FD)과 수직한 제2 방향(SD)을 따라서 배열될 수 있다. 즉, 반도체 칩(100)은 센터-패드 타입(center-pad type)의 칩일 수 있다. 도시하지 않았으나, 반도체 칩(100)은 본딩 패드들이 반도체 칩(100)의 제1 면(101) 가장자리에 배열된 에지-패드 타입(edge-pad type)의 칩일 수도 있다. 또한, 본 실시예에서는 본딩 패드들(111,112)이 1열로 형성된 경우를 나타내었으나, 본딩 패드들(111,112)은 2열 이상으로 형성될 수도 있다.
반도체 칩(100)은 집적회로(IC)가 형성된 베이스 기판(120) 및 베이스 기판(120) 상에 형성된 인터커넥트 구조(130)를 포함할 수 있다.
베이스 기판(120)은 바람직하게 벌크 실리콘 기판(bulk silicon substrate)과 같은 반도체 기판을 포함할 수 있다. 또한, 베이스 기판(120)은 III족, IV족, 및/또는 V족 원소와 같은 다른 반도체 물질을 포함할 수도 있다. 베이스 기판(120)은 활성면(active surface, 121) 및 활성면(121)과 대향하는 후면(back surface)을 가질 수 있으며, 베이스 기판(120)의 후면은 반도체 칩(100)의 제2 면(102)과 실질적으로 동일한 면일 수 있다. 집적 회로(IC)는 활성면(121)으로부터 베이스 기판(120)의 일부 깊이로 형성될 수 있다.
이러한 집적 회로(IC)는 도 3을 참조로 하여 후술될 것이다.
도 3은 도 2의 집적회로를 도시한 레이아웃도이다.
도 3을 참조하면, 집적회로는 메모리 셀 어레이(Bank0~Bank3), 복수의 칼럼 디코더들(141~144) 및 제어부(미도시)를 포함할 수 있다.
메모리 셀 어레이(Bank0~Bank3)는 본딩 패드들(111,112)을 사이에 두고 제1 방향(FD)으로 이격 배치되며 뱅크 어드레스 신호(bank address signal)에 의해서 선택적으로 활성화되는 제1 메모리 뱅크(Bank0,Bank1) 및 제2 메모리 뱅크(Bank2,Bank3)를 포함할 수 있다.
제1 메모리 뱅크(Bank0,Bank1) 및 제2 메모리 뱅크(Bank2,Bank3)는 각각 물리적으로 복수의 서브 뱅크들로 구분되어 배치될 수 있다. 본 실시예에서, 제1 메모리 뱅크(Bank0,Bank1)는 제2 방향(SD)을 따라서 배치된 제1 서브 뱅크(Bank0) 및 제2 서브 뱅크(Bank1)를 포함하고, 제2 메모리 뱅크(Bank2,Bank3)는 제2 방향(SD)을 따라서 배치된 제3 서브 뱅크(Bank2) 및 제4 서브 뱅크(Bank3)를 포함할 수 있다.
제1 서브 뱅크(Bank0)와 제2 서브 뱅크(Bank1) 사이에는 제1 서브 뱅크(Bank0)에 대응되는 제1 로우 디코더(151) 및 제2 서브 뱅크(Bank1)에 대응되는 제2 로우 디코더(152)가 배치될 수 있다. 또한, 제3 서브 뱅크(Bank2)와 제4 서브 뱅크(Bank3) 사이에는 제3 서브 뱅크(Bank2)에 대응되는 제3 로우 디코더(153) 및 제4 서브 뱅크(Bank3)에 대응되는 제4 로우 디코더(154)가 배치될 수 있다.
제1 내지 제4 로우 디코더(151~154) 각각은 제어부(미도시)로부터 제공되는 로우 어드레스를 디코딩하여 디코딩된 로우 어드레스를 생성하고, 디코딩된 로우 어드레스에 기초하여 자신에 대응되는 서브 뱅크의 워드라인 선택을 제어하기 위한 워드라인 구동신호를 생성한다.
칼럼 디코더들(141~144)은 제1 내지 제4 서브 뱅크(Bank0~Bank3)에 각각 대응되는 제1 내지 제4 칼럼 디코더를 포함할 수 있다. 각각의 제1 내지 제4 칼럼 디코더(141~144)는 본딩 패드들(111,112) 근처에 자신과 대응하는 서브 뱅크와 제1 방향(FD)으로 나란하게 배치될 수 있다. 제1 내지 제4 칼럼 디코더(141~144) 각각은 제어부(미도시)로부터 제공되는 칼럼 어드레스 신호를 디코딩하여 디코딩된 칼럼 어드레스를 생성하고, 디코딩된 칼럼 어드레스에 기초하여 자신에 대응되는 서브 뱅크의 비트라인 선택을 제어하기 위한 칼럼 선택 신호를 생성할 수 있다.
도시하지 않았지만, 제어부는 외부로부터 입력되는 어드레스 신호에 응답하여 로우 어드레스 및 칼럼 어드레스를 생성할 수 있다. 그리고, 각각의 제1 내지 제 4 서브 뱅크(Bank0~Bank3)는 복수개의 메모리 셀들을 포함하며 제1 내지 제4 칼럼 디코더(141~144)로부터 제공되는 칼럼 선택 신호 및 제1 내지 제4 로우 디코더(151~154)로부터 제공되는 워드라인 구동 신호에 응답하여 동작할 수 있다. 이러한 서브 뱅크들(Bank0~Bank3)의 구성은 도 4를 참조로 하여 후술될 것이다.
도 4는 도 3의 서브 뱅크 및 칼럼 디코더를 도시한 도면이다.
특히, 도 4는 도 3의 제1 서브 뱅크(Bank0) 및 제1 칼럼 디코더(141)를 나타낸다. 나머지 서브 뱅크들(Bank1~Bank3) 및 칼럼 디코더들(142~144)도 도 4에 도시된 제1 서브 뱅크(Bank0) 및 제1 칼럼 디코더(141)와 유사하게 구현된다.
도 4를 참조하면, 제1 서브 뱅크(Bank0)는 복수의 셀매트(180)들 및 복수의 비트라인 센스앰프 블록(190)들이 제1 방향(FD)으로 반복 배치된 구조를 가질 수 있다. 즉, 셀매트(180)를 중심으로 그 좌, 우에는 비트라인 센스앰프 블록(190)이 존재할 수 있다. 비트라인 센스앰프 블록(190)의 효율을 극대화하고 칩 면적을 줄이기 위하여 하나의 비트라인 센스앰프 블록(190)이 그 좌, 우의 셀매트(180)에 공통으로 사용되는 공유 비트라인 센스앰프 구조를 가질 수 있다.
각각의 셀매트(180)들에는 제1 방향(FD)으로 연장되는 복수의 비트 라인(BL)들, 제2 방향(SD)으로 연장되는 복수의 워드 라인(WL)들, 비트 라인(BL)들 및 워드 라인(WL)들이 교차되는 교점들에 배치된 복수의 메모리 셀(MC)들이 형성될 수 있다. 메모리 셀(MC)들은 하나의 트랜지스터(T)와 하나의 캐패시터(C)로 구성된 DRAM 셀들일 수 있고, 반도체 칩(100)은 DRAM 칩일 수 있다.
도면부호 S/A는 비트라인 센스앰프 블록(190)들에 포함된 센스앰프를 나타낸 것으로서, 각각의 비트라인 센스앰프 블록(190)들은 제2 방향(SD)으로 배열되는 복수의 센스앰프(S/A)들을 포함할 수 있다.
제1 칼럼 디코더(141)는 제1 방향(FD)으로 제1 서브 뱅크(Bank0)와 나란하게 배치되며, 제어부(미도시)에서 제공되는 칼럼 어드레스 신호를 디코딩하여 디코딩된 칼럼 어드레스를 발생하고 디코딩된 칼럼 어드레스에 기초하여 칼럼 선택 신호를 생성할 수 있다.
도 5는 도 4의 제1 서브 뱅크(Bank0)의 일부분을 도시한 회로도이다.
도면부호 YI는 제1 칼럼 디코더(141, 도 4 참조)에서 생성된 칼럼 선택 신호를 전달하기 위한 칼럼 선택 라인을 나타낸 것으로, 칼럼 선택 라인(YI)은 제1 방향(FD)으로 연장될 수 있다.
도 5를 참조하면, 센스앰프(S/A)는 칼럼 선택부(191) 및 비트라인 감지 증폭기(192)를 포함할 수 있다. 칼럼 선택부(191)에 포함된 칼럼 선택 트랜지스터들(Tyi,TyiB)은 로컬 입출력 라인(LIO,LIOB)과 비트라인(BL,BLB) 사이에 연결되며 칼럼 선택 라인(YI)을 통해서 제공되는 칼럼 선택 신호에 응답하여 비트라인(BL,BLB)을 선택하여 선택된 비트라인(BL,BLB)을 로컬 입출력 라인(LIO,LIOB)과 전기적으로 연결할 수 있다. 로컬 입출력 라인(LIO,LIOB)은 비트라인(BL,BLB)과 글로벌 입출력 라인(미도시)간을 전기적으로 연결하기 위한 것으로, 제1 방향(FD)으로 연장될 수 있다.
비트라인 감지 증폭기(192)는 셀매트(180)로부터 출력되는 데이터를 증폭하여 로컬 입출력 라인(LIO,LIOB)으로 전달하거나 로컬 입출력 라인(LIO,LIOB)을 통해 입력되는 데이터를 셀매트(180)로 전달할 수 있다.
비록, 도 3 내지 도 5를 참조로 한 실시예에서는 반도체 칩(100)이 DRAM 칩인 경우를 나타내었으나, 본 발명은 이에 한정되지 않으며 반도체 칩(100)은 NAND 칩, 자기저항램 칩 등 다른 종류의 메모리 칩일 수도 있으며, 칩 종류에 따라서 집적회로의 구성은 달라질 수 있다.
도 2를 다시 참조하면, 인터커넥트 구조(130)는 베이스 기판(120)의 활성면(121) 상에 형성되며 집적회로(IC)와 전기적으로 연결된 복수의 금속 배선들(M1,M2,M3)이 형성된 적어도 하나 이상의 배선층을 포함한다. 본 실시예에서, 인터커넥트 구조(130)는 TLM(Three-Layer Metal) 구조를 갖는다. 즉, 인터커넥트 구조(130)는 제1 금속 배선(M1)들이 위치하는 제1 배선층, 제1 배선층 상에 형성되며 제2 금속 배선(M2)들이 위치하는 제2 배선층, 그리고 제2 배선층 상에 형성되며 제3 금속 배선(M3)들이 위치하는 제3 배선층을 구비한다.
또한, 인터커넥트 구조(130)는 상,하 배선층들 사이에 형성되어 서로 다른 배선층들에 형성된 금속 배선들(M1,M2,M3)간을 절연시키는 복수의 층간절연층들(161,162,163)과, 층간절연층들(161,162,163)을 관통하여 서로 다른 배선층에 형성된 금속 배선들(M1,M2,M3)간을 전기적으로 연결하는 전도성 비아(VIA)들을 포함할 수 있다. 금속 배선들(M1,M2,M3) 및 전도성 비아(VIA)들은 구리, 알루미늄 또는 다른 금속을 포함하는 합금으로 형성될 수 있으며, 잘 알려진 다마신 공정(damascene process)을 사용하여 형성될 수 있다.
본드 패드들(111,112)은 인터커넥트 구조(130)의 최상부 배선층에 형성될 수 있다. 참고로, 도 2는 도 1의 A-A' 라인에 따른 단면도로, 도 2에는 도면부호 111로 표시된 본딩 패드만 도시되어 있고, 도면부호 112로 표시된 본딩 패드는 도시되어 있지 않지만, 실질적으로 인터커넥트 구조(130)의 최상부 배선층에는 도면부호 111로 표시된 본딩 패드들뿐만 아니라 도면부호 112로 표시된 본딩 패드들도 형성되어 있는 것으로 이해되어야 할 것이다.
최상부 층간절연막(163) 상에는 최상부 배선층에 형성된 금속 배선(M3)을 덮고 본딩 패드들(111,112)을 노출하는 보호층(170)이 형성될 수 있다. 보호층(170)은 반도체 칩(100)의 최상부층으로, 보호층(170)의 상부면은 반도체 칩(100)의 제1 면(101)과 실질적으로 동일한 면일 수 있다.
도시하지 않았지만, 각 반도체 칩(100)의 인터커넥트 구조(130)는 제1 방향(FD)으로 연장되는 신호 라인을 구비할 수 있다.
이러한 신호 라인의 구성은 도 6을 참조로 하여 후술될 것이다.
도 6은 반도체 칩(100)에 포함된 신호 라인들을 도시한 평면도이다.
도 6을 참조하면, 각각의 신호 라인들(YL)은 제1 방향(FD)을 따라서 본딩 패드들(111,112)이 위치하는 반도체 칩(100)의 중심부에서 반도체 칩(100)의 가장자리 부분까지 연장될 수 있다. 신호 라인들(YL)은 일정한 폭(width) 및 스페이스(space)를 갖고 반도체 칩(100)의 전면(全面)에 걸쳐서 제1 방향(FD)과 수직한 제2 방향(SD)을 따라서 배열될 수 있다.
신호 라인들(YL)은, 도 2에 도시된 인터커넥트 구조(130)의 최상부 배선층, 즉 제3 금속 배선(M3)과 동일한 층에 배치될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며 신호 라인들(YL)은 최상부 배선층 하부의 배선층에 배치될 수도 있고, 2개 이상의 배선층들에 분산 배치될 수도 있다.
신호 라인들(YL)은, 칼럼 디코더들(141~144)에서 생성된 칼럼 선택 신호를 제1 내지 제 4 서브 뱅크(Bank0~Bank3)로 전달하기 위한 칼럼 선택 라인들(YI, 도 5 참조)일 수 있다. 또한, 신호 라인들(YL)은 비트 라인들과 글로벌 입출력 라인들간을 연결하는 로컬 입출력 라인들(LIO,LIOB, 도 5 참조)일 수도 있다.
도 1 및 도 2를 다시 참조하면, 재배선 라인(200)들은 반도체 칩(100)의 제1 면(101) 상에 배치되며, 그 일단부는 본딩 패드들(111,112)에 각각 연결되고 일단부와 대향하는 그 타단부는 반도체 칩(100)의 제1 면(101) 가장지리에 배치될 수 있다.
그리고, 재배선 패드들(310,320)은 반도체 칩(100)의 제1 면(101) 가장자리에 재배선 라인(200)들의 타단부와 연결되도록 형성될 수 있으며, 제2 방향(SD)을 따라서 배열될 수 있다.
집적도 향상 및 다기능화로 본딩 패드의 개수가 증가됨에 따라 이에 대응되는 재배선 패드의 개수 역시 증가되고 있다. 특히, 단일 층에 형성된 재배선 라인들을 이용하여 본딩 패드들과 재배선 패드들을 연결하는 경우, 재배선 패드를 자신과 대응하는 본딩 패드와 제1 방향(FD)으로 나란하게 배치하면 한정된 풋 프린트 내에 최대한 많은 수의 재배선 패드들을 배치할 수 있다. 이 경우 재배선 패드들과 본딩 패드들을 연결하는 재배선 라인들은 제1 방향(FD)으로 연장되는 구조를 갖게 된다.
그런데, 앞서 도 5 및 도 6을 참조로 설명한 바와 같이 반도체 칩(100)에는 제1 방향(FD)으로 연장되는 복수의 신호 라인들이 반도체 칩(100)의 전면에 걸쳐 배치되어 있으므로, 재배선 라인들을 제1 방향(FD)으로 형성하면 재배선 라인들과 신호 라인들이 서로 중첩되게 된다. 반도체 칩(100) 내부에는 반도체 칩(100) 제작 과정에서 축적된 전하가 분포하는데, 반도체 칩(100)에 곳곳에 분포되어 있는 전하가, 반도체 칩(100) 동작시에 신호 라인들 및 재배선 라인들에 인가되는 신호들간 전위 차이에 의해 신호 라인들 및 재배선 라인들간 중첩 부분에 발생되는 전기장의 영향을 받아서 재배선 라인들과 신호 라인들간 중첩 부분으로 이동되어 재배선 라인들과 신호 라인들간 중첩 부분에 저장될 수 있다. 다시 말해, 재배선 라인들과 신호 라인들, 그리고 그들 사이의 절연층으로 이루어진 캐패시터가 형성되어 전하가 저장될 수 있다. 그리고, 재배선 라인들과 신호 라인들간 중첩 부분에 저장된 전하가 외부의 그라운드로 한꺼번에 방전되면서 발생되는 고전류에 의하여 반도체 칩(100) 내부의 다이오드(diode) 또는 트랜지스터(transistor) 등의 소자가 파괴되는 현상이 발생할 수 있다. 즉, CDM 특성이 열화될 수 있다. 따라서, CDM 특성을 향상시키려면 재배선 라인들과 신호 라인들이 서로 중첩되지 않도록 배치하거나, 서로 중첩되는 면적을 감소시켜야 한다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 재배선 라인(200)들은 신호 라인(YL)들의 연장 방향, 즉 제1 방향(FD)의 사선 방향으로 형성된다. 그리고, 재배선 라인(200)들이 제1 방향(FD)의 사선 방향으로 형성됨에 따라서 재배선 라인(200)들 중 적어도 하나는 신호 라인(YL)들 중 적어도 하나와 교차될 수 있다.
이와 같은 본 발명의 일 실시예에 따르면, 재배선 라인(200)들과 신호 라인(YL)들이 서로 교차(cross)되는 교차점(CR)에서만 중첩되며, 따라서 재배선 라인(200)들과 신호 라인(YL)들간 교차점(CR)에 충전되는 전하의 양을 최소화할 수 있고, 나아가 CDM 특성을 개선할 수 있다.
그런데, 모든 재배선 라인(200)들을 제1 방향(FD)의 사선 방향으로 형성하면 재배선 라인들(200)을 제1 방향(FD)으로 나란하게 배열하는 경우에 비해 재배선 패드들(310,320)간 간격이 증가된다. 따라서, 이러한 조건하에서는 재배선 패드(310,320)들을 배치하기 위한 공간이 더 많이 필요하게 된다.
도 1을 다시 참조하면, 반도체 칩(100)의 본딩 패드들(111,112)은 복수개의 입력 패드들 및 복수개의 출력 패드들을 포함할 수 있으며, 상기 입력 패드들에는 칩 선택 신호(CS)의 입력을 위한 CS 패드, 클럭 인에이블 신호(CKE)의 입력을 위한 CKE 패드, 테스트 신호(ZQ)의 입력을 위한 ZQ 패드, 터미네이션 제어 신호(ODT)의 입력을 위한 ODT 패드, 어드레스 신호(ADD)의 입력을 위한 ADD 패드들, 클럭 신호(CK)의 입력을 위한 CK 패드, 뱅크 어드레스 신호(BA)의 입력을 위한 BA 패드, 칼럼 어드레스 스트로브 신호(CAS)의 입력을 위한 CAS 패드, 로우 어드레스 스트로브 신호(RAS)의 입력을 위한 RAS 패드, 전원 전압의 입력을 위한 VDD 패드, 접지 전압의 입력을 위한 VSS패드 등이 있을 수 있다.
반도체 칩(100)의 본딩 패드들(111,112) 중에는 서로 전기적으로 연결되어도 무방한 본딩 패드들이 존재할 수 있다. 이러한 본딩 패드들로는 예를 들어, VDD 패드들, VSS 패드들이 있을 수 있다. 한편, VDD 패드들 및 VSS 패드들을 제외한 나머지 본딩 패드들은 다른 본딩 패드와 전기적으로 분리되어야만 한다.
이하, 설명의 편의를 위하여 다른 본딩 패드와 전기적으로 분리되어야 하는 본딩 패드를 제1 본딩 패드(111)라고 정의하고, 다른 본딩 패드와 전기적으로 연결하여도 무방한 본딩 패드를 제2 본딩 패드(112)라고 정의할 것이다.
재배선 패드들(310,320)은 제1 본딩 패드들(111)에 각각 대응되는 개별 재배선 패드(310)들과, 제2 본딩 패드들(112)에 공통으로 대응되는 적어도 하나의 공유 재배선 패드(320)를 포함할 수 있다.
개별 재배선 패드(310)들은 재배선 라인(200)들 통해서 제1 본딩 패드들(111)에 각각 개별적으로 연결된다. 그리고, 각각의 공유 재배선 패드(320)들은 재배선 라인(200)들 통해서 적어도 두 개의 제2 본딩 패드들(112)에 공통으로 연결된다. 즉, 하나의 공유 재배선 패드(320)가 적어도 두 개의 제2 본딩 패드들(112)에 의해 공유된다. 따라서, 반도체 칩(100)의 본딩 패드(111,112)의 개수보다 적은 수의 재배선 패드를 이용하여 반도체 칩(100)을 설계할 수 있다.
도 2를 다시 참조하면, 반도체 칩(100)의 제1 면(101) 상에는 재배선 라인(200)들을 덮고 재배선 패드들(310,320)을 노출하는 절연막 패턴(400)이 더 형성될 수 있다.
전술한 반도체 장치(10)는 다양한 반도체 장치들 및 패키지 모듈들에 적용될 수 있다.
도 8을 참조하면, 본 발명의 실시예들에 따른 반도체 장치는 전자 시스템(710)에 적용될 수 있다. 전자 시스템(710)은 컨트롤러(711), 입출력부(712) 및 메모리(713)를 포함할 수 있다. 컨트롤러(711), 입출력부(712) 및 메모리(713)는 데이터 이동하는 경로를 제공하는 버스(715)를 통해서 상호 커플링될 수 있다.
예컨데, 컨트롤러(711)는 적어도 하나의 마이크로 프로세서, 적어도 하나의 디지털 시그날 프로세서, 적어도 하나의 마이크로 컨트롤러 및 이러한 컴포넌트들과 동일한 기능을 수행할 수 있는 로직 회로 중 적어도 하나 이상을 포함할 수 있다. 메모리(713)는 본 발명의 실시예들에 따른 반도체 장치들 중 적어도 하나 이상을 포함할 수 있다. 입출력부(712)는 키패드, 키보드, 디스플레이 장치, 터치 스크린 등으로부터 선택된 적어도 하나 이상을 포함할 수 있다. 메모리(713)는 데이터 저장을 위한 장치로, 데이터 또는/및 컨트롤러(711) 등에 의해 실행된 커멘드(command)를 저장할 수 있다.
메모리(713)는 DRAM과 같은 휘발성 메모리 장치 또는/및 플래시 메모리와 같은 비휘발성 메모리 장치를 포함할 수 있다. 예컨데, 플래시 메모리는 이동 단말기 또는 데스크 탑 컴퓨터와 같은 정보 처리 시스템에 장착될 수 있다. 플래시 메모리는 SSD(Solid State Disk)로 구성될 수 있다. 이 경우, 전자 시스템(710)은 플래시 메모리 시스템에 많은 양의 데이터를 안정적으로 저장할 수 있다.
전자 시스템(710)은 통신망과 데이터를 송수신할 수 있도록 설정된 인터페이스(714)를 더 포함할 수 있다. 인터페이스(714)는 유선 또는 무선 형태를 가질 수 있다. 예컨데, 인터페이스(714)는 인테나, 유선 트랜시버(transceiver) 또는 무선 트랜시버를 포함할 수 있다.
전자 시스템(710)은 모바일 시스템, 퍼스널 컴퓨터, 산업용 컴퓨터 또는 다양한 기능들을 수행하는 로직 시스템으로 이해될 수 있다. 예컨데, 모바일 시스템은 PDA(Personal Digital Assistant), 포터블 컴퓨터(portable computer), 테블릿 컴퓨터(tablet computer), 모바일 폰(mobile phone), 스마트 폰(smart phone), 무선 전화, 랩탑 컴퓨터(laptop computer), 메모리 카드(memory card), 디지털 음악 시스템, 정보 송수신 시스템 중 어느 하나일 수 있다.
전자 시스템(710)이 무선 통신을 수행할 수 있는 장치인 경우, 전자 시스템(710)은 CDMA(Code Division Multiple access), GSM(global system for mobile communications), NADC(north American digital cellular), E-TDMA(enhanced-time division multiple access), WCDAM(wideband code division multiple access), CDMA2000, LTE(long term evolution) and Wibro(wireless broadband Internet)와 같은 통신 시스템에 사용될 수 있다.
도 9를 참조하면, 본 발명의 실시예들에 따른 반도체 장치는 메모리 카드(800)의 형태로 제공될 수 있다. 예컨데, 메모리 카드(800)는 비휘발성 메모리 장치와 같은 메모리(810) 및 메모리 컨트롤러(820)를 포함할 수 있다. 메모리(810) 및 메모리 컨트롤러(820)은 데이터를 저장하거나 저장된 데이터를 독출할 수 있다.
메모리(810)는 본 발명의 실시예들에 따른 반도체 장치가 적용된 메모리 장치들 중 어느 하나 이상을 포함할 수 있고, 메모리 컨트롤러(820)는 호스트(830)로부터의 기입/독출 요청에 응답하여 저장된 데이터를 독출해내거나 데이터를 저장하도록 메모리(810)를 컨트롤한다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 반도체 장치
100: 반도체 칩
111,112: 본딩 패드
200: 재배선 라인
310,320: 재배선 패드

Claims (20)

  1. 본딩 패드들이 위치하는 제1 면 및 상기 제1면과 대향하는 제2 면을 가지며 제1 방향으로 연장되는 복수의 신호 라인들을 구비하는 반도체 칩;
    상기 제1 면상에 형성되며 그 일단부가 상기 반도체 칩의 본딩 패드들에 각각 연결되고 상기 제1 방향의 사선 방향으로 연장되는 복수의 재배선 라인들;및
    상기 일단부와 대향하는 상기 재배선 라인들의 타단부와 연결된 복수의 재배선 패드들;
    을 포함하는 반도체 장치.
  2. 제1 항에 있어서, 상기 복수의 신호 라인들은 일정한 폭 및 스페이스를 갖고 상기 제 1 방향과 수직한 제2 방향을 따라서 배열되는 반도체 장치.
  3. 제1 항에 있어서, 상기 반도체 칩은,
    집적회로가 형성된 베이스 기판;및
    상기 베이스 기판 상에 형성되며 상기 신호 라인이 배치된 배선층을 포함하여 적어도 하나 이상의 배선층을 구비하는 인터커넥트 구조;를 포함하는 반도체 장치.
  4. 제3 항에 있어서, 상기 인터커넥트 구조는 적어도 2개 이상의 배선층들을 포함하며, 상기 신호 라인들은 상기 배선층들 중 최상부 배선층에 배치된 반도체 장치.
  5. 제3 항에 있어서, 상기 인터커넥트 구조는 적어도 2개 이상의 배선층들을 포함하며, 상기 신호 라인들은 적어도 2개 이상의 상기 배선층들에 분산 배치된 반도체 장치.
  6. 제3 항에 있어서, 상기 인터커넥트 구조는 적어도 2개 이상의 배선층들을 포함하며, 상기 본딩 패드들은 상기 인터커넥트 구조의 최상부 배선층에 배치되는 반도체 장치.
  7. 제3 항에 있어서, 상기 집적회로는 비트라인들, 상기 비트라인들과 교차되는 워드라인들, 상기 비트라인들 및 상기 워드라인들간 교차점에 배치된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    비트라인 선택을 제어하기 위한 칼럼 선택 신호를 생성하는 칼럼 디코더;를 포함하는 반도체 장치.
  8. 제7 항에 있어서, 상기 제1 방향은 상기 비트라인 방향인 반도체 장치.
  9. 제7 항에 있어서, 상기 메모리 셀 어레이와 상기 칼럼 디코더는 상기 제1 방향을 따라서 배열되는 반도체 장치.
  10. 제7 항에 있어서, 상기 메모리 셀 어레이는 상기 비트라인들과 로컬 입출력 라인 사이에 전기적으로 연결되며 상기 칼럼 선택 신호에 응답하여 비트라인을 선택하고 선택된 비트라인과 로컬 입출력 라인간을 전기적으로 연결하는 칼럼 선택 트랜지스터들을 더 포함하는 반도체 장치.
  11. 제10 항에 있어서, 상기 신호 라인들은 상기 칼럼 디코더에서 생성된 상기 칼럼 선택 신호를 상기 칼럼 선택 트랜지스터들로 전달하기 위한 칼럼 선택 라인들을 포함하는 반도체 장치.
  12. 제10 항에 있어서, 상기 신호 라인들은 상기 로컬 입출력 라인들을 포함하는 반도체 장치.
  13. 제1 항에 있어서, 상기 본딩 패드들은 상기 제1 면의 중심부에 배치되고 상기 재배선 패드들은 상기 제1 면의 가장자리에 배치되는 반도체 장치.
  14. 제1 항에 있어서, 상기 재배선 패드들은 상기 제1 방향과 수직한 제2 방향을 따라서 배열되는 반도체 장치.
  15. 제1 항에 있어서, 상기 재배선 라인들은 단일 층에 배치되는 반도체 장치.
  16. 제1 항에 있어서, 상기 신호 라인들 중 적어도 하나와 상기 재배선 라인들 중 적어도 하나는 서로 교차되며, 상기 신호 라인들 및 재배선 라인들은 서로 교차되는 교차점에서만 중첩되는 반도체 장치.
  17. 제1 항에 있어서, 상기 제1 면 상에 상기 재배선 라인들을 덮고 상기 재배선 패드들을 노출하도록 형성된 절연막 패턴을 더 포함하는 반도체 장치.
  18. 제1 항에 있어서, 상기 재배선 패드들은,
    상기 본딩 패드들 중 적어도 두 개 이상의 본딩 패드들에 공통으로 전기적으로 연결된 적어도 하나의 공유 재배선 패드;및
    상기 공유 재배선 패드와 전기적으로 연결되지 않은 본딩 패드들과 개별적으로 전기적으로 연결된 개별 재배선 패드들;을 포함하는 반도체 장치.
  19. 제18 항에 있어서, 상기 본딩 패드들은,
    상기 개별 재배선 패드들에 각각 전기적으로 연결된 제1 본딩 패드들;및
    상기 공유 재배선 패드와 전기적으로 연결된 제2 본딩 패드들;을 포함하는 반도체 장치.
  20. 제19 항에 있어서, 상기 제2 본딩 패드들은 전원 전압의 입력을 위한 본딩 패드들 또는 접지 전압의 입력을 위한 본딩 패드들을 포함하는 반도체 장치.
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