KR20220016714A - 반도체 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

본 기술은 반도체 메모리 장치 및 그 제조방법을 포함하고, 반도체 메모리 장치는 서로 교차하는 제1 방향 및 제2 방향으로 연장된 기판; 상기 기판의 일측에 배치된 복수의 입출력 패드들; 상기 입출력 패드들에 상기 제1 방향으로 이웃한 제1 회로; 상기 제1 회로보다 상기 입출력 패드들로부터 상기 제1 방향으로 더 멀리 이격되어 배치된 제2 회로; 상기 제1 회로에 중첩된 제1 메모리 셀 어레이; 상기 제2 회로에 중첩된 제2 메모리 셀 어레이; 상기 제1 메모리 셀 어레이에 중첩되고, 상기 제2 방향으로 이격되어 배치된 제1 메탈 소스패턴들; 및 상기 제2 메모리 셀 어레이에 중첩되고, 상기 제2 방향으로 상기 제1 메탈 소스패턴들 각각보다 넓은 폭으로 형성된 제2 메탈 소스패턴을 포함한다.

Description

반도체 메모리 장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장할 수 있는 메모리 셀들을 포함한다. 3차원 반도체 메모리 장치는 3차원으로 배열된 메모리 셀들을 포함함으로써, 기판의 단위 면적당 메모리 셀들이 점유하는 면적을 줄일 수 있다.
3차원 반도체 메모리 장치에서, 메모리 셀들의 동작을 제어하기 위한 배선들의 배치 자유도는 다양한 원인에 의해 제한될 수 있다.
본 발명의 실시 예들은 배선들의 배치 자유도를 향상시킬수 있는 반도체 메모리 장치 및 그 제조방법을 제공할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 서로 교차하는 제1 방향 및 제2 방향으로 연장된 기판; 상기 기판의 일측에 배치된 복수의 입출력 패드들; 상기 입출력 패드들에 상기 제1 방향으로 이웃한 제1 회로; 상기 제1 회로보다 상기 입출력 패드들로부터 상기 제1 방향으로 더 멀리 이격되어 배치된 제2 회로; 상기 제1 회로에 중첩된 제1 메모리 셀 어레이; 상기 제2 회로에 중첩된 제2 메모리 셀 어레이; 상기 제1 메모리 셀 어레이에 중첩되고, 상기 제2 방향으로 이격되어 배치된 제1 메탈 소스패턴들; 및 상기 제2 메모리 셀 어레이에 중첩되고, 상기 제2 방향으로 상기 제1 메탈 소스패턴들 각각보다 넓은 폭으로 형성된 제2 메탈 소스패턴을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 비트라인; 상기 비트라인에 중첩된 공통소스라인; 상기 비트라인과 상기 공통소스라인 사이에 교대로 적층된 층간 절연막들 및 도전패턴들을 포함하는 게이트 적층체; 상기 게이트 적층체를 관통하고, 상기 공통소스라인에 직접 접촉되도록 연장된 채널구조; 및 상기 채널구조와 상기 게이트 적층체 사이에 배치된 메모리패턴을 포함하고, 상기 공통소스라인은, 실리콘보다 비저항이 낮고 상기 채널구조에 직접 접촉된 도전물을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법은 희생기판 상에 교대로 적층된 층간 절연막들 및 도전패턴들, 상기 층간 절연막들 및 도전패턴들을 관통하는 채널구조, 및 상기 채널구조의 표면을 따라 연장된 메모리막을 포함하는 메모리 셀 어레이를 형성하는 단계; 상기 메모리막이 노출되도록 상기 희생기판을 제거하는 단계; 상기 채널구조의 제1 단부가 노출되도록 상기 메모리막의 일부를 제거하는 단계; 및 상기 채널구조의 상기 제1 단부에 직접 접촉되고, 상기 메모리 셀 어레이에 중첩되도록 연장된 공통소스라인을 450℃이하의 온도에서 형성하는 단계를 포함할 수 있다.
본 기술에 따르면, 450℃이하의 저온에서 형성 가능하고 실리콘보다 비저항이 낮은 도전물을 이용하여 상부배선층의 배치 자유도를 향상시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 제1 및 제2 메모리 셀 어레이들에 중첩된 기판을 나타낸다.
도 3은 본 발명의 일 실시 예에 따른 셀 스트링을 나타내는 회로도이다.
도 4는 본 발명의 일 실시 예에 따른 메모리 셀 어레이를 나타내는 사시도이다.
도 5는 본 발명의 일 실시 예에 따른 상부배선층의 레이아웃을 나타낸다.
도 6a는 도 5에 도시된 선 A-A'를 따라 절취한 반도체 메모리 장치의 단면도이고, 도 6b는 도 5에 도시된 선 B-B'를 따라 절취한 반도체 메모리 장치의 단면도이다.
도 7은 본 발명의 일 실시 예에 따른 채널막 및 메모리패턴에 대한 횡단면을 확대하여 나타낸다.
도 8a 및 도 8b는 본 발명의 실시 예들에 따른 회로그룹에 대한 배치를 나타낸다.
도 9는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 개략적으로 나타내는 순서도이다.
도 10a 내지 도 10d는 도 9에 도시된 ST1 단계에 대한 일 실시 예를 나타내는 단면도들이다.
도 11a 및 도 11b는 도 9에 도시된 ST11 단계 및 ST13 단계에 대한 일 실시예를 나타내는 단면도들이다.
도 12a 및 도 12b는 도 9에 도시된 ST15 단계에 대한 일 실시 예를 나타내는 단면도들이다.
도 13은 도 9에 도시된 ST17 단계 및 ST19 단계에 대한 일 실시 예를 나타내는 단면도들이다.
도 14는 본 발명의 일 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 15는 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 본 발명의 개념에 따른 실시 예를 설명하기 위해 예시된 것이다. 본 발명의 개념에 따른 실시 예들은 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되지 않고, 다양한 형태로 실시될 수 있다.
본 발명의 실시 예에서 제1 및 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 개념에 따른 권리범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치(10)를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(10)는 동시에 개별적인 동작 제어가 가능한 2개 이상의 플레인들(Planes)을 포함하는 멀티-플레인 구조로 형성될 수 있다. 일 실시 예로서, 반도체 메모리 장치(10)는 제1 플레인에 포함된 제1 메모리 셀 어레이(50A), 제2 플레인에 포함된 제2 메모리 셀 어레이(50B), 및 제1 메모리 셀 어레이(50A)와 제2 메모리 셀 어레이(50B)의 다양한 동작들을 제어하도록 구성된 회로그룹(15)을 포함할 수 있다. 설명의 편의를 위해, 도 1은 2-플레인 구조를 예시하고 있으나, 본 발명은 이에 제한되지 않는다.
제1 메모리 셀 어레이(50A) 및 제2 메모리 셀 어레이(50B) 각각은 복수의 메모리 블록들을 포함할 수 있다. 메모리 블록은 복수의 셀 스트링들을 포함할 수 있다. 셀 스트링은 직렬로 연결된 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀은 1비트의 데이터 또는 2비트 이상의 멀티 비트의 데이터를 저장할 수 있다. 메모리 셀은 비휘발성 메모리 셀일 수 있다. 일 실시 예로서, 메모리 셀은 낸드 플래시 메모리 셀일 수 있다.
제1 메모리 셀 어레이(50A)는 복수의 제1 로컬라인들(RL[A]), 제1 공통소스라인(CSL[A]), 및 복수의 제1 비트라인들(BL[A])에 의해서 엑세스될 수 있다. 제2 메모리 셀 어레이(50B)는 복수의 제2 로컬라인들(RL[B]), 제2 공통소스라인(CSL[B]) 및 복수의 제2 비트라인들(BL[B])에 의해 엑세스될 수 있다.
회로그룹(15)은 제1 로우 디코더(30A), 제1 페이지 버퍼(40A), 제2 로우 디코더(30B), 제2 페이지 버퍼(40B), 및 주변회로(20)를 포함할 수 있다.
제1 메모리 셀 어레이(50A)는 복수의 제1 로컬라인들(RL[A])을 통해서 제1 로우 디코더(30A)에 연결될 수 있고, 복수의 제1 비트라인들(BL[A])을 통해서 제1 페이지 버퍼(40A)에 연결될 수 있고, 제1 공통소스라인(CSL[A])을 통해서 주변회로(20)에 연결될 수 있다. 제2 메모리 셀 어레이(50B)는 복수의 제2 로컬라인들(RL[B])을 통해서 제2 로우 디코더(30B)에 연결될 수 있고, 복수의 제2 비트라인들(BL[B])을 통해서 제2 페이지 버퍼(40B)에 연결될 수 있고, 제2 공통소스라인(CSL[B])을 통해서 주변회로(20)에 연결될 수 있다.
주변회로(20)는 반도체 메모리 장치(10)의 외부의 외부 장치로부터 커맨드 신호(CMD), 어드레스 신호(ADD) 및 제어신호(CTRL)를 수신할 수 있고, 외부 장치와 데이터(DATA)를 송수신할 수 있다. 일 실시 예로서, 외부 장치는 메모리 시스템의 메모리 컨트롤러일 수 있다.
주변회로(20)는 커맨드 신호(CMD), 어드레스 신호(ADD) 및 제어신호(CTRL)에 응답하여 제1 메모리 셀 어레이(50A) 및 제2 메모리 셀 어레이(50B)의 프로그램 동작(program operation), 리드 동작(read operation) 및 소거 동작(erase operation)을 수행하기 위한 다양한 신호들을 출력할 수 있다.
주변회로(20)는 어드레스 신호(ADD) 및 커맨드 신호(CMD)에 응답하여 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PB_S), 및 컬럼 어드레스를 출력하는 제어회로를 포함할 수 있다. 주변회로(20)는 어드레스 신호(ADD) 및 커맨드 신호(CMD)에 응답하여 동작 전압들(Vop)을 출력하는 동작전압생성회로를 포함할 수 있다. 주변회로(20)는 컬럼 어드레스에 응답하여 데이터 신호들(RW_D)을 제1 페이지 버퍼(40A) 및 제2 페이지 버퍼(40B)와 주고받는 컬럼 디코더를 포함할 수 있다. 주변회로(20)는 컬럼 디코더와 데이터(DATA)를 주고받는 입출력 회로를 포함할 수 있다. 주변회로(20)는 제1 공통소스라인(CSL[A])과 제2 공통소스라인(CSL[B])의 디스차지를 제어하는 소스 디스차지 회로를 포함할 수 있다.
제1 로우 디코더(30A) 및 제2 로우 디코더(30B) 각각은 주변회로(20)로부터 수신된 로우 어드레스(RADD)에 응답하여, 주변회로(20)로부터 생성된 다양한 동작 전압들(Vop)을 제1 메모리 셀 어레이(50A) 및 제2 메모리 셀 어레이(50B)에 전달할 수 있다.
제1 페이지 버퍼(40A) 및 제2 페이지 버퍼(40B)는 주변회로(20)로부터 출력된 페이지 버퍼 제어 신호들(PB_S)에 응답하여 제1 메모리 셀 어레이(50A) 및 제2 메모리 셀 어레이(50B)에 저장된 데이터들을 검출하고, 검출된 데이터들을 데이터 신호들(RW_D)로서 주변회로(20)에 전송할 수 있다. 제1 페이지 버퍼(40A) 및 제2 페이지 버퍼(40B)는 주변회로(20)로부터 수신된 데이터 신호들(RW_D)에 기초하여 제1 메모리 셀 어레이(50A) 및 제2 메모리 셀 어레이(50B)에 데이터들을 기입할 수 있다.
제1 공통소스라인(CSL[A]) 및 제2 공통소스라인(CSL[B])은 주변회로(20)의 제어에 의해 디스차지되거나, 소스 전압을 인가받을 수 있다.
상술한 바와 같이 주변회로(20)는 제1 메모리 셀 어레이(50A) 및 제2 메모리 셀 어레이(50B)의 다양한 동작들을 제어하기 위해, 제어회로, 동작전압생성회로, 컬럼 디코더, 입출력 회로, 소스 디스차지 회로, 내부전압 생성회로 등의 복수의 서브회로들을 포함할 수 있다. 서브회로들의 배열은 다양할 수 있다.
제한된 면적을 효율적으로 활용하기 위해, 제1 메모리 셀 어레이(50A) 및 제2 메모리 셀 어레이(50B)는 회로그룹(15)을 포함하는 기판에 중첩될 수 있다.
도 2는 본 발명의 일 실시 예에 따른 제1 및 제2 메모리 셀 어레이들(50A, 50B)에 중첩된 기판(SUB)을 나타낸다. 도 2에 도시된 제1 및 제2 메모리 셀 어레이들(50A, 50B)은 도 1을 참조하여 설명한 제1 및 제2 메모리 셀 어레이들에 대응될 수 있다.
도 2를 참조하면, 기판(SUB)은 제1 방향(I) 및 제2 방향(Ⅱ)으로 연장될 수 있다. 일 실시 예로서, 제1 방향(Ⅰ) 및 제2 방향(Ⅱ)은 XYZ좌표계의 X축이 향하는 방향 및 Y축이 향하는 방향에 각각 대응될 수 있다. 이하, 제1 방향(Ⅰ) 및 제2 방향(Ⅱ)으로 연장된 평면에 교차하는 방향을 제3 방향(Ⅲ)으로 정의한다. 제3 방향(Ⅲ)은 XYZ좌표계의 Z축이 향하는 방향에 대응될 수 있다.
기판(SUB)은 도 1을 참조하여 설명한 회로그룹(15)을 위한 n형 불순물 및 p형 불순물을 포함할 수 있다. 기판(SUB)은 패드영역(60), 제1 회로영역(PA1) 및 제2 회로영역(PA2)을 포함할 수 있다.
패드영역(60)은 기판(SUB)의 일측에 정의되고, 복수의 입출력 패드들을 위한 영역으로서 제공될 수 있다.
제1 회로영역(PA1)은 패드영역(60)에 제1 방향(Ⅰ)으로 이웃할 수 있다. 제1 회로영역(PA1)은 제1 로우 디코더 영역(DA[A]), 제1 주변회로영역(PCA1), 및 제1 페이지 버퍼 영역(PBA[A])을 포함할 수 있다. 제1 주변회로영역(PCA1) 및 제1 페이지 버퍼 영역(PBA[A])은 제1 방향(Ⅰ)으로 서로 이웃할 수 있다. 제1 주변회로영역(PCA1)은 패드영역(60)과 제1 페이지 버퍼 영역(PBA[A]) 사이에 배치될 수 있다. 제1 주변회로영역(PCA1) 및 제1 페이지 버퍼 영역(PBA[A]) 각각은 제1 로우 디코더 영역(DA[A])에 제2 방향(Ⅱ)으로 이웃할 수 있다. 제1 로우 디코더 영역(DA[A])은 제1 주변회로영역(PCA1) 및 제1 페이지 버퍼 영역(PBA[A])에 마주하도록 제1 방향(Ⅰ)으로 연장될 수 있다.
제2 회로영역(PA2)은 제1 회로영역(PA1)보다 패드영역(60)으로부터 제1 방향(Ⅰ)으로 더 멀리 이격될 수 있다. 다시 말해, 제1 회로영역(PA1)은 패드영역(PA1)과 제2 회로영역(PA2) 사이에 배치될 수 있다. 제2 회로영역(PA2)은 제2 로우 디코더 영역(DA[B]), 제2 주변회로영역(PCA2), 및 제2 페이지 버퍼 영역(PBA[B])을 포함할 수 있다. 제2 주변회로영역(PCA2) 및 제2 페이지 버퍼 영역(PBA[B])은 제1 방향(Ⅰ)으로 서로 이웃할 수 있다. 제2 주변회로영역(PCA2)은 제1 페이지 버퍼 영역(PBA[A])과 제2 페이지 버퍼 영역(PBA[B]) 사이에 배치될 수 있다. 제2 로우 디코더 영역(DA[B])은 제1 로우 디코더 영역(DA[A])에 제1 방향(Ⅰ)으로 이웃할 수 있다. 제2 로우 디코더 영역(DA[B])은 제2 주변회로영역(PCA2) 및 제2 페이지 버퍼 영역(PBA[B])에 마주하도록 제1 방향(Ⅰ)으로 연장될 수 있다.
제1 메모리 셀 어레이(50A)는 제1 회로영역(PA1)에 중첩될 수 있고, 제2 메모리 셀 어레이(50B)는 제2 회로영역(PA2)에 중첩될 수 있다. 제1 회로영역(PA1) 및 제2 회로영역(PA2) 각각의 일부는 제1 메모리 셀 어레이(50A)와 제2 메모리 셀 어레이(50B)에 중첩되지 않고 개구될 수 있다. 일 실시 예로서, 패드영역(60)에 인접한 제1 회로영역(PA1)의 일측, 제2 회로영역(PA2)에 인접한 제1 회로영역(PA1)의 타측, 및 제1 회로영역(PA1)에 인접한 제2 회로영역(PA2)의 일측은 제1 메모리 셀 어레이(50A) 및 제2 메모리 셀 어레이(50B)에 중첩되지 않을 수 있다.
제1 로우 디코더 영역(DA[A])은 도 1을 참조하여 설명한 제1 로우 디코더(30A)가 배치되는 영역으로서 제공될 수 있고, 제2 로우 디코더 영역(DA[B])은 도 1을 참조하여 설명한 제2 로우 디코더(30B)가 배치되는 영역으로서 제공될 수 있다. 제1 페이지 버퍼 영역(PBA[A])은 도 1을 참조하여 설명한 제1 페이지 버퍼(40A)가 배치되는 영역으로서 제공될 수 있고, 제2 페이지 버퍼 영역(PBA[B])은 도 1을 참조하여 설명한 제2 페이지 버퍼(40B)가 배치되는 영역으로서 제공될 수 있다.
제1 주변회로영역(PCA1) 및 제2 주변회로영역(PCA2)은 도 1에 도시된 주변회로(20)가 배치되는 영역으로서 제공될 수 있다. 주변회로(20)는 도 1에 도시된 제1 및 제2 페이지 버퍼들(40A 및 40B)과 제1 및 제2 로우 디코더들(30A 및 30B)를 제외한 서브회로들을 포함할 수 있다. 서브회로들은 제1 주변회로영역(PCA1) 및 제2 주변회로영역(PCA2)에 분산배치될 수 있다.
서브회로들 중 고속 동작이 요구되고, 전압 강하의 최소화가 요구되는 일부는 제1 주변회로영역(PCA1)에 배치될 수 있다. 일 실시 예로서, 제1 주변회로영역(PCA1)에 제어회로, 동작전압생성회로, 내부전압 생성회로가 배치될 수 있다. 제어회로는 도 1을 참조하여 설명한 커맨드 신호(CMD) 및 어드레스 신호(ADD)에 응답하여 도 1을 참조하여 설명한 제1 로우 디코더(30A), 제2 로우 디코더(30B), 제1 페이지 버퍼(40A), 제2 페이지 버퍼(40B) 등을 제어하기 위한 다양한 신호들을 출력할 수 있다. 동작전압생성회로는 펌프회로, 레귤레이터들을 포함할 수 있고, 제1 메모리 셀 어레이(50A) 및 제2 메모리 셀 어레이(50B)의 메모리 셀들을 프로그램하거나 소거하는데 필요한 고전압들을 생성할 수 있다. 내부전압 생성회로는 반도체 메모리 장치의 동작에 필요한 기준 전압들, 내부 전원전압들, 내부 접지전압들을 생성할 수 있다.
제1 주변회로영역(PCA1)에 배치되지 않고 잔류하는 서브회로들의 나머지 일부는 제2 주변회로영역(PCA2)에 배치될 수 있다. 일 실시 예로서, 제2 주변회로영역(PCA2)에 소스 디스차지 회로 및 입출력 회로가 배치될 수 있다. 소스 디스차지 회로는 도 1에 도시된 제1 공통소스라인(CSL[A])에 의해 제1 메모리 셀 어레이(50A)에 엑세스 될 수 있고, 도 1에 도시된 제2 공통소스라인(CSL[B])에 의해 제2 메모리 셀 어레이(50B)에 엑세스 될 수 있다. 소스 디스차지 회로는 도 1에 도시된 제1 공통소스라인(CSL[A]) 및 제2 공통소스라인(CSL[B])을 개별적으로 제어하는 트랜지스터들을 포함할 수 있다. 입출력 회로는 외부 장치와 데이터를 송수신하도록 구성될 수 있다.
서브회로들의 분산 배치구조는 상술한 실시 예에 한정되지 않고, 서브회로들의 전기적 특성확보 및 서브회로들에 연결되는 배선들의 배치를 고려하여 다양하게 설계될 수 있다.
도 3은 본 발명의 일 실시 예에 따른 셀 스트링(CS)을 나타내는 회로도이다. 도 1 및 도 2에 도시된 제1 메모리 셀 어레이(50A) 및 제2 메모리 셀 어레이(50B) 각각은 도 3에 도시된 셀 스트링(CS)을 포함할 수 있다.
도 3을 참조하면, 셀 스트링(CS)은 공통소스라인(CSL) 및 비트라인(BL)에 접속될 수 있다.
셀 스트링(CS)은 로컬라인들(SSLa, SSLb, WL1 내지 WLn, DSLa, DSLb)에 의해 제어될 수 있다. 로컬라인들(SSLa, SSLb, WL1 내지 WLn, DSLa, DSLb)은 하나 이상의 소스 셀렉트 라인들(SSLa, SSLb), 복수의 워드라인들(WL1 내지 WLn) 및 하나 이상의 드레인 셀레트 라인들(DSLa, DSLb)을 포함할 수 있다. 셀 스트링(CS)은 복수의 메모리 셀들(MC1 내지 MCn), 하나 이상의 소스 셀렉트 트랜지스터들(SSTa, SSTb), 및 하나 이상의 드레인 셀렉트 트랜지스터(DSTa, DSTb)를 포함할 수 있다.
복수의 메모리 셀들(MC1 내지 MCn)은 직렬로 연결될 수 있다. 복수의 메모리 셀들(MC1 내지 MCn)의 게이트들은 서로 이격되어 적층된 워드라인들(WL1 내지 WLn)에 각각 연결될 수 있다.
하나 이상의 소스 셀렉트 트랜지스터들(SSTa, SSTb)은 셀 스트링(CS)과 공통소스라인(CSL) 사이의 전기적 연결을 제어할 수 있다. 일 실시 예로서, 셀 스트링(CS)은 공통소스라인(CSL)와 복수의 메모리 셀들(MC1 내지 MCn) 사이에 배치된 하나의 소스 셀렉트 트랜지스터(SSTa)를 포함할 수 있다. 본 발명은 이에 제한되지 않는다. 일 실시 예로서, 셀 스트링(CS)은 공통소스라인(CSL)과 복수의 메모리 셀들(MC1 내지 MCn) 사이에 배치되고, 서로 직렬로 연결된 2개 이상의 소스 셀렉트 트랜지스터들(SSTa, SSTb)을 포함할 수 있다. 소스 셀렉트 트랜지스터들(SSTa, SSTb)의 게이트들은 소스 셀렉트 라인들(SSLa, SSLb)에 각각 연결될 수 있다.
하나 이상의 드레인 셀렉트 트랜지스터들(DSTa, DSTb)은 셀 스트링(CS)과 비트라인(BL) 사이의 전기적 연결을 제어할 수 있다. 일 실시 예로서, 셀 스트링(CS)은 비트라인(BL)과 복수의 메모리 셀들(MC1 내지 MCn) 사이에 배치된 하나의 드레인 셀렉트 트랜지스터(DSTa)를 포함할 수 있다. 본 발명은 이에 제한되지 않는다. 일 실시 예로서, 셀 스트링(CS)은 비트라인(BL)과 복수의 메모리 셀들(MC1 내지 MCn) 사이에 배치되고, 직렬로 연결된 2개 이상의 드레인 셀렉트 트랜지스터들(DSTa, DSTb)을 포함할 수 있다. 드레인 셀렉트 트랜지스터들(DSTa, DSTb)의 게이트들은 드레인 셀렉트 라인들(DSLa, DSTb)에 각각 연결될 수 있다.
도 4는 본 발명의 일 실시 예에 따른 메모리 셀 어레이(50)를 나타내는 사시도이다. 도 4에 도시된 메모리 셀 어레이(50)는 도 1 및 도 2에 도시된 제1 메모리 셀 어레이(50A) 및 제2 메모리 셀 어레이(50B) 각각에 적용될 수 있다.
도 4를 참조하면, 메모리 셀 어레이(50)는 복수의 비트라인들(BL)과 공통소스라인(CSL) 사이에 배치된 게이트 적층체들(GST)을 포함할 수 있다. 공통소스라인(CSL)은 복수의 비트라인들(BL)에 중첩되도록 제1 방향(Ⅰ) 및 제2 방향(Ⅱ)으로 연장될 수 있다. 복수의 비트라인들(BL)은 도 1을 참조하여 설명한 회로그룹(15)및 도 2를 참조하여 설명한 기판(SUB)을 포함하는 반도체 칩(25)에 중첩될 수 있다. 기판(SUB)은 복수의 비트라인들(BL)을 사이에 두고 게이트 적층체들(GST)에 중첩될 수 있다. 비트라인들(BL) 각각은 제1 방향(Ⅰ)으로 연장될 수 있다.
게이트 적층체들(GST) 각각은 메모리 블록을 구성하는 복수의 셀 스트링들에 연결될 수 있다. 게이트 적층체들(GST) 각각은 제2 방향(Ⅱ)으로 연장된 로컬라인들(SSLa, SSLb, WL1 내지 WLn, DSLa1, DSLa2, DSLb1, DSLb2)을 포함할 수 있다. 로컬라인들(SSLa, SSLb, WL1 내지 WLn, DSLa1, DSLa2, DSLb1, DSLb2)은 하나 이상의 소스 셀렉트 라인들(SSLa, SSLb), 복수의 워드라인들(WL1 내지 WLn), 하나 이상의 드레인 셀렉트 라인들(DSLa1, DSLa2, DSLb1, DSLb2)을 포함할 수 있다.
복수의 워드라인들(WL1 내지 WLn)은 제3 방향(Ⅲ)으로 서로 이격되어 적층될 수 있다. 소스 셀렉트 라인들(SSLa, SSLb)은 공통소스라인(CSL)과 복수의 워드라인들(WL1 내지 WLn) 사이에 배치되고, 제3 방향(Ⅲ)으로 서로 이격되어 적층될 수 있다. 드레인 셀렉트 라인들(DSLa1, DSLa2, DSLb1, DSLb2)은 복수의 비트라인들(BL)과 복수의 워드라인들(WL1 내지 WLn) 사이에 배치될 수 있다. 드레인 셀렉트 라인들(DSLa1, DSLa2, DSLb1, DSLb2)은 제1 슬릿(S1)에 의해 2이상의 그룹들로 분리될 수 있다. 일 실시 예로서, 드레인 셀렉트 라인들(DSLa1, DSLa2, DSLb1, DSLb2)은 제1 슬릿(S1)에 의해 분리된 제1 그룹의 드레인 셀렉트 라인들(DSLa1, DSLb1) 및 제2 그룹의 드레인 셀렉트 라인들(DSLa2, DSLb2)을 포함할 수 있다. 제1 그룹의 드레인 셀렉트 라인들(DSLa1, DSLb1)은 제3 방향(Ⅲ)으로 서로 이격되어 적층될 수 있다. 제2 그룹의 드레인 셀렉트 라인들(DSLa2, DSLb2) 또한 제3 방향(Ⅲ)으로 서로 이격되어 적층될 수 있다.
게이트 적층체들(GST)은 제2 슬릿(S2)에 의해 서로 분리될 수 있다. 게이트 적층체들(GST)은 공통소스라인(CSL)을 사이에 두고 상부배선층(UL)에 중첩될 수 있다. 상부배선층(UL)은 공통소스라인(CSL)에 나란한 평면에서 서로 이격된 복수의 구성들을 포함할 수 있다. 도 4는 공통소스라인(CSL)에 중첩되는 상부배선층(UL)의 개략적 위치를 나타내며, 상부배선층(UL)에 배열되는 구성들의 레이아웃은 다양할 수 있다.
일 실시 예로서, 상부배선층(UL)은 도 5에 도시된 제1 메탈 소스패턴들(71A), 제2 메탈 소스패턴(71B) 및 전송라인들(71C)을 포함할 수 있다. 도면에 도시되진 않았으나, 다른 실시 예로서, 상부배선층(UL)에서 제1 메탈 소스패턴들 및 제2 메탈 소스패턴이 생략되고, 상부배선층(UL)은 게이트 적층체들(GST)에 중첩된 전송라인들을 포함할 수 있다.
도 5는 본 발명의 일 실시 예에 따른 상부배선층의 레이아웃을 나타낸다.
도 5를 참조하면, 상부배선층은 제1 메탈 소스패턴들(71A), 제2 메탈 소스패턴(71B) 및 전송라인들(71C)을 포함할 수 있다. 제1 메탈 소스패턴들(71A) 및 제2 메탈 소스패턴(71B) 각각은 그물형으로 형성될 수 있다.
제1 메탈 소스패턴들(71A) 및 전송라인들(71C)은 제1 메모리 셀 어레이(50A)에 중첩될 수 있다. 제1 메모리 셀 어레이(50A)는 도 2를 참조하여 설명한 바와 같이, 복수의 입출력 패드들(61)이 배치된 패드영역(60)에 인접하게 배치된다. 제1 메모리 셀 어레이(50A)는 제1 회로(15A)에 중첩될 수 있다. 제1 회로(15A)는입출력 패드들(61)에 제1 방향(Ⅰ)으로 이웃할 수 있다. 제1 메탈 소스패턴들(71A)은 제1 메모리 셀 어레이(50A)에 중첩된 제1 공통소스라인(도 6a에 도시된 CSL[A])에 공통으로 접속될 수 있다.
제2 메탈 소스패턴(71B)은 제2 메모리 셀 어레이(50B)에 중첩될 수 있다. 제2 메모리 셀 어레이(50B)는 제2 회로(15B)에 중첩될 수 있다. 제2 회로(15B)는 제1 회로(15A)보다 입출력 패드들(61)로부터 제1 방향(Ⅰ)으로 더 멀리 이격될 수 있다. 제2 메탈 소스패턴(71B)은 제2 메모리 셀 어레이(50B)에 중첩된 제2 공통소스라인에 접속될 수 있다. 제2 메모리 셀 어레이(50B)와 제2 공통소스라인의 배열은 도 4에 도시된 공통소스라인(CSL)과 게이트 적층체들(GST)의 배열을 참조한다.
제1 메탈 소스패턴들(71A), 전송라인들(71C) 및 제2 메탈 소스패턴(71B)은 도 4에 도시된 기판(SUB)에 나란한 평면에서 서로 이격될 수 있다. 제1 메탈 소스패턴들(71A)은 제2 방향(Ⅱ)으로 서로 이격되어 배치될 수 있다. 제2 메탈 소스패턴(71B)은 제1 메탈 소스패턴들(71A)에 마주하도록 제2 방향(Ⅱ)으로 연장될 수 있다. 일 실시 예로서, 제2 메탈 소스패턴(71B)의 제2 방향(Ⅱ)의 폭(WB)은 제1 메탈 소스패턴들(71A) 각각의 폭(WA)보다 넓게 형성될 수 있다.
제1 회로(15A)는 도 1에 도시된 회로그룹(15)의 제1 로우 디코더(30A) 및 제1 페이지 버퍼(40A)와 주변회로(20)의 서브회로들 중 일부를 포함할 수 있다. 제2 회로(15B)는 도 1에 도시된 회로그룹(15)의 제2 로우 디코더(30B) 및 제2 페이지 버퍼(40B)와 주변회로(20)의 서브회로들 중 나머지 일부를 포함할 수 있다. 일 실시 예로서, 제1 회로(15A)는 도 2를 참조하여 설명한 제1 주변회로영역(PAC1)에 배치된 제어회로, 동작전압생성회로, 및 내부전압 생성회로를 포함할 수 있고, 제2 회로(15B)는 도 2를 참조하여 설명한 제2 주변회로영역(PCA2)에 배치된 소스 디스차지 회로 및 입출력 회로를 포함할 수 있다.
전송라인들(71C) 각각은 제1 회로(15A)의 내부전압 생성회로로부터 출력된 내부 전원전압 또는 내부 접지전압을 전송할 수 있다. 전송라인들(71C)로부터의 내부 전원전압 및 내부 접지전압은, 제1 메모리 셀 어레이(50A)와 제2 메모리 셀 어레이(50B) 사이에 배치된 제1 콘택 플러그(도 6b의 CT1)를 경유하여, 제1 회로(15A)의 서브회로 및 제2 회로(15B)의 다른 서브회로에 공급될 수 있다. 이를 위해, 전송라인들(71C) 각각은 입출력 패드들(61)에 인접한 단부(71C[EG])를 포함하고, 단부(71C[EG])로부터 제1 방향(I)으로 연장될 수 있다.
도면에 도시되진 않았으나, 제1 메모리 셀 어레이(50A)에 중첩된 메탈 소스패턴(미도시)이 제2 메탈 소스패턴(71B)과 동일하게 넓은 폭(WB)으로 형성될 수 있다. 이 경우, 전송라인들(71C)의 레이아웃은 도면에 도시된 바와 달리 제1 메모리 셀 어레이(50A)에 중첩되지 않도록 설계되어야 한다. 이에 비해, 본 발명의 실시 예에 따른 제1 메탈 소스패턴들(71A)은 제2 방향(Ⅱ)으로 서로 이격되어 배치되므로, 전송라인들(71C) 중 일부가 제1 메탈 소스패턴들(71A) 사이에 배치될 수 있을 뿐 아니라, 제1 메모리 셀 어레이(50A)에 중첩될 수 있다. 이에 따라, 본 발명의 실시 예는 전송라인들(71C)의 배치 자유도를 증가시킬 수 있다. 또한, 본 발명의 실시 예는 전송라인들(71C)의 레이아웃을 단순화할 수 있으므로, 상부 배선층의 형성공정 난이도를 낮출 수 있다.
도 6a는 도 5에 도시된 선 A-A'를 따라 절취한 반도체 메모리 장치의 단면도이고, 도 6b는 도 5에 도시된 선 B-B'를 따라 절취한 반도체 메모리 장치의 단면도이다.
도 6a 및 도 6b를 참조하면, 제1 메모리 셀 어레이(50A)는 게이트 적층체들(GST), 채널구조(CH), 및 메모리패턴(ML)을 포함할 수 있다. 채널구조(CH)는 게이트 적층체들(GST) 각각을 관통할 수 있다. 메모리패턴(ML)은 게이트 적층체들(GST) 각각과 채널구조(CH) 사이에 배치될 수 있다. 도 5에 도시된 제2 메모리 셀 어레이(50B)는 제1 메모리 셀 어레이(50A)와 유사한 구조로 형성될 수 있다.
게이트 적층체들(GST) 각각은 비트라인(BL)과 제1 공통소스라인(CSL[A]) 사이에 교대로 적층된 셀 층간 절연막들(ILD[C]) 및 도전패턴들(CP)을 포함할 수 있다. 도전패턴들(CP)은 도 4에 도시된 로컬라인들(SSL1, SSL2, WL1 내지 WLn, DSLa1, DSLb1)로서 이용될 수 있다.
채널구조(CH)는 제1 공통소스라인(CSL[A])에 직접 접촉될 수 있다. 일 실시 예로서, 채널구조(CH)는 메모리패턴(ML)보다 제1 공통소스라인(CSL[A])을 향해 돌출되고, 제1 공통소스라인(CSL[A]) 내부로 연장된 단부(EG)를 포함할 수 있다. 채널구조(CH)는 코어 절연막(CO), 채널막(CL) 및 도프트 반도체 패턴(DP)을 포함할 수 있다.
코어 절연막(CO)은 셀 층간 절연막들(ILD[C]) 및 도전패턴들(CP)을 관통하도록 연장될 수 있다. 코어 절연막(CO)은 도프트 반도체 패턴(DP)에 중첩될 수 있다.
채널막(CL)은 코어 절연막(CO)의 측벽을 감쌀 수 있다. 채널막(CL)은 제1 공통소스라인(CSL[A])을 향하는 코어 절연막(CO)의 끝단을 폐쇄하도록 코어 절연막(CO)과 제1 공통소스라인(CSL[A]) 사이로 연장될 수 있다. 채널막(CL)은 도프트 반도체 패턴(DP)의 측벽을 감싸도록 연장될 수 있다.
채널막(CL)은 반도체막을 포함할 수 있다. 일 실시 예로서 채널막(CL)은 실리콘을 포함할 수 있다. 채널구조(CH)의 단부(EG)를 구성하는 채널막(CL)의 일부와 도프트 반도체 패턴(DP)을 감싸는 채널막(CL)의 일부는 불순물을 포함하는 도프트 영역들로 정의될 수 있다. 일 실시 예로서, 도프트 영역들은 n타입 불순물을 포함할 수 있다.
도프트 반도체 패턴(DP)은 채널막(CL)의 도프트 영역과 동일한 불순물을 포함할 수 있다. 일 실시 예로서, 도프트 반도체 패턴(DP)은 n타입 도프트 실리콘을 포함할 수 있다.
비트라인(BL)은 제1 메모리 셀 어레이(50A)와 반도체 칩(25) 사이에 배치될 수 있다. 비트라인(BL)은 게이트 적층체들(GST)과 비트라인(BL) 사이에 배치된 절연막들(63, 67)을 관통하는 비트라인 콘택 플러그(BCT)를 경유하여 제1 메모리 셀 어레이(50A)의 채널구조(CH)에 접속될 수 있다.
비트라인(BL)과 실질적으로 동일한 레벨에 비트라인 레벨의 패드(81)가 배치될 수 있다. 비트라인 레벨의 패드(81)는 비트라인(BL)과 동일한 도전물로 형성될 수 있다. 비트라인 레벨의 패드(81)는 반도체 칩(25)과 전송라인(71C) 사이에 배치될 수 있다. 비트라인 레벨의 패드(81)는 절연막(69)에 의해 비트라인(BL)으로부터 이격될 수 있다.
반도체 칩(25)은 반도체 칩(25)과 비트라인(BL) 사이에 배치된 제1 인터커넥션 구조들(IC1)에 접속될 수 있다. 제1 인터커넥션 구조들(IC1) 중 비트라인 레벨의 패드(81)와 기판(SUB) 사이에 배치된 일부는 비트라인 레벨의 패드(81)에 접속될 수 있다.
제1 인터커넥션 구조들(IC1)은 제1 본딩메탈들(83)을 매개로 반도체 칩(25)에 전기적으로 연결될 수 있다. 제1 본딩메탈들(83) 및 제1 인터커넥션 구조들(IC1)은 제1 절연구조(91) 내부에 매립될 수 있다.
반도체 칩(25)은 도 1에 도시된 회로그룹(15)을 포함하는 기판(SUB), 회로그룹(15)에 접속된 제2 인터커넥션 구조들(IC2) 및 제2 인터커넥션 구조들(IC2)에 연결된 제2 본딩메탈들(85)을 포함할 수 있다. 회로그룹(15), 제2 인터커넥션 구조들(IC2) 및 본딩메탈들(85)은 기판(SUB)을 덮는 제2 절연구조(93) 내부에 매립될 수 있다.
도 6a에 도시되고 제1 메모리 셀 어레이(50A)에 중첩되는 반도체 칩(25)의 일부 영역에 도 5에 도시된 제1 회로(15A)의 서브회로가 배치될 수 있다. 도 6b에 도시된 반도체 칩(25)의 일부 영역에 도 5에 도시된 제2 회로(15B)의 서브회로가 배치되거나, 도 5에 도시된 제1 회로(15A)의 다른 서브회로가 배치될 수 있다. 도 6a 및 도 6b는 도 1에 도시된 회로그룹(15)에 포함된 트랜지스터들(TR)을 도시하고 있으나, 회로그룹(15)은 트랜지스터들(TR)뿐 아니라, 레지스터, 캐패시터 등의 다양한 회로소자들을 포함할 수 있다.
트랜지스터들(TR) 각각은 소자분리막(ISO)에 의해 구획된 기판(SUB)의 활성영역 상에 적층된 게이트 절연막(GI) 및 게이트 전극(GT)과, 게이트 전극(GT) 양측의 활성영역 내에 불순물이 주입되어 정의된 접합영역들(JN)을 포함할 수 있다. 접합영역들(JN)은 p형 불순물 또는 n형 불순물을 포함할 수 있다.
제2 인터커넥션 구조들(IC2)은 기판(SUB)과 제1 인터커넥션 구조들(IC1) 사이에 배치될 수 있다. 제2 인터커넥션 구조들(IC2)은 서로 본딩된 제1 본딩메탈들(83) 및 제2 본딩메탈들(85)을 매개로 제1 인터커넥션 구조들(IC1)에 접속될 수 있다.
제1 공통소스라인(CSL[A])은 제1 메모리 셀 어레이(50A)를 사이에 두고 비트라인(BL)에 중첩될 수 있다. 제1 공통소스라인(CSL[A])은 제1 메모리 셀 어레이(50A)와 도 5에 도시된 제1 메탈 소스패턴들(71A)이 배치된 상부배선층 사이에 배치되고, 도 5에 도시된 제1 방향(Ⅰ) 및 제2 방향(Ⅱ)으로 연장될 수 있다. 도 5에 도시된 복수의 제1 메탈 소스패턴들(71A)은 소스 콘택 플러그들(SCT)을 통해 제1 공통소스라인(CSL[A])에 공통으로 접속될 수 있다. 소스 콘택 플러그들(SCT)은 제1 공통소스라인(CSL[A])으로부터 제1 메탈 소스패턴들(71A)을 향해 연장될 수 있다.
제1 메모리 셀 어레이(50A), 제1 공통소스라인(CSL[A]), 및 제1 메탈 소스패턴(71A)의 배열과 유사하게, 도 5에 도시된 제2 메모리 셀 어레이(50B)와 제2 메탈 소스패턴(71B) 사이에 제2 공통소스라인이 배치될 수 있다. 제1 공통소스라인(CSL[A])과 제1 메탈 소스패턴(71A) 사이의 연결구조와 유사하게, 제2 공통소스라인과 도 5에 도시된 제2 메탈 소스패턴(71B)이 도 6a에 도시된 소스 콘택 플러그(SCT)와 전기적으로 절연되는 별도의 소스 콘택 플러그에 의해 접속될 수 있다. 제1 공통소스라인(CSL[A])은 제2 공통소스라인과 실질적으로 동일한 레벨에 배치되고, 제2 공통소스라인과 동일한 도전물로 형성될 수 있다.
제1 공통소스라인(CSL[A])은 실리콘보다 비저항이 낮은 도전물을 포함할 수 있다. 일 실시 예로서, 제1 공통소스라인(CSL[A])은 실리사이드막을 포함할 수 있다. 또한, 제1 공통소스라인(CSL[A])은 채널막(CL)과 오믹 콘택을 이룰 수 있는 도전물을 포함할 수 있다. 일 실시 예로서, 제1 공통소스라인(CSL[A])은 채널구조(CH)의 채널막(CL)에 직접 접촉된 텅스텐 실리사이드 또는 니켈 실리사이드를 포함할 수 있다. 오믹 콘택을 제공하는 제1 공통소스라인(CSL[A])의 도전물을 채널막(CL)에 직접 접촉시킴으로써, 채널막(CL)과 제1 공통소스라인(CSL[A])간 연결구조를 단순화할 수 있다. 텅스텐 실리사이드 또는 니켈 실리사이드는 제1 본딩메탈(83)과 제2 본딩메탈(85)의 EM(electromigration) 현상을 유발하는 온도 이하에서 형성될 수 있다. 따라서, 본 발명은 반도체 메모리 장치의 구조적 안정성 및 동작 신뢰성을 개선할 수 있다. 일 실시 예로서, 제1 본딩메탈(83)과 제2 본딩메탈(85)은 구리를 포함할 수 있다.
제1 공통소스라인(CSL[A])과 실질적으로 동일한 레벨에 공통소스라인 레벨의 패드(65)가 배치될 수 있다. 공통소스라인 레벨의 패드(65)는 전송라인(71C)과 비트라인 레벨의 패드(81) 사이에 배치될 수 있다. 공통소스라인 레벨의 패드(65)는 제1 공통소스라인(CSL[A])과 동일한 도전물로 형성될 수 있다.
공통소스라인 레벨의 패드(65)는 제1 콘택 플러그(CT1)를 통해 비트라인 레벨의 패드(81)에 연결될 수 있고, 제2 콘택 플러그(CT2)를 통해 전송라인(71C)에 연결될 수 있다.
제1 콘택 플러그(CT1)는 비트라인 레벨의 패드(81)로부터 공통소스라인 레벨의 패드(65)를 향해 연장될 수 있다. 제1 콘택 플러그(CT1)는 더미 적층체(ST[D]) 및 절연막들(63, 67)로 둘러싸일 수 있다. 다시 말해, 제1 콘택 플러그(CT1)는 더미 적층체(ST[D]) 및 절연막들(63, 67)을 관통할 수 있다. 더미 적층체(ST[D])는 게이트 적층체들(GST)과 실질적으로 동일한 레벨에 배치될 수 있다. 더미 적층체(ST[D])는 비트라인 레벨의 패드(81)와 공통소스라인 레벨의 패드(65) 사이에 교대로 적층된 제1 더미 층간 절연막들(ILD[D1]) 및 제2 더미 층간 절연막들(ILD[D2])을 포함할 수 있다. 제2 더미 층간 절연막들(ILD[D2])은 제1 더미 층간 절연막들(ILD[D1])과 상이한 절연물을 포함하고, 제1 더미 층간 절연막들(ILD[D1])은 셀 층간 절연막들(ILD[C])과 동일한 절연물을 포함할 수 있다. 절연막들(63, 67)은 더미 적층체(ST[D])와 비트라인 레벨의 패드(81) 사이로 연장될 수 있다.
제2 콘택 플러그(CT2)는 소스 콘택 플러그들(SCT)과 실질적으로 동일한 레벨에 배치될 수 있다. 제2 콘택 플러그(CT2)는 공통소스라인 레벨의 패드(65)로부터 전송라인(71C)을 향해 연장될 수 있다.
제1 메탈 소스패턴(71A)은 제1 공통소스라인(CSL[A])의 저항으로 인한 전압강하를 보상할 수 있도록 제1 공통소스라인(CSL[A])의 도전물보다 비저항이 낮은 물질을 포함할 수 있다. 제1 메탈 소스패턴(71A), 전송라인(71C) 및 도 5에 도시된 제2 메탈 소스패턴(71B)은 동일한 도전물을 포함할 수 있다. 일 실시 예로서, 제1 메탈 소스패턴(71A), 전송라인(71C) 및 도 5에 도시된 제2 메탈 소스패턴(71B)은 알루미늄을 포함할 수 있다. 제1 메탈 소스패턴(71A), 전송라인(71C) 및 도 5에 도시된 제2 메탈 소스패턴(71B) 각각은 베리어 메탈을 더 포함할 수 있다. 일 실시 예로서, 제1 메탈 소스패턴(71A)과 소스 콘택 플러그들(SCT)의 계면과, 전송라인(71C)과 제2 콘택 플러그(CT2)의 계면을 따라 베리어 메탈들이 각각 배치될 수 있다.
도 7은 본 발명의 일 실시 예에 따른 채널막(CL) 및 메모리패턴(ML)에 대한 횡단면을 확대하여 나타낸다.
도 7을 참조하면, 채널막(CL)은 코어 절연막(CO)의 측벽을 감쌀 수 있다. 코어 절연막(CO)의 횡단면은 원형, 타원형, 다각형 등 다양할 수 있다.
메모리패턴(ML)은 터널 절연막(TI), 데이터 저장막(DS) 및 블로킹 절연막(BI)을 포함할 수 있다.
터널 절연막(TI)은 채널막(CL)의 표면을 따라 연장될 수 있다. 터널 절연막(TI)은 전하 터널링이 가능한 절연물을 포함할 수 있다. 일 실시 예로서, 터널 절연막(TI)은 실리콘 산화막을 포함할 수 있다.
데이터 저장막(DS)은 터널 절연막(TI)의 표면을 따라 연장될 수 있다. 데이터 저장막(DS)은 데이터를 저장할 수 있는 물질막을 포함할 수 있다. 일 실시 예로서, 데이터 저장막(DS)은 F-N 터널링을 이용하여 변경되는 데이터를 저장할 수 있는 질화막을 포함할 수 있다.
블로킹 절연막(BI)은 데이터 저장막(DS)의 표면을 따라 연장될 수 있다. 블로킹 절연막(BI)은 산화막을 포함할 수 있다.
도 8a 및 도 8b는 본 발명의 실시 예들에 따른 회로그룹에 대한 배치를 나타낸다.
도 8a 및 도 8b를 참조하면, 회로그룹은 동시에 4개의 플레인을 개별적으로 제어할 수 있도록 구성될 수 있다. 이를 위해, 회로그룹은 제1 메모리 셀 어레이에 연결된 제1 로우 디코더(30A') 및 제1 페이지 버퍼(40A'), 제2 메모리 셀 어레이에 연결된 제2 로우 디코더(30B') 및 제2 페이지 버퍼(40B'), 제3 메모리 셀 어레이에 연결된 제3 로우 디코더(30C') 및 제3 페이지 버퍼(40C'), 제4 메모리 셀 어레이에 연결된 제4 로우 디코더(30D') 및 제4 페이지 버퍼(40D'), 및 제1 내지 제4 주변회로그룹들(20_1, 20_2, 20_3, 20_4)을 포함할 수 있다. 도면에 도시되진 않았으나, 제1 내지 제4 메모리 셀 어레이는 회로그룹에 중첩되도록 배치될 수 있다.
제1 내지 제4 메모리 셀 어레이의 다양한 동작들은 제1 내지 제4 로우 디코더들(30A', 30B', 30C', 30D'), 제1 내지 제4 페이지 버퍼들(40A', 40B', 40C', 40D') 및 주변회로에 의해 제어될 수 있다. 주변회로는 제1 내지 제4 주변회로그룹들(20_1, 20_2, 20_3, 20_4)에 분산배치된 서브회로들을 포함할 수 있다.
제1 주변회로그룹(20_1) 및 제3 주변회로그룹(20_3)은 복수의 입출력 패드들(61')을 포함하는 패드영역(60')에 이웃하게 배치될 수 있다. 제2 주변회로그룹(20_2) 및 제4 주변회로그룹(20_4)은 제1 주변회로그룹(20_1) 및 제3 주변회로그룹(20_3)보다 패드영역(60')으로부터 멀리 이격되어 배치될 수 있다. 제1 주변회로그룹(20_1)은 패드영역(60')과 제2 주변회로그룹(20_2) 사이에 배치될 수 있고, 제3 주변회로그룹(20_3)은 패드영역(60')과 제4 주변회로그룹(20_4) 사이에 배치될 수 있다.
제1 주변회로그룹(20_1) 및 제3 주변회로그룹(20_3)은 고속 동작이 요구되고, 전압 강하의 최소화가 요구되는 서브회로들을 포함할 수 있다. 일 실시 예로서, 제어회로, 동작전압생성회로 및 내부전압 생성회로가 제1 주변회로그룹(20_1) 및 제3 주변회로그룹(20_3)에 분산 배치될 수 있다.
제2 주변회로그룹(20_2) 및 제4 주변회로그룹(20_4)은 제1 주변회로그룹(20_1) 및 제3 주변회로그룹(20_3)에 배치되지 않은 나머지 서브회로들을 포함할 수 있다. 일 실시 예로서, 소스 디스차지 회로 및 입출력 회로가 제2 주변회로그룹(20_2) 및 제4 주변회로그룹(20_4)에 분산배치될 수 있다.
제1 페이지 버퍼(40A')는 제1 주변회로그룹(20_1)과 제2 주변회로그룹(20_2) 사이에 배치될 수 있고, 제2 주변회로그룹(20_2)은 제1 페이지 버퍼(40A')와 제2 페이지 버퍼(40B') 사이에 배치될 수 있다. 제3 페이지 버퍼(40C')는 제3 주변회로그룹(20_3)과 제4 주변회로그룹(20_4) 사이에 배치될 수 있고, 제4 주변회로그룹(20_4)은 제3 페이지 버퍼(40C')와 제4 페이지 버퍼(40D') 사이에 배치될 수 있다.
제1 로우 디코더(30A') 및 제3 로우 디코더(30C')는 패드영역(60')에 이웃하게 배치될 수 있다. 제2 로우 디코더(30B') 및 제4 로우 디코더(30D')는 제1 로우 디코더(30A') 및 제3 로우 디코더(30C')보다 패드영역(60')으로부터 멀리 이격되어 배치될 수 있다. 제1 로우 디코더(30A')는 패드영역(60')과 제2 로우 디코더(30B') 사이에 배치될 수 있고, 제3 로우 디코더(30C')는 패드영역(60')과 제4 로우 디코더(30D') 사이에 배치될 수 있다.
도 8a를 참조하면, 일 실시 예로서 제1 주변회로그룹(20_1), 제3 주변회로그룹(20_3), 제1 페이지 버퍼(40A') 및 제3 페이지 버퍼(40C')는 제1 로우 디코더(30A')와 제3 로우 디코더(30C') 사이에 배치될 수 있다. 또한, 제2 주변회로그룹(20_2), 제4 주변회로그룹(20_4), 제2 페이지 버퍼(40B') 및 제4 페이지 버퍼(40D')는 제2 로우 디코더(30B')와 제4 로우 디코더(30D') 사이에 배치될 수 있다.
도 8b를 참조하면, 일 실시 예로서, 제1 로우 디코더(30A')와 제3 로우 디코더(30C')는 제1 주변회로그룹(20_1)와 제3 주변회로그룹(20_3) 사이에 배치될 수 있다. 또한, 제2 로우 디코더(30B')와 제4 로우 디코더(30D')는 제2 주변회로그룹(20_2)과 제4 주변회로그룹(20_4) 사이에 배치될 수 있다.
도 8a 및 도 8b를 참조하면, 제1 주변회로그룹(20_1)과 제1 페이지 버퍼(40A')를 포함하는 제1 회로에 도 5를 참조하여 설명한 제1 메탈 소스패턴들(71A) 및 전송라인들(71C)이 중첩될 수 있다. 제2 주변회로그룹(20_2)과 제2 페이지 버퍼(40B')를 포함하는 제2 회로에 도 5를 참조하여 제2 메탈 소스패턴(71B)이 중첩될 수 있다. 제3 주변회로그룹(20_3)과 제3 페이지 버퍼(40C')를 포함하는 제3 회로에 도 5를 참조하여 설명한 제1 메탈 소스패턴들(71A) 및 전송라인들(71C)과 유사한 구조의 제3 메탈 소스패턴들 및 별도의 전송라인들이 중첩될 수 있다. 제4 주변회로그룹(20_4)과 제4 페이지 버퍼(40D')를 포함하는 제4 회로에 도 5를 참조하여 제2 메탈 소스패턴(71B)과 유사한 구조의 제4 메탈 소스패턴이 중첩될 수 있다.
도 9는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 개략적으로 나타내는 순서도이다.
도 9를 참조하면, 반도체 메모리 장치의 제조방법은 희생기판 상에 메모리 셀 어레이를 포함하는 제1 구조를 형성하는 단계(ST1), 회로그룹을 포함하는 반도체 칩을 형성하는 단계(ST3), 제1 구조와 반도체 칩을 본딩하는 단계(ST11), 희생기판을 제거하고, 채널구조를 노출하는 단계(ST13), 제1 패턴 그룹을 형성하는 단계(ST15), 상부 콘택 그룹을 형성하는 단계(ST17), 및 제2 패턴 그룹을 형성하는 단계(ST19)를 포함할 수 있다.
ST11 단계 이후에 실시되는 공정들은 본딩메탈들의 EM(electromigration) 현상을 유발하는 온도 이하에서 실시될 수 있다. 일 실시 예로서, ST11 단계 이후에 실시되는 공정들은 450℃이하의 온도에서 실시될 수 있다.
이하, 도 5에 도시된 반도체 메모리 장치의 제조방법을 공정 단계별로 도시한 도 10a 내지 도 10d, 도 11a 및 도 11b, 도 12a 및 도 12b, 및 도 13을 참조하여, 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 설명한다.
도 10a 내지 도 10d는 도 9에 도시된 ST1 단계에 대한 일 실시 예를 나타내는 단면도들이다.
도 10a를 참조하면, 희생기판(101) 상에 메모리 셀 어레이(110C) 및 더미 적층체(110D)를 형성할 수 있다.
메모리 셀 어레이(110C)는 희생기판(101) 상에 교대로 적층된 셀 층간 절연막들(111C) 및 도전패턴들(135), 셀 층간 절연막들(111C) 및 도전패턴들(135)을 관통하는 채널구조(120) 및 채널구조(120)의 표면을 따라 연장된 메모리막(121)을 포함할 수 있다.
채널구조(120)는 도 6a를 참조하여 설명한 바와 같이, 채널막(123), 코어 절연막(125), 및 도프트 반도체 패턴(127)을 포함할 수 있다. 채널구조(120)는 희생기판(101) 내부로 연장된 제1 단부(EG1)를 포함할 수 있다. 채널구조(120)는 제1 단부(EG1)와 상반된 방향을 향하는 제2 단부(EG2)를 포함할 수 있다. 제2 단부(EG2)는 도프트 반도체 패턴(127) 및 도프트 반도체 패턴(127)을 감싸는 채널막(123)의 일부를 포함할 수 있다. 도프트 반도체 패턴(127)으로 둘러싸인 채널막(123)의 일부는 도프트 반도체 패턴(127)으로부터 확산된 불순물을 포함할 수 있다. 일 실시 예로서, 도프트 반도체 패턴(127) 및 도프트 반도체 패턴(127)에 인접한 채널막(123)의 일부는 n형 불순물을 포함할 수 있다.
메모리막(121)은 도 7에 도시된 터널 절연막(TI), 데이터 저장막(DS) 및 블로킹 절연막(BI)을 포함할 수 있다. 메모리막(121)은 채널구조(120)의 측벽을 감싸고, 채널구조(120)와 희생기판(101) 사이로 연장될 수 있다.
더미 적층체(110D)는 희생기판(101) 상에 교대로 적층된 제1 더미 층간 절연막들(111D) 및 희생 절연막들(113)을 포함할 수 있다. 제1 더미 층간 절연막들(111D)은 셀 층간 절연막들(111C)과 실질적으로 동일한 레벨들에 각각 배치될 수 있다. 제1 더미 층간 절연막들(111D)은 셀 층간 절연막들(111C)과 동일한 절연물을 포함할 수 있다. 희생 절연막들(113)은 제1 더미 층간 절연막들(111D) 및 셀 층간 절연막들(111C)에 대한 식각 선택비를 갖는 절연물을 포함할 수 있다. 일 실시 예로서, 제1 더미 층간 절연막들(111D) 및 셀 층간 절연막들(111C)은 실리콘 산화막을 포함할 수 있도, 희생 절연막들(113)은 실리콘 질화막을 포함할 수 있다.
일 실시 예로서, 메모리 셀 어레이(110C)와 더미 적층체(110D)를 형성하는 단계는 희생기판(101) 상에 층간 절연막들 및 희생 절연막들(113)을 교대로 적층하여 예비 적층체를 형성하는 단계, 예비 적층체를 관통하고 희생기판(101) 내부로 연장된 채널홀을 형성하는 단계, 채널홀의 표면 상에 메모리막(121)을 형성하는 단계, 메모리막(121)에 의해 개구된 채널홀의 중심영역을 채우는 채널구조(120)를 형성하는 단계, 채널구조(120)를 덮도록 연장된 제1 절연막(131)을 예비 적층체 상에 형성하는 단계, 제1 절연막(131) 및 예비 적층체를 관통하는 슬릿(133)을 형성하는 단계, 및 채널구조(120)를 감싸는 희생 절연막들(113)의 일부들을 슬릿(133)을 통해 도전패턴들(135)로 교체하는 단계를 포함할 수 있다. 도전패턴들(135)로 교체되지 않은 희생 절연막들(113)의 다른 일부들은 더미 적층체(110D)를 구성하는 제2 더미 절연막들로서 잔류될 수 있다. 층간 절연막들은 도전패턴들(135)에 중첩된 셀 층간 절연막들(111C)과 잔류되는 희생 절연막들(113)에 중첩된 제1 더미 층간 절연막들(111D)로 구분될 수 있다.
도 10b를 참조하면, 도 10a에 도시된 슬릿(133)은 제2 절연막(135)으로 채워질 수 있다. 제2 절연막(135)은 제1 절연막(131)을 덮도록 연장될 수 있다.
이어서, 더미 적층체(110D), 제1 절연막(131) 및 제2 절연막(135)을 관통하고, 희생기판(101)에 접촉된 제1 콘택 플러그(137)를 형성할 수 있다. 제1 콘택 플러그(137)는 다양한 도전물로 형성될 수 있다.
도 10c를 참조하면, 메모리 셀 어레이(110C)의 채널구조(120)에 중첩된 제1 절연막(131) 및 제2 절연막(135)을 관통하는 비트라인 콘택 플러그(141)를 형성할 수 있다. 비트라인 콘택 플러그(141)는 다양한 도전물로 형성될 수 있다.
이어서, 비트라인 콘택 플러그(141) 및 제1 콘택 플러그(137)를 덮도록 연장된 제3 절연막(143)을 제2 절연막(135) 상에 형성할 수 있다. 이 후, 제3 절연막(143)을 관통하는 비트라인(145A) 및 비트라인 레벨의 패드(145B)를 형성할 수 있다. 비트라인(145A) 및 비트라인 레벨의 패드(145B)는 동일한 도전물로 형성되며, 단일의 마스크 공정을 이용하여 형성될 수 있다.
비트라인(145A)은 비트라인 콘택 플러그(141)에 연결되고, 비트라인 콘택 플러그(141)를 경유하여 채널구조(120)의 제2 단부(EG2)에 접속될 수 있다. 비트라인 레벨의 패드(145B)는 제1 콘택 플러그(137)에 연결될 수 있다.
도 10d를 참조하면, 비트라인(145A) 및 비트라인 레벨의 패드(145B)를 덮는 제1 절연구조(151) 및 제1 절연구조(151) 내부에 매립된 제1 인터커넥션 구조들(153) 및 제1 본딩메탈들(155)을 형성할 수 있다. 제1 절연구조(151)는 다층의 절연막들을 포함할 수 있다. 제1 인터커넥션 구조들(153)은 다양한 방향으로 연장된 도전라인들 및 도전패드들과, 도전라인들과 도전패드들을 연결하는 도전성 비아들을 포함할 수 있다. 제1 인터커넥션 구조들(153) 중 일부는 비트라인 레벨의 패드(145B)에 접속될 수 있다. 제1 본딩메탈들(155)은 제1 인터커넥션 구조들(153)에 연결될 수 있다.
도 11a 및 도 11b는 도 9에 도시된 ST11 단계 및 ST13단계에 대한 일 실시 예를 나타내는 단면도들이다.
도 11a를 참조하면, ST11 단계를 수행하기 전, 도 9에 도시된 ST3단계를 통해 반도체 칩(160)이 제공될 수 있다. 반도체 칩(160)은 회로그룹을 포함하는 기판(161), 제2 인터커넥션 구조들(165) 및 제2 본딩메탈들(169)을 포함할 수 있다.
회로그룹은 소자 분리막(162)에 의해 서로 절연되는 복수의 트랜지스터들(163)을 포함할 수 있다. 제2 인터커넥션 구조들(165) 및 제2 본딩메탈들(169)은 기판(161)을 덮는 제2 절연구조(167) 내부에 매립될 수 있다. 제2 절연구조(167)은 다층의 절연막들을 포함할 수 있다. 제2 인터커넥션 구조들(165)은 다양한 방향으로 연장된 도전라인들 및 도전패드들과, 도전라인들과 도전패드들을 연결하는 도전성 비아들을 포함할 수 있다. 제2 인터커넥션 구조들(165)은 트랜지스터들(163)에 접속될 수 있다. 제2 본딩메탈들(169)은 제2 인터커넥션 구조들(165)에 연결될 수 있다.
ST11단계를 통해 제1 본딩메탈들(155)에 제2 본딩메탈들(169)을 본딩할 수 있다. 제1 본딩메탈들(155)과 제2 본딩메탈들(169)은 금속간 본딩 공정에 의해 서로 결합이 가능한 금속을 포함할 수 있다. 일 실시 예로서, 제1 본딩메탈들(155)과 제2 본딩메탈들(169)은 구리를 포함할 수 있다.
이어서, ST13단계를 통해 도 10d에 도시된 희생기판(101)을 제거할 수 있다. 이로써, 메모리막(121) 및 제1 콘택 플러그(137)가 노출될 수 있다.
도 11b를 참조하면, ST13단계를 통해 채널구조(120)의 제1 단부(EG1)가 노출되도록 도 11a에 도시된 메모리막(121)의 노출된 영역을 제거할 수 있다. 이하, 메모리막의 잔류된 영역을 메모리패턴(121P)으로서 지칭한다.
메모리막의 노출된 영역을 제거하기 전, 채널구조(120)의 제1 단부(EG1)에 포함된 채널막(123)의 일부에 불순물을 주입함으로써, 불순물 영역(123A)을 형성할 수 있다. 일 실시 예로서, 불순물 영역(123A)은 n형 불순물을 포함할 수 있다.
도 12a 및 도 12b는 도 9에 도시된 ST15 단계에 대한 일 실시 예를 나타내는 단면도들이다.
도 12a를 참조하면, ST15 단계는 제1 본딩메탈(155)과 제2 본딩메탈(169)의 EM(electromigration) 현상을 유발하는 온도 이하에서 실시될 수 있다. 일 실시 예로서, ST15 단계는 450℃이하의 온도에서 실시될 수 있다. ST15 단계를 통해, 제1 도전막(171)이 형성될 수 있다. 제1 도전막(171)은 실리콘보다 비저항이 낮은 도전물을 포함할 수 있다. 또한, 제1 도전막(171)은 채널구조(120)의 제1 단부(EG1)에 직접 접촉되어 오믹 콘택을 제공할 수 있는 도전물을 포함할 수 있다. 일 실시 예로서, 제1 도전막(171)은 텅스텐 실리사이드 또는 니켈 실리사이드를 포함할 수 있다.
제1 도전막(171)은 채널구조(120)의 제1 단부(EG1)에 직접 접촉될 수 있다. 보다 구체적으로, 제1 도전막(171)은 채널구조(120)의 제1 단부(EG1)에서 노출된 채널막(123)의 불순물 영역(123A)에 직접 접촉될 수 있다.
제1 도전막(171)은 제1 콘택 플러그(137)에 연결될 수 있다. 일 실시 예로서, 제1 도전막(171)은 제1 콘택 플러그(137)의 베리어 메탈에 접촉될 수 있다.
도 12b를 참조하면, 도 12a에 도시된 제1 도전막(171)을 식각함으로써, 서로 분리된 공통소스라인(171A) 및 공통소스라인 레벨의 패드(171B)를 포함하는 제1 패턴 그룹을 정의할 수 있다.
공통소스라인(171A)은 채널구조(120)의 제1 단부(EG1)를 감싸고 채널막(123)에 직접 접촉될 수 있다. 공통소스라인(171A)은 메모리 셀 어레이(110C)에 중첩될 수 있다.
공통소스라인 레벨의 패드(171B)는 제1 콘택 플러그(137)에 연결되고, 더미 적층체(110D)에 중첩될 수 있다.
도 13은 도 9에 도시된 ST17 단계 및 ST19 단계에 대한 일 실시 예를 나타내는 단면도들이다.
도 13을 참조하면, ST17 단계를 통해 소스 콘택 플러그들(175A) 및 제2 콘택 플러그(175B)를 포함하는 상부 콘택 그룹을 형성할 수 있다. 소스 콘택 플러그들(175A) 및 제2 콘택 플러그(175B)는 제4 절연막(173)을 관통할 수 있다. 제4 절연막(173)은 공통소스라인(171A) 및 공통소스라인 레벨의 패드(171B) 사이를 절연하고, 공통소스라인(171A) 및 공통소스라인 레벨의 패드(171B)를 덮도록 연장될 수 있다.
소스 콘택 플러그들(175A)은 공통소스라인(171A)에 연결될 수 있다. 제2 콘택 플러그(175B)는 공통소스라인 레벨의 패드(171B)에 연결될 수 있다.
이어서, ST19 단계를 통해, 메탈 소스패턴들(181A) 및 전송라인(181B)을 포함하는 제2 패턴 그룹을 형성할 수 있다. 메탈 소스패턴들(181A) 및 전송라인(181B)은 도 12a에 도시된 제1 도전막(171)보다 비저항이 낮은 도전물을 포함할 수 있다. 메탈 소스패턴들(181A) 및 전송라인(181B)은 제1 본딩메탈(155)과 제2 본딩메탈(169)의 EM(electromigration) 현상을 유발하는 온도 이하(예를 들어, 450℃이하)에서 형성될 수 있다. 일 실시 예로서, 메탈 소스패턴들(181A) 및 전송라인(181B)은 알루미늄을 포함할 수 있다.
메탈 소스패턴들(181A) 및 전송라인(181B)은 공통소스라인(171A)에 나란한 평면에서 서로 이격될 수 있다. 메탈 소스패턴들(181A) 및 전송라인(181B)은 도 5를 참조하여 설명한 제1 메탈 소스패턴들(71A) 및 전송라인(71C)의 레이아웃과 동일한 레이아웃을 갖도록 형성될 수 있다.
메탈 소스패턴들(181A)은 그물형으로 형성되고, 소스 콘택 플러그들(175A)을 경유하여 공통소스라인(171A)에 공통으로 접속될 수 있다. 전송라인(181B)은 제2 콘택 플러그(175B)에 연결될 수 있다.
본 발명의 실시 예들에 따르면, 채널구조에 직접 접촉되는 공통소스라인을 오믹 콘택을 제공할 수 있는 도전물로 형성함으로써, 공통소스라인을 도프트 반도체막으로 형성하는 경우보다, 채널구조와 공통소스라인간 연결구조를 단순화할 수 있다. 예를 들어, 공통소스라인이 채널구조에 직접 접촉된 도프트 실리콘막을 포함하는 경우, 도프트 실리콘막 상에 오믹 콘택층을 제공하기 위한 실리사이드막을 추가할 수 있다. 이 경우, 채널구조의 셀 전류는 공통소스라인의 도프트 실리콘막 및 오믹 콘택층으로 제공되는 실리사이드막을 경유하여 흐를 수 있다. 본 발명의 실시 예는, 도프트 실리콘막의 개재없이 오믹 콘택을 제공하는 도전물을 채널구조에 직접 접촉시킴으로써 셀 전류 이동경로를 단순화할 수 있다.
아울러, 본 발명은 공통소스라인을 비저항이 낮은 도전물로 형성하므로, 공통소스라인의 저항을 낮출 수 있다.
본 발명의 실시 예들에 따르면, 공통소스라인의 저항을 낮출 수 있으므로, 공통소스라인으로 인한 전압강하를 보상하기 위해 공통소스라인에 접속시키는 메탈 소스패턴들을 생략하거나, 메탈 소스패턴들의 면적을 줄일 수 있다.
본 발명의 실시 예들에 따르면, 메탈 소스패턴들의 면적 감소가 가능해짐에 따라, 메모리 셀 어레이에 중첩된 메탈 소스패턴들을 서로 이격되게 배치할 수 있다. 이로써, 본 발명은 메탈 소스패턴들 사이에 회로그룹으로부터의 신호를 전송하는 전송라인들을 배치할 수 있는 공간을 제공할 수 있다. 이에 따라, 본 발명은 제한된 면적 내에서 배선들의 배치 자유도를 증가시킬 수 있다.
본 발명의 실시 예들에 따르면, 채널구조에 직접 접촉되는 공통소스라인을 450℃이하의 온도에서 형성함으로써, 공통소스라인을 형성하기 전 본딩되는 본딩메탈들에 공통소스라인을 형성하는 과정에서 결함이 발생하는 문제를 개선할 수 있다. 이에 따라, 본 발명은 반도체 메모리 장치의 동작 신뢰성을 개선할 수 있다.
도 14는 본 발명의 일 실시 예에 따른 메모리 시스템(1100)의 구성을 나타내는 블록도이다.
도 14를 참조하면, 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 입출력 패드들에 인접한 제1 메모리 셀 어레이에 중첩되고, 회로그룹으로부터 신호를 전송하는 전송라인을 포함할 수 있다. 전송라인은 제1 메모리 셀 어레이에 중첩된 제1 메탈 소스패턴들 사이에 배치될 수 있다. 메모리 장치(1120)는 제1 메모리 셀 어레이보다 입출력 패드들로부터 멀리 이격된 제2 메모리 셀 어레이에 중첩되고, 제1 메탈 소스 패턴들 각각보다 넓게 형성된 제2 메탈 소스패턴을 포함할 수 있다.
메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit: 1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, 에러정정블록(1114)은 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
도 15는 본 발명의 일 실시 예에 따른 컴퓨팅 시스템(1200)의 구성을 나타내는 블록도이다.
도 15를 참조하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 컴퓨팅 시스템(1200)은 모바일 장치일 수 있다.
메모리 시스템(1210)은 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다. 메모리 장치(1212)는 입출력 패드들에 인접한 제1 메모리 셀 어레이에 중첩되고, 회로그룹으로부터 신호를 전송하는 전송라인을 포함할 수 있다. 전송라인은 제1 메모리 셀 어레이에 중첩된 제1 메탈 소스패턴들 사이에 배치될 수 있다. 메모리 장치(1120)는 제1 메모리 셀 어레이보다 입출력 패드들로부터 멀리 이격된 제2 메모리 셀 어레이에 중첩되고, 제1 메탈 소스 패턴들 각각보다 넓게 형성된 제2 메탈 소스패턴을 포함할 수 있다.
SUB, 161: 기판 61, 61': 입출력 패드
15: 회로그룹 30A, 30B, 30A' 내지 30D': 로우 디코더
40A, 40B, 40A' 내지 40D': 페이지 버퍼
20, 20_1 내지 20_4: 주변회로, 주변회로그룹
15A: 제1 회로 15B: 제2 회로
25, 160: 반도체 칩 50A, 50B, 50, 110C: 메모리 셀 어레이
71A, 71B, 181A: 메탈 소스패턴
71C, 181B: 전송라인
BL[A], BL[B], BL, 145A: 비트라인
81, 145B: 비트라인 레벨의 패드
CSL[A], CSL[B], CSL, 171A: 공통소스라인
65, 171B: 공통소스라인 레벨의 패드
ILD[C], ILD[D1], ILD[D2], 111C, 111D: 층간 절연막
CP, 135: 도전패턴 113: 희생 절연막
GST: 게이트 적층체 ST[D]: 더미 적층체
CH, 120: 채널구조 ML, 121P: 메모리패턴
SCT, BCT, CT1, CT2, 137, 141,175A, 175B: 콘택 플러그
IC1, IC2, 153, 165: 인터커넥션 구조
JN: 트랜지스터의 접합영역 83, 85, 155, 169: 본딩메탈
121: 메모리막 101: 희생기판

Claims (25)

  1. 서로 교차하는 제1 방향 및 제2 방향으로 연장된 기판;
    상기 기판의 일측에 배치된 복수의 입출력 패드들;
    상기 입출력 패드들에 상기 제1 방향으로 이웃한 제1 회로;
    상기 제1 회로보다 상기 입출력 패드들로부터 상기 제1 방향으로 더 멀리 이격되어 배치된 제2 회로;
    상기 제1 회로에 중첩된 제1 메모리 셀 어레이;
    상기 제2 회로에 중첩된 제2 메모리 셀 어레이;
    상기 제1 메모리 셀 어레이에 중첩되고, 상기 제2 방향으로 이격되어 배치된 제1 메탈 소스패턴들; 및
    상기 제2 메모리 셀 어레이에 중첩되고, 상기 제2 방향으로 상기 제1 메탈 소스패턴들 각각보다 넓은 폭으로 형성된 제2 메탈 소스패턴을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 메탈 소스패턴들 사이에서 상기 제1 메모리 셀 어레이에 중첩되고, 내부 전원전압 또는 내부 접지전압을 전송하는 전송라인을 더 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제1 메탈 소스패턴들, 상기 제2 메탈 소스패턴 및 상기 전송라인은 상기 기판에 나란한 평면에서 서로 이격되어 배치된 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제1 메탈 소스패턴들, 상기 제2 메탈 소스패턴 및 상기 전송라인은 알루미늄을 포함하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제1 메모리 셀 어레이와 상기 제1 회로 사이에 배치되고, 상기 제1 메모리 셀 어레이에 접속된 비트라인; 및
    상기 제1 메모리 셀 어레이와 상기 제1 메탈 소스패턴들 사이에 배치되고, 상기 제1 메모리 셀 어레이에 접속된 공통소스라인을 더 포함하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 공통소스라인은 상기 제1 메탈 소스패턴들에 공통으로 접속된 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 제1 메모리 셀 어레이는
    상기 비트라인과 상기 공통소스라인 사이에 교대로 적층된 층간 절연막들 및 도전패턴들을 포함하는 게이트 적층체;
    상기 게이트 적층체를 관통하고, 상기 공통소스라인에 직접 접촉되도록 연장된 채널구조; 및
    상기 채널구조와 상기 게이트 적층체 사이에 배치된 메모리패턴을 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 공통소스라인은 상기 채널구조와 직접 접촉된 실리사이드막을 포함하는 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 공통소스라인은 상기 채널구조와 직접 접촉된 텅스텐 실리사이드 또는 니켈 실리사이드를 포함하는 반도체 메모리 장치.
  10. 제 7 항에 있어서,
    상기 채널구조는 상기 공통소스라인 내부로 연장된 단부를 포함하는 반도체 메모리 장치.
  11. 제 7 항에 있어서,
    상기 입출력 패드들에 인접한 단부를 포함하고, 상기 단부로부터 상기 제1 메모리 셀 어레이에 중첩되도록 상기 제1 방향으로 연장된 전송라인;
    상기 전송라인과 상기 기판 사이에 배치된 공통소스라인 레벨의 패드;
    상기 공통소스라인 레벨의 패드와 상기 기판 사이에 배치된 비트라인 레벨의 패드;
    상기 제1 메모리 셀 어레이와 상기 제2 메모리 셀 어레이 사이에 배치되고, 상기 비트라인 레벨의 패드로부터 상기 공통소스라인 레벨의 패드를 향해 연장된 제1 콘택 플러그; 및
    상기 공통소스라인 레벨의 패드로부터 상기 전송라인을 향해 연장된 제2 콘택 플러그를 더 포함하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 비트라인 레벨의 패드와 상기 공통소스라인 레벨의 패드 사이에 교대로 적층되고, 상기 제1 콘택 플러그를 감싸는 제1 더미 층간 절연막들 및 제2 더미 층간 절연막들을 더 포함하는 반도체 메모리 장치.
  13. 제 11 항에 있어서,
    상기 비트라인 레벨의 패드에 접속되고, 상기 비트라인 레벨의 패드와 상기 기판 사이에 배치된 제1 인터커넥션 구조;
    상기 제1 인터커넥션 구조와 상기 기판 사이에 배치된 제2 인터커넥션 구조;
    상기 제2 인터커넥션 구조에 접속된 상기 기판의 일부 영역 내에 정의되고, n형 또는 p형 불순물을 포함하는 접합 영역(junction); 및
    상기 제1 인터컨넥션 구조와 상기 제2 인터커넥션 구조에 각각 연결되고, 서로 본딩된 본딩메탈들을 포함하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 접합 영역은,
    상기 제1 메모리 셀 어레이와 상기 제2 메모리 셀 어레이 사이에서 개구된 상기 제1 회로의 일부에 포함되거나,
    상기 제1 메모리 셀 어레이와 상기 제2 메모리 셀 어레이 사이에서 개구된 상기 제2 회로의 일부에 포함되는 반도체 메모리 장치.
  15. 비트라인;
    상기 비트라인에 중첩된 공통소스라인;
    상기 비트라인과 상기 공통소스라인 사이에 교대로 적층된 층간 절연막들 및 도전패턴들을 포함하는 게이트 적층체;
    상기 게이트 적층체를 관통하고, 상기 공통소스라인에 직접 접촉되도록 연장된 채널구조; 및
    상기 채널구조와 상기 게이트 적층체 사이에 배치된 메모리패턴을 포함하고,
    상기 공통소스라인은 실리사이드막을 포함하고,
    상기 실리사이드막은 상기 채널구조에 직접 접촉된 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 공통소스라인은 상기 채널구조에 직접 접촉된 텅스텐 실리사이드 또는 니켈 실리사이드를 포함하는 반도체 메모리 장치.
  17. 제 15 항에 있어서,
    상기 채널구조와 상기 비트라인을 연결하는 비트라인 콘택 플러그;
    상기 비트라인을 사이에 두고 상기 게이트 적층체에 중첩된 기판;
    상기 기판과 상기 비트라인 사이의 레벨에 배치된 제1 인터커넥션 구조;
    상기 제1 인터커넥션 구조와 상기 기판 사이에 배치된 제2 인터커넥션 구조;
    상기 제2 인터커넥션 구조에 접속된 상기 기판의 일부 영역 내에 정의되고, n형 또는 p형 불순물을 포함하는 접합 영역(junction); 및
    상기 제1 인터컨넥션 구조와 상기 제2 인터커넥션 구조에 각각 연결되고, 서로 본딩된 본딩메탈들을 포함하는 반도체 메모리 장치.
  18. 제 15 항에 있어서,
    상기 공통소스라인에 중첩된 메탈 소스패턴; 및
    상기 메탈 소스패턴과 상기 공통소스라인을 연결하는 소스 콘택 플러그를 더 포함하는 반도체 메모리 장치.
  19. 희생기판 상에 교대로 적층된 층간 절연막들 및 도전패턴들, 상기 층간 절연막들 및 도전패턴들을 관통하는 채널구조, 및 상기 채널구조의 표면을 따라 연장된 메모리막을 포함하는 메모리 셀 어레이를 형성하는 단계;
    상기 메모리막이 노출되도록 상기 희생기판을 제거하는 단계;
    상기 채널구조의 제1 단부가 노출되도록 상기 메모리막의 일부를 제거하는 단계; 및
    상기 채널구조의 상기 제1 단부에 직접 접촉되고, 상기 메모리 셀 어레이에 중첩되도록 연장된 공통소스라인을 450℃이하의 온도에서 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  20. 제 19 항에 있어서,
    상기 채널구조의 상기 제1 단부와 상반된 방향을 향하는 상기 채널구조의 제2 단부에 접속된 비트라인을 형성하는 단계;
    상기 비트라인 상에 제1 인터커넥션 구조를 형성하는 단계;
    상기 제1 인터커넥션 구조에 접속된 제1 본딩메탈을 형성하는 단계;
    회로그룹을 포함하는 기판, 상기 회로그룹에 접속된 제2 인터커넥션 구조, 및 상기 제2 인터커넥션 구조에 접속된 제2 본딩메탈을 포함하는 반도체 칩을 형성하는 단계; 및
    상기 제1 본딩메탈에 상기 제2 본딩메탈을 본딩하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  21. 제 20 항에 있어서,
    상기 희생기판을 제거하는 단계 및 상기 공통소스라인을 형성하는 단계는, 상기 제1 본딩메탈에 상기 제2 본딩메탈을 본딩하는 단계 이후 실시되는 반도체 메모리 장치의 제조방법.
  22. 제 19 항에 있어서,
    상기 공통소스라인을 형성하는 단계는,
    상기 채널구조의 상기 제1 단부에 직접 접촉된 실리사이드막을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  23. 제 19 항에 있어서,
    상기 공통소스라인을 형성하는 단계는,
    상기 채널구조의 상기 제1 단부에 직접 접촉된 텅스텐 실리사이드 또는 니켈 실리사이드를 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  24. 제 19 항에 있어서,
    상기 공통소스라인에 연결된 소스 콘택 플러그들을 형성하는 단계; 및
    상기 공통소스라인에 나란한 평면에서 서로 이격된 메탈 소스패턴들 및 전송라인을 형성하는 단계를 더 포함하고,
    상기 전송라인은 상기 메탈 소스패턴들 사이에 배치되고,
    상기 메탈 소스패턴들은 상기 공통소스라인에 공통으로 접속되도록 상기 소스 콘택 플러그들에 연결되는 반도체 메모리 장치의 제조방법.
  25. 제 24 항에 있어서,
    상기 메탈 소스패턴들 및 상기 전송라인은 알루미늄을 포함하는 반도체 메모리 장치의 제조방법.
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