KR20210088836A - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents
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Abstract
비휘발성 메모리 장치 및 그 제조 방법이 제공된다. 몇몇 실시예에 따른 비휘발성 장치는 기판, 기판 상에, 제1 방향으로 교대로 적층된 제1 절연 패턴과 복수의 게이트 전극을 포함하는 몰드 구조체, 및 제1 방향과 다른 제2 방향으로 연장되고, 몰드 구조체를 절단하는 워드 라인 컷 영역을 포함하되, 워드 라인 컷 영역은 공통 소오스 라인을 포함하고, 공통 소오스 라인은 제2 방향으로 연장되는 제2 절연 패턴과, 제2 방향으로 연장되고, 상기 제2 절연 패턴과 상기 제2 방향으로의 단면과 접촉하는 도전 패턴을 포함한다.
Description
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분될 수 있다.한편, 소비자가 요구하는 우수한 성능 및 저렴한 가격을 만족시키기 위해, 비휘발성 메모리 장치의 집적도가 증가하고 있다. 그런데, 2차원 또는 평면형 메모리 장치의 경우, 단위 메모리 셀이 점유하는 면적에 의해서 집적도가 결정된다. 따라서, 최근에는 단위 메모리 셀을 수직으로 배치하는 3차원 메모리 장치가 개발되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성이 향상된 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 제품 신뢰성이 향상된 비휘발성 메모리 장치를 제조할 수 있는 비휘발성 메모리 장치 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치는, 기판, 기판 상에, 제1 방향으로 교대로 적층된 제1 절연 패턴과 복수의 게이트 전극을 포함하는 몰드 구조체, 및 제1 방향과 다른 제2 방향으로 연장되고, 몰드 구조체를 절단하는 워드 라인 컷 영역을 포함하되, 워드 라인 컷 영역은 공통 소오스 라인을 포함하고, 공통 소오스 라인은 제2 방향으로 연장되는 제2 절연 패턴과, 제2 방향으로 연장되고, 상기 제2 절연 패턴과 상기 제2 방향으로의 단면과 접촉하는 도전 패턴을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치는, 기판, 기판 상에, 제1 방향으로 교대로 적층된 제1 절연 패턴과 복수의 게이트 전극들을 포함하는 몰드 구조체, 몰드 구조체를 관통하는 복수의 채널 구조체, 복수의 채널 구조체와 전기적으로 연결되어 전압을 제공하는 복수의 패드 전극, 및 제1 방향과 다른 제2 방향으로 연장되고, 몰드 구조체를 절단하는 복수의 워드 라인 컷 영역을 포함하되, 복수의 워드 라인 컷 영역 각각은 공통 소오스 라인을 포함하고, 공통 소오스 라인 각각은 제2 방향으로 연장되는 제2 절연 패턴과, 제2 방향으로 연장되고, 상기 제2 절연 패턴과 상기 제2 방향으로의 단면과 접촉하는 도전 패턴을 포함하며, 공통 소오스 라인들 중 적어도 하나의 공통 소오스 라인의 제1 방향의 최하부는, 복수의 게이트 전극들 중 제1 방향의 최하부에 적층된 게이트 전극과 제1 방향으로 서로 이격하여 형성된다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치는, 기판, 기판 상에, 제1 방향으로 교대로 적층된 제1 절연 패턴과 복수의 게이트 전극들을 포함하는 몰드 구조체, 몰드 구조체를 관통하는 복수의 채널 구조체로서, 복수의 채널 구조체 각각은 최하단에 제1 반도체 패턴, 제1 반도체 패턴을 노출하는 정보 저장막, 정보 저장막과 제1 반도체 패턴을 따라 형성되는 제2 반도체 패턴, 제2 반도체 패턴 내에 형성되는 충진 패턴, 정보 저장막과 제2 반도체 패턴과 충진 패턴 상에 형성되는 채널 패드, 제1 방향과 다른 제2 방향으로 연장되고, 몰드 구조체를 절단하는 워드 라인 컷 영역으로서, 워드 라인 컷 영역은 워드 라인 컷 영역의 측벽을 따라 형성되며 기판을 노출시키는 공통 소오스 라인 스페이서, 공통 소오스 라인 스페이서 내부에 배치되는 공통 소오스 라인을 포함하되, 공통 소오스 라인은 제2 방향으로 연장되는 제2 절연 패턴과, 제2 방향으로 연장되고, 상기 제2 절연 패턴과 상기 제2 방향으로의 단면과 접촉하는 도전 패턴을 포함하며, 몰드 구조체 상에 형성되며, 복수의 채널 구조체의 적어도 일부와 워드 라인 컷 영역의 적어도 일부를 둘러싸는 제1 층간 절연막, 채널 패드 상에 형성되는 비트 라인 컨택, 비트 라인 컨택을 둘러싸는 제2 층간 절연막, 및 제2 층간 절연막 상에 형성되고, 비트 라인 컨택과 전기적으로 연결되는 비트 라인을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치 제조 방법은, 기판을 형성하고, 기판 상에 제1 절연 패턴과 복수의 게이트 전극을 제1 방향으로 교대로 적층하여 몰드 구조체를 형성하고, 몰드 구조체를 관통하는 복수의 채널 구조체를 형성하고, 몰드 구조체를 절단하여 복수의 채널 구조체들을 제1 방향과 교차하는 제2 방향으로 격리 시키고, 제1 방향 및 제2 방향과 교차하는 제3 방향으로 연장되는 워드 라인 컷 영역을 형성하고, 워드 라인 컷 영역의 측벽을 따라 공통 소오스 라인 스페이서를 형성하고, 공통 소오스 라인 스페이서 내부를 절연 물질로 채우고, 절연 물질 상에 패시베이션층을 형성하고, 절연 물질과 패시베이션층의 일부 영역을 제거하여, 일부 영역에 대해 공통 소오스 라인 스페이서를 노출시키고, 노출된 공통 소오스 라인 스페이서와, 제거되지 않은 패시베이션층 상에 도전 물질을 형성하고, 워드 라인 컷 영역 내의 도전 물질을 제외한, 나머지 영역의 도전 물질을 제거하고, 패시베이션층을 제거하고,워드 라인 컷 영역 내의 절연 물질을 제외한 나머지 절연 물질을 제거하여 공통 소오스 라인을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 회로도이다.
도 2는 비휘발성 메모리 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 3은 비휘발성 메모리 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 4는 도 3의 A-A'를 따라서 절단한 단면도이다.
도 5는 도 3의 B-B'를 따라서 절단한 단면도이다.
도 6은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 7은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 8 내지 도 12는 몇몇 실시예에 따른 도 7의 비휘발성 메모리 장치의 B-B'를 따라서 절단한 예시적인 단면도이다.
도 13은 몇몇 실시예에 따른 도 7의 비휘발성 메모리 장치의 B-B'를 따라서 절단한 다른 예시적인 단면도이다.
도 14 내지 도 22는 몇몇 실시예에 따른 비휘발성 메모리 장치 제조 방법의 중간 단계를 설명하기 위한 예시적인 단면도이다.
도 23 및 도 24는 몇몇 실시예에 따른 도 7의 비휘발성 메모리 장치의 B-B'를 따라서 절단한 예시적인 단면도이다.
도 25 및 도 26은 몇몇 실시예에 따른 도 7의 비휘발성 메모리 장치의 B-B'를 따라서 절단한 다른 예시적인 단면도이다.
도 27은 몇몇 실시예에 따른 비휘발성 메모리 장치를 포함하는 메모리 장치를 설명하기 위한 예시적인 블록도이다.
도 28은 몇몇 실시예에 따른 도 7의 비휘발성 메모리 장치의 B-B'를 따라서 절단한 다른 예시적인 단면도이다.
도 2는 비휘발성 메모리 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 3은 비휘발성 메모리 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 4는 도 3의 A-A'를 따라서 절단한 단면도이다.
도 5는 도 3의 B-B'를 따라서 절단한 단면도이다.
도 6은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 7은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 8 내지 도 12는 몇몇 실시예에 따른 도 7의 비휘발성 메모리 장치의 B-B'를 따라서 절단한 예시적인 단면도이다.
도 13은 몇몇 실시예에 따른 도 7의 비휘발성 메모리 장치의 B-B'를 따라서 절단한 다른 예시적인 단면도이다.
도 14 내지 도 22는 몇몇 실시예에 따른 비휘발성 메모리 장치 제조 방법의 중간 단계를 설명하기 위한 예시적인 단면도이다.
도 23 및 도 24는 몇몇 실시예에 따른 도 7의 비휘발성 메모리 장치의 B-B'를 따라서 절단한 예시적인 단면도이다.
도 25 및 도 26은 몇몇 실시예에 따른 도 7의 비휘발성 메모리 장치의 B-B'를 따라서 절단한 다른 예시적인 단면도이다.
도 27은 몇몇 실시예에 따른 비휘발성 메모리 장치를 포함하는 메모리 장치를 설명하기 위한 예시적인 블록도이다.
도 28은 몇몇 실시예에 따른 도 7의 비휘발성 메모리 장치의 B-B'를 따라서 절단한 다른 예시적인 단면도이다.
도 1은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 회로도이다.
도 1를 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치의 메모리 셀 어레이는 공통 소오스 라인(CSL), 복수의 비트 라인(BL)들 및 복수의 셀 스트링(CSTR)들을 포함할 수 있다.
복수의 비트 라인(BL1 내지 BL3)들은 2차원적으로 배열될 수 있다. 예를 들어, 복수의 비트 라인(BL1 내지 BL3)들은 서로 이격되어 제1 방향(X)으로 각각 연장될 수 있다. 각각의 비트 라인(BL)에는 복수의 셀 스트링(CSTR)들이 병렬로 연결될 수 있다. 셀 스트링(CSTR)들은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 비트 라인(BL)들과 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링(CSTR)들이 배치될 수 있다. 몇몇 실시예에서, 복수의 공통 소오스 라인(CSL)들은 2차원적으로 배열될 수 있다. 예를 들어, 공통 소오스 라인(CSL)들은 서로 이격되어 제2 방향(Y)으로 각각 연장될 수 있다. 공통 소오스 라인(CSL)들에는 전기적으로 동일한 전압이 인가될 수도 있고, 또는 서로 다른 전압이 인가되어 별개로 제어될 수도 있다.
각각의 셀 스트링(CSTR)은 공통 소오스 라인(CSL)에 접속되는 그라운드 선택 트랜지스터(GST), 복수의 비트 라인들(BL1 내지 BL3) 각각에 접속되는 스트링 선택 트랜지스터(SST), 및 그라운드 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST) 사이에 배치되는 복수의 메모리 셀 트랜지스터(MCT)들을 포함할 수 있다. 각각의 메모리 셀 트랜지스터(MCT)는 데이터 저장 소자(data storage element)를 포함할 수 있다. 그라운드 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터(MCT)들은 직렬로 연결될 수 있다.공통 소오스 라인(CSL)은 그라운드 선택 트랜지스터(GST)들의 소오스들에 공통으로 연결될 수 있다. 또한, 공통 소오스 라인(CSL)과 비트 라인들(BL1 내지 BL3) 각각의 사이에는 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 - WLn) 및 스트링 선택 라인(SSL))이 배치될 수 있다. 그라운드 선택 라인(GSL)은 그라운드 선택 트랜지스터(GST)의 게이트 전극으로 사용될 수 있고, 복수의 워드 라인들(WL1 - WLn)은 메모리 셀 트랜지스터(MCT)들의 게이트 전극으로 사용될 수 있고, 스트링 선택 라인(SSL)은 스트링 선택 트랜지스터(SST)의 게이트 전극으로 사용될 수 있다.
도 2는 비휘발성 메모리 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 2를 참조하면, 비휘발성 메모리 장치(1)는 셀 어레이 영역(CAR) 및 확장 영역(ETR)을 포함할 수 있다.
셀 어레이 영역(CAR)에는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이가 형성될 수 있다. 메모리 셀 어레이는 복수의 메모리 셀들 및 각각의 상기 메모리 셀과 전기적으로 연결되는 복수의 워드 라인들(WL1 - WLn) 및 도시되진 않았지만, 복수의 비트 라인들을 포함할 수 있다. 예를 들어, 셀 어레이 영역(CAR)에는 후술되는 몰드 구조체, 복수의 채널 구조체(CS)들 및 비트 라인(140)이 형성될 수 있다.
확장 영역(ETR)은 셀 어레이 영역(CAR)의 주변에 배치될 수 있다. 확장 영역(ETR)에는 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 - WLn) 및 스트링 선택 라인(SSL))과 후술되는 몰드 구조체 및 복수의 채널 구조체(CS)들 각각의 적어도 일부가 계단 형태로 적층될 수 있다. 또한, 확장 영역(ETR)에는 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 - WLn) 및 스트링 선택 라인(SSL))과 접속되는 복수의 패드 전극들(도시되지 않음)이 형성될 수 있다. 예를 들어, 복수의 패드 전극들(도시되지 않음) 중 일부는 도 27의 페이지 버퍼(530) 내에 형성된 복수의 패드 전극들 일부와 전기적으로 연결될 수 있다.
비휘발성 메모리 장치(1) 내의 복수의 채널 구조체(CS)들 혹은 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 - WLn) 또는 스트링 선택 라인(SSL))은 워드 라인 컷 영역(WLC)에 의하여 분리될 수 있다. 즉, 워드 라인 컷 영역(WLC)은 비트 라인(도시되지 않음)과 교차하는 제2 방향(Y)으로 연장되어 도 4에서 설명할 몰드 구조체(MS)를 절단할 수 있다.워드 라인 컷 영역(WLC) 내의 측벽을 따라 공통 소오스 라인 스페이서(150)가 형성될 수 있다. 공통 소오스 라인 스페이서(150)는 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물로 이루어질 수 있다.또한, 워드 라인 컷 영역(WLC) 및 공통 소오스 라인 스페이서(150) 내부를 도전성 물질로 채워, 도전 패턴이 형성된 공통 소오스 라인(CSL)을 형성할 수 있다. 도전성 물질은 텅스텐(W), 알루미늄(Al), 또는 구리(Cu)와 같은 금속 물질로 이루어질 수 있으나, 이에 제한되는 것은 아니다.비휘발성 메모리 장치(1)의 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 - WLn) 또는 스트링 선택 라인(SSL)) 중 일부(예를 들어, 스트링 선택 라인(SSL)을 제3 방향(Z)으로 절단하여 스트링 선택 라인 컷 영역(SLC)을 형성할 수 있다. 스트링 선택 라인 컷 영역(SLC)은 절연막(미도시)으로 채워질 수 있다.
이때, 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 - WLn) 또는 스트링 선택 라인(SSL)) 혹은 후술하는 몰드 구조체의 적어도 일부가 계단형으로 적층된 확장 영역(ETR)에서, 결합(300, 302)이 발생할 수 있다.
더 자세히는, 도전 패턴으로 형성된 공통 소오스 라인(CSL)과 확장 영역(ETR)의 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 - WLn) 또는 스트링 선택 라인(SSL)) 사이에 전류 혹은 전하 누설(leakage)이 발생할 수 있다.예를 들어, 확장 영역(ETR)에서 공통 소오스 라인(CSL)과 제n 번째 워드 라인(WLn) 사이의 전기적인 누설이 발생하여 결함(300)이 발생할 수 있다. 또는, 예를 들어, 확장 영역(ETR)에서 공통 소오스 라인(CSL)과 제2 워드 라인(WL2) 사이에 전기적인 누설이 발생하여 결함(302)이 발생할 수 있다.확장 영역(ETR)에서의 공통 소오스 라인(CSL)을 도전 패턴으로 형성하지 않고, 전기가 통하지 않는 절연 패턴으로 형성하여, 확장 영역(ETR)에서의 공통 소오스 라인(CSL)과 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 - WLn) 또는 스트링 선택 라인(SSL)) 중 적어도 일부 사이의 결함(예를 들어, 300, 302)을 없앨 수 있다.
이하의 도 3은 도전 패턴으로 형성된 공통 소오스 라인(CSL)과 확장 영역(ETR)의 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 - WLn) 또는 스트링 선택 라인(SSL)) 사이에 전류 혹은 전하 누설(leakage)이 발생할 수 있는 또다른 예시를 설명한다.
도 3은 비휘발성 메모리 장치를 설명하기 위한 예시적인 레이아웃도이다. 참고적으로, 도 2의 설명과 중복된 설명은 생략하고, 도 2와의 차이점을 중심으로 설명한다.
도 3을 참조하면, 도 2와는 달리, 비휘발성 메모리 장치(2)의 확장 영역(ETR)에서 공통 소오스 라인(CSL)이 끊어진 영역이 형성된 H-CUT 형상을 가질 수 있다.
더 자세히 살펴보면, 공통 소오스 라인(CSL)의 일부가 끊어져 제1 서브 공통 소오스 라인(CSL)과 제2 서브 공통 소오스 라인(CSL)이 형성될 수 있다. 즉, 제1 서브 공통 소오스 라인(CSL)과 제2 서브 공통 소오스 라인(CSL)은 제1 방향(X)으로 서로 이격하여 배치될 수 있다.이를 통해, 제1 서브 공통 소오스 라인(CSL)과 제2 서브 공통 소오스 라인(CSL) 주위의 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 - WLn) 또는 스트링 선택 라인(SSL))의 일부가 H자 형상을 가질 수 있다. 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 - WLn) 또는 스트링 선택 라인(SSL))의 일부는 제1 서브 공통 소오스 라인(CSL)과 제2 서브 공통 소오스 라인(CSL) 사이의 이격된 영역을 통해 서로 전기적으로 연결될 수 있다.
도 2에서와 마찬가지로, 공통 소오스 라인(CSL)과 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 - WLn) 또는 스트링 선택 라인(SSL)) 혹은 후술하는 몰드 구조체의 적어도 일부 사이에서, 계단형으로 적층된 확장 영역(ETR) 내에 결합(304, 306)이 발생할 수 있다. 더 자세히는, 도전 패턴으로 형성된 공통 소오스 라인(CSL)과 확장 영역(ETR)의 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 - WLn) 또는 스트링 선택 라인(SSL)) 사이에 전류 혹은 전하 누설(leakage)이 발생할 수 있다.예를 들어, 확장 영역(ETR)에서 공통 소오스 라인(CSL)과 제n 번째 워드 라인(WLn) 사이의 전기적인 누설이 발생하여 결함(304)이 발생할 수 있다. 이때, 도 2에서는 공통 소오스 라인(CSL)의 측벽에 결함이 발생하였으나, 도 3에서는 공통 소오스 라인(CSL)의 연장 방향 즉, 제1 방향(X)에 결함(304)이 발생할 수 있다.또는, 예를 들어, 확장 영역(ETR)에서 공통 소오스 라인(CSL)과 제2 워드 라인(WL2) 사이에 전기적인 누설이 발생하여 결함(306)이 발생할 수 있다. 이때도 마찬가지로, 도 2와는 달리, 도 3에서는 공통 소오스 라인(CSL)의 연장 방향 즉, 제1 방향(X)에 결함(306)이 발생할 수 있다.
확장 영역(ETR)에서의 공통 소오스 라인(CSL)을 도전 패턴으로 형성하지 않고, 전기가 통하지 않는 절연 패턴으로 형성하여, 확장 영역(ETR)에서의 공통 소오스 라인(CSL)과 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 - WLn) 또는 스트링 선택 라인(SSL)) 중 적어도 일부 사이의 결함(예를 들어, 304, 306)을 없앨 수 있다. 확장 영역(ETR)에서의 결함과 관련하여, 비휘발성 메모리 장치(2)의 셀 어레이 영역(CAR)에서의 단면과 확장 영역(ETR)에서의 단면을 비교하여 이하의 도 4 및 도 5를 통해 설명한다. 도 4 및 도 5의 단면은 도 3의 비휘발성 메모리 장치(2)의 단면을 예로 설명하지만, 도 4 및 도 5의 단면은 이에 제한되지 않고, 예를 들어, 도 2의 비휘발성 메모리 장치(1)의 단면으로 설명될 수도 있다.
도 4는 도 3의 A-A'를 따라서 절단한 단면도이다.
도 3 및 도 4를 참조하여, 비휘발성 메모리 장치(2)의 셀 어레이 영역(CAR)의 단면을 살펴본다. 비휘발성 메모리 장치(2)는 기판(100), 몰드 구조체(MS), 복수의 채널 구조체(CS)들, 비트 라인(140), 및 공통 소오스 라인(CSL)을 포함한다.
기판(100)은 예를 들어, 실리콘 기판, 게르마늄 기판 혹은 실리콘-게르마늄 기판 등과 같은 반도체 기판을 포함할 수 있다. 또는, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 혹은 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등을 포함할 수도 있다.몰드 구조체(MS)는 기판(100) 상에 형성될 수 있다. 몰드 구조체(MS)는 기판(100) 상에 제3 방향(Z)으로 교대로 적층되는 제1 절연 패턴(110)과 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 - WLn) 또는 스트링 선택 라인(SSL))을 포함할 수 있다. 예를 들어, 제1 절연 패턴(110)과 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 - WLn) 또는 스트링 선택 라인(SSL)) 각각은 제2 방향(Y) 및 제1 방향(X)으로 연장되는 층상 구조일 수 있다.
복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 - WLn) 또는 스트링 선택 라인(SSL))은 기판(100) 상에 차례로 적층되는 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 - WLn) 및 스트링 선택 라인(SSL)을 포함할 수 있다. 그라운드 선택 라인(GSL)은 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 - WLn) 또는 스트링 선택 라인(SSL)) 중 제3 방향(Z)의 최하부에 배치되는 게이트 전극일 수 있다. 스트링 선택 라인(SSL)은 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 - WLn) 또는 스트링 선택 라인(SSL)) 중 제3 방향(Z)의 최상부에 배치되는 게이트 전극일 수 있다.복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 - WLn) 또는 스트링 선택 라인(SSL))은 도전 물질을 포함할 수 있다. 예를 들어, 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 - WLn) 또는 스트링 선택 라인(SSL))은 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 금속이나 실리콘과 같은 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.제1 절연 패턴(110)은 절연 물질을 포함할 수 있다. 예를 들어, 제1 절연 패턴(110)은 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
복수의 채널 구조체(CS)들은 몰드 구조체(MS)를 관통할 수 있다. 또한, 복수의 채널 구조체(CS)들은 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 - WLn) 또는 스트링 선택 라인(SSL))과 교차하는 방향으로 연장될 수 있다. 예를 들어, 각각의 채널 구조체(CS)는 제3 방향(Z)으로 연장되는 필러(pillar) 모양(예를 들어, 원기둥 모양)일 수 있다. 각각의 채널 구조체(CS)는 제1 반도체 패턴(220) 및 정보 저장막(230)을 포함할 수 있다.제1 반도체 패턴(220)은 몰드 구조체(MS)를 관통할 수 있다. 예를 들어, 제1 반도체 패턴(220)은 제3 방향(Z)으로 연장될 수 있다. 제1 반도체 패턴(220)은 컵(cup) 형상인 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 제1 반도체 패턴(220)은 원통 형상, 사각통 형상, 속이 찬 필러 형상 등 다양한 형상을 가질 수도 있다. 제1 반도체 패턴(220)은 예를 들어, 단결정 실리콘, 다결정 실리콘, 유기 반도체물 및 탄소 나노 구조체 등의 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
정보 저장막(230)은 제1 반도체 패턴(220)과 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 - WLn) 또는 스트링 선택 라인(SSL)) 각각의 사이에 개재될 수 있다. 예를 들어, 정보 저장막(230)은 제1 반도체 패턴(220)의 측면을 따라 연장될 수 있다. 정보 저장막(230)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 정보 저장막(230)은 도시되진 않았지만, 복수의 막을 포함할 수 있다. 예를 들어, 정보 저장막(230)은 제1 반도체 패턴(220) 상에 차례로 적층되는 터널 절연막, 전하 저장막, 및 블로킹 절연막을 포함할 수 있다.
터널 절연막은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질(예를 들어, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다. 전하 저장막은 예를 들어, 실리콘 질화물을 포함할 수 있다. 블로킹 절연막은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질(예를 들어, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다.각각의 채널 구조체(CS)는 충진 패턴(210)을 더 포함할 수 있다. 충진 패턴(210)은 컵 형상인 제1 반도체 패턴(220)의 내부를 채우도록 형성될 수 있다. 예를 들어, 제1 반도체 패턴(220)은 충진 패턴(210)의 측면 및 바닥면을 따라 연장될 수 있다. 충진 패턴(210)은 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다. 각각의 채널 구조체(CS)는 채널 구조체(CS)의 제3 방향(Z)으로의 최상부에 채널 패드(200)를 더 포함할 수 있다. 채널 패드(200)는 제1 반도체 패턴(220)의 상부와 접속되도록 형성될 수 있다. 예를 들어, 채널 패드(200)는 몰드 구조체(MS) 상에 형성되는 제1 층간 절연막(120) 내에 형성될 수 있다.
도 4에서, 채널 패드(200)는 제1 반도체 패턴(220)의 상면 상에 형성되는 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 제1 반도체 패턴(220)의 상부는 채널 패드(200)의 측면을 따라 연장되도록 형성될 수도 있다. 채널 패드(200)는 예를 들어, 불순물이 도핑된 폴리 실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다.
복수의 채널 구조체(CS)들은 지그재그(zigzag) 형태로 배열될 수도 있다. 즉, 제1 방향(X) 및 제2 방향(Y)에서 서로 엇갈리게 배열될 수 있다. 지그재그 형태로 배열된 복수의 채널 구조체(CS)들은 비휘발성 메모리 장치의 집적도를 향상시킬 수 있다.
복수의 채널 구조체(CS)들 각각은 기판(100)과 직접 연결되는 제2 반도체 패턴(240)을 포함할 수 있다. 제2 반도체 패턴(240)은 제1 반도체 패턴(220)의 제3 방향(Z)으로 최하부에 배치될 수 있다. 제2 반도체 패턴(240)은 선택적 에피택셜 성장(SEG; Selective Epitaxial Growth) 공정을 이용하여, 기판(100)으로부터 성장된 에피택셜 층일 수 있다. 즉, 제1 반도체 패턴(220)은 제2 반도체 패턴(240)을 통해 기판(100)과 전기적으로 연결될 수 있다. 몰드 구조체(MS)를 관통하는 채널 구조체(CS)의 폭은 기판(100)의 상면에 가까워짐에 따라 감소할 수 있다. 이는, 몰드 구조체(MS)를 형성하기 위한 식각 공정의 특성에 기인할 수 있다.
이어서, 복수의 비트 라인(140)들이 서로 이격되어 나란히 연장될 수 있다. 예를 들어, 각각의 비트 라인(140)은 제2 방향(Y)으로 연장될 수 있다. 각각의 비트 라인(140)은 복수의 채널 구조체(CS)들과 전기적으로 접속될 수 있다. 예를 들어, 비트 라인(140)은 비트 라인 컨택(160)을 통해 복수의 채널 구조체(CS)들과 전기적으로 연결될 수 있다. 비트 라인 컨택(160)은 예를 들어, 제2 층간 절연막(130)을 관통하여 비트 라인(140)과 복수의 채널 구조체(CS)들 각각을 전기적으로 연결할 수 있다.
상술한 제1 층간 절연막(120) 및 제2 층간 절연막(130)은 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), 또는 이들의 조합으로 이루어질 수 있으나 이에 제한되지 않는다. 또한, 제1 층간 절연막(120) 및 제2 층간 절연막(130)은 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전율을 가지는 low-k 물질을 포함할 수도 있으나, 이에 제한되지 않는다.
몰드 구조체(MS)는 워드 라인 컷 영역(WLC)에 의해 절단될 수 있다. 워드 라인 컷 영역(WLC)은 비트 라인(140)과 교차하는 방향(예를 들어, 제1 방향(X))으로 연장될 수 있다. 예를 들어, 워드 라인 컷 영역(WLC)은 제1 방향(X)으로 연장되어 몰드 구조체(MS)를 절단할 수 있다.
이에 따라, 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 - WLn) 또는 스트링 선택 라인(SSL))은 워드 라인 컷 영역(WLC)에 의해 절단될 수 있다.
워드 라인 컷 영역(WLC)은 도 2 및 도 3에 도시된 것과 같이, 셀 어레이 영역(CAR) 및 확장 영역(ETR)에 걸쳐서 형성될 수 있다. 몰드 구조체(MS)를 절단하는 워드 라인 컷 영역(WLC)의 폭은 기판(100)의 상면에 가까워짐에 따라 감소할 수 있다. 이는 워드 라인 컷 영역(WLC)을 형성하는 식각 공정의 특성에서 기인할 수 있다.
워드 라인 컷 영역(WLC) 내에는 공통 소오스 라인(CSL)과 공통 소오스 라인 스페이서(150)가 형성될 수 있다.
공통 소오스 라인 스페이서(150)는 실리콘 산화물, 실리콘 질화물, 또는 산질화물로 이루어질 수 있다. 공통 소오스 라인(CSL)은 도전성 물질로 이루어질 수 있다. 즉, 공통 소오스 라인(CSL)은 도전 패턴으로 형성될 수 있다. 예를 들어, 공통 소오스 라인(CSL)은 텅스텐(W), 알루미늄(Al), 또는 구리(Cu)와 같은 금속 물질을 포함할 수 있다.
도 4와 같이, 비휘발성 메모리 장치(2)의 셀 어레이 영역(CAR)은 결함이 발생하지 않을 수 있다. 하지만, 비휘발성 메모리 장치(2)의 확장 영역(ETR)은 결함이 발생할 수도 있다. 이에 대해 도 5를 통해 설명한다.
참고적으로, 도 2 내지 도 4에서 설명한 부분과 중복되는 설명은 이하의 설명에서는 생략하고 차이점을 중심으로 설명한다.
도 5는 도 3의 B-B'를 따라서 절단한 단면도이다.
도 3 및 도 5를 참조하면, 비휘발성 메모리 장치(2)의 확장 영역(ETR)에서, 공통 소오스 라인(CSL)과 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 - WLn) 또는 스트링 선택 라인(SSL)) 혹은 몰드 구조체(MS)의 적어도 일부 사이에서, 결합(308, 310)이 발생할 수 있다.
더 자세히는, 도전 패턴으로 형성된 공통 소오스 라인(CSL)과 확장 영역(ETR)의 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 - WLn) 또는 스트링 선택 라인(SSL)) 사이에 전류 혹은 전하 누설(leakage)이 발생할 수 있다.
예를 들어, 확장 영역(ETR)에서 워드 라인 컷 영역(WLC)과 제2 번째 워드 라인(WL2) 및 제3 번째 워드 라인(WL3) 사이의 전기적인 누설이 발생하여 결함(308)이 발생할 수 있다. 또는, 예를 들어, 확장 영역(ETR)에서 공통 소오스 라인(CSL)과, 제1 워드 라인(WL1) 및 제2 워드 라인(WL2) 사이에 전기적인 누설이 발생하여 결함(310)이 발생할 수 있다.
확장 영역(ETR)에서의 공통 소오스 라인(CSL)을 도전 패턴으로 형성하지 않고, 전기가 통하지 않는 절연 물질로 워드 라인 컷 영역(WLC)을 채워 절연 패턴으로 형성함으로써, 확장 영역(ETR)에서의 공통 소오스 라인(CSL)과 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 - WLn) 또는 스트링 선택 라인(SSL)) 중 적어도 일부 사이의 결함(예를 들어, 308, 310)을 없앨 수 있다.
상술한 도 2, 도 3 및 도 5의 결함은 도시의 편의를 위해 간략하게 나타내었을 뿐이며, 결함의 형태는 이에 제한되지 않으며, 결함의 수와 결함이 생기는 위치 또한 상술한 도 2, 도 3 및 도 5에 제한되지 않음은 물론이다.
이하에서는, 상술한 결함을 극복하기 위한 몇몇 실시예에 따른 비휘발성 메모리 장치 및 몇몇 실시예에 따른 비휘발성 메모리 장치 제조 방법에 대해 설명한다. 또한, 상술한 설명들과 중복된 설명은 제외하고, 차이점을 중심으로 설명한다.
도 6은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 레이아웃도이다. 참고적으로, 몇몇 실시예에 따른 비휘발성 메모리 장치에서의 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 - WLn) 또는 스트링 선택 라인(SSL))의 수, 복수의 채널 구조체(CS)들의 수, 워드 라인 컷 영역(WLC)의 수들 및 배치 형태는 본 도면에 제한되지 않는다.
몇몇 실시예에 따른 비휘발성 메모리 장치(3)는 워드 라인 컷 영역(WLC) 내에 공통 소오스 라인(CSL)을 포함한다. 몇몇 실시예에 따른 워드 라인 컷 영역(WLC)은 제1 방향(X)으로 연장되고, 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 - WLn) 또는 스트링 선택 라인(SSL))을 절단할 수 있다.몇몇 실시예에 따른 공통 소오스 라인(CSL)은 셀 어레이 영역(CAR)에 형성된 물질과 확장 영역(ETR)에 형성된 물질이 서로 다를 수 있다. 즉, 메모리 동작이 수행되는 메모리 셀 어레이 영역(CAR)의 공통 소오스 라인(CSL)은 도전 물질로 채워져 도전 패턴을 형성할 수 있다. 메모리 셀 어레이 영역(CAR)의 공통 소오스 라인(CSL)은 제1 방향(X)으로 연장된 도전 패턴을 포함할 수 있다. 도전 패턴을 형성하는 도전 물질은 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 금속이나 실리콘과 같은 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에 따른 공통 소오스 라인(CSL)의 확장 영역(ETR)은 전기가 통하지 않는 절연 물질로 채워져, 절연 패턴을 형성할 수 있다. 확장 영역(ETR)의 공통 소오스 라인(CSL)은 제1 방향(X)으로 연장된 절연 패턴을 포함할 수 있다. 절연 패턴을 형성하는 절연 물질은 스핀 온 하드마스크(SOH; Spin On Hardmask), 비정질 탄소막(ACL; Amorphous Carbon Layer), 실리콘 산화물 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에 따른 비휘발성 메모리 장치(3)의 확장 영역(ETR)에 형성되는 워드 라인 컷 영역(WLC) 내의 공통 소오스 라인(CSL)은 절연 패턴으로 형성되어, 확장 영역(ETR) 내에서 공통 소오스 라인(CSL)과 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 - WLn) 또는 스트링 선택 라인(SSL)) 사이에 결함이 발생 빈도를 감소시키거나 결함을 없앨 수 있다.즉, 도 2 및 도 3의 비휘발성 메모리 장치(1, 2)와 같이 확장 영역(ETR)의 공통 소오스 라인(CSL)이 도전 패턴으로 형성된 경우, 확장 영역(ETR)의 공통 소오스 라인(CSL)과 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 - WLn) 또는 스트링 선택 라인(SSL)) 사이에 발생하는 결함들이 몇몇 실시예에 따른 비휘발성 메모리 장치(3)에서는 그 수가 감소하거나 모두 제거될 수 있다.따라서, 몇몇 실시예에 따른 비휘발성 메모리 장치(3)에 형성되는 결함이 감소하거나 제거되어, 몇몇 실시예에 따른 비휘발성 메모리 장치(3)는 물론, 몇몇 실시예에 따른 비휘발성 메모리 장치(3)를 포함하는 반도체 장치 혹은 시스템의 신뢰성이 향상될 수 있다.
도 7은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 레이아웃도이다. 참고적으로, 몇몇 실시예에 따른 비휘발성 메모리 장치에서의 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 - WLn) 또는 스트링 선택 라인(SSL))의 수, 복수의 채널 구조체(CS)들의 수, 워드 라인 컷 영역(WLC)의 수들 및 배치 형태는 본 도면에 제한되지 않는다.
도 7을 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치(4)는 도 6의 몇몇 실시예에 따른 비휘발성 메모리 장치(3)와는 달리 확장 영역(ETR)의 공통 소오스 라인(CSL)의 일부가 끊어진 형상을 가질 수 있다.
즉, 도 7을 참조하면, 도 6과는 달리, 비휘발성 메모리 장치(4)의 확장 영역(ETR)에서 공통 소오스 라인(CSL)이 끊어진 영역이 형성된 H-CUT 형상을 가질 수 있다.더 자세히 살펴보면, 공통 소오스 라인(CSL)의 일부가 끊어져 제1 서브 공통 소오스 라인(CSL)과 제2 서브 공통 소오스 라인(CSL)이 형성될 수 있다. 즉, 제1 서브 공통 소오스 라인(CSL)과 제2 서브 공통 소오스 라인(CSL)은 제1 방향(X)으로 서로 이격하여 배치될 수 있다.이를 통해, 제1 서브 공통 소오스 라인(CSL)과 제2 서브 공통 소오스 라인(CSL) 주위의 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 - WLn) 또는 스트링 선택 라인(SSL))의 일부가 H자 형상을 가질 수 있다. 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 - WLn) 또는 스트링 선택 라인(SSL))의 일부는 제1 서브 공통 소오스 라인(CSL)과 제2 서브 공통 소오스 라인(CSL) 사이의 이격된 영역을 통해 서로 전기적으로 연결될 수 있다.
참고적으로, 확장 영역(ETR)에서 끊어진 공통 소오스 라인(CSL)은 절연 패턴을 포함한다. 따라서, 제1 서브 공통 소오스 라인(CSL)과 제2 서브 공통 소오스 라인(CSL)은 각각 제1 서브 절연 패턴(CSL_a) 및 제2 서브 절연 패턴(CSL_b)이 될 수 있다.몇몇 실시예에 따른 비휘발성 메모리 장치(4)의 확장 영역(ETR)에 형성되는 워드 라인 컷 영역(WLC) 내의 공통 소오스 라인(CSL)은 절연 패턴으로 형성되어, 확장 영역(ETR) 내에서 공통 소오스 라인(CSL)과 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 - WLn) 또는 스트링 선택 라인(SSL)) 사이에 결함이 발생 빈도를 감소시키거나 결함을 없앨 수 있다.즉, 도 2 및 도 3의 비휘발성 메모리 장치(1, 2)와 같이 확장 영역(ETR)의 공통 소오스 라인(CSL)이 도전 패턴으로 형성된 경우, 확장 영역(ETR)의 공통 소오스 라인(CSL)과 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 - WLn) 또는 스트링 선택 라인(SSL)) 사이에 발생하는 결함들이 몇몇 실시예에 따른 비휘발성 메모리 장치(4)에서는 그 수가 감소하거나 모두 제거될 수 있다.따라서, 몇몇 실시예에 따른 비휘발성 메모리 장치(4)에 형성되는 결함이 감소하거나 제거되어, 몇몇 실시예에 따른 비휘발성 메모리 장치(4)는 물론, 몇몇 실시예에 따른 비휘발성 메모리 장치(4)를 포함하는 반도체 장치 혹은 시스템의 신뢰성이 향상될 수 있다.
몇몇 실시예에 따른 반도체 장치(3 및 4)에 도시된 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 - WLn) 또는 스트링 선택 라인(SSL))의 개수 혹은 적층 형태는 도 6 및 도 7이에 제한되지 않는다. 또한, 몇몇 실시예에 따른 반도체 장치(3 및 4)의 채널 구조체(CS)의 배치도 도 6 및 도 7에 제한되지 않는다.
도 8 내지 도 12는 몇몇 실시예에 따른 도 7의 비휘발성 메모리 장치의 B-B'를 따라서 절단한 예시적인 단면도이다. 도 13은 몇몇 실시예에 따른 도 7의 비휘발성 메모리 장치의 B-B'를 따라서 절단한 다른 예시적인 단면도이다. 참고적으로, 도 8 내지 도 13에서 설명하는 B-B'에 대한 설명은 도 6에서 같은 위치에 대한 단면에서도 적용될 수 있음은 물론이다.
도 7 및 도 8을 참조하면, 도 7의 확장 영역(ETR)의 공통 소오스 라인(CSL)을 구성하는 절연 패턴을 포함하는 비휘발성 메모리 장치(4)의 B-B'에 대한 단면도이다. 본 단면에 대한 설명은 도 5에 대한 설명과 중복되는 부분은 생략하고 차이점을 중심으로 설명한다.
몇몇 실시예에 따른 비휘발성 메모리 장치(4)의 확장 영역(ETR)의 공통 소오스 라인(CSL)은 절연 물질로 채워져, 제1 방향(X)으로 연장된 절연 패턴을 형성할 수 있다.이때, 도 5와는 달리 몇몇 실시예에 따른 공통 소오스 라인(CSL)의 확장 영역(ETR)은 절연 물질로 채워져 있기 때문에, 공통 소오스 라인(CSL)과 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 - WLn) 또는 스트링 선택 라인(SSL)) 사이에 전기적인 누설이 발생하지 않는다. 즉, 공통 소오스 라인(CSL)과 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 - WLn) 또는 스트링 선택 라인(SSL)) 사이에 결함이 발생하지 않거나, 결함 발생 빈도를 감소시킬 수 있다.
도 8 및 도 9를 참조하면, 몇몇 실시예에 따른 도 9의 비휘발성 메모리 장치는 몇몇 실시예에 따른 도 8의 비휘발성 메모리 장치와는 달리, 채널 구조체(CS)의 제3 방향(z)으로의 최하단과 기판(100) 사이에, 제2 반도체 패턴(240)이 형성되지 않을 수도 있다. 몇몇 실시예에 따른 도 9의 비휘발성 메모리 장치는 제2 반도체 패턴(240)의 존재 여부를 제외한 나머지 설명이 도 8의 설명과 같으므로, 도 8의 설명과 중복되는 설명은 생략한다.
도 8 및 도 10을 참조하면, 몇몇 실시예에 따른 도 10의 비휘발성 메모리 장치는 몇몇 실시예에 따른 도 8의 비휘발성 메모리 장치와는 달리, 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 - WLn) 또는 스트링 선택 라인(SSL))의 상부면, 하부면, 및 측벽들의 일부가 블로킹 절연막(600)으로 둘러싸일 수 있다.
블로킹 절연막(600)은 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 - WLn) 또는 스트링 선택 라인(SSL))의 상부면, 하부면, 및 측벽들의 일부를 컨포멀하게 덮을 수 있다.
블로킹 절연막(600)은 정보 저장막(230)에 트랩된 전하가 복수의 게이트 전극들(예를 들어, 복수의 워드 라인들(WL1 - WLn))으로 방출되는 것을 방지하고, 복수의 게이트 전극들(예를 들어, 복수의 워드 라인들(WL1 - WLn))의 전하가 정보 저장막(230)에 포획되는 것을 방지할 수 있다.
블로킹 절연막(600)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 또는 고유전율(high-k) 물질이거나 이들의 조합으로 적층된 복합층으로 형성될 수 있다. 상기 고유전율(high-k) 물질은 알루미늄 산화물(Al2O3), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 중 적어도 어느 하나를 포함할 수 있으나, 이에 제한되지는 않는다.
몇몇 실시예에 따른 도 10의 비휘발성 메모리 장치는 블로킹 절연막(600)의 존재 여부를 제외한 나머지 설명이 도 8의 설명과 같으므로, 도 8의 설명과 중복되는 설명은 생략한다.
도 8 및 도 11을 참조하면, 몇몇 실시예에 따른 도 11의 비휘발성 메모리 장치는 몇몇 실시예에 따른 도 8의 비휘발성 메모리 장치와는 달리, 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 - WLn) 또는 스트링 선택 라인(SSL))과 채널 구조체(CS) 사이에, 블로킹 절연막(600)으로 둘러싸인 플로팅 게이트(650)를 더 포함할 수 있다. 블로킹 절연막(600)은 플로팅 게이트(650)의 상부면, 하부면, 및 측벽들의 일부를 컨포멀하게 덮을 수 있다.
블로킹 절연막(600)은 플로팅 게이트(650)에 트랩된 전하가 복수의 게이트 전극들(예를 들어, 복수의 워드 라인들(WL1 - WLn))으로 방출되는 것을 방지하고, 복수의 게이트 전극들(예를 들어, 복수의 워드 라인들(WL1 - WLn))의 전하가 플로팅 게이트(650)에 포획되는 것을 방지할 수 있다. 몇몇 실시예에 따른 플로팅 게이트(650)는 폴리 실리콘일 수 있으나, 이에 제한되지 않는다. 또한, 몇몇 실시예에 따른 도 11의 플로팅 게이트(650)를 포함하는 비휘발성 메모리 장치에서는, 정보 저장막(230)이 실리콘 산화막일 수 있다.
몇몇 실시예에 따른 도 11의 비휘발성 메모리 장치는 블로킹 절연막(600) 및, 블로킹 절연막(600)으로 둘러싸인 플로팅 게이트(650)의 존재 여부를 제외한 나머지 설명이 도 8의 설명과 같으므로, 도 8의 설명과 중복되는 설명은 생략한다.
도 8 및 도 12를 참조하면, 몇몇 실시예에 따른 도 12의 비휘발성 메모리 장치는 몇몇 실시예에 따른 도 8의 비휘발성 메모리 장치와는 달리, 공통 소스 라인 스페이서(150)와 절연 물질을 포함하는 공통 소스 라인(CSL) 사이에, 추가 공통 소스 라인 스페이서(152)를 더 포함할 수 있다. 추가 공통 소오스 라인 스페이서(152)는 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물로 이루어질 수 있다.
몇몇 실시예에 따른 도 12의 비휘발성 메모리 장치는 추가 공통 소스 라인 스페이서(152)의 존재 여부를 제외한 나머지 설명이 도 8의 설명과 같으므로, 도 8의 설명과 중복되는 설명은 생략한다.
도 7 및 도 13를 참조하면, 몇몇 실시예에 따른 확장 영역(ETR)의 공통 소오스 라인(CSL)은 절연 패턴 내에 에어갭(430)을 포함할 수 있다.
에어갭(430)은 주위의 절연 패턴으로 둘러싸여 정의되는 공극으로, 실리콘 산화물 보다 낮은 유전율을 가질 수 있다. 이로 인하여, 공통 소오스 라인(CSL)과 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 - WLn) 또는 스트링 선택 라인(SSL)) 사이에 발생할 수 있는 전기적인 누설을 더 효율적으로 막을 수 있다.
도 14 내지 도 22은 몇몇 실시예에 따른 비휘발성 메모리 장치 제조 방법의 중간 단계를 설명하기 위한 예시적인 단면도이다. 참고적으로, 도 14 내지 도 22은 도 7의 A-A' 단면과 B-B' 단면을 함께 도시하여 설명한다. 도 14 내지 도 22의 설명은 도 6에 대한 설명으로도 적용될 수 있음은 물론이다. 또한, 도 14 내지 도 22는 몇몇 실시예에 따른 도 8의 비휘발성 메모리 장치를 제조하는 방법에 대한 중간 단계로 설명한다. 몇몇 실시예에 따른 도 14 내지 도 22에 따른 비휘발성 메모리 장치 제조 방법의 중간 단계가, 몇몇 실시예에 따른 도 9 내지 도 13의 비휘발성 메모리 장치를 제조하는 방법에도 적용될 수 있음은 물론이다.
이하에서, A-A' 단면과 B-B' 단면에 대한 공정이 중복되는 경우, A-A' 단면에 대한 공정을 중심으로 설명한다. 이때, A-A' 단면에 대한 공정은 B-B'에도 함께 적용됨은 당연한다.
도 14을 참조하면, 기판(100) 상에 제3 방향(Z)으로 교대로 적층된 제1 절연 패턴(110a)과 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSLa, GSLb), 복수의 워드 라인들(WL1a - WLna, WL1b - WLnb) 또는 스트링 선택 라인(SSLa, SSLb))이 형성될 수 있다.좀 더 자세히 살펴보면, 기판(100), 제1 절연 패턴(110a, 110b), 그라운드 선택 라인(GSLa, GSLb), 제1 절연 패턴(110a, 110b), 제1 워드 라인(WL1a, WL1b), 및 제1 절연 패턴(110a, 110b) 등과 같이 차례로 적층될 수 있다.제1 절연 패턴(110a, 110b)과 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSLa, GSLb), 복수의 워드 라인들(WL1a - Wlna, WL1b - WLnb) 또는 스트링 선택 라인(SSLa, SSLb))은 몰드 구조체(MSa, MSb)를 형성할 수 있다. 몰드 구조체(MSa, MSb) 상에 제2 절연 패턴(120a, 120b)가 형성될 수 있다.이후, 몰드 구조체(MSa, MSb) 및 제2 절연 패턴(120a, 120b)를 관통하는 복수의 채널 구조체(CSa, CSb)들을 형성할 수 있다. 복수의 채널 구조체(CSa, CSb)들에 대한 설명은 도 4에서 설명한 복수의 채널 구조체(CS)들에 대한 설명과 중복되므로 생략한다.이후, 몰드 구조체(MSa, MSb)를 절단하고, 제1 방향(X)으로 연장된 워드 라인 컷 영역(WLCa, WLCb)을 형성할 수 있다. 워드 라인 컷 영역(WLCa, WLCb)은 기판(100)을 노출시키며, 복수의 채널 구조체(CSa, CSb)들 각각을 제2 방향(Y)으로 격리시킬 수 있다.
몇몇 실시예에 따른 워드 라인 컷 영역(WLCa, WLCb) 내에 공통 소스 라인 스페이서(150a, 150b) 및 절연 패턴(400a, 400b)이 형성될 수 있다. 더 자세히는, 공통 소스 라인 스페이서(150a, 150b)은 워드 라인 컷 영역(WLCa, WLCb)의 측벽과, 복수의 채널 구조체(CSa, CSb)들 각각의 제3 방향(Z)으로의 최상부, 및 제2 절연 패턴(120a, 120b) 상에 컨포멀하게 형성될 수 있다. 절연 패턴(400a, 400b)은 공통 소스 라인 스페이서(150a, 150b)를 따라 형성되며, 워드 라인 컷 영역(WLCa, WLCb) 내부를 절연 물질을 채움으로써 형성될 수 있다.
도 15을 참조하면, 절연 패턴(400a, 400b) 내부에 에어갭(430a, 430b)이 형성될 수 있다. 에어갭(430b)은 도 13에 형성된 에어갭(430)이 될 수 있다.
또는, 도 16를 참조하면, 워드 라인 컷 영역(WLCa, WLCb) 내부를 절연 물질을 채움으로써 절연 패턴(400a, 400b)을 형성하는 과정에서, 절연 물질이 워드 라인 컷 영역(WLCa, WLCb) 내부로 함몰된 함몰부(440a, 440b)를 포함할 수 있다. 이는 워드 라인 컷 영역(WLCa, WLCb) 내부를 절연 물질로 채우는 과정에서 자연스럽게 형성될 수 있다.
도 17의 또다른 몇몇 실시예에 따른 비휘발성 메모리 장치 제조 방법을 참조하면, 절연 패턴(400a, 400b) 내부에 에어갭(430a, 430b)과 함몰부(440a, 440b) 함께 형성될 수도 있다.
워드 라인 컷 영역(WLCa, WLCb)의 폭은 상대적으로 복수의 채널 구조체(CSa, CSb)들의 제2 방향(Y)의 폭보다 넓을 수 있다. 따라서, 워드 라인 컷 영역(WLCa, WLCb) 내부를 절연 물질로 채우는 과정에서, 워드 라인 컷 영역(WLCa, WLCb)의 제3 방향(Z)의 최하부는 절연 물질이 가득 채워지지만, 워드 라인 컷 영역(WLCa, WLCb) 내의 상부는 절연 물질이 가득채워지지 않을 수 있다. 즉, 도 17과 같이, 워드 라인 컷 영역(WLCa, WLCb)내 상부의 측벽을 따라 절연 물질이 형성됨으로써, 워드 라인 컷 영역(WLCa, WLCb) 내에 에어갭(430a, 430b)이 형성되고, 워드 라인 컷 영역(WLCa, WLCb)의 최상부에 함몰부(440a, 440b)도 함께 형성될 수 있다.
이하의 도면에서는 설명의 편의를 위해, 에어갭(430a, 430b)과 함몰부(440a, 440b)가 형성되지 않은 몇몇 실시예에 따른 비휘발성 메모리 장치 제조 방법으로 설명한다. 따라서, 이하의 도면에서의 설명은, 에어갭(430a, 430b)과 함몰부(440a, 440b)가 형성된 몇몇 실시예에 따른 비휘발성 메모리 장치 제조 방법으로 설명될 수 있음은 물론이다.
도 18를 참조하면, 절연 패턴(400a, 400b) 상에 패시베이션층(410a, 410b)을 형성할 수 있다. 패시베이션층(410a, 410b)은 이후, 도전 물질을 형성할 때, 절연 패턴(400b)을 보호할 수 있다. 패시베이션층(410a, 410b)은 예를 들어, PE-TEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)로 형성될 수 있으나, 이에 제한되지 않는다.
도 7 및 도 19를 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치의 셀 어레이 영역(CAR)의 워드 라인 컷 영역(WLCa)에만 도전 물질을 채우기 위해, 마스크를 이용한 리소그래피 공정 및 에칭 공정을 통해, 절연 패턴(400a) 및 패시베이션층(410a)을 제거할 수 있다. 이때, 셀 어레이 영역(CAR) 내의 워드 라인 컷 영역(WLCa)이 기판(100) 내부로 더 형성되도록 한번 더 에칭을 수행하여, 트랜치(T)를 형성할 수 있다.
도 20을 참조하면, 워드 라인 컷 영역(WLCa) 내부, 제1 층간 절연막(120a), 채널 구조체(CSa) 및 패시베이션층(410b) 상에 도전 물질을 채울 수 있다. 도전 물질은 트렌치(T) 내부도 채울 수 있다. 상기 도전 물질은 워드 라인 컷 영역(WLCa) 내에서 도전 패턴을 형성할 수 있다.
도 21을 참조하면, 워드 라인 컷 영역(WLCa) 내의 공통 소오스 라인 스페이서(150a)와 워드 라인 컷 영역(WLCa) 내의 도전 패턴(420a)을 제외한 나머지 도전 물질을 모두 제거한다. 즉, 복수의 채널 구조체(CSa)들, 제1 층간 절연막(120a), 워드 라인 컷 영역(WLCa)의 최상부, 및 패시베이션층(410b) 상의 도전 패턴(420a, 420b)이 제거될 수 있다. 또한, 패시베이션층(410b)도 제거할 수 있다.
이후, 워드 라인 컷 영역(WLCb) 내의 공통 소오스 라인 스페이서(150b)와 워드 라인 컷 영역(WLCb) 내의 절연 패턴(400b)을 제외한 나머지 절연 물질을 모두 제거한다. 즉, 복수의 채널 구조체(CSb)들, 제1 층간 절연막(120b), 및 워드 라인 컷 영역(WLCb)의 최상부 상의 절연 패턴(400b)이 제거될 수 있다.
도 22을 참조하면, 제1 층간 절연막(120a, 120b), 복수의 채널 구조체(CSa, CSb)들 및 워드 라인 컷 영역(WLCa, WLCb)의 최상부 상에 제2 층간 절연막(130a, 130b)을 형성할 수 있다.
이후, 제2 층간 절연막(130a, 130b)을 관통하는 비트 라인 컨택을 도 8의 비트 라인 컨택(160)과 같이 형성할 수 있다. 비트 라인 컨택(160)은 복수의 채널 구조체들(CSa, CSb)들과 접속될 수 있다.이후, 도 8과 같이 제2 층간 절연막(130a, 130b)과 비트 라인 컨택(160) 상에 비트 라인(140)을 형성할 수 있다. 즉, 도 8과 같이, 비트 라인(140)은 비트 라인 컨택(160)을 통해 복수의 채널 구조체(CS)들과 전기적으로 접속될 수 있다.
도 23 및 도 24는 몇몇 실시예에 따른 도 7의 비휘발성 메모리 장치의 B-B'를 따라서 절단한 예시적인 단면도이다.
도 23를 참조하면, 도 8과 달리, 몇몇 실시예에 따른 비휘발성 메모리 장치는 기판(100)의 하부에 베이스 기판(100) 및 주변 회로 구조체(PS)를 더 포함할 수 있다. 이는 COP(Cell On Peripheral) 구조로 지칭될 수 있다.
베이스 기판(10)은 예를 들어, 실리콘 기판, 게르마늄 기판 혹은 실리콘-게르마늄 기판 등과 같은 반도체 기판을 포함할 수 있다. 또는, 베이스 기판(10)은 실리콘-온-인슐레이터(SOI; Silicon-On-Insulator) 기판 혹은 게르마늄-온-인슐레이터(GOI; Germanium-On-Insulator) 기판 등을 포함할 수도 있다.
주변 회로 구조체(PS)는 베이스 기판(10) 상에 형성될 수 있다. 주변 회로 구조체(PS)는 각각의 메모리 셀의 동작을 제어하는 주변 회로를 구성할 수 있다. 예를 들어, 주변 회로 구조체(PS)는 도 27에서 후술될 로우 디코더(row decoder)(520), 페이지 버퍼(page buffer)(530) 및 제어 로직(550) 등을 포함할 수 있다. 예를 들어, 도 23에 도시된 것처럼, 주변 회로 구조체(PS)는 주변 회로 소자(PT) 및 배선 구조체(PW)를 포함할 수 있다.
몇몇 실시예에서, 주변 회로 소자(PT)는 트랜지스터(transistor)를 포함할 수 있다. 예를 들어, 주변 회로 소자(PT)는 주변 회로 게이트 전극(12), 주변 회로 게이트 절연막(14), 게이트 스페이서(16) 및 소오스/드레인 영역(18)을 포함할 수 있다.
몇몇 실시예에서, 주변 회로 소자(PT)는 고전압 트랜지스터일 수 있다. 주변 회로 소자(PT)는 트랜지스터인 것만을 설명하였으나, 이는 예시적인 것일 뿐이고 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 주변 회로 소자(PT)는 트랜지스터 등의 다양한 능동 소자(active element)뿐만 아니라, 커패시터(capacitor), 레지스터(resistor), 인덕터(inductor) 등의 다양한 수동 소자(passive element)를 포함할 수도 있다.
몇몇 실시예에서, 베이스 기판(10) 상에 제3 층간 절연막(20)이 형성될 수 있다. 제3 층간 절연막(20)은 베이스 기판(10) 상의 주변 회로 소자(PT)를 덮도록 형성될 수 있다. 제3 층간 절연막(20)은 단일막인 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 제3 층간 절연막(20)은 복수의 절연막이 적층된 다중막일 수도 있음은 물론이다. 제3 층간 절연막(20)은 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
배선 구조체(PW)는 주변 회로 배선(22)들 및 주변 회로 콘택(24)들을 포함할 수 있다. 주변 회로 배선(22)들 및 주변 회로 콘택(24)들은 예를 들어, 제3 층간 절연막(20) 내에 형성될 수 있다. 주변 회로 배선(22)들은 주변 회로 콘택(24)들을 통해 주변 회로 소자(PT)와 연결될 수 있다.주변 회로 배선(22)들은 예를 들어, 금속(예를 들어, 구리(Cu) 또는 알루미늄(Al))을 포함할 수 있으나, 이에 제한되는 것은 아니다. 주변 회로 콘택(24)들은 예를 들어, 실리콘(예를 들어, 폴리 실리콘) 또는 금속(예를 들어, 텅스텐(W) 또는 구리(Cu))을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 23의 COP 구조에 대한 설명은 이후, 도 24 및 도 28에서는 중복되는 설명을 피하기 위해 설명을 생략한다.
도 24를 참조하면, 몇몇 실시예에 따른 도 23의 비휘발성 메모리 장치와는 달리, 제3 층간 절연막(20)과 기판(100) 사이에, 공통 소스 라인 플레이트(800)를 더 포함할 수 있다.
공통 소스 라인 플레이트(800)는 텅스텐 실리사이드(WSi)를 포함할 수 있다. 이때, 공통 소스 라인 플레이트(800)와, 기판(100)을 형성하는 물질이 서로 다르기 때문에, 식각과 같은 제조 과정에서, 각각의 공통 소스 라인 플레이트(800)과, 기판(100)이 식각되는 식각률이 서로 달라, 공통 소스 라인 플레이트(800), 및 기판(100)이 워드 라인 컷 영역(WLC)과 만나는 지점에서, 단차가 형성될 수도 있다.
도 25 및 도 26은 몇몇 실시예에 따른 도 7의 B-B'를 따라서 절단한 다른 예시적인 단면도이다. 도 27은 몇몇 실시예에 따른 비휘발성 메모리 장치를 포함하는 메모리 장치를 설명하기 위한 예시적인 블록도이다.
도 25 및 도 27을 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치를 포함하는 비휘발성 메모리 장치 시스템(5)은, 몇몇 실시예에 따른 비휘발성 메모리 장치를 포함하는 셀 어레이(510), 로우 디코더(520), 페이지 버퍼(530), 입출력 회로(540), 제어 로직(550), 그리고 전압 발생기(560)를 포함할 수 있다.
셀 어레이(510)는 워드 라인들(WL), 스트링 선택 라인들(SSL), 및 그라운드 선택 라인(GSL)을 통해서 로우 디코더(520)와 연결될 수 있다. 또한, 셀 어레이(510)는 비트 라인들(BL)을 통해 페이지 버퍼(530)와 연결될 수 있다. 셀 어레이(510)는 도 6 및 도 7에서 설명한 몇몇 실시예에 따른 비휘발성 메모리 장치를 포함할 수 있다.로우 디코더(520)는 어드레스(ADDR)에 응답하여 셀 어레이(510)의 메모리 블록들 중 어느 하나를 선택할 수 있다. 로우 디코더(520)는 선택된 메모리 블록의 워드 라인들(WL) 중 어느 하나를 선택할 수 있다. 로우 디코더(520)는 선택된 메모리 블록의 워드 라인에 워드 라인 전압을 전달할 수 있다.
페이지 버퍼(530)는 동작 모드에 따라 기입 드라이버 혹은 감지 증폭기로서 동작할 수 있다. 프로그램 동작 시 페이지 버퍼(530)는 셀 어레이(510)의 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 전달할 수 있다. 읽기 동작 시, 페이지 버퍼(530)는 선택된 메모리 셀에 저장된 데이터를 비트 라인을 통해서 감지할 수 있다. 페이지 버퍼(530)는 비트 라인(BL)을 플로팅(Floating) 시킬 수도 있다. 페이지 버퍼(530)는 셀 어레이(510) 내의 복수의 채널 구조체와 전기적으로 연결되어 전압을 제공하는 복수의 패드 전극(미도시)을 포함할 수 있다.
입출력 회로(540)는 프로그램 동작시에 입력받는 쓰기 데이터를 페이지 버퍼(530)에 전달할 수 있다. 입출력 회로(540)는 읽기 동작시에 페이지 버퍼(530)로부터 제공되는 읽기 데이터(DATA)를 외부로 출력할 수 있다. 입출력 회로(540)는 입력되는 어드레스 또는 명령어를 제어 로직(550)에 전달할 수 있다.제어 로직(550)은 외부로부터 전달받은 명령어(CMD)에 응답하여 페이지 버퍼(530)와 로우 디코더(520)를 제어할 수 있다. 제어 로직(550)은 외부에서 제공되는 명령어(CMD)에 응답하여 선택되는 메모리 셀들을 액세스하도록 페이지 버퍼(530), 및 전압 발생기(560)등을 제어할 수 있다.전압 발생기(560)는 제어 로직(550)의 제어에 따라 각각의 워드 라인들(WL)로 공급될 다양한 종류의 워드 라인 전압들과, 메모리 셀들이 형성된 벌크(예를 들어, 웰 영역)로 공급될 전압을 발생시킬 수 있다.
이때, 셀 어레이(510) 내의 몇몇 실시예에 따른 비휘발성 메모리 장치의 공통 소오스 라인(CSL)은 도 25과 같이 기판(100)으로부터 제3 방향(Z)으로 이격하여 형성될 수 있다.
페이지 버퍼(530)와 인접한 몇몇 실시예에 따른 비휘발성 메모리 장치의 경우, 복수의 채널 구조체(CS)가 비트 라인(140)과 연결되지 않은 더미(dummy) 영역을 포함할 수 있다. 더미 영역에서 워드 라인 컷 영역(WLC)을 도 8과 같이 기판(100)과 접촉하도록 형성하는 경우, 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSLa, GSLb), 복수의 워드 라인들(WL1a - Wlna, WL1b - WLnb) 또는 스트링 선택 라인(SSLa, SSLb))에 결함이 발생할 가능성이 높아질 수 있다.페이지 버퍼(530)와 인접한 몇몇 실시예에 따른 비휘발성 메모리 장치의 경우, 복수의 채널 구조체(CS)가 비트 라인(140)과 연결되지 않은 더미 영역에 대해, 도 25과 같이 워드 라인 컷 영역(WLC)을 기판(100)과 제3 방향(Z)으로 이격하게 형성하여, 결함 발생 가능성을 감소시킬 수 있다.
도 26을 참조하면, 몇몇 실시예에 따른 도 25의 비휘발성 메모리 장치와는 달리, 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSLa, GSLb), 복수의 워드 라인들(WL1a - Wlna, WL1b - WLnb) 또는 스트링 선택 라인(SSLa, SSLb))의 상부면, 하부면, 및 측벽 일부를 둘러싸는 블로킹 절연막(600)을 더 포함할 수 있다. 블로킹 절연막(600)과 관련된 설명은, 도 10에서의 설명과 중복되므로 설명을 생략한다.
도 28는 도 7의 B-B'를 따라서 절단한 다른 예시적인 단면도이다.
도 28를 참조하면, 도 27과 달리, COP 구조를 갖는다. COP 구조에 대한 설명은 도 23 및 도 25에서의 설명과 중복되는 부분은 생략한다.
몇몇 실시예에 따른 주변 회로 구조체(PS)는 도 27에서 상술한 몇몇 실시예에 따른 비휘발성 메모리 장치를 포함하는 셀 어레이(510), 로우 디코더(520), 페이지 버퍼(530), 입출력 회로(540), 제어 로직(550), 그리고 전압 발생기(560)를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
CAR: 셀 어레이 영역
ETR: 확장 영역
CSL: 공통 소오스 라인 150: 공통 소오스 라인 스페이서
CSL: 공통 소오스 라인 150: 공통 소오스 라인 스페이서
Claims (20)
- 기판;
상기 기판 상에, 제1 방향으로 교대로 적층된 제1 절연 패턴과 복수의 게이트 전극을 포함하는 몰드 구조체; 및
상기 제1 방향과 다른 제2 방향으로 연장되고, 상기 몰드 구조체를 절단하는 워드 라인 컷 영역을 포함하되,
상기 워드 라인 컷 영역은 공통 소오스 라인을 포함하고,
상기 공통 소오스 라인은 상기 제2 방향으로 연장되는 제2 절연 패턴과, 상기 제2 방향으로 연장되고, 상기 제2 절연 패턴과 상기 제2 방향으로의 단면과 접촉하는 도전 패턴을 포함하는 비휘발성 메모리 장치. - 제 1항에 있어서,
상기 몰드 구조체는 셀 어레이 영역과, 계단 구조를 갖는 확장 영역을 포함하고,
상기 제2 절연 패턴은 상기 몰드 구조체의 확장 영역에 배치되는 비휘발성 메모리 장치. - 제 2항에 있어서,
상기 몰드 구조체의 상기 셀 어레이 영역은 상기 도전 패턴으로 배치되는 비휘발성 메모리 장치. - 제 1항에 있어서,
상기 제2 절연 패턴은 상기 제2 방향으로 이격된 제1 서브 절연 패턴과, 제2 서브 절연 패턴을 포함하고,
상기 제1 서브 절연 패턴 및 상기 제2 서브 절연 패턴 주위의 상기 게이트 전극은 H자 형상을 갖는 비휘발성 메모리 장치. - 제 1항에 있어서,
상기 제2 절연 패턴은, 에어갭을 포함하는 비휘발성 메모리 장치. - 제 1항에 있어서,
상기 기판의 하부에, 상기 몰드 구조체와 전기적으로 연결되는 주변 회로 소자를 포함하는 주변 회로 구조체가 형성되는 비휘발성 메모리 장치. - 제 1항에 있어서,
상기 제2 절연 패턴은 비정질 탄소막(ACL; Amorphous Carbon Layer)을 포함하는 비휘발성 메모리 장치. - 제 1항에 있어서,
상기 제2 절연 패턴은 스핀 온 하드마스크(SOH; Spin On Hardmask)를 포함하는 비휘발성 메모리 장치. - 기판;
상기 기판 상에, 제1 방향으로 교대로 적층된 제1 절연 패턴과 복수의 게이트 전극들을 포함하는 몰드 구조체;
상기 몰드 구조체를 관통하는 복수의 채널 구조체;
상기 복수의 채널 구조체와 전기적으로 연결되어 전압을 제공하는 복수의 패드 전극; 및
상기 제1 방향과 다른 제2 방향으로 연장되고, 상기 몰드 구조체를 절단하는 복수의 워드 라인 컷 영역을 포함하되,
상기 복수의 워드 라인 컷 영역 각각은 공통 소오스 라인을 포함하고,
상기 공통 소오스 라인 각각은 상기 제2 방향으로 연장되는 제2 절연 패턴과, 상기 제2 방향으로 연장되고, 상기 제2 절연 패턴과 상기 제2 방향으로의 단면과 접촉하는 도전 패턴을 포함하며,
상기 공통 소오스 라인들 중 적어도 하나의 공통 소오스 라인의 상기 제1 방향의 최하부는, 상기 복수의 게이트 전극들 중 상기 제1 방향의 최하부에 적층된 게이트 전극과 상기 제1 방향으로 서로 이격하여 형성된 비휘발성 메모리 장치. - 제 9항에 있어서,
상기 몰드 구조체는 셀 어레이 영역과, 계단 구조를 갖는 확장 영역을 포함하고,
상기 제2 절연 패턴은 상기 몰드 구조체의 확장 영역에 배치되는 비휘발성 메모리 장치. - 제 10항에 있어서,
상기 몰드 구조체의 상기 셀 어레이 영역은 상기 도전 패턴으로 배치되는 비휘발성 메모리 장치. - 제 9항에 있어서,
상기 제2 절연 패턴은 상기 제2 방향으로 이격된 제1 서브 절연 패턴과, 제2 서브 절연 패턴을 포함하고,
상기 제1 서브 절연 패턴 및 상기 제2 서브 절연 패턴 주위의 상기 게이트 전극은 H자 형상을 갖는 비휘발성 메모리 장치. - 제 9항에 있어서,
상기 제2 절연 패턴은, 에어갭을 포함하는 비휘발성 메모리 장치. - 제 9항에 있어서,
상기 제2 절연 패턴은 비정질 탄소막을 포함하는 비휘발성 메모리 장치. - 제 9항에 있어서,
상기 제2 절연 패턴은 스핀 온 하드마스크를 포함하는 비휘발성 메모리 장치. - 제 9항에 있어서,
상기 공통 소오스 라인들 중 적어도 하나의 공통 소오스 라인은, 상기 복수의 패드 전극과 인접한 비휘발성 메모리 장치. - 기판;
상기 기판 상에, 제1 방향으로 교대로 적층된 제1 절연 패턴과 복수의 게이트 전극들을 포함하는 몰드 구조체;
상기 몰드 구조체를 관통하는 복수의 채널 구조체로서, 상기 복수의 채널 구조체 각각은 최하단에 제1 반도체 패턴, 상기 제1 반도체 패턴을 노출하는 정보 저장막, 상기 정보 저장막과 상기 제1 반도체 패턴을 따라 형성되는 제2 반도체 패턴, 상기 제2 반도체 패턴 내에 형성되는 충진 패턴, 상기 정보 저장막과 상기 제2 반도체 패턴과 상기 충진 패턴 상에 형성되는 채널 패드;
상기 제1 방향과 다른 제2 방향으로 연장되고, 상기 몰드 구조체를 절단하는 워드 라인 컷 영역으로서, 상기 워드 라인 컷 영역은 상기 워드 라인 컷 영역의 측벽을 따라 형성되며 상기 기판을 노출시키는 공통 소오스 라인 스페이서, 상기 공통 소오스 라인 스페이서 내부에 배치되는 공통 소오스 라인을 포함하되, 상기 공통 소오스 라인은 상기 제2 방향으로 연장되는 제2 절연 패턴과, 상기 제2 방향으로 연장되고, 상기 제2 절연 패턴과 상기 제2 방향으로의 단면과 접촉하는 도전 패턴을 포함하며;
상기 몰드 구조체 상에 형성되며, 상기 복수의 채널 구조체의 적어도 일부와 상기 워드 라인 컷 영역의 적어도 일부를 둘러싸는 제1 층간 절연막;
상기 채널 패드 상에 형성되는 비트 라인 컨택;
상기 비트 라인 컨택을 둘러싸는 제2 층간 절연막; 및
상기 제2 층간 절연막 상에 형성되고, 상기 비트 라인 컨택과 전기적으로 연결되는 비트 라인을 포함하는 비휘발성 메모리 장치. - 제 17항에 있어서,
상기 제2 절연 패턴은, 에어갭을 포함하는 비휘발성 메모리 장치. - 제 17항에 있어서,
상기 제2 절연 패턴은 비정질 탄소막을 포함하는 비휘발성 메모리 장치. - 제 17항에 있어서,
상기 제2 절연 패턴은 스핀 온 하드마스크를 포함하는 비휘발성 메모리 장치.
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| E701 | Decision to grant or registration of patent right |