JP2023034307A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法 Download PDFInfo
- Publication number
- JP2023034307A JP2023034307A JP2021140474A JP2021140474A JP2023034307A JP 2023034307 A JP2023034307 A JP 2023034307A JP 2021140474 A JP2021140474 A JP 2021140474A JP 2021140474 A JP2021140474 A JP 2021140474A JP 2023034307 A JP2023034307 A JP 2023034307A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- opening
- memory device
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】メモリセルアレイの傾斜により発生する選択ゲートの不良を抑制することができる半導体記憶装置およびその製造方法を提供する。【解決手段】本実施形態による、半導体記憶装置は、第1絶縁膜と第1導電膜とが第1方向に交互に積層された第1積層体を備える。複数の第1柱状体は、第1積層体内を第1方向に延伸し、第1半導体部を含む。第2絶縁膜は、第1積層体上に設けられており、第1絶縁膜とは異なる材料を含む。第1絶縁部は、第2絶縁膜上に設けられている。第1方向に対して交差する面内において第1膜が延伸する方向を第2方向とすると、第1膜は、第2絶縁膜を第1方向に貫通し、第2方向に延びる。【選択図】図4A
Description
本実施形態は、半導体記憶装置及びその製造方法に関する。
NAND型フラッシュメモリ等の半導体記憶装置は、複数のメモリセルを3次元配置した立体型メモリセルアレイを有する場合がある。立体型メモリセルアレイの上部には、メモリストリングを選択するために複数の選択ゲートが設けられている。このような半導体記憶装置において、隣接する複数の選択ゲート間を電気的に分離するために、立体型メモリセルアレイの上方に分離部が設けられている。
メモリセルアレイを形成する際に、絶縁膜と犠牲層との積層体のうち犠牲層を導電層に置換するためのリプレース工程が実行される。分離部は、このリプレース工程の後にメモリセルアレイに形成される。
しかし、リプレース工程では導電層の熱収縮により、メモリセルアレイが傾斜することがある。このようなメモリセルアレイの傾斜により、その後形成される分離部が所望の位置からずれて形成されるおそれがある。分離部の位置ずれは、選択ゲートの不良の原因となり得る。
メモリセルアレイの傾斜により発生する選択ゲートの不良を抑制することができる半導体記憶装置およびその製造方法を提供する。
本実施形態による、半導体記憶装置は、第1絶縁膜と第1導電膜とが第1方向に交互に積層された第1積層体を備える。複数の第1柱状体は、第1積層体内を第1方向に延伸し、第1半導体部を含む。第2絶縁膜は、第1積層体上に設けられており、第1絶縁膜とは異なる材料を含む。第1絶縁部は、第2絶縁膜上に設けられている。第1膜は、第2絶縁膜を第1方向に貫通し、第1方向に交差する第2方向に延びる。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
(第1実施形態)
図1Aは、第1実施形態に係る半導体記憶装置を例示する模式斜視図である。図1Bは、積層体1を示す模式平面図である。本明細書では、積層体1の積層方向を第1方向(Z方向)とする。第1方向と交差、例えば、直交する1つの方向を第2方向(X方向)とする。第1および第2方向にそれぞれ交差、例えば、直交する1つの方向を第3方向(Y方向)とする。Z方向に交差する面は、X-Y面である。図2Aおよび図2Bのそれぞれは、3次元構造のメモリセルを例示する模式断面図である。図3は、第1実施形態に係る半導体記憶装置100を例示する模式平面図である。
図1Aは、第1実施形態に係る半導体記憶装置を例示する模式斜視図である。図1Bは、積層体1を示す模式平面図である。本明細書では、積層体1の積層方向を第1方向(Z方向)とする。第1方向と交差、例えば、直交する1つの方向を第2方向(X方向)とする。第1および第2方向にそれぞれ交差、例えば、直交する1つの方向を第3方向(Y方向)とする。Z方向に交差する面は、X-Y面である。図2Aおよび図2Bのそれぞれは、3次元構造のメモリセルを例示する模式断面図である。図3は、第1実施形態に係る半導体記憶装置100を例示する模式平面図である。
図1A~図3が示すように、第1実施形態に係る半導体記憶装置100は、3次元構造のメモリセルを有した不揮発性メモリである。
半導体記憶装置100は、基体部3と、積層体1と、深いスリットST(板状部40)と、浅いスリットSHEと、複数の柱状体CL1とを含む。
基体部3は、基板30、絶縁膜31、導電膜32および半導体部33を含む。絶縁膜31は、基板30の上に設けられている。導電膜32は、絶縁膜31の上に設けられている。半導体部33は、導電膜32の上に設けられている。基板30は、例えば、シリコン基板である。シリコン(Si)の導電型は、例えば、p型である。基板30の表面領域には、例えば、素子分離領域30iが設けられている。素子分離領域30iは、例えば、シリコン酸化物を含む絶縁領域であり、基板30の表面領域にアクティブエリアAAを区間する。アクティブエリアAAには、トランジスタTrのソースおよびドレイン領域が設けられる。トランジスタTrは、不揮発性メモリの周辺回路(CMOS(Complementary Metal Oxide Semiconductor)回路)を構成する。絶縁膜31は、例えば、シリコン酸化物(SiO2)を含み、トランジスタTrを絶縁する。絶縁膜31内には、配線31aが設けられている。配線31aは、トランジスタTrと電気的に接続された配線である。導電膜32は、導電性金属、例えば、タングステン(W)を含む。半導体部33は、例えば、シリコンを含む。シリコンの導電型は、例えば、n型である。半導体部33の一部は、アンドープのシリコンを含んでいてもよい。
積層体1は、基板30の上方に設けられており、半導体部33のZ方向に位置する。積層体1は、第1積層体の例である。積層体1は、Z方向に沿って複数の導電膜11および複数の絶縁膜12を交互に積層して構成されている。導電膜11は、第1導電膜の例であり、絶縁膜12は、第1絶縁膜の例である。導電膜11は、導電性金属、例えば、タングステンを含む。絶縁膜12は、例えば、シリコン酸化物を含む。絶縁膜12は、導電膜11同士を絶縁する。導電膜11および絶縁膜12のそれぞれの積層数は、任意である。絶縁膜12は、例えば、エアギャップであってもよい。積層体1と半導体部33の間には、例えば、絶縁膜1gが設けられている。絶縁膜1gは、例えば、シリコン酸化物(SiO2)を含む。絶縁膜1gは、シリコン酸化物よりも比誘電率が高い高誘電体を含んでいてもよい。高誘電体は、例えば、ハフニウム酸化物等の金属酸化物である。
導電膜11は、少なくとも1つのソース側選択ゲートSGSと、複数のワード線WLと、少なくとも1つのドレイン側選択ゲートSGDとを含む。ソース側選択ゲートSGSは、ソース側選択トランジスタSTSのゲート電極である。ドレイン側選択ゲートSGDは、ドレイン側選択トランジスタSTDのゲート電極である。ソース側選択ゲートSGSは、積層体1の下部領域に設けられる。ドレイン側選択ゲートSGDは、積層体1の上部領域に設けられる。下部領域は、積層体1の基体部3に近い側の領域を、上部領域は、積層体1の基体部3から遠い領域を指す。ワード線WLは、ソース側選択ゲートSGSとドレイン側選択ゲートSGDとの間に設けられる。
複数の絶縁膜12のうち、ソース側選択ゲートSGSとワード線WLとを絶縁する絶縁膜12のZ方向の厚さは、例えば、ワード線WLとワード線WLとを絶縁する絶縁膜12のZ方向の厚さよりも厚くされてもよい。
半導体記憶装置100は、ソース側選択ゲートSGSとドレイン側選択ゲートSGDとの間に直列に接続された複数のメモリセルMCを有する。ソース側選択トランジスタSTS、メモリセルMCおよびドレイン側選択トランジスタSTDが直列に接続された構造は“メモリストリング”、もしくは“NANDストリング”と呼ばれる。メモリストリングは、例えば、コンタクトCT、VYを介して、ビット線BLに接続される。ビット線BLは、積層体1の上方に設けられ、Y方向に延びる。
積層体1上には、ガイド絶縁膜21が設けられている。ガイド絶縁膜21は、第2絶縁膜の例である。ガイド絶縁膜21は、絶縁膜12と異なる材料を含む。例えば、絶縁膜12がシリコン酸化膜である場合、ガイド絶縁膜21は、シリコン酸化物以外の材料を含み、例えば、シリコン窒化物(SiN)または酸化アルミニウム(Al2O3)を含む。ガイド絶縁膜21については、後述する。
積層体1内には、複数の深いスリットST、および、複数の浅いスリットSHEのそれぞれが設けられている。深いスリットSTは、積層体1の上端から基体部3にかけて積層体1をZ方向に貫通し、Z方向から見た平面視において積層体1内にX方向に延伸するように設けられている。板状部40は、深いスリットST内に設けられている(図1B)。板状部40には、例えば、シリコン酸化膜等の絶縁物が用いられる。板状部40は、第2分離部の例である。板状部40は、絶縁膜によって積層体1と電気的に絶縁されつつ、半導体部33と電気的に接続された導電膜を含んでいてもよい。浅いスリットSHEは、積層体1の上端から積層体1の上層部内における積層体1の途中までZ方向に設けられている。また、Z方向から見た平面視において、浅いスリットSHEは、X方向に延伸している。浅いスリットSHE内には、例えば、絶縁体50が設けられている。絶縁体50は、例えば、シリコン酸化膜である。絶縁体50は、第1膜(例えば、分離部)の一例である。板状部40および絶縁体50は、Z方向に対して交差する面内(X-Y面)(Z方向から見た平面視)において、互いに略平行にX方向に延伸している。
図1Bに示すように、積層体1は、階段部分1sとメモリセルアレイ1mとを含む。階段部分1sは、積層体1の縁部に設けられている。メモリセルアレイ1mは、階段部分1sによって挟まれ、あるいは、囲まれている。深いスリットSTは、積層体1の一端の階段部分2sから、メモリセルアレイ1mを経て、積層体1の他端の階段部分1sまで設けられている。浅いスリットSHEは、少なくともメモリセルアレイ1mに設けられている。
図3が示すように、メモリセルアレイ1mは、セル領域(Cell)およびタップ領域(Tap)を含む。階段部分1sは、階段領域(Staircase)を含む。タップ領域は、例えば、セル領域と階段領域の間に設けられている。図3には図示しないが、タップ領域は、例えば、セル領域同士の間に設けられていてもよい。階段領域は、複数の配線37aが設けられる領域である。タップ領域は、配線37bおよび37cが設けられる領域である。配線37a~37cのそれぞれは、例えば、Z方向に延びる。配線37aは、それぞれ、例えば、導電膜11と電気的に接続される。配線37bは、例えば、導電膜32と接続される。配線37cは、例えば、配線31aと電気的に接続される。
図1Bに示す2つの板状部40によって挟まれた積層体1の部分は、ブロック(BLOCK)と呼ばれている。ブロックは、例えば、データ消去の最小単位を構成する。絶縁体50は、ブロック内に設けられている。板状部40と絶縁体50との間の積層体1は、フィンガと呼ばれている。ドレイン側選択ゲートSGDが、フィンガ毎に区切られている。このため、データ書き込みおよび読み出し時に、ドレイン側選択ゲートSGDによりブロック内の1つのフィンガを選択状態とすることができる。
図1Aに示すように、複数の柱状体CL1のそれぞれは、積層体1内に設けられたメモリホールMH内に設けられている。柱状体CL1は、第1柱状体の例である。各柱状体CL1は、Z方向に沿って積層体1の上端から積層体1を貫通し、積層体1内および半導体部33にかけて設けられている。複数の柱状体CL1は、図2Aに示すように、それぞれ、コア層101、半導体ボディ102、メモリ膜103を含む。半導体ボディ102は、第1半導体部の例であり、メモリ膜103は、第1絶縁体部の例である。半導体ボディ102は、半導体部33と電気的に接続されている。メモリ膜103は、半導体ボディ102と導電膜11との間に、電荷捕獲膜を有する。各フィンガからそれぞれ1つずつ選択された複数の柱状体CL1は、コンタクトCT、VYを介して1本のビット線BLに共通に接続される。柱状体CL1のそれぞれは、例えば、セル領域(Cell)に設けられている(図3)。
図2Aおよび図2Bに示すように、X-Y平面におけるメモリホールの形状は、例えば、円または楕円である。導電膜11と絶縁膜12の間には、メモリ膜103の一部を構成するブロック絶縁膜11aが設けられていてもよい。ブロック絶縁膜11aは、例えば、シリコン酸化物または金属酸化物である。金属酸化物の1つの例は、アルミニウム酸化物である。導電膜11と絶縁膜12との間、および、導電膜11とメモリ膜103との間には、バリア膜11bが設けられていてもよい。バリア膜11bは、例えば、導電膜11がタングステンである場合、例えば、窒化チタン(TiN)とチタン(Ti)との積層構造膜が選ばれる。ブロック絶縁膜11aは、導電膜11からメモリ膜103側への電荷のバックトンネリングを抑制する。バリア膜11bは、導電膜11とブロック絶縁膜11aとの密着性を向上させる。
半導体ボディ102の形状は、例えば、底を有した筒状である。半導体ボディ102は、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンである。半導体ボディ102は、例えば、アンドープシリコンである。また、半導体ボディ102は、p型シリコンであってもよい。半導体ボディ102は、ドレイン側選択トランジスタSTD、メモリセルMCおよびソース側選択トランジスタSTSのそれぞれのチャネルとなる。
メモリ膜103は、ブロック絶縁膜11a以外の部分が、メモリホールMHの内壁と半導体ボディ102との間に設けられている。メモリ膜103の形状は、例えば、筒状である。複数のメモリセルMCは、半導体ボディ102と、ワード線WLとなる導電膜11との間に記憶領域を有し、Z方向に積層されている。メモリ膜103は、例えば、カバー絶縁膜103a、電荷捕獲膜103b、および、トンネル絶縁膜103cを含む。半導体ボディ102、電荷捕獲膜103bおよびトンネル絶縁膜103cのそれぞれはZ方向に延びている。以上のことから、複数の柱状体CL1のそれぞれは、積層体1内をZ方向に延伸する半導体ボディ102、および、半導体ボディ102の外周面上に設けられたメモリ膜103を含んでいる。
カバー絶縁膜103aは、絶縁膜12と電荷捕獲膜103bとの間に設けられている。カバー絶縁膜103aは、例えば、シリコン酸化物を含む。カバー絶縁膜103aは、犠牲膜(図示せず)を導電膜11にリプレースするとき(リプレース工程)、電荷捕獲膜103bがエッチングされないように保護する。カバー絶縁膜103aは、リプレース工程において、導電膜11とメモリ膜103との間から除去されてもよい。この場合、図2Aおよび図2Bに示すように、導電膜11と電荷捕獲膜103bとの間には、例えば、ブロック絶縁膜11aが設けられる。また、導電膜11の形成にリプレース工程を利用しない場合には、カバー絶縁膜103aは、無くてもよい。
電荷捕獲膜103bは、ブロック絶縁膜11aおよびカバー絶縁膜103aとトンネル絶縁膜103cとの間に設けられている。電荷捕獲膜103bは、例えば、シリコン窒化物(SiN)を含み、膜中に電荷をトラップするトラップサイトを有する。電荷捕獲膜103bのうち、ワード線WLとなる導電膜11と半導体ボディ102との間に挟まれた部分は、電荷捕獲部としてメモリセルMCの記憶領域を構成する。メモリセルMCの閾値電圧は、電荷捕獲部中の電荷の有無、または、電荷捕獲部中に捕獲された電荷の量によって変化する。これにより、メモリセルMCは、情報を保持する。
トンネル絶縁膜103cは、半導体ボディ102と電荷捕獲膜103bとの間に設けられている。トンネル絶縁膜103cは、例えば、シリコン酸化物、または、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜103cは、半導体ボディ102と電荷捕獲膜103bとの間の電位障壁である。例えば、半導体ボディ102から電荷捕獲部へ電子を注入するとき(書き込み動作)、および、半導体ボディ102から電荷捕獲部へ正孔を注入するとき(消去動作)、電子および正孔が、それぞれトンネル絶縁膜103cの電位障壁を通過(トンネリング)する。
コア層101は、筒状の半導体ボディ102の内部スペースを埋め込む。コア層101の形状は、例えば、柱状である。コア層101は、例えば、シリコン酸化物を含み、絶縁性である。
図3の複数の柱状体CLHRのそれぞれは、積層体1内に設けられたホールHR内に設けられている。ホールHRは、Z方向に沿って積層体1の上端から積層体1を貫通し、積層体1内および半導体部33内にかけて設けられている。柱状体CLHRは、シリコン酸化物を含む。また、柱状体CLHRのそれぞれは、柱状体CL1と同じ構成であってもよい。柱状体CLHRのそれぞれは、例えば、階段領域(Staircase)およびタップ領域(Tap)に設けられている。柱状体CLHRは、犠牲膜(図示せず)を導電膜11にリプレースするとき(リプレース工程)、階段領域およびタップ領域に形成される空隙を保持するための支持部材として機能する。
半導体記憶装置100は、半導体部14をさらに含む。半導体部14は、積層体1と半導体部33との間に位置している。半導体部14の導電型は、例えば、n型であり、ソース側選択ゲートSGSとして機能してもよい。
図4Aは、図3のA-A線における模式断面図である。半導体記憶装置100は、積層体1と、積層体1内をZ方向に延伸する複数の柱状体CL1(柱状体CL1_A~D)と、積層体1の上方に設けられたガイド絶縁膜21と、ガイド絶縁膜21の上方に設けられた絶縁層61と、ガイド絶縁膜21および絶縁層61をZ方向に貫通する絶縁体50とを備えている。絶縁層61は、第1絶縁層の例である。
複数の柱状体CL1は、コア層101と、コア層101の外周面上に設けられた半導体ボディ102と、半導体ボディ102の外周面上に設けられたメモリ膜103とを備えており、さらに上方部分にキャップ層104を備えている。キャップ層104は、例えば、n型のアモルファスシリコンを含んでおり、半導体ボディ102と電気的に接続されている。
ガイド絶縁膜21は、上述のとおり、積層体1の絶縁膜12とは異なる材料で構成されている。例えば、絶縁膜12がシリコン酸化膜である場合には、ガイド絶縁膜21は、シリコン酸化物以外の絶縁材料で構成される。例えば、ガイド絶縁膜21には、シリコン窒化物(SiN)または酸化アルミニウム(Al2O3)が用いられる。なお、ガイド絶縁膜21がシリコン窒化物を含む場合、厚さT1は、例えば400nm以下である。また、ガイド絶縁膜21が酸化アルミニウムを含む場合、厚さT1は、例えば350nm以下である。絶縁層61は、例えば、TEOS(Tetra EthOxy Silane)を用いて形成されたシリコン酸化膜が用いられる。
各柱状体CL1上には、コンタクトCHが設けられている。コンタクトCHは、各柱状体CL1の半導体ボディ102に電気的に接続されている。
浅いスリットSHE内の絶縁体50は、ガイド絶縁膜21の開口部A1を介して、ガイド絶縁膜21をZ方向に貫通する。開口部A1は、その側面において段差を有する。すなわち、開口部A1は、絶縁体50とガイド絶縁膜21との間の界面において段差を有する。浅いスリットSHEが延伸するX方向に対して略垂直断面において、絶縁体50とガイド絶縁膜21との間の界面は段差を有する。
実際には、絶縁体50とガイド絶縁膜21との間の界面は、変曲点を有するテーパー形状のように曲面となっている場合もある。より詳細には、開口部A1は、Z方向の上端部の幅W1が、下端部の幅W2に比べて大きいテーパー形状を有している。開口部A1のテーパー形状は、ガイド絶縁膜21の厚み方向(Z方向)の途中で段差を有するか、あるいは、変曲点P1を有する。変曲点P1におけるテーパー比の変化が緩やかな場合には、開口部A1の側面は曲面となり、変曲点P1におけるテーパー比が急激に変化する場合には、開口部A1のテーパー形状は段差となる。なお、開口部A1のテーパー形状の変曲点の数は、特に限定せず、いくつでもよい。
さらに絶縁体50は、積層体1の上層部分の少なくとも1層の導電膜11を貫通している。例えば、絶縁体50は、柱状体CL1_Bと柱状体CL1_Cの間において、積層体1の最上層から3層までの導電膜11を貫通している。これにより、絶縁体50は、積層体1の上層部分の導電膜11(例えば、最上層から3層の導電膜11)を電気的に分割し、この分割された上層部分の導電膜11をドレイン側選択ゲートSGDとして機能させることができる。分割されたそれぞれのドレイン側選択ゲートSGDは絶縁体50で分離されているため、いずれかのドレイン側選択ゲートSGDに選択的に電力供給することができる。
次に、ガイド絶縁膜21の機能について説明する。
ドレイン側選択ゲートSGDの正常な機能を確保するためには、絶縁体50と柱状体CL1との距離を確保する必要がある。例えば、絶縁体50と柱状体CL1_Bとの間の距離をD1とし、絶縁体50と柱状体CL1_Cとの間の距離をD2とする。この場合、距離D1、D2を所定距離以上に確保することによって、柱状体CL1_Bまたは柱状体CL1_Cに隣接している上層部分の導電膜11が、ドレイン側選択ゲートSGDとして正常に機能することができる。これにより、ドレイン側選択トランジスタSTDは、セル電流を正常に流すことができる。なお、柱状体CL1_Bと柱状体CL1_Cとの間は距離D3である。距離D3は、距離D1と、距離D2と、絶縁体50の幅W2との和である。また、好ましくは、距離D2は、距離D1にほぼ等しい。
ところで、上述のように、積層体1は、まず絶縁膜12と犠牲膜11c(図5等参照)との積層体1aを形成し、犠牲膜11cを導電膜11に置換することによって形成される(リプレース工程)。リプレース工程では、導電膜11の熱収縮によって積層体1に応力が印加され、積層体1内の柱状体CL1が傾斜することがある。このとき、浅いスリットSHEおよび絶縁体50は、リプレース工程後に形成されるため、積層体1に対して所望の位置に形成することができなくなるおそれがある。尚、浅いスリットSHEおよび絶縁体50の位置ずれについては、図11A~図11Dを参照して後で説明する。
浅いスリットSHEおよび絶縁体50の位置ずれは、ドレイン側選択ゲートSGDの不良の原因となり得る。例えば、浅いスリットSHEおよび絶縁体50が、柱状体CL1_BまたはCL1_Cに接触していると、ドレイン側選択ゲートSGDは、ドレイン側選択トランジスタ(図1のSTD)を正常にオン/オフ制御することができず、セル電流を正常に流すことができなくなるおそれがある。
そこで、本実施形態では、距離D1、D2を確保するために、ガイド絶縁膜21を積層体1上に設けている。ガイド絶縁膜21は、図5に示す絶縁膜12と犠牲膜11cとの積層体1aを形成した後、リプレース工程前に、該積層体1a上に形成される。このとき、ガイド絶縁膜21には開口部A1が形成される。ガイド絶縁膜21および開口部A1は、リプレース工程前に積層体1a上に形成されるので、積層体1aに対して、所望の位置に形成され得る。例えば、開口部A1は、柱状体CL1_Bと柱状体CL1_Cとのほぼ中間に形成され得る。その後、リプレース工程によって積層体1が導電膜11からの応力によって傾斜した場合であっても、積層体1上のガイド絶縁膜21および開口部A1は、積層体1の傾斜とともに移動する。即ち、リプレース工程において、積層体1が傾斜しても、積層体1に対するガイド絶縁膜21および開口部A1の相対位置はほぼ変わらない。例えば、開口部A1が柱状体CL1_Bと柱状体CL1_Cとのほぼ中間にある場合、リプレース工程後であっても、開口部A1は、柱状体CL1_Bと柱状体CL1_Cとのほぼ中間に位置する。従って、浅いスリットSHEの形成の際に、ガイド絶縁膜21の開口部A1をマスクとして用いることによって、浅いスリットSHEおよび絶縁体50は、積層体1に対して所望の位置、例えば、柱状体CL1_Bと柱状体CL1_Cとのほぼ中間に形成され得る。これにより、距離D1、D2を確保することができ、ドレイン側選択ゲートSGDは、ドレイン側選択トランジスタを正常にオン/オフ制御することができる。その結果、ドレイン側選択トランジスタは、セル電流を正常に流すことができる。
図4Bは、図3の領域Bの拡大平面図である。複数の柱状体CL1はZ方向から見たX-Y平面の平面視において、例えば、六方最密配置のように2次元的に配置されている。絶縁体50は、X方向に延伸するように設けられている。このため、ガイド絶縁膜21の開口部A1についても、X方向に延伸するように設けられている。なお、図4Bでは図示しないが、板状部40(深いスリットST)も、絶縁体50と同様に、X方向に延伸するように設けられている。従って、絶縁体50と板状部40は、互いにX方向に略平行に延伸するように設けられている。また、絶縁体50の下に重複するように設けられている柱状体CL1があってもよい。絶縁体50の下にある柱状体CL1は、ダミーストリング(以下、柱状体CL1_DM)であり、半導体記憶装置100においては、メモリストリングとして機能しない。また、複数の柱状体CL1の上方にコンタクトCH、VYを備えている。コンタクトCH、VYは、ガイド絶縁膜21を貫通し、複数の柱状体CL1に電気的に接続されている。
尚、本実施形態において、第1膜は、浅いスリットSHE内の絶縁体50に対応するが、隣接する浅いスリットSHE間のドレイン側選択ゲートSGDに対応すると解釈してもよい。この場合、第1膜は、例えば、タングステンのような導電性材料でよい。
次に、半導体記憶装置100の製造方法について説明する。
図5~図14は、第1実施形態に係る半導体記憶装置100の製造方法の一例を示す模式図である。図5~図14には、便宜的に、浅いスリットSHEおよび深いスリットSTを並べて示している。
まず、図5に示すように、犠牲膜11cおよび絶縁膜12を交互に積層した積層体1aを、図1Aの基体部3上に形成する。犠牲膜11cは、第1犠牲膜の例である。絶縁膜12には、例えば、シリコン酸化膜が用いられ、犠牲膜11cには、例えば、シリコン窒化膜が用いられる。
次に、リソグラフィ技術及びエッチング技術等を用いて、積層体1a内に複数のメモリホールMHを形成する。次に、メモリホールMH内に、コア層101、コア層101の外周上に設けられた半導体ボディ102、半導体ボディ102の外周上に設けられたメモリ膜103を形成し、複数の柱状体CL1を形成する。
次に、積層体1a上にガイド絶縁膜21を形成する。ガイド絶縁膜21には、絶縁膜12とは異なる絶縁材料を用いる。例えば、絶縁膜12がシリコン酸化膜である場合、ガイド絶縁膜21には、シリコン窒化物(SiN)または酸化アルミニウム(Al2O3)が用いられる。これにより、絶縁膜12またはガイド絶縁膜21を選択的にエッチングすることができる。ガイド絶縁膜21がシリコン窒化膜である場合、ガイド絶縁膜21の厚さは、例えば400nm以下であることが好ましい。また、ガイド絶縁膜21が酸化アルミニウム膜である場合、ガイド絶縁膜21の厚さは、例えば350nm以下であることが好ましい。次に、リソグラフィ技術およびエッチング技術を用いて、ガイド絶縁膜21に開口部A1および開口部A2を形成する。開口部A1は、浅いスリットSHEを形成するために用いられる。開口部A2は、深いスリットSTを形成するために用いられる。開口部A1およびA2は、互いに略平行に、X方向に延伸するように形成される。即ち、開口部A1およびA2は、Z方向から見た平面視において、ストライプ状に形成される。
次に、犠牲膜61を、ガイド絶縁膜21上に堆積する。犠牲膜61は開口部A1と開口部A2との内部に充填される。犠牲膜61は、第2犠牲膜の例である。犠牲膜61には、例えば、TEOS(Tetra EthOxy Silane)を用いて形成されたシリコン酸化膜が用いられる。これにより、図5に示す構造が得られる。
次に、図6に示すように、リソグラフィ技術を用いて、フォトレジスト膜71を犠牲膜61上に形成し、フォトレジスト膜71に開口部A4を形成する。開口部A4は、ガイド絶縁膜21の開口部A2の上方に形成される。開口部A4は、開口部A2と同様に、X方向に延伸するように形成される。一方、X方向に対して垂直断面において、フォトレジスト膜71の開口部A4のY方向における幅は、ガイド絶縁膜21の開口部A2のY方向における幅よりも狭くなっている。
次に、図7に示すように、フォトレジスト膜71をマスクとして用いて、エッチング技術で、開口部A2内の一部分の犠牲膜61を除去する。次に、犠牲膜61をマスクとして用いて、積層体1aを貫通する深いスリットSTを、RIE(Reactive Ion Etching)法等のエッチング技術で形成する。このとき、開口部A4の幅は、開口部A2の幅よりも狭いので、深いスリットSTのY方向の幅W4は、開口部A2のY方向の幅W3よりも狭くなる。
次に、深いスリットSTを介して、積層体1aの犠牲膜11cをリン酸溶液などで除去し、Z方向に隣接する絶縁膜12間に第1空間を形成する。第1空間内においては、絶縁膜12および柱状体CL1が露出される。
次に、第1空間内に露出された絶縁膜12および柱状体CL1の表面に、例えば、窒化チタン(TiN)等のバリアメタルを成膜する(図示せず)。
次に、例えば、タングステン(W)等の導電性金属を第1空間内に埋め込む。これにより、図8に示すように、Z方向に隣接する絶縁膜12間の第1空間内に、導電膜11の導電性金属が埋め込まれる。このように、犠牲膜11cを導電膜11に置換する工程を、リプレース工程と呼ぶ。
幅W4が幅W3よりも狭いので、ガイド絶縁膜21は、板状部40から離間しており、ガイド絶縁膜21と板状部40との間には、犠牲膜61が存在する。これにより、ガイド絶縁膜(例えば、シリコン窒化膜)21は、犠牲膜(例えば、シリコン酸化膜)61によって被覆されている。よって、リプレース工程において、犠牲膜(例えば、シリコン窒化膜)11cを除去する際に、ガイド絶縁膜21はエッチングされない。このように、ガイド絶縁膜21の開口部A2の幅W3をスリットSTの幅W4よりも広くすることによって、ガイド絶縁膜21に対して選択的に犠牲膜11cを除去することができる。
次に、図8に示すように、深いスリットSTにシリコン酸化物などの絶縁膜を充填して板状部40を形成する。板状部40は、積層体1およびガイド絶縁膜21をZ方向に貫通している。これにより、隣接する2つの板状部40間に挟まれたメモリセルがブロックとして区画される。ガイド絶縁膜21は、板状部40からも離間している。なお、板状部40は、深いスリットSTにシリコン酸化物などの絶縁膜を成膜し、その内部に導電材料を埋め込んでもよい。これにより、深いスリットSTは、ブロック間の絶縁分離部として機能しつつ、配線としても用いられ得る。
次に、図9に示すように、リソグラフィ技術を用いてフォトレジスト膜72を、犠牲膜61上に形成し、フォトレジスト膜72に開口部A5を形成する。開口部A5は、ガイド絶縁膜21の開口部A1の上方に形成される。開口部A5は、開口部A1と同様に、X方向に延伸するように形成される。一方、X方向に対して垂直断面において、フォトレジスト膜72の開口部A5のY方向における幅は、ガイド絶縁膜21の開口部A1のY方向における幅よりも広くなっている。
次に、フォトレジスト膜72をマスクとして用いて、開口部A1を含む領域の犠牲膜61をエッチング技術で選択的に除去する。次に、図10に示すように、犠牲膜61およびガイド絶縁膜21をマスクとして用いて、ガイド絶縁膜21を貫通し、かつ、積層体1の上層部分の導電膜11を貫通する浅いスリットSHEを形成する。本実施形態では、浅いスリットSHEは、上層部分の3層の導電膜11を貫通しているが、上層部分の少なくとも1層の導電膜11を貫通していればよい。このとき、ガイド絶縁膜21の上部は、ガイド絶縁膜21の開口部A1よりも広い開口部A5を有する犠牲膜61をマスクとしてエッチングされる。このため、ガイド絶縁膜21の上部は、比較的広い幅W1でエッチングされ、ガイド絶縁膜21の下部は、比較的狭い幅W2のままとなる。また、積層体1の上層部分は、開口部A1を有するガイド絶縁膜21をマスクとしてエッチングされる。このため、積層体1の上層部分に形成される浅いスリットSHEは、比較的狭い幅W2以下で形成される。なお、この工程でガイド絶縁膜21上に残存した犠牲膜61が、第1膜の一例である。
このように、開口部A1の上部の幅W1は、開口部A1の下部の幅W2よりも広く形成される。開口部A1の側面には段差が形成される。あるいは、開口部A1の側面には、変曲点P1を有する曲面状のテーパー形状が形成される。
尚、変曲点P1におけるテーパー比の変化が緩やかな場合には、開口部A1の側面は曲面となり、変曲点P1におけるテーパー比が急激に変化する場合、開口部A1のテーパー形状は段差となる。開口部A1のテーパー形状の変曲点の数は、特に限定せず、いくつでもよい
ここで、図11A~図11Dを参照して上述のリプレース工程による浅いスリットSHEの位置ずれについて詳細に説明する。図11Aおよび図11Bでは、ガイド絶縁膜21を用いずに浅いスリットSHEを形成した場合を示す。図11Cおよび図11Dは、本実施形態によるガイド絶縁膜21を用いて浅いスリットSHEを形成した場合を示す。
図11Aおよび図11Bは、それぞれリプレース工程の前および後における積層体1(または1a)の上層部を示す。
図11Aおよび図11Bに示すように、リプレース工程では、犠牲膜11cを導電膜11に置換する。このとき導電性金属は、冷却されると熱収縮が発生する。導電性金属の容積が大きい場合ほど、導電性金属の熱収縮は大きくなる。したがって、導電膜11の導電性金属(例えば、タングステン)の容積に偏りがあると、積層体1が一方側へ引っ張られ、積層体1が傾斜してしまう。
例えば、図11Aのリプレース工程前において、隣接する柱状体CL1_Bと柱状体CL1_Cとの間の中間線をL1とすると、図11Bのリプレース工程後において、中間線L1は、導電膜11の熱収縮の影響により、柱状体CL1_B側(Y1方向)へ移動する場合がある。この場合、浅いスリットSHEの形成予定位置は、図11Aのリプレース工程前において中間線L1にあるものの、図11Bのリプレース工程後においてY1方向とは反対側へ移動して、柱状体CL1_Cに接近してしまう。このような柱状体CL1_B、CL1_Cの移動については、リソグラフィ工程におけるアラインメントの指標がないため、浅いスリットSHEは、そのまま上記形成予定位置に形成されると、柱状体CL1_Cに接触するおそれがある。
一方、図11Cおよび図11Dでは、開口部A1を有するガイド絶縁膜21が積層体1上に形成されている。上述のように、開口部A1は、ガイド絶縁膜21の中間線L1の位置に形成される。ガイド絶縁膜21は、リプレース後、柱状体CL1_Bおよび柱状体CL1_Cとともに、矢印Y1方向に移動する。このため、開口部A1と柱状体CL1_B、CL1_Cとの相対的な位置関係は、リプレース工程の前後においてほぼ変化しない。言い換えると、開口部A1と柱状体CL1_Bとの間の距離、および、開口部A1と柱状体CL1_Cとの間の距離は、リプレース工程の前後においてほぼ変化しない。したがって、開口部A1を用いて浅いスリットSHEを形成した場合、図11Dに示すように、浅いスリットSHEは、中間線L1の位置に自己整合的に形成され得る。このため、浅いスリットSHEと柱状体CL1_Bとの距離、および、浅いスリットSHEと柱状体CL1_Cとの距離を確保することができる。これにより、ドレイン側選択ゲートSGDの形成不良を抑制することができる。
このように、ガイド絶縁膜21の開口部A1は、浅いスリットSHEを形成するべき位置を示すガイドとして機能する。ガイド絶縁膜21の開口部A1によって、浅いスリットSHEは、中間線L1に自己整合的に形成され得る。また、ガイド絶縁膜21の開口部A1は、図6または図9のリソグラフィ工程におけるアラインメントの指標としても機能し得る。
次に、図12に示すように、絶縁体50を浅いスリットSHEに充填し、かつ、犠牲膜61の上に形成する。絶縁体50には、例えば、シリコン酸化物が用いられる。 尚、本実施形態において、第1膜は、浅いスリットSHE内の絶縁体50に対応するが、隣接する浅いスリットSHE間のドレイン側選択ゲートSGDに対応すると解釈してもよい。この場合、第1膜は、例えば、タングステンのような導電性材料でよい。
次に、図13に示すように、絶縁体50の上に層間絶縁膜81を形成する。層間絶縁膜81には、例えば、シリコン酸化物が用いられる。次に、リソグラフィ技術およびエッチング技術を用いて、柱状体CL1上の層間絶縁膜81、絶縁体50、犠牲膜61およびガイド絶縁膜21を加工し、コンタクトCHの形成位置にコンタクトホールを形成する。このコンタクトホールは、キャップ層104の上面に到達する深さまで形成され、Z方向からの平面視では略扁円形または略楕円形でよい。次に、このコンタクトホールに、チタン(Ti)、窒化チタン(TiN)またはタングステン(W)を充填し、これをCMP(Chemical Mechanical Polishing)法で研磨する。これにより、図13に示すように、コンタクトCHが形成される。
次に、図14に示すように、層間絶縁膜81の上に層間絶縁膜82を形成する。層間絶縁膜82には、例えば、シリコン酸化物が用いられる。次に、リソグラフィ技術およびエッチング技術を用いて、コンタクトCH上の層間絶縁膜82にビアホールを形成する。このビアホールは、コンタクトCHの上面に到達する深さまで形成され、Z方向からの平面視では略円形または略楕円形でよい。次に、このビアホール内に、チタン、窒化チタン又はタングステンを充填し、これをCMP法で研磨する。これにより、ビアコンタクトVYが形成される。
この後、図示しないが、コンタクトVYの上方に、コンタクトVYに電気的に接続するように複数のビット線を設ける。これにより、ビット線と柱状体CL1が、コンタクトCHおよびVYを介して電気的に接続される。ビット線は、Z方向から見た平面視において、絶縁体50の延伸方向に対して略直交方向(Y方向)に延伸するように設けられる。その後、他の多層配線構造等を形成し、第1実施形態に係る半導体記憶装置100が完成する。
以上のように、第1実施形態の半導体記憶装置100によれば、積層体1の上に、開口部A1を有するガイド絶縁膜21が設けられている。ガイド絶縁膜21は、絶縁膜12と犠牲膜11cとの積層体1aを形成した後、リプレース工程前に、積層体1a上に形成される。従って、リプレース工程によって積層体1が傾斜した場合であっても、ガイド絶縁膜21および開口部A1が積層体1の傾斜とともに移動し、積層体1に対するガイド絶縁膜21および開口部A1の相対位置は変わらない。よって、ガイド絶縁膜21の開口部A1は、その後に形成される浅いスリットSHEおよび絶縁体50の適切な位置の指標になり得る。即ち、ガイド絶縁膜21の開口部A1を用いて浅いスリットSHEを自己整合的に形成することにより、リプレース工程において柱状体CL1の傾斜が発生した場合でも、所望の位置に浅いスリットSHEを形成することができる。その結果、距離D1、D2を確保することができるので、ドレイン側選択ゲートSGDの不良を抑制することができる。
(第2実施形態)
第2実施形態では、ガイド絶縁膜21がさらに開口部A3を有している。開口部A3は、コンタクトCHの位置合わせにおいてガイドとして機能する。
第2実施形態では、ガイド絶縁膜21がさらに開口部A3を有している。開口部A3は、コンタクトCHの位置合わせにおいてガイドとして機能する。
第2実施形態のその他の構成は、第1実施形態の対応する構成と同様でよい。このため、第2実施形態においても第1実施形態と同様の効果を得ることができる。
図15~図21は、第2実施形態に係る半導体記憶装置100の製造方法の一例を示す模式断面図である。
まず、図5を参照して説明したように、積層体1aを形成し、積層体1a内に複数の柱状体CL1を形成する。次に、積層体1a上にガイド絶縁膜21を形成する。
次に、リソグラフィ技術およびエッチング技術を用いて、ガイド絶縁膜21に開口部A1、開口部A2、および、開口部A3を形成する。開口部A1および開口部A2は、第1実施形態による開口部A1、A2と同じでよい。開口部A3は、複数の柱状体CL1上に形成され、コンタクトCHの形成予定位置に予め形成される。開口部A3は、例えば、円形状または楕円状である。
次に、犠牲膜61を、ガイド絶縁膜21上に堆積する。犠牲膜61は、開口部A1~A3の内部に充填される。これにより、図15で示す構造が得られる。
次に、図16に示すように、リソグラフィ技術を用いて、フォトレジスト膜73を犠牲膜61上に形成し、フォトレジスト膜71に開口部A6を形成する。開口部A6は、ガイド絶縁膜21の開口部A3の上方に形成される。開口部A6は、開口部A3と同様に例えば、円形状または楕円状でよい。
次に、図17に示すように、フォトレジスト膜73をマスクとして用いて、エッチング技術で、開口部A3内の犠牲膜61を除去する。次に、導電膜91を、開口部A3の内部に充填するように形成する。導電膜91は、第3導電膜の例である。導電膜91は、導電性金属であり、例えば、W(タングステン)である。導電膜91は、開口部A3を介して、柱状体CL1と電気的に接続される。
次に、図18が示すように、CMP(Chemical Mechanical Polishing)法およびウェットエッチング法を用いて、導電膜91を研磨およびエッチバックする。これにより、ガイド絶縁膜21上の導電膜91を除去しつつ、開口部A3内の下方に導電膜91を残置させる。導電膜91は、コンタクトCHとして機能するので、以下、導電膜91をコンタクトCHとも呼ぶ。このように、リプレース工程前に、コンタクトCHを柱状体CL1上に形成することができる。これにより、リプレース工程によって積層体1が導電膜11からの応力によって傾斜した場合であっても、ガイド絶縁膜21およびコンタクトCHは、積層体1の傾斜とともに移動する。つまり、リプレース工程後、積層体1に対するガイド絶縁膜21およびコンタクトCHの相対位置はほぼ変わらない。よって、コンタクトCHが柱状体CL1の位置からずれることを抑制することができる。
次に、図19に示すように、ガイド絶縁膜21と同様の材料(例えば、シリコン窒化物または酸化アルミニウム)を開口部A3内に充填し、犠牲膜62を、ガイド絶縁膜21および犠牲膜61の上に形成する。犠牲膜62は、犠牲膜61と同様の材料(例えば、シリコン酸化膜)でよい。犠牲膜61、62とは、一体として絶縁層60と呼ぶ。絶縁層60は、第1絶縁層の例である。
次に、図6~図10を参照して説明した工程を得て、スリットSTの形成、リプレース工程、板状部40を形成する。
ここで、図20を参照して、導電膜91(コンタクトCH)と開口部A1の関係について詳細に説明する。図20は、浅いスリットSHEおよびその周囲の構成を示す断面図である。コンタクトCHの高さH1は、開口部A1の段差までの高さH2よりも低い。コンタクトCHの高さH1は、Z方向におけるコンタクトCHの下面から上面までの高さである。開口部A1の段差までの高さH2は、Z方向における開口部A1の下面から段差または変曲点までの高さである。これにより、柱状体CL1_BまたはCL1_Cと浅いスリットSHEとの距離が短い場合においても、コンタクトCHが浅いスリットSHEの段差面または曲面から突出することを抑制することができる。
もし、コンタクトCHが浅いスリットSHEの段差面または曲面から突出していると、コンタクトCHの上にビアコンタクトVYを形成することができず、柱状体CL1とビット線BLとの電気的な接続が不良となる。
これに対し、第2実施形態では、予めコンタクトCHの高さHを、開口部A1の下段までの高さH2よりも低く形成することで、コンタクトCHが浅いスリットSHEへ突出することを抑制することができる。これにより、コンタクトCHを介してビット線BLと柱状体CL1とを電気的に接続することができる。
次に、第1実施形態と同様に、絶縁体50を浅いスリットSHE内に充填する。次に、図21に示すように、リソグラフィ技術およびエッチング技術を用いて、絶縁体50を加工し、コンタクトCHの位置にビアホールを形成する。このビアホールは、コンタクトCHの上面に到達する深さまで形成され、Z方向からの平面視では略扁円形または略楕円形に形成してもよい。次に、このビアホールに、チタン(Ti)、窒化チタン(TiN)またはタングステン(W)を充填し、これをCMP(Chemical Mechanical Polishing)法で研磨する。これにより、ビアコンタクトVYが形成される。なお、Z方向から見た平面視において、ビアコンタクトVYは、コンタクトCHの外側に逸脱しないようにコンタクトCHの内側にある。
この後、第1実施形態と同様に、コンタクトVYの上方に、コンタクトVYに電気的に接続するように複数のビット線BLを設ける。その後、他の多層配線構造等を形成し、第2実施形態に係る半導体記憶装置100が完成する。
以上のように、第2実施形態によれば、ガイド絶縁膜21は、開口部A1、A2だけでなく、コンタクトCH形成用の開口部A3を有する。これにより、リプレース工程前に、予め柱状体CL1の上にコンタクトCHを形成することができる。従って、リプレース工程によって積層体1が傾斜した場合であっても、コンタクトCHが積層体1の傾斜とともに移動し、積層体1に対するコンタクトCHの相対位置は変わらない。よって、コンタクトCHは、柱状体CL1に接続された状態を維持し、ビット線と柱状体CL1との接続を維持することができる。
第2実施形態のその他の構成は、第1実施形態の対応する構成と同様でよい。従って、第2実施形態は、第1実施形態と同様の効果を得ることができる。
(第3実施形態)
図22~図29Bは、第3実施形態に係る半導体記憶装置100の製造方法を示す模式断面図である。第2実施形態では、リプレース工程前に、コンタクトCHを予め形成している。一方、第3実施形態では、リプレース工程前に、ガイド絶縁膜21に開口部A3を形成しておき、リプレース工程後、ガイド絶縁膜21の開口部A3をガイドとして用いて、コンタクトCHを形成する。このとき、コンタクトCHおよび浅いスリットSHEを同時に形成する。第3実施形態の構成およびその他の製造方法は、第2実施形態の構成および製造方法と同様でよい。
図22~図29Bは、第3実施形態に係る半導体記憶装置100の製造方法を示す模式断面図である。第2実施形態では、リプレース工程前に、コンタクトCHを予め形成している。一方、第3実施形態では、リプレース工程前に、ガイド絶縁膜21に開口部A3を形成しておき、リプレース工程後、ガイド絶縁膜21の開口部A3をガイドとして用いて、コンタクトCHを形成する。このとき、コンタクトCHおよび浅いスリットSHEを同時に形成する。第3実施形態の構成およびその他の製造方法は、第2実施形態の構成および製造方法と同様でよい。
まず、図22に示すように、第2実施形態と同様に、積層体1aを形成し、積層体1a内に複数の柱状体CL1を形成する。次に、積層体1a上にガイド絶縁膜21を形成する。
次に、リソグラフィ技術およびエッチング技術を用いて、ガイド絶縁膜21に開口部A1、開口部A2、および、開口部A3を形成する。開口部A1~A3は、第2実施形態による開口部A1~A3と同じでよい。
次に、犠牲膜61を、ガイド絶縁膜21上に堆積する。犠牲膜61は、開口部A1~A3の内部に充填される。これにより、図22に示す構造が得られる。
次に、図6~図8を参照して説明した工程を経て、スリットSTの形成、リプレース工程および板状部40の形成を行う。
次に、図23に示すように、リソグラフィ技術を用いて、フォトレジスト膜74を犠牲膜61の上に形成する。フォトレジスト膜74は、板状部40、板状部40の両側にある犠牲膜61およびガイド絶縁膜21の端部を被覆するようにパターニングされる。フォトレジスト膜74は、幅W3よりも広く形成されガイド絶縁膜21の開口部A2上を被覆するが、開口部A1、A3上を被覆しない。
次に、図24に示すように、フォトレジスト膜74およびガイド絶縁膜21をマスクとして用いて、開口部A1および開口部A3に充填されている犠牲膜61をエッチング技術で除去する。このとき、ガイド絶縁膜21の上部が部分的にエッチングされる。さらに、ガイド絶縁膜21をマスクとして用いて、積層体1の上層部分の導電膜11を貫通する浅いスリットSHEを形成する。なお、この工程でガイド絶縁膜21上に残存した犠牲膜61が、第1絶縁部の一例である。
次に、図25に示すように、絶縁体50を犠牲膜61上に形成する。このとき、絶縁体50は、浅いスリットSHEおよび開口部A3内に充填される。絶縁体50には、例えば、シリコン酸化物が用いられる。
次に、図26に示すように、絶縁体50をエッチバックして、浅いスリットSHE内の絶縁体50を残置させつつ、それ以外の絶縁体50を除去する。このとき、開口部A3の内部に充填されている絶縁体50も除去される。また、最上層の導電膜11が露出されない程度に、浅いスリットSHEの上部の絶縁体50も除去され得る。
次に、図27に示すように、導電膜91をガイド絶縁膜21上に形成する。このとき、導電膜91は、開口部A3および開口部A1の上部に充填される。導電膜91は、導電性金属であり、例えば、タングステンである。導電膜91は、開口部A3を介して、柱状体CL1と電気的に接続する。導電膜91は、浅いスリットSHEの上方の絶縁体50が除去された空間(開口部A1)にも充填される。
次に、図28に示すように、導電膜91をCMP法により研磨する。これにより、開口部A3および浅いスリットSHE上の開口部A1に充填されている導電膜91が残置され、第2絶縁膜および開口部A2上の導電膜91が除去される。導電膜91は、第2導電膜の例である。
次に、図29Aに示すように、第1実施形態と同様に、層間絶縁膜81をガイド絶縁膜21上に形成し、層間絶縁膜81にコンタクトVYを形成する。
図29Bは、浅いスリットSHEおよびコンタクトCHの構成例を示す斜視図である。浅いスリットSHE上には、導電膜91が形成される。上述のように、浅いスリットSHEの下にある柱状体CL1は、ダミーメモリホール(柱状体CL1_DM)である。また、導電膜91は、浅いスリットSHE上に設けられているが、電気的に機能はしない。
第1実施形態において、第1膜は、浅いスリットSHE内の絶縁体50であったが、第3実施形態において、第1膜は、絶縁体50上の導電膜91であってもよい。この場合、導電膜91は、例えば、タングステンでよい。
導電膜91の幅W2に比べて、導電膜91と柱状体CL1との間の距離D2は広い。また、図29Aに示すように、導電膜91とコンタクトCHとの間には、ガイド絶縁膜21が存在する。このため、浅いスリットSHE上の導電膜91の寄生容量は、コンタクトCH、VYにはほとんど影響しない。
この後、第1実施形態と同様に、コンタクトVYの上方に、コンタクトVYに電気的に接続するように複数のビット線BLを設ける。さらに、他の多層配線構造等を形成し、第3実施形態に係る半導体記憶装置100が完成する。
以上のように、第3実施形態によれば、ガイド絶縁膜21は、開口部A1、A2だけでなく、コンタクトCH形成用の開口部A3を有する。これにより、リプレース工程によって積層体1が傾斜した場合であっても、ガイド絶縁膜21および開口部A3は積層体1の傾斜とともに移動し、積層体1に対する開口部A3の相対位置は変わらない。よって、リプレース工程後にコンタクトCHを形成する際に、開口部A3は、コンタクトCHの適切な位置の指標になり得る。即ち、ガイド絶縁膜21の開口部A3を用いてコンタクトCHを自己整合的に形成することにより、リプレース工程において柱状体CL1の傾斜が発生した場合でも、柱状体CL1上にコンタクトCHを形成することができる。その結果、柱状体CL1とビット線BLとの間の接続不良を抑制することができる。
第3実施形態のその他の構成は、第2実施形態の対応する構成と同様でよい。従って、第3実施形態は、第2実施形態と同様の効果を得ることができる。
図30は、上記実施形態のいずれかを適用した半導体記憶装置の構成例を示すブロック図である。半導体記憶装置100は、データを不揮発に記憶することができるNAND型フラッシュメモリであり、外部のメモリコントローラ1002によって制御される。半導体記憶装置100とメモリコントローラ1002との間の通信は、例えば、NANDインターフェース規格をサポートしている。
図30に示すように、半導体記憶装置100は、例えばメモリセルアレイMCA、コマンドレジスタ1011、アドレスレジスタ1012、シーケンサ1013、ドライバモジュール1014、ロウデコーダモジュール1015、およびセンスアンプモジュール1016を備えている。
メモリセルアレイMCAは、複数のブロックBLK(0)~BLK(n)(nは1異常の整数)を含んでいる。ブロックBLKは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイMCAには、複数のビット線および複数のワード線が設けられる。各メモリセルは、例えば1本のビット線と1本のワード線とに関連付けられている。メモリセルアレイMCAの詳細な構成については後述する。
コマンドレジスタ1011は、半導体記憶装置100がメモリコントローラ200から受信したコマンドCMDを保持する。コマンドCMDは、例えばシーケンサ1013に読み出し動作、書込み動作、消去動作等を実行させる命令が含んでいる。
アドレスレジスタ1012は、半導体記憶装置100がメモリコントローラ1002から受信したアドレス情報ADDを保持する。アドレス情報ADDは、例えばブロックアドレスBAdd、ページアドレスPAdd、およびカラムアドレスCAddを含んでいる。例えば、ブロックアドレスBA、ページアドレスPAdd、およびカラムアドレスCAddは、それぞれブロックBLK、ワード線、およびビット線の選択に使用される。
シーケンサ1013は、半導体記憶装置100全体の動作を制御する。例えば、シーケンサ1013は、コマンドレジスタ1011に保持されたコマンドCMDに基づいて、ドライバモジュール1014、ロウデコーダモジュール1015、およびセンスアンプモジュール1016等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
ドライバモジュール1014は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール1014は、例えばアドレスレジスタ1012に保持されたページアドレスPAddに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
ロウデコーダモジュール1015は、複数のロウデコーダRDを備える。ロウデコーダRDは、アドレスレジスタ1012に保持されたブロックアドレスBAddに基づいて、対応するメモリセルアレイMCA内の1つのブロックBLKを選択する。そして、ロウデコーダRDは、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックBLK内の選択されたワード線に転送する。
センスアンプモジュール1016は、書き込み動作において、メモリコントローラ200から受信した書き込みデータDATに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール1016は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータDATとしてメモリコントローラ200に転送する。
以上で説明した半導体記憶装置100およびメモリコントローラ200は、それらの組み合わせにより1つの半導体装置を構成してもよい。このような半導体装置としては、例えばSDTMカードのようなメモリカードや、SSD(Solid State Drive)等が挙げられる。
図31は、メモリセルアレイMCAの回路構成の一例を示す回路図である。メモリセルアレイMCAに含まれた複数のブロックBLKのうち1つのブロックBLKが抽出されている。図39に示すように、ブロックBLKは、複数のストリングユニットSU(0)~SU(k)(kは1以上の整数)を含んでいる。
各ストリングユニットSUは、ビット線BL(0)~BL(m)(mは1以上の整数)にそれぞれ関連付けられた複数のNANDストリングNSを含んでいる。各NANDストリングNSは、例えばメモリセルトランジスタMT(0)~MT(15)、ならびに選択トランジスタST(1)およびST(2)を含んでいる。メモリセルトランジスタMTは、制御ゲートおよび電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタST(1)およびST(2)のそれぞれは、各種動作時におけるストリングユニットSUの選択に使用される。
各NANDストリングNSにおいて、メモリセルトランジスタMT(0)~MT(15)は、直列接続される。選択トランジスタST(1)のドレインは、関連付けられたビット線BLに接続され、選択トランジスタST(1)のソースは、直列接続されたメモリセルトランジスタMT(0)~MT(15)の一端に接続される。選択トランジスタST(2)のドレインは、直列接続されたメモリセルトランジスタMT(0)~MT(15)の他端に接続される。選択トランジスタST(2)のソースは、ソース線SLに接続される。
同一のブロックBLKにおいて、メモリセルトランジスタMT(0)~MT(15)の制御ゲートは、それぞれワード線WL(0)~WL(7)に共通接続される。ストリングユニットSU(0)~SU(k)内のそれぞれの選択トランジスタST(1)のゲートは、それぞれ選択ゲート線SGD(0)~SGD(k)に共通接続される。選択トランジスタST(2)のゲートは、選択ゲート線SGSに共通接続される。
以上で説明したメモリセルアレイMCAの回路構成において、ビット線BLは、各ストリングユニットSUで同一のカラムアドレスが割り当てられたNANDストリングNSによって共有される。ソース線SLは、例えば複数のブロックBLK間で共有される。
1つのストリングユニットSU内で共通のワード線WLに接続された複数のメモリセルトランジスタMTの集合は、例えばセルユニットCUと称される。例えば、それぞれが1ビットデータを記憶するメモリセルトランジスタMTを含むセルユニットCUの記憶容量が、「1ページデータ」として定義される。セルユニットCUは、メモリセルトランジスタMTが記憶するデータのビット数に応じて、2ページデータ以上の記憶容量を有し得る。
なお、上記実施形態に係る半導体記憶装置100が備えるメモリセルアレイMCAは、以上で説明した回路構成で限定されない。例えば、各NANDストリングNSが含むメモリセルトランジスタMTならびに選択トランジスタST(1)およびST(2)の個数は、それぞれ任意の個数に設計され得る。各ブロックBLKが含むストリングユニットSUの個数は、任意の個数に設計され得る。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
100 半導体記憶装置、1、1a 積層体、11 導電膜、11c 犠牲膜、12 絶縁膜、21 ガイド絶縁膜、40 板状部、50 絶縁体、60~62 犠牲膜(絶縁層)、71~74 フォトレジスト膜、81、82 層間絶縁膜、91 導電膜、101 コア層、102 半導体ボディ、103 メモリ膜、104 キャップ層、A1~A7 開口部、CH コンタクト、VY ビアコンタクト、CL1 柱状体、P1 変曲点、SGD ドレイン側選択ゲート、SGS ソース側選択ゲート、SHE 浅いスリット、ST 深いスリット
Claims (9)
- 第1絶縁膜と第1導電膜とが第1方向に交互に積層された第1積層体と、
前記第1積層体内を前記第1方向に延伸する第1半導体部を含む複数の第1柱状体と、
前記第1積層体上に設けられ、前記第1絶縁膜とは異なる材料を含む第2絶縁膜と、
前記第2絶縁膜上に設けられた第1絶縁部と、
前記第2絶縁膜を前記第1方向に貫通し、前記第1方向に交差する第2方向に延びる第1膜と、
を備える、半導体記憶装置。 - 前記第2方向に対して略垂直な断面において、前記第1膜と前記第2絶縁膜との間の界面は段差を有する、請求項1に記載の半導体記憶装置。
- 前記第2方向に対して略垂直な断面において、前記第1膜と前記第2絶縁膜との間の界面は、変曲点のあるテーパー形状を有する、請求項1に記載の半導体記憶装置。
- 前記第2絶縁膜には、酸化膜以外の材料が用いられている、請求項1から請求項3のいずれか一項に記載の半導体記憶装置。
- 前記第2絶縁膜には、シリコン窒化膜または酸化アルミニウムが用いられている、請求項1から請求項4のいずれか一項に記載の半導体記憶装置。
- 前記第2絶縁膜を前記第1方向に貫通し、前記複数の第1柱状体のそれぞれに電気的に接続された第1接続部をさらに備える、請求項1から請求項5のいずれか一項に記載の半導体記憶装置。
- 前記第1積層体および前記第2絶縁膜を前記第1方向に貫通している第2分離部をさらに備え、
前記第2絶縁膜は、前記第2分離部から離間している、
請求項1から請求項6のいずれか一項に記載の半導体記憶装置。 - 第1絶縁膜と第1犠牲膜とを交互に第1方向に積層して第1積層体を形成し、
前記第1積層体内を前記第1方向に延伸する第1半導体部を含む複数の第1柱状体を形成し、
前記第1絶縁膜とは異なる材料を含む第2絶縁膜を前記第1積層体上に形成し、 前記第1方向に対して交差する面内において第2方向に延伸する第1開口部を前記第2絶縁膜に形成し、
前記第2絶縁膜上および前記第1開口部内に第2犠牲膜を形成し、
前記第1犠牲膜を第1導電膜に置換し、
前記第1開口部を含む領域の前記第2犠牲膜を除去し、
前記第2犠牲膜および前記第2絶縁膜をマスクとして用いて、前記第2絶縁膜を前記第1方向に貫通し、かつ、前記第1積層体の上層部内における少なくとも1層の第1導電膜を貫通する第1スリットを形成し、
前記第1スリットに絶縁材料を充填して、第1膜を形成する、ことを具備する半導体記憶装置の製造方法。 - 前記第1開口部の形成の際に、前記複数の第1柱状体のそれぞれの上の前記第2絶縁膜に第3開口部を形成し、
前記第2犠牲膜の形成の際に、該第2犠牲膜は、前記第3開口部内にも形成され、
前記第3開口部内の前記第2犠牲膜を除去し、
前記第3開口部内に第3導電膜を充填して、前記複数の第1柱状体のそれぞれに電気的に接続された第1接続部を形成することをさらに具備する、請求項8に記載の方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021140474A JP2023034307A (ja) | 2021-08-30 | 2021-08-30 | 半導体記憶装置及びその製造方法 |
US17/685,896 US20230061224A1 (en) | 2021-08-30 | 2022-03-03 | Semiconductor memory device and method for manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021140474A JP2023034307A (ja) | 2021-08-30 | 2021-08-30 | 半導体記憶装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2023034307A true JP2023034307A (ja) | 2023-03-13 |
Family
ID=85287523
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021140474A Pending JP2023034307A (ja) | 2021-08-30 | 2021-08-30 | 半導体記憶装置及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20230061224A1 (ja) |
JP (1) | JP2023034307A (ja) |
-
2021
- 2021-08-30 JP JP2021140474A patent/JP2023034307A/ja active Pending
-
2022
- 2022-03-03 US US17/685,896 patent/US20230061224A1/en active Pending
Also Published As
Publication number | Publication date |
---|---|
US20230061224A1 (en) | 2023-03-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10903229B2 (en) | Three-dimensional semiconductor memory device with central connection through region | |
US20220093643A1 (en) | Semiconductor memory device | |
JP5364336B2 (ja) | 半導体記憶装置 | |
US8916921B2 (en) | Non-volatile semiconductor storage device including a dielectric with low permittivity in memory cells arranged in a three dimensional manner | |
CN111370425A (zh) | 半导体存储器装置及制造半导体存储器装置的方法 | |
US20130248975A1 (en) | Non-volatile semiconductor memory device and its manufacturing method | |
TWI764222B (zh) | 半導體記憶裝置 | |
TWI780555B (zh) | 半導體記憶裝置 | |
JP2022126320A (ja) | 半導体記憶装置 | |
JP2022136744A (ja) | 半導体記憶装置及びその製造方法 | |
JP2023034307A (ja) | 半導体記憶装置及びその製造方法 | |
TWI808617B (zh) | 半導體記憶裝置及其製造方法 | |
TWI747150B (zh) | 記憶體裝置 | |
TWI812333B (zh) | 半導體記憶體裝置 | |
US20240099001A1 (en) | Semiconductor memory device and manufacturing method | |
TWI821718B (zh) | 半導體記憶裝置 | |
JP2023125863A (ja) | 半導体装置およびその製造方法 | |
US11973024B2 (en) | Semiconductor memory device | |
US20230225122A1 (en) | Semiconductor device | |
US20210091002A1 (en) | Semiconductor memory device and method for manufacturing semiconductor memory device | |
JP2022120425A (ja) | 半導体記憶装置 | |
JP2023124667A (ja) | 半導体装置およびその製造方法 | |
JP2023044164A (ja) | 半導体記憶装置、および半導体記憶装置の製造方法 | |
JP2022190984A (ja) | 半導体装置およびその製造方法 | |
JP2023038689A (ja) | 半導体記憶装置 |