JP2023034307A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】メモリセルアレイの傾斜により発生する選択ゲートの不良を抑制することができる半導体記憶装置およびその製造方法を提供する。【解決手段】本実施形態による、半導体記憶装置は、第１絶縁膜と第１導電膜とが第１方向に交互に積層された第１積層体を備える。複数の第１柱状体は、第１積層体内を第１方向に延伸し、第１半導体部を含む。第２絶縁膜は、第１積層体上に設けられており、第１絶縁膜とは異なる材料を含む。第１絶縁部は、第２絶縁膜上に設けられている。第１方向に対して交差する面内において第１膜が延伸する方向を第２方向とすると、第１膜は、第２絶縁膜を第１方向に貫通し、第２方向に延びる。【選択図】図４Ａ

Description

本実施形態は、半導体記憶装置及びその製造方法に関する。

ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置は、複数のメモリセルを３次元配置した立体型メモリセルアレイを有する場合がある。立体型メモリセルアレイの上部には、メモリストリングを選択するために複数の選択ゲートが設けられている。このような半導体記憶装置において、隣接する複数の選択ゲート間を電気的に分離するために、立体型メモリセルアレイの上方に分離部が設けられている。

メモリセルアレイを形成する際に、絶縁膜と犠牲層との積層体のうち犠牲層を導電層に置換するためのリプレース工程が実行される。分離部は、このリプレース工程の後にメモリセルアレイに形成される。

しかし、リプレース工程では導電層の熱収縮により、メモリセルアレイが傾斜することがある。このようなメモリセルアレイの傾斜により、その後形成される分離部が所望の位置からずれて形成されるおそれがある。分離部の位置ずれは、選択ゲートの不良の原因となり得る。

特開２０１９－１６５１３４号公報（米国特許第１０６５１１９０号明細書） 米国特許出願公開第２０１９／０２９６０３４号明細書

メモリセルアレイの傾斜により発生する選択ゲートの不良を抑制することができる半導体記憶装置およびその製造方法を提供する。

本実施形態による、半導体記憶装置は、第１絶縁膜と第１導電膜とが第１方向に交互に積層された第１積層体を備える。複数の第１柱状体は、第１積層体内を第１方向に延伸し、第１半導体部を含む。第２絶縁膜は、第１積層体上に設けられており、第１絶縁膜とは異なる材料を含む。第１絶縁部は、第２絶縁膜上に設けられている。第１膜は、第２絶縁膜を第１方向に貫通し、第１方向に交差する第２方向に延びる。

第１実施形態に係る半導体記憶装置の一例を示す模式斜視図。 第１積層体を示す模式平面図。 ３次元構造のメモリセルの一例を示す模式断面図。 ３次元構造のメモリセルの一例を示す模式断面図。 第１実施形態に係る半導体記憶装置の一例を示す模式平面図。 図３のＡ－Ａ線の断面を示す模式断面図。 図３の領域Ｂの拡大平面図。 第１実施形態に係る半導体記憶装置の製造方法を示す模式断面図。 図５に続く、半導体記憶装置の製造方法を示す模式断面図。 図６に続く、半導体記憶装置の製造方法を示す模式断面図。 図７に続く、半導体記憶装置の製造方法を示す模式断面図。 図８に続く、半導体記憶装置の製造方法を示す模式断面図。 図９に続く、半導体記憶装置の製造方法を示す模式断面図。 リプレース工程前のガイド絶縁膜を有しない第１積層体を示す模式断面図。 リプレース工程後のガイド絶縁膜を有しない第１積層体を示す模式断面図。 リプレース工程前の第１実施形態に係る第１積層体を示す模式断面図。 リプレース工程後の第１実施形態に係る第１積層体を示す模式断面図。 図１０に続く、半導体記憶装置の製造方法を示す模式断面図。 図１２に続く、半導体記憶装置の製造方法を示す模式断面図。 図１３に続く、半導体記憶装置の製造方法を示す模式断面図。 第２実施形態に係る半導体記憶装置の製造方法を示す模式断面図。 図１５に続く、半導体記憶装置の製造方法を示す模式断面図。 図１６に続く、半導体記憶装置の製造方法を示す模式断面図。 図１７に続く、半導体記憶装置の製造方法を示す模式断面図。 図１８に続く、半導体記憶装置の製造方法を示す模式断面図。 第２実施形態に係る浅いスリットおよびその周囲の構成を示す模式断面図。 図１９に続く、半導体記憶装置の製造方法を示す模式断面図。 第３実施形態に係る半導体記憶装置の製造方法を示す模式断面図。 図２２に続く、半導体記憶装置の製造方法を示す模式断面図。 図２３に続く、半導体記憶装置の製造方法を示す模式断面図。 図２４に続く、半導体記憶装置の製造方法を示す模式断面図。 図２５に続く、半導体記憶装置の製造方法を示す模式断面図。 図２６に続く、半導体記憶装置の製造方法を示す模式断面図。 図２７に続く、半導体記憶装置の製造方法を示す模式断面図。 図２８に続く、半導体記憶装置の製造方法を示す模式断面図。 第３実施形態に係る浅いスリットおよびコンタクトの構成例を示す模式斜視図。 上記実施形態のいずれかを適用した半導体記憶装置の構成例を示すブロック図。 メモリセルアレイの回路構成の一例を示す回路図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１実施形態）
図１Ａは、第１実施形態に係る半導体記憶装置を例示する模式斜視図である。図１Ｂは、積層体１を示す模式平面図である。本明細書では、積層体１の積層方向を第１方向（Ｚ方向）とする。第１方向と交差、例えば、直交する１つの方向を第２方向（Ｘ方向）とする。第１および第２方向にそれぞれ交差、例えば、直交する１つの方向を第３方向（Ｙ方向）とする。Ｚ方向に交差する面は、Ｘ－Ｙ面である。図２Ａおよび図２Ｂのそれぞれは、３次元構造のメモリセルを例示する模式断面図である。図３は、第１実施形態に係る半導体記憶装置１００を例示する模式平面図である。

図１Ａ～図３が示すように、第１実施形態に係る半導体記憶装置１００は、３次元構造のメモリセルを有した不揮発性メモリである。

半導体記憶装置１００は、基体部３と、積層体１と、深いスリットＳＴ（板状部４０）と、浅いスリットＳＨＥと、複数の柱状体ＣＬ１とを含む。

基体部３は、基板３０、絶縁膜３１、導電膜３２および半導体部３３を含む。絶縁膜３１は、基板３０の上に設けられている。導電膜３２は、絶縁膜３１の上に設けられている。半導体部３３は、導電膜３２の上に設けられている。基板３０は、例えば、シリコン基板である。シリコン（Ｓｉ）の導電型は、例えば、ｐ型である。基板３０の表面領域には、例えば、素子分離領域３０ｉが設けられている。素子分離領域３０ｉは、例えば、シリコン酸化物を含む絶縁領域であり、基板３０の表面領域にアクティブエリアＡＡを区間する。アクティブエリアＡＡには、トランジスタＴｒのソースおよびドレイン領域が設けられる。トランジスタＴｒは、不揮発性メモリの周辺回路（ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路）を構成する。絶縁膜３１は、例えば、シリコン酸化物（ＳｉＯ_２）を含み、トランジスタＴｒを絶縁する。絶縁膜３１内には、配線３１ａが設けられている。配線３１ａは、トランジスタＴｒと電気的に接続された配線である。導電膜３２は、導電性金属、例えば、タングステン（Ｗ）を含む。半導体部３３は、例えば、シリコンを含む。シリコンの導電型は、例えば、ｎ型である。半導体部３３の一部は、アンドープのシリコンを含んでいてもよい。

積層体１は、基板３０の上方に設けられており、半導体部３３のＺ方向に位置する。積層体１は、第１積層体の例である。積層体１は、Ｚ方向に沿って複数の導電膜１１および複数の絶縁膜１２を交互に積層して構成されている。導電膜１１は、第１導電膜の例であり、絶縁膜１２は、第１絶縁膜の例である。導電膜１１は、導電性金属、例えば、タングステンを含む。絶縁膜１２は、例えば、シリコン酸化物を含む。絶縁膜１２は、導電膜１１同士を絶縁する。導電膜１１および絶縁膜１２のそれぞれの積層数は、任意である。絶縁膜１２は、例えば、エアギャップであってもよい。積層体１と半導体部３３の間には、例えば、絶縁膜１ｇが設けられている。絶縁膜１ｇは、例えば、シリコン酸化物（ＳｉＯ_２）を含む。絶縁膜１ｇは、シリコン酸化物よりも比誘電率が高い高誘電体を含んでいてもよい。高誘電体は、例えば、ハフニウム酸化物等の金属酸化物である。

導電膜１１は、少なくとも１つのソース側選択ゲートＳＧＳと、複数のワード線ＷＬと、少なくとも１つのドレイン側選択ゲートＳＧＤとを含む。ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極である。ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極である。ソース側選択ゲートＳＧＳは、積層体１の下部領域に設けられる。ドレイン側選択ゲートＳＧＤは、積層体１の上部領域に設けられる。下部領域は、積層体１の基体部３に近い側の領域を、上部領域は、積層体１の基体部３から遠い領域を指す。ワード線ＷＬは、ソース側選択ゲートＳＧＳとドレイン側選択ゲートＳＧＤとの間に設けられる。

複数の絶縁膜１２のうち、ソース側選択ゲートＳＧＳとワード線ＷＬとを絶縁する絶縁膜１２のＺ方向の厚さは、例えば、ワード線ＷＬとワード線ＷＬとを絶縁する絶縁膜１２のＺ方向の厚さよりも厚くされてもよい。

半導体記憶装置１００は、ソース側選択ゲートＳＧＳとドレイン側選択ゲートＳＧＤとの間に直列に接続された複数のメモリセルＭＣを有する。ソース側選択トランジスタＳＴＳ、メモリセルＭＣおよびドレイン側選択トランジスタＳＴＤが直列に接続された構造は“メモリストリング”、もしくは“ＮＡＮＤストリング”と呼ばれる。メモリストリングは、例えば、コンタクトＣＴ、ＶＹを介して、ビット線ＢＬに接続される。ビット線ＢＬは、積層体１の上方に設けられ、Ｙ方向に延びる。

積層体１上には、ガイド絶縁膜２１が設けられている。ガイド絶縁膜２１は、第２絶縁膜の例である。ガイド絶縁膜２１は、絶縁膜１２と異なる材料を含む。例えば、絶縁膜１２がシリコン酸化膜である場合、ガイド絶縁膜２１は、シリコン酸化物以外の材料を含み、例えば、シリコン窒化物（ＳｉＮ）または酸化アルミニウム（Ａｌ_２Ｏ_３）を含む。ガイド絶縁膜２１については、後述する。

積層体１内には、複数の深いスリットＳＴ、および、複数の浅いスリットＳＨＥのそれぞれが設けられている。深いスリットＳＴは、積層体１の上端から基体部３にかけて積層体１をＺ方向に貫通し、Ｚ方向から見た平面視において積層体１内にＸ方向に延伸するように設けられている。板状部４０は、深いスリットＳＴ内に設けられている（図１Ｂ）。板状部４０には、例えば、シリコン酸化膜等の絶縁物が用いられる。板状部４０は、第２分離部の例である。板状部４０は、絶縁膜によって積層体１と電気的に絶縁されつつ、半導体部３３と電気的に接続された導電膜を含んでいてもよい。浅いスリットＳＨＥは、積層体１の上端から積層体１の上層部内における積層体１の途中までＺ方向に設けられている。また、Ｚ方向から見た平面視において、浅いスリットＳＨＥは、Ｘ方向に延伸している。浅いスリットＳＨＥ内には、例えば、絶縁体５０が設けられている。絶縁体５０は、例えば、シリコン酸化膜である。絶縁体５０は、第１膜（例えば、分離部）の一例である。板状部４０および絶縁体５０は、Ｚ方向に対して交差する面内（Ｘ－Ｙ面）（Ｚ方向から見た平面視）において、互いに略平行にＸ方向に延伸している。

図１Ｂに示すように、積層体１は、階段部分１ｓとメモリセルアレイ１ｍとを含む。階段部分１ｓは、積層体１の縁部に設けられている。メモリセルアレイ１ｍは、階段部分１ｓによって挟まれ、あるいは、囲まれている。深いスリットＳＴは、積層体１の一端の階段部分２ｓから、メモリセルアレイ１ｍを経て、積層体１の他端の階段部分１ｓまで設けられている。浅いスリットＳＨＥは、少なくともメモリセルアレイ１ｍに設けられている。

図３が示すように、メモリセルアレイ１ｍは、セル領域（Cell）およびタップ領域（Tap）を含む。階段部分１ｓは、階段領域（Staircase）を含む。タップ領域は、例えば、セル領域と階段領域の間に設けられている。図３には図示しないが、タップ領域は、例えば、セル領域同士の間に設けられていてもよい。階段領域は、複数の配線３７ａが設けられる領域である。タップ領域は、配線３７ｂおよび３７ｃが設けられる領域である。配線３７ａ～３７ｃのそれぞれは、例えば、Ｚ方向に延びる。配線３７ａは、それぞれ、例えば、導電膜１１と電気的に接続される。配線３７ｂは、例えば、導電膜３２と接続される。配線３７ｃは、例えば、配線３１ａと電気的に接続される。

図１Ｂに示す２つの板状部４０によって挟まれた積層体１の部分は、ブロック（ＢＬＯＣＫ）と呼ばれている。ブロックは、例えば、データ消去の最小単位を構成する。絶縁体５０は、ブロック内に設けられている。板状部４０と絶縁体５０との間の積層体１は、フィンガと呼ばれている。ドレイン側選択ゲートＳＧＤが、フィンガ毎に区切られている。このため、データ書き込みおよび読み出し時に、ドレイン側選択ゲートＳＧＤによりブロック内の１つのフィンガを選択状態とすることができる。

図１Ａに示すように、複数の柱状体ＣＬ１のそれぞれは、積層体１内に設けられたメモリホールＭＨ内に設けられている。柱状体ＣＬ１は、第１柱状体の例である。各柱状体ＣＬ１は、Ｚ方向に沿って積層体１の上端から積層体１を貫通し、積層体１内および半導体部３３にかけて設けられている。複数の柱状体ＣＬ１は、図２Ａに示すように、それぞれ、コア層１０１、半導体ボディ１０２、メモリ膜１０３を含む。半導体ボディ１０２は、第１半導体部の例であり、メモリ膜１０３は、第１絶縁体部の例である。半導体ボディ１０２は、半導体部３３と電気的に接続されている。メモリ膜１０３は、半導体ボディ１０２と導電膜１１との間に、電荷捕獲膜を有する。各フィンガからそれぞれ１つずつ選択された複数の柱状体ＣＬ１は、コンタクトＣＴ、ＶＹを介して１本のビット線ＢＬに共通に接続される。柱状体ＣＬ１のそれぞれは、例えば、セル領域（Cell）に設けられている（図３）。

図２Ａおよび図２Ｂに示すように、Ｘ－Ｙ平面におけるメモリホールの形状は、例えば、円または楕円である。導電膜１１と絶縁膜１２の間には、メモリ膜１０３の一部を構成するブロック絶縁膜１１ａが設けられていてもよい。ブロック絶縁膜１１ａは、例えば、シリコン酸化物または金属酸化物である。金属酸化物の１つの例は、アルミニウム酸化物である。導電膜１１と絶縁膜１２との間、および、導電膜１１とメモリ膜１０３との間には、バリア膜１１ｂが設けられていてもよい。バリア膜１１ｂは、例えば、導電膜１１がタングステンである場合、例えば、窒化チタン（ＴｉＮ）とチタン（Ｔｉ）との積層構造膜が選ばれる。ブロック絶縁膜１１ａは、導電膜１１からメモリ膜１０３側への電荷のバックトンネリングを抑制する。バリア膜１１ｂは、導電膜１１とブロック絶縁膜１１ａとの密着性を向上させる。

半導体ボディ１０２の形状は、例えば、底を有した筒状である。半導体ボディ１０２は、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンである。半導体ボディ１０２は、例えば、アンドープシリコンである。また、半導体ボディ１０２は、ｐ型シリコンであってもよい。半導体ボディ１０２は、ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣおよびソース側選択トランジスタＳＴＳのそれぞれのチャネルとなる。

メモリ膜１０３は、ブロック絶縁膜１１ａ以外の部分が、メモリホールＭＨの内壁と半導体ボディ１０２との間に設けられている。メモリ膜１０３の形状は、例えば、筒状である。複数のメモリセルＭＣは、半導体ボディ１０２と、ワード線ＷＬとなる導電膜１１との間に記憶領域を有し、Ｚ方向に積層されている。メモリ膜１０３は、例えば、カバー絶縁膜１０３ａ、電荷捕獲膜１０３ｂ、および、トンネル絶縁膜１０３ｃを含む。半導体ボディ１０２、電荷捕獲膜１０３ｂおよびトンネル絶縁膜１０３ｃのそれぞれはＺ方向に延びている。以上のことから、複数の柱状体ＣＬ１のそれぞれは、積層体１内をＺ方向に延伸する半導体ボディ１０２、および、半導体ボディ１０２の外周面上に設けられたメモリ膜１０３を含んでいる。

カバー絶縁膜１０３ａは、絶縁膜１２と電荷捕獲膜１０３ｂとの間に設けられている。カバー絶縁膜１０３ａは、例えば、シリコン酸化物を含む。カバー絶縁膜１０３ａは、犠牲膜（図示せず）を導電膜１１にリプレースするとき（リプレース工程）、電荷捕獲膜１０３ｂがエッチングされないように保護する。カバー絶縁膜１０３ａは、リプレース工程において、導電膜１１とメモリ膜１０３との間から除去されてもよい。この場合、図２Ａおよび図２Ｂに示すように、導電膜１１と電荷捕獲膜１０３ｂとの間には、例えば、ブロック絶縁膜１１ａが設けられる。また、導電膜１１の形成にリプレース工程を利用しない場合には、カバー絶縁膜１０３ａは、無くてもよい。

電荷捕獲膜１０３ｂは、ブロック絶縁膜１１ａおよびカバー絶縁膜１０３ａとトンネル絶縁膜１０３ｃとの間に設けられている。電荷捕獲膜１０３ｂは、例えば、シリコン窒化物（ＳｉＮ）を含み、膜中に電荷をトラップするトラップサイトを有する。電荷捕獲膜１０３ｂのうち、ワード線ＷＬとなる導電膜１１と半導体ボディ１０２との間に挟まれた部分は、電荷捕獲部としてメモリセルＭＣの記憶領域を構成する。メモリセルＭＣの閾値電圧は、電荷捕獲部中の電荷の有無、または、電荷捕獲部中に捕獲された電荷の量によって変化する。これにより、メモリセルＭＣは、情報を保持する。

トンネル絶縁膜１０３ｃは、半導体ボディ１０２と電荷捕獲膜１０３ｂとの間に設けられている。トンネル絶縁膜１０３ｃは、例えば、シリコン酸化物、または、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜１０３ｃは、半導体ボディ１０２と電荷捕獲膜１０３ｂとの間の電位障壁である。例えば、半導体ボディ１０２から電荷捕獲部へ電子を注入するとき（書き込み動作）、および、半導体ボディ１０２から電荷捕獲部へ正孔を注入するとき（消去動作）、電子および正孔が、それぞれトンネル絶縁膜１０３ｃの電位障壁を通過（トンネリング）する。

コア層１０１は、筒状の半導体ボディ１０２の内部スペースを埋め込む。コア層１０１の形状は、例えば、柱状である。コア層１０１は、例えば、シリコン酸化物を含み、絶縁性である。

図３の複数の柱状体ＣＬＨＲのそれぞれは、積層体１内に設けられたホールＨＲ内に設けられている。ホールＨＲは、Ｚ方向に沿って積層体１の上端から積層体１を貫通し、積層体１内および半導体部３３内にかけて設けられている。柱状体ＣＬＨＲは、シリコン酸化物を含む。また、柱状体ＣＬＨＲのそれぞれは、柱状体ＣＬ１と同じ構成であってもよい。柱状体ＣＬＨＲのそれぞれは、例えば、階段領域（Staircase）およびタップ領域（Tap）に設けられている。柱状体ＣＬＨＲは、犠牲膜（図示せず）を導電膜１１にリプレースするとき（リプレース工程）、階段領域およびタップ領域に形成される空隙を保持するための支持部材として機能する。

半導体記憶装置１００は、半導体部１４をさらに含む。半導体部１４は、積層体１と半導体部３３との間に位置している。半導体部１４の導電型は、例えば、ｎ型であり、ソース側選択ゲートＳＧＳとして機能してもよい。

図４Ａは、図３のＡ－Ａ線における模式断面図である。半導体記憶装置１００は、積層体１と、積層体１内をＺ方向に延伸する複数の柱状体ＣＬ１（柱状体ＣＬ１＿Ａ～Ｄ）と、積層体１の上方に設けられたガイド絶縁膜２１と、ガイド絶縁膜２１の上方に設けられた絶縁層６１と、ガイド絶縁膜２１および絶縁層６１をＺ方向に貫通する絶縁体５０とを備えている。絶縁層６１は、第１絶縁層の例である。

複数の柱状体ＣＬ１は、コア層１０１と、コア層１０１の外周面上に設けられた半導体ボディ１０２と、半導体ボディ１０２の外周面上に設けられたメモリ膜１０３とを備えており、さらに上方部分にキャップ層１０４を備えている。キャップ層１０４は、例えば、ｎ型のアモルファスシリコンを含んでおり、半導体ボディ１０２と電気的に接続されている。

ガイド絶縁膜２１は、上述のとおり、積層体１の絶縁膜１２とは異なる材料で構成されている。例えば、絶縁膜１２がシリコン酸化膜である場合には、ガイド絶縁膜２１は、シリコン酸化物以外の絶縁材料で構成される。例えば、ガイド絶縁膜２１には、シリコン窒化物（ＳｉＮ）または酸化アルミニウム（Ａｌ_２Ｏ_３）が用いられる。なお、ガイド絶縁膜２１がシリコン窒化物を含む場合、厚さＴ１は、例えば４００ｎｍ以下である。また、ガイド絶縁膜２１が酸化アルミニウムを含む場合、厚さＴ１は、例えば３５０ｎｍ以下である。絶縁層６１は、例えば、ＴＥＯＳ（Tetra EthOxy Silane）を用いて形成されたシリコン酸化膜が用いられる。

各柱状体ＣＬ１上には、コンタクトＣＨが設けられている。コンタクトＣＨは、各柱状体ＣＬ１の半導体ボディ１０２に電気的に接続されている。

浅いスリットＳＨＥ内の絶縁体５０は、ガイド絶縁膜２１の開口部Ａ１を介して、ガイド絶縁膜２１をＺ方向に貫通する。開口部Ａ１は、その側面において段差を有する。すなわち、開口部Ａ１は、絶縁体５０とガイド絶縁膜２１との間の界面において段差を有する。浅いスリットＳＨＥが延伸するＸ方向に対して略垂直断面において、絶縁体５０とガイド絶縁膜２１との間の界面は段差を有する。

実際には、絶縁体５０とガイド絶縁膜２１との間の界面は、変曲点を有するテーパー形状のように曲面となっている場合もある。より詳細には、開口部Ａ１は、Ｚ方向の上端部の幅Ｗ１が、下端部の幅Ｗ２に比べて大きいテーパー形状を有している。開口部Ａ１のテーパー形状は、ガイド絶縁膜２１の厚み方向（Ｚ方向）の途中で段差を有するか、あるいは、変曲点Ｐ１を有する。変曲点Ｐ１におけるテーパー比の変化が緩やかな場合には、開口部Ａ１の側面は曲面となり、変曲点Ｐ１におけるテーパー比が急激に変化する場合には、開口部Ａ１のテーパー形状は段差となる。なお、開口部Ａ１のテーパー形状の変曲点の数は、特に限定せず、いくつでもよい。

さらに絶縁体５０は、積層体１の上層部分の少なくとも１層の導電膜１１を貫通している。例えば、絶縁体５０は、柱状体ＣＬ１＿Ｂと柱状体ＣＬ１＿Ｃの間において、積層体１の最上層から３層までの導電膜１１を貫通している。これにより、絶縁体５０は、積層体１の上層部分の導電膜１１（例えば、最上層から３層の導電膜１１）を電気的に分割し、この分割された上層部分の導電膜１１をドレイン側選択ゲートＳＧＤとして機能させることができる。分割されたそれぞれのドレイン側選択ゲートＳＧＤは絶縁体５０で分離されているため、いずれかのドレイン側選択ゲートＳＧＤに選択的に電力供給することができる。

次に、ガイド絶縁膜２１の機能について説明する。

ドレイン側選択ゲートＳＧＤの正常な機能を確保するためには、絶縁体５０と柱状体ＣＬ１との距離を確保する必要がある。例えば、絶縁体５０と柱状体ＣＬ１＿Ｂとの間の距離をＤ１とし、絶縁体５０と柱状体ＣＬ１＿Ｃとの間の距離をＤ２とする。この場合、距離Ｄ１、Ｄ２を所定距離以上に確保することによって、柱状体ＣＬ１＿Ｂまたは柱状体ＣＬ１＿Ｃに隣接している上層部分の導電膜１１が、ドレイン側選択ゲートＳＧＤとして正常に機能することができる。これにより、ドレイン側選択トランジスタＳＴＤは、セル電流を正常に流すことができる。なお、柱状体ＣＬ１＿Ｂと柱状体ＣＬ１＿Ｃとの間は距離Ｄ３である。距離Ｄ３は、距離Ｄ１と、距離Ｄ２と、絶縁体５０の幅Ｗ２との和である。また、好ましくは、距離Ｄ２は、距離Ｄ１にほぼ等しい。

ところで、上述のように、積層体１は、まず絶縁膜１２と犠牲膜１１ｃ（図５等参照）との積層体１ａを形成し、犠牲膜１１ｃを導電膜１１に置換することによって形成される（リプレース工程）。リプレース工程では、導電膜１１の熱収縮によって積層体１に応力が印加され、積層体１内の柱状体ＣＬ１が傾斜することがある。このとき、浅いスリットＳＨＥおよび絶縁体５０は、リプレース工程後に形成されるため、積層体１に対して所望の位置に形成することができなくなるおそれがある。尚、浅いスリットＳＨＥおよび絶縁体５０の位置ずれについては、図１１Ａ～図１１Ｄを参照して後で説明する。

浅いスリットＳＨＥおよび絶縁体５０の位置ずれは、ドレイン側選択ゲートＳＧＤの不良の原因となり得る。例えば、浅いスリットＳＨＥおよび絶縁体５０が、柱状体ＣＬ１＿ＢまたはＣＬ１＿Ｃに接触していると、ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタ（図１のＳＴＤ）を正常にオン／オフ制御することができず、セル電流を正常に流すことができなくなるおそれがある。

そこで、本実施形態では、距離Ｄ１、Ｄ２を確保するために、ガイド絶縁膜２１を積層体１上に設けている。ガイド絶縁膜２１は、図５に示す絶縁膜１２と犠牲膜１１ｃとの積層体１ａを形成した後、リプレース工程前に、該積層体１ａ上に形成される。このとき、ガイド絶縁膜２１には開口部Ａ１が形成される。ガイド絶縁膜２１および開口部Ａ１は、リプレース工程前に積層体１ａ上に形成されるので、積層体１ａに対して、所望の位置に形成され得る。例えば、開口部Ａ１は、柱状体ＣＬ１＿Ｂと柱状体ＣＬ１＿Ｃとのほぼ中間に形成され得る。その後、リプレース工程によって積層体１が導電膜１１からの応力によって傾斜した場合であっても、積層体１上のガイド絶縁膜２１および開口部Ａ１は、積層体１の傾斜とともに移動する。即ち、リプレース工程において、積層体１が傾斜しても、積層体１に対するガイド絶縁膜２１および開口部Ａ１の相対位置はほぼ変わらない。例えば、開口部Ａ１が柱状体ＣＬ１＿Ｂと柱状体ＣＬ１＿Ｃとのほぼ中間にある場合、リプレース工程後であっても、開口部Ａ１は、柱状体ＣＬ１＿Ｂと柱状体ＣＬ１＿Ｃとのほぼ中間に位置する。従って、浅いスリットＳＨＥの形成の際に、ガイド絶縁膜２１の開口部Ａ１をマスクとして用いることによって、浅いスリットＳＨＥおよび絶縁体５０は、積層体１に対して所望の位置、例えば、柱状体ＣＬ１＿Ｂと柱状体ＣＬ１＿Ｃとのほぼ中間に形成され得る。これにより、距離Ｄ１、Ｄ２を確保することができ、ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタを正常にオン／オフ制御することができる。その結果、ドレイン側選択トランジスタは、セル電流を正常に流すことができる。

図４Ｂは、図３の領域Ｂの拡大平面図である。複数の柱状体ＣＬ１はＺ方向から見たＸ－Ｙ平面の平面視において、例えば、六方最密配置のように２次元的に配置されている。絶縁体５０は、Ｘ方向に延伸するように設けられている。このため、ガイド絶縁膜２１の開口部Ａ１についても、Ｘ方向に延伸するように設けられている。なお、図４Ｂでは図示しないが、板状部４０（深いスリットＳＴ）も、絶縁体５０と同様に、Ｘ方向に延伸するように設けられている。従って、絶縁体５０と板状部４０は、互いにＸ方向に略平行に延伸するように設けられている。また、絶縁体５０の下に重複するように設けられている柱状体ＣＬ１があってもよい。絶縁体５０の下にある柱状体ＣＬ１は、ダミーストリング（以下、柱状体ＣＬ１＿ＤＭ）であり、半導体記憶装置１００においては、メモリストリングとして機能しない。また、複数の柱状体ＣＬ１の上方にコンタクトＣＨ、ＶＹを備えている。コンタクトＣＨ、ＶＹは、ガイド絶縁膜２１を貫通し、複数の柱状体ＣＬ１に電気的に接続されている。

尚、本実施形態において、第１膜は、浅いスリットＳＨＥ内の絶縁体５０に対応するが、隣接する浅いスリットＳＨＥ間のドレイン側選択ゲートＳＧＤに対応すると解釈してもよい。この場合、第１膜は、例えば、タングステンのような導電性材料でよい。

次に、半導体記憶装置１００の製造方法について説明する。

図５～図１４は、第１実施形態に係る半導体記憶装置１００の製造方法の一例を示す模式図である。図５～図１４には、便宜的に、浅いスリットＳＨＥおよび深いスリットＳＴを並べて示している。

まず、図５に示すように、犠牲膜１１ｃおよび絶縁膜１２を交互に積層した積層体１ａを、図１Ａの基体部３上に形成する。犠牲膜１１ｃは、第１犠牲膜の例である。絶縁膜１２には、例えば、シリコン酸化膜が用いられ、犠牲膜１１ｃには、例えば、シリコン窒化膜が用いられる。

次に、リソグラフィ技術及びエッチング技術等を用いて、積層体１ａ内に複数のメモリホールＭＨを形成する。次に、メモリホールＭＨ内に、コア層１０１、コア層１０１の外周上に設けられた半導体ボディ１０２、半導体ボディ１０２の外周上に設けられたメモリ膜１０３を形成し、複数の柱状体ＣＬ１を形成する。

次に、積層体１ａ上にガイド絶縁膜２１を形成する。ガイド絶縁膜２１には、絶縁膜１２とは異なる絶縁材料を用いる。例えば、絶縁膜１２がシリコン酸化膜である場合、ガイド絶縁膜２１には、シリコン窒化物（ＳｉＮ）または酸化アルミニウム（Ａｌ_２Ｏ_３）が用いられる。これにより、絶縁膜１２またはガイド絶縁膜２１を選択的にエッチングすることができる。ガイド絶縁膜２１がシリコン窒化膜である場合、ガイド絶縁膜２１の厚さは、例えば４００ｎｍ以下であることが好ましい。また、ガイド絶縁膜２１が酸化アルミニウム膜である場合、ガイド絶縁膜２１の厚さは、例えば３５０ｎｍ以下であることが好ましい。次に、リソグラフィ技術およびエッチング技術を用いて、ガイド絶縁膜２１に開口部Ａ１および開口部Ａ２を形成する。開口部Ａ１は、浅いスリットＳＨＥを形成するために用いられる。開口部Ａ２は、深いスリットＳＴを形成するために用いられる。開口部Ａ１およびＡ２は、互いに略平行に、Ｘ方向に延伸するように形成される。即ち、開口部Ａ１およびＡ２は、Ｚ方向から見た平面視において、ストライプ状に形成される。

次に、犠牲膜６１を、ガイド絶縁膜２１上に堆積する。犠牲膜６１は開口部Ａ１と開口部Ａ２との内部に充填される。犠牲膜６１は、第２犠牲膜の例である。犠牲膜６１には、例えば、ＴＥＯＳ（Tetra EthOxy Silane）を用いて形成されたシリコン酸化膜が用いられる。これにより、図５に示す構造が得られる。

次に、図６に示すように、リソグラフィ技術を用いて、フォトレジスト膜７１を犠牲膜６１上に形成し、フォトレジスト膜７１に開口部Ａ４を形成する。開口部Ａ４は、ガイド絶縁膜２１の開口部Ａ２の上方に形成される。開口部Ａ４は、開口部Ａ２と同様に、Ｘ方向に延伸するように形成される。一方、Ｘ方向に対して垂直断面において、フォトレジスト膜７１の開口部Ａ４のＹ方向における幅は、ガイド絶縁膜２１の開口部Ａ２のＹ方向における幅よりも狭くなっている。

次に、図７に示すように、フォトレジスト膜７１をマスクとして用いて、エッチング技術で、開口部Ａ２内の一部分の犠牲膜６１を除去する。次に、犠牲膜６１をマスクとして用いて、積層体１ａを貫通する深いスリットＳＴを、ＲＩＥ（Reactive Ion Etching）法等のエッチング技術で形成する。このとき、開口部Ａ４の幅は、開口部Ａ２の幅よりも狭いので、深いスリットＳＴのＹ方向の幅Ｗ４は、開口部Ａ２のＹ方向の幅Ｗ３よりも狭くなる。

次に、深いスリットＳＴを介して、積層体１ａの犠牲膜１１ｃをリン酸溶液などで除去し、Ｚ方向に隣接する絶縁膜１２間に第１空間を形成する。第１空間内においては、絶縁膜１２および柱状体ＣＬ１が露出される。

次に、第１空間内に露出された絶縁膜１２および柱状体ＣＬ１の表面に、例えば、窒化チタン（ＴｉＮ）等のバリアメタルを成膜する（図示せず）。

次に、例えば、タングステン（Ｗ）等の導電性金属を第１空間内に埋め込む。これにより、図８に示すように、Ｚ方向に隣接する絶縁膜１２間の第１空間内に、導電膜１１の導電性金属が埋め込まれる。このように、犠牲膜１１ｃを導電膜１１に置換する工程を、リプレース工程と呼ぶ。

幅Ｗ４が幅Ｗ３よりも狭いので、ガイド絶縁膜２１は、板状部４０から離間しており、ガイド絶縁膜２１と板状部４０との間には、犠牲膜６１が存在する。これにより、ガイド絶縁膜（例えば、シリコン窒化膜）２１は、犠牲膜（例えば、シリコン酸化膜）６１によって被覆されている。よって、リプレース工程において、犠牲膜（例えば、シリコン窒化膜）１１ｃを除去する際に、ガイド絶縁膜２１はエッチングされない。このように、ガイド絶縁膜２１の開口部Ａ２の幅Ｗ３をスリットＳＴの幅Ｗ４よりも広くすることによって、ガイド絶縁膜２１に対して選択的に犠牲膜１１ｃを除去することができる。

次に、図８に示すように、深いスリットＳＴにシリコン酸化物などの絶縁膜を充填して板状部４０を形成する。板状部４０は、積層体１およびガイド絶縁膜２１をＺ方向に貫通している。これにより、隣接する２つの板状部４０間に挟まれたメモリセルがブロックとして区画される。ガイド絶縁膜２１は、板状部４０からも離間している。なお、板状部４０は、深いスリットＳＴにシリコン酸化物などの絶縁膜を成膜し、その内部に導電材料を埋め込んでもよい。これにより、深いスリットＳＴは、ブロック間の絶縁分離部として機能しつつ、配線としても用いられ得る。

次に、図９に示すように、リソグラフィ技術を用いてフォトレジスト膜７２を、犠牲膜６１上に形成し、フォトレジスト膜７２に開口部Ａ５を形成する。開口部Ａ５は、ガイド絶縁膜２１の開口部Ａ１の上方に形成される。開口部Ａ５は、開口部Ａ１と同様に、Ｘ方向に延伸するように形成される。一方、Ｘ方向に対して垂直断面において、フォトレジスト膜７２の開口部Ａ５のＹ方向における幅は、ガイド絶縁膜２１の開口部Ａ１のＹ方向における幅よりも広くなっている。

次に、フォトレジスト膜７２をマスクとして用いて、開口部Ａ１を含む領域の犠牲膜６１をエッチング技術で選択的に除去する。次に、図１０に示すように、犠牲膜６１およびガイド絶縁膜２１をマスクとして用いて、ガイド絶縁膜２１を貫通し、かつ、積層体１の上層部分の導電膜１１を貫通する浅いスリットＳＨＥを形成する。本実施形態では、浅いスリットＳＨＥは、上層部分の３層の導電膜１１を貫通しているが、上層部分の少なくとも１層の導電膜１１を貫通していればよい。このとき、ガイド絶縁膜２１の上部は、ガイド絶縁膜２１の開口部Ａ１よりも広い開口部Ａ５を有する犠牲膜６１をマスクとしてエッチングされる。このため、ガイド絶縁膜２１の上部は、比較的広い幅Ｗ１でエッチングされ、ガイド絶縁膜２１の下部は、比較的狭い幅Ｗ２のままとなる。また、積層体１の上層部分は、開口部Ａ１を有するガイド絶縁膜２１をマスクとしてエッチングされる。このため、積層体１の上層部分に形成される浅いスリットＳＨＥは、比較的狭い幅Ｗ２以下で形成される。なお、この工程でガイド絶縁膜２１上に残存した犠牲膜６１が、第１膜の一例である。

このように、開口部Ａ１の上部の幅Ｗ１は、開口部Ａ１の下部の幅Ｗ２よりも広く形成される。開口部Ａ１の側面には段差が形成される。あるいは、開口部Ａ１の側面には、変曲点Ｐ１を有する曲面状のテーパー形状が形成される。

尚、変曲点Ｐ１におけるテーパー比の変化が緩やかな場合には、開口部Ａ１の側面は曲面となり、変曲点Ｐ１におけるテーパー比が急激に変化する場合、開口部Ａ１のテーパー形状は段差となる。開口部Ａ１のテーパー形状の変曲点の数は、特に限定せず、いくつでもよい

ここで、図１１Ａ～図１１Ｄを参照して上述のリプレース工程による浅いスリットＳＨＥの位置ずれについて詳細に説明する。図１１Ａおよび図１１Ｂでは、ガイド絶縁膜２１を用いずに浅いスリットＳＨＥを形成した場合を示す。図１１Ｃおよび図１１Ｄは、本実施形態によるガイド絶縁膜２１を用いて浅いスリットＳＨＥを形成した場合を示す。

図１１Ａおよび図１１Ｂは、それぞれリプレース工程の前および後における積層体１（または１ａ）の上層部を示す。

図１１Ａおよび図１１Ｂに示すように、リプレース工程では、犠牲膜１１ｃを導電膜１１に置換する。このとき導電性金属は、冷却されると熱収縮が発生する。導電性金属の容積が大きい場合ほど、導電性金属の熱収縮は大きくなる。したがって、導電膜１１の導電性金属（例えば、タングステン）の容積に偏りがあると、積層体１が一方側へ引っ張られ、積層体１が傾斜してしまう。

例えば、図１１Ａのリプレース工程前において、隣接する柱状体ＣＬ１＿Ｂと柱状体ＣＬ１＿Ｃとの間の中間線をＬ１とすると、図１１Ｂのリプレース工程後において、中間線Ｌ１は、導電膜１１の熱収縮の影響により、柱状体ＣＬ１＿Ｂ側（Ｙ１方向）へ移動する場合がある。この場合、浅いスリットＳＨＥの形成予定位置は、図１１Ａのリプレース工程前において中間線Ｌ１にあるものの、図１１Ｂのリプレース工程後においてＹ１方向とは反対側へ移動して、柱状体ＣＬ１＿Ｃに接近してしまう。このような柱状体ＣＬ１＿Ｂ、ＣＬ１＿Ｃの移動については、リソグラフィ工程におけるアラインメントの指標がないため、浅いスリットＳＨＥは、そのまま上記形成予定位置に形成されると、柱状体ＣＬ１＿Ｃに接触するおそれがある。

一方、図１１Ｃおよび図１１Ｄでは、開口部Ａ１を有するガイド絶縁膜２１が積層体１上に形成されている。上述のように、開口部Ａ１は、ガイド絶縁膜２１の中間線Ｌ１の位置に形成される。ガイド絶縁膜２１は、リプレース後、柱状体ＣＬ１＿Ｂおよび柱状体ＣＬ１＿Ｃとともに、矢印Ｙ１方向に移動する。このため、開口部Ａ１と柱状体ＣＬ１＿Ｂ、ＣＬ１＿Ｃとの相対的な位置関係は、リプレース工程の前後においてほぼ変化しない。言い換えると、開口部Ａ１と柱状体ＣＬ１＿Ｂとの間の距離、および、開口部Ａ１と柱状体ＣＬ１＿Ｃとの間の距離は、リプレース工程の前後においてほぼ変化しない。したがって、開口部Ａ１を用いて浅いスリットＳＨＥを形成した場合、図１１Ｄに示すように、浅いスリットＳＨＥは、中間線Ｌ１の位置に自己整合的に形成され得る。このため、浅いスリットＳＨＥと柱状体ＣＬ１＿Ｂとの距離、および、浅いスリットＳＨＥと柱状体ＣＬ１＿Ｃとの距離を確保することができる。これにより、ドレイン側選択ゲートＳＧＤの形成不良を抑制することができる。

このように、ガイド絶縁膜２１の開口部Ａ１は、浅いスリットＳＨＥを形成するべき位置を示すガイドとして機能する。ガイド絶縁膜２１の開口部Ａ１によって、浅いスリットＳＨＥは、中間線Ｌ１に自己整合的に形成され得る。また、ガイド絶縁膜２１の開口部Ａ１は、図６または図９のリソグラフィ工程におけるアラインメントの指標としても機能し得る。

次に、図１２に示すように、絶縁体５０を浅いスリットＳＨＥに充填し、かつ、犠牲膜６１の上に形成する。絶縁体５０には、例えば、シリコン酸化物が用いられる。 尚、本実施形態において、第１膜は、浅いスリットＳＨＥ内の絶縁体５０に対応するが、隣接する浅いスリットＳＨＥ間のドレイン側選択ゲートＳＧＤに対応すると解釈してもよい。この場合、第１膜は、例えば、タングステンのような導電性材料でよい。

次に、図１３に示すように、絶縁体５０の上に層間絶縁膜８１を形成する。層間絶縁膜８１には、例えば、シリコン酸化物が用いられる。次に、リソグラフィ技術およびエッチング技術を用いて、柱状体ＣＬ１上の層間絶縁膜８１、絶縁体５０、犠牲膜６１およびガイド絶縁膜２１を加工し、コンタクトＣＨの形成位置にコンタクトホールを形成する。このコンタクトホールは、キャップ層１０４の上面に到達する深さまで形成され、Ｚ方向からの平面視では略扁円形または略楕円形でよい。次に、このコンタクトホールに、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）またはタングステン（Ｗ）を充填し、これをＣＭＰ（Chemical Mechanical Polishing）法で研磨する。これにより、図１３に示すように、コンタクトＣＨが形成される。

次に、図１４に示すように、層間絶縁膜８１の上に層間絶縁膜８２を形成する。層間絶縁膜８２には、例えば、シリコン酸化物が用いられる。次に、リソグラフィ技術およびエッチング技術を用いて、コンタクトＣＨ上の層間絶縁膜８２にビアホールを形成する。このビアホールは、コンタクトＣＨの上面に到達する深さまで形成され、Ｚ方向からの平面視では略円形または略楕円形でよい。次に、このビアホール内に、チタン、窒化チタン又はタングステンを充填し、これをＣＭＰ法で研磨する。これにより、ビアコンタクトＶＹが形成される。

この後、図示しないが、コンタクトＶＹの上方に、コンタクトＶＹに電気的に接続するように複数のビット線を設ける。これにより、ビット線と柱状体ＣＬ１が、コンタクトＣＨおよびＶＹを介して電気的に接続される。ビット線は、Ｚ方向から見た平面視において、絶縁体５０の延伸方向に対して略直交方向（Ｙ方向）に延伸するように設けられる。その後、他の多層配線構造等を形成し、第１実施形態に係る半導体記憶装置１００が完成する。

以上のように、第１実施形態の半導体記憶装置１００によれば、積層体１の上に、開口部Ａ１を有するガイド絶縁膜２１が設けられている。ガイド絶縁膜２１は、絶縁膜１２と犠牲膜１１ｃとの積層体１ａを形成した後、リプレース工程前に、積層体１ａ上に形成される。従って、リプレース工程によって積層体１が傾斜した場合であっても、ガイド絶縁膜２１および開口部Ａ１が積層体１の傾斜とともに移動し、積層体１に対するガイド絶縁膜２１および開口部Ａ１の相対位置は変わらない。よって、ガイド絶縁膜２１の開口部Ａ１は、その後に形成される浅いスリットＳＨＥおよび絶縁体５０の適切な位置の指標になり得る。即ち、ガイド絶縁膜２１の開口部Ａ１を用いて浅いスリットＳＨＥを自己整合的に形成することにより、リプレース工程において柱状体ＣＬ１の傾斜が発生した場合でも、所望の位置に浅いスリットＳＨＥを形成することができる。その結果、距離Ｄ１、Ｄ２を確保することができるので、ドレイン側選択ゲートＳＧＤの不良を抑制することができる。

（第２実施形態）
第２実施形態では、ガイド絶縁膜２１がさらに開口部Ａ３を有している。開口部Ａ３は、コンタクトＣＨの位置合わせにおいてガイドとして機能する。

第２実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。このため、第２実施形態においても第１実施形態と同様の効果を得ることができる。

図１５～図２１は、第２実施形態に係る半導体記憶装置１００の製造方法の一例を示す模式断面図である。

まず、図５を参照して説明したように、積層体１ａを形成し、積層体１ａ内に複数の柱状体ＣＬ１を形成する。次に、積層体１ａ上にガイド絶縁膜２１を形成する。

次に、リソグラフィ技術およびエッチング技術を用いて、ガイド絶縁膜２１に開口部Ａ１、開口部Ａ２、および、開口部Ａ３を形成する。開口部Ａ１および開口部Ａ２は、第１実施形態による開口部Ａ１、Ａ２と同じでよい。開口部Ａ３は、複数の柱状体ＣＬ１上に形成され、コンタクトＣＨの形成予定位置に予め形成される。開口部Ａ３は、例えば、円形状または楕円状である。

次に、犠牲膜６１を、ガイド絶縁膜２１上に堆積する。犠牲膜６１は、開口部Ａ１～Ａ３の内部に充填される。これにより、図１５で示す構造が得られる。

次に、図１６に示すように、リソグラフィ技術を用いて、フォトレジスト膜７３を犠牲膜６１上に形成し、フォトレジスト膜７１に開口部Ａ６を形成する。開口部Ａ６は、ガイド絶縁膜２１の開口部Ａ３の上方に形成される。開口部Ａ６は、開口部Ａ３と同様に例えば、円形状または楕円状でよい。

次に、図１７に示すように、フォトレジスト膜７３をマスクとして用いて、エッチング技術で、開口部Ａ３内の犠牲膜６１を除去する。次に、導電膜９１を、開口部Ａ３の内部に充填するように形成する。導電膜９１は、第３導電膜の例である。導電膜９１は、導電性金属であり、例えば、Ｗ（タングステン）である。導電膜９１は、開口部Ａ３を介して、柱状体ＣＬ１と電気的に接続される。

次に、図１８が示すように、ＣＭＰ（Chemical Mechanical Polishing）法およびウェットエッチング法を用いて、導電膜９１を研磨およびエッチバックする。これにより、ガイド絶縁膜２１上の導電膜９１を除去しつつ、開口部Ａ３内の下方に導電膜９１を残置させる。導電膜９１は、コンタクトＣＨとして機能するので、以下、導電膜９１をコンタクトＣＨとも呼ぶ。このように、リプレース工程前に、コンタクトＣＨを柱状体ＣＬ１上に形成することができる。これにより、リプレース工程によって積層体１が導電膜１１からの応力によって傾斜した場合であっても、ガイド絶縁膜２１およびコンタクトＣＨは、積層体１の傾斜とともに移動する。つまり、リプレース工程後、積層体１に対するガイド絶縁膜２１およびコンタクトＣＨの相対位置はほぼ変わらない。よって、コンタクトＣＨが柱状体ＣＬ１の位置からずれることを抑制することができる。

次に、図１９に示すように、ガイド絶縁膜２１と同様の材料（例えば、シリコン窒化物または酸化アルミニウム）を開口部Ａ３内に充填し、犠牲膜６２を、ガイド絶縁膜２１および犠牲膜６１の上に形成する。犠牲膜６２は、犠牲膜６１と同様の材料（例えば、シリコン酸化膜）でよい。犠牲膜６１、６２とは、一体として絶縁層６０と呼ぶ。絶縁層６０は、第１絶縁層の例である。

次に、図６～図１０を参照して説明した工程を得て、スリットＳＴの形成、リプレース工程、板状部４０を形成する。

ここで、図２０を参照して、導電膜９１（コンタクトＣＨ）と開口部Ａ１の関係について詳細に説明する。図２０は、浅いスリットＳＨＥおよびその周囲の構成を示す断面図である。コンタクトＣＨの高さＨ１は、開口部Ａ１の段差までの高さＨ２よりも低い。コンタクトＣＨの高さＨ１は、Ｚ方向におけるコンタクトＣＨの下面から上面までの高さである。開口部Ａ１の段差までの高さＨ２は、Ｚ方向における開口部Ａ１の下面から段差または変曲点までの高さである。これにより、柱状体ＣＬ１＿ＢまたはＣＬ１＿Ｃと浅いスリットＳＨＥとの距離が短い場合においても、コンタクトＣＨが浅いスリットＳＨＥの段差面または曲面から突出することを抑制することができる。

もし、コンタクトＣＨが浅いスリットＳＨＥの段差面または曲面から突出していると、コンタクトＣＨの上にビアコンタクトＶＹを形成することができず、柱状体ＣＬ１とビット線ＢＬとの電気的な接続が不良となる。

これに対し、第２実施形態では、予めコンタクトＣＨの高さＨを、開口部Ａ１の下段までの高さＨ２よりも低く形成することで、コンタクトＣＨが浅いスリットＳＨＥへ突出することを抑制することができる。これにより、コンタクトＣＨを介してビット線ＢＬと柱状体ＣＬ１とを電気的に接続することができる。

次に、第１実施形態と同様に、絶縁体５０を浅いスリットＳＨＥ内に充填する。次に、図２１に示すように、リソグラフィ技術およびエッチング技術を用いて、絶縁体５０を加工し、コンタクトＣＨの位置にビアホールを形成する。このビアホールは、コンタクトＣＨの上面に到達する深さまで形成され、Ｚ方向からの平面視では略扁円形または略楕円形に形成してもよい。次に、このビアホールに、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）またはタングステン（Ｗ）を充填し、これをＣＭＰ（Chemical Mechanical Polishing）法で研磨する。これにより、ビアコンタクトＶＹが形成される。なお、Ｚ方向から見た平面視において、ビアコンタクトＶＹは、コンタクトＣＨの外側に逸脱しないようにコンタクトＣＨの内側にある。

この後、第１実施形態と同様に、コンタクトＶＹの上方に、コンタクトＶＹに電気的に接続するように複数のビット線ＢＬを設ける。その後、他の多層配線構造等を形成し、第２実施形態に係る半導体記憶装置１００が完成する。

以上のように、第２実施形態によれば、ガイド絶縁膜２１は、開口部Ａ１、Ａ２だけでなく、コンタクトＣＨ形成用の開口部Ａ３を有する。これにより、リプレース工程前に、予め柱状体ＣＬ１の上にコンタクトＣＨを形成することができる。従って、リプレース工程によって積層体１が傾斜した場合であっても、コンタクトＣＨが積層体１の傾斜とともに移動し、積層体１に対するコンタクトＣＨの相対位置は変わらない。よって、コンタクトＣＨは、柱状体ＣＬ１に接続された状態を維持し、ビット線と柱状体ＣＬ１との接続を維持することができる。

第２実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。従って、第２実施形態は、第１実施形態と同様の効果を得ることができる。

（第３実施形態）
図２２～図２９Ｂは、第３実施形態に係る半導体記憶装置１００の製造方法を示す模式断面図である。第２実施形態では、リプレース工程前に、コンタクトＣＨを予め形成している。一方、第３実施形態では、リプレース工程前に、ガイド絶縁膜２１に開口部Ａ３を形成しておき、リプレース工程後、ガイド絶縁膜２１の開口部Ａ３をガイドとして用いて、コンタクトＣＨを形成する。このとき、コンタクトＣＨおよび浅いスリットＳＨＥを同時に形成する。第３実施形態の構成およびその他の製造方法は、第２実施形態の構成および製造方法と同様でよい。

まず、図２２に示すように、第２実施形態と同様に、積層体１ａを形成し、積層体１ａ内に複数の柱状体ＣＬ１を形成する。次に、積層体１ａ上にガイド絶縁膜２１を形成する。

次に、リソグラフィ技術およびエッチング技術を用いて、ガイド絶縁膜２１に開口部Ａ１、開口部Ａ２、および、開口部Ａ３を形成する。開口部Ａ１～Ａ３は、第２実施形態による開口部Ａ１～Ａ３と同じでよい。

次に、犠牲膜６１を、ガイド絶縁膜２１上に堆積する。犠牲膜６１は、開口部Ａ１～Ａ３の内部に充填される。これにより、図２２に示す構造が得られる。

次に、図６～図８を参照して説明した工程を経て、スリットＳＴの形成、リプレース工程および板状部４０の形成を行う。

次に、図２３に示すように、リソグラフィ技術を用いて、フォトレジスト膜７４を犠牲膜６１の上に形成する。フォトレジスト膜７４は、板状部４０、板状部４０の両側にある犠牲膜６１およびガイド絶縁膜２１の端部を被覆するようにパターニングされる。フォトレジスト膜７４は、幅Ｗ３よりも広く形成されガイド絶縁膜２１の開口部Ａ２上を被覆するが、開口部Ａ１、Ａ３上を被覆しない。

次に、図２４に示すように、フォトレジスト膜７４およびガイド絶縁膜２１をマスクとして用いて、開口部Ａ１および開口部Ａ３に充填されている犠牲膜６１をエッチング技術で除去する。このとき、ガイド絶縁膜２１の上部が部分的にエッチングされる。さらに、ガイド絶縁膜２１をマスクとして用いて、積層体１の上層部分の導電膜１１を貫通する浅いスリットＳＨＥを形成する。なお、この工程でガイド絶縁膜２１上に残存した犠牲膜６１が、第１絶縁部の一例である。

次に、図２５に示すように、絶縁体５０を犠牲膜６１上に形成する。このとき、絶縁体５０は、浅いスリットＳＨＥおよび開口部Ａ３内に充填される。絶縁体５０には、例えば、シリコン酸化物が用いられる。

次に、図２６に示すように、絶縁体５０をエッチバックして、浅いスリットＳＨＥ内の絶縁体５０を残置させつつ、それ以外の絶縁体５０を除去する。このとき、開口部Ａ３の内部に充填されている絶縁体５０も除去される。また、最上層の導電膜１１が露出されない程度に、浅いスリットＳＨＥの上部の絶縁体５０も除去され得る。

次に、図２７に示すように、導電膜９１をガイド絶縁膜２１上に形成する。このとき、導電膜９１は、開口部Ａ３および開口部Ａ１の上部に充填される。導電膜９１は、導電性金属であり、例えば、タングステンである。導電膜９１は、開口部Ａ３を介して、柱状体ＣＬ１と電気的に接続する。導電膜９１は、浅いスリットＳＨＥの上方の絶縁体５０が除去された空間（開口部Ａ１）にも充填される。

次に、図２８に示すように、導電膜９１をＣＭＰ法により研磨する。これにより、開口部Ａ３および浅いスリットＳＨＥ上の開口部Ａ１に充填されている導電膜９１が残置され、第２絶縁膜および開口部Ａ２上の導電膜９１が除去される。導電膜９１は、第２導電膜の例である。

次に、図２９Ａに示すように、第１実施形態と同様に、層間絶縁膜８１をガイド絶縁膜２１上に形成し、層間絶縁膜８１にコンタクトＶＹを形成する。

図２９Ｂは、浅いスリットＳＨＥおよびコンタクトＣＨの構成例を示す斜視図である。浅いスリットＳＨＥ上には、導電膜９１が形成される。上述のように、浅いスリットＳＨＥの下にある柱状体ＣＬ１は、ダミーメモリホール（柱状体ＣＬ１＿ＤＭ）である。また、導電膜９１は、浅いスリットＳＨＥ上に設けられているが、電気的に機能はしない。

第１実施形態において、第１膜は、浅いスリットＳＨＥ内の絶縁体５０であったが、第３実施形態において、第１膜は、絶縁体５０上の導電膜９１であってもよい。この場合、導電膜９１は、例えば、タングステンでよい。

導電膜９１の幅Ｗ２に比べて、導電膜９１と柱状体ＣＬ１との間の距離Ｄ２は広い。また、図２９Ａに示すように、導電膜９１とコンタクトＣＨとの間には、ガイド絶縁膜２１が存在する。このため、浅いスリットＳＨＥ上の導電膜９１の寄生容量は、コンタクトＣＨ、ＶＹにはほとんど影響しない。

この後、第１実施形態と同様に、コンタクトＶＹの上方に、コンタクトＶＹに電気的に接続するように複数のビット線ＢＬを設ける。さらに、他の多層配線構造等を形成し、第３実施形態に係る半導体記憶装置１００が完成する。

以上のように、第３実施形態によれば、ガイド絶縁膜２１は、開口部Ａ１、Ａ２だけでなく、コンタクトＣＨ形成用の開口部Ａ３を有する。これにより、リプレース工程によって積層体１が傾斜した場合であっても、ガイド絶縁膜２１および開口部Ａ３は積層体１の傾斜とともに移動し、積層体１に対する開口部Ａ３の相対位置は変わらない。よって、リプレース工程後にコンタクトＣＨを形成する際に、開口部Ａ３は、コンタクトＣＨの適切な位置の指標になり得る。即ち、ガイド絶縁膜２１の開口部Ａ３を用いてコンタクトＣＨを自己整合的に形成することにより、リプレース工程において柱状体ＣＬ１の傾斜が発生した場合でも、柱状体ＣＬ１上にコンタクトＣＨを形成することができる。その結果、柱状体ＣＬ１とビット線ＢＬとの間の接続不良を抑制することができる。

第３実施形態のその他の構成は、第２実施形態の対応する構成と同様でよい。従って、第３実施形態は、第２実施形態と同様の効果を得ることができる。

図３０は、上記実施形態のいずれかを適用した半導体記憶装置の構成例を示すブロック図である。半導体記憶装置１００は、データを不揮発に記憶することができるＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ１００２によって制御される。半導体記憶装置１００とメモリコントローラ１００２との間の通信は、例えば、ＮＡＮＤインターフェース規格をサポートしている。

図３０に示すように、半導体記憶装置１００は、例えばメモリセルアレイＭＣＡ、コマンドレジスタ１０１１、アドレスレジスタ１０１２、シーケンサ１０１３、ドライバモジュール１０１４、ロウデコーダモジュール１０１５、およびセンスアンプモジュール１０１６を備えている。

メモリセルアレイＭＣＡは、複数のブロックＢＬＫ（０）～ＢＬＫ（ｎ）（ｎは１異常の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイＭＣＡには、複数のビット線および複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイＭＣＡの詳細な構成については後述する。

コマンドレジスタ１０１１は、半導体記憶装置１００がメモリコントローラ２００から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１０１３に読み出し動作、書込み動作、消去動作等を実行させる命令が含んでいる。

アドレスレジスタ１０１２は、半導体記憶装置１００がメモリコントローラ１００２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄｄ、ページアドレスＰＡｄｄ、およびカラムアドレスＣＡｄｄを含んでいる。例えば、ブロックアドレスＢＡ、ページアドレスＰＡｄｄ、およびカラムアドレスＣＡｄｄは、それぞれブロックＢＬＫ、ワード線、およびビット線の選択に使用される。

シーケンサ１０１３は、半導体記憶装置１００全体の動作を制御する。例えば、シーケンサ１０１３は、コマンドレジスタ１０１１に保持されたコマンドＣＭＤに基づいて、ドライバモジュール１０１４、ロウデコーダモジュール１０１５、およびセンスアンプモジュール１０１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。

ドライバモジュール１０１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１０１４は、例えばアドレスレジスタ１０１２に保持されたページアドレスＰＡｄｄに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。

ロウデコーダモジュール１０１５は、複数のロウデコーダＲＤを備える。ロウデコーダＲＤは、アドレスレジスタ１０１２に保持されたブロックアドレスＢＡｄｄに基づいて、対応するメモリセルアレイＭＣＡ内の１つのブロックＢＬＫを選択する。そして、ロウデコーダＲＤは、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。

センスアンプモジュール１０１６は、書き込み動作において、メモリコントローラ２００から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１０１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２００に転送する。

以上で説明した半導体記憶装置１００およびメモリコントローラ２００は、それらの組み合わせにより１つの半導体装置を構成してもよい。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（Solid State Drive）等が挙げられる。

図３１は、メモリセルアレイＭＣＡの回路構成の一例を示す回路図である。メモリセルアレイＭＣＡに含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫが抽出されている。図３９に示すように、ブロックＢＬＫは、複数のストリングユニットＳＵ（０）～ＳＵ（ｋ）（ｋは１以上の整数）を含んでいる。

各ストリングユニットＳＵは、ビット線ＢＬ（０）～ＢＬ（ｍ）（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ（０）～ＭＴ（１５）、ならびに選択トランジスタＳＴ（１）およびＳＴ（２）を含んでいる。メモリセルトランジスタＭＴは、制御ゲートおよび電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ（１）およびＳＴ（２）のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。

各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ（０）～ＭＴ（１５）は、直列接続される。選択トランジスタＳＴ（１）のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ（１）のソースは、直列接続されたメモリセルトランジスタＭＴ（０）～ＭＴ（１５）の一端に接続される。選択トランジスタＳＴ（２）のドレインは、直列接続されたメモリセルトランジスタＭＴ（０）～ＭＴ（１５）の他端に接続される。選択トランジスタＳＴ（２）のソースは、ソース線ＳＬに接続される。

同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ（０）～ＭＴ（１５）の制御ゲートは、それぞれワード線ＷＬ（０）～ＷＬ（７）に共通接続される。ストリングユニットＳＵ（０）～ＳＵ（ｋ）内のそれぞれの選択トランジスタＳＴ（１）のゲートは、それぞれ選択ゲート線ＳＧＤ（０）～ＳＧＤ（ｋ）に共通接続される。選択トランジスタＳＴ（２）のゲートは、選択ゲート線ＳＧＳに共通接続される。

以上で説明したメモリセルアレイＭＣＡの回路構成において、ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。

１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。

なお、上記実施形態に係る半導体記憶装置１００が備えるメモリセルアレイＭＣＡは、以上で説明した回路構成で限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴならびに選択トランジスタＳＴ（１）およびＳＴ（２）の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１００ 半導体記憶装置、１、１ａ 積層体、１１ 導電膜、１１ｃ 犠牲膜、１２ 絶縁膜、２１ ガイド絶縁膜、４０ 板状部、５０ 絶縁体、６０～６２ 犠牲膜（絶縁層）、７１～７４ フォトレジスト膜、８１、８２ 層間絶縁膜、９１ 導電膜、１０１ コア層、１０２ 半導体ボディ、１０３ メモリ膜、１０４ キャップ層、Ａ１～Ａ７ 開口部、ＣＨ コンタクト、ＶＹ ビアコンタクト、ＣＬ１ 柱状体、Ｐ１ 変曲点、ＳＧＤ ドレイン側選択ゲート、ＳＧＳ ソース側選択ゲート、ＳＨＥ 浅いスリット、ＳＴ 深いスリット

Claims (9)

1. 第１絶縁膜と第１導電膜とが第１方向に交互に積層された第１積層体と、
   前記第１積層体内を前記第１方向に延伸する第１半導体部を含む複数の第１柱状体と、
   前記第１積層体上に設けられ、前記第１絶縁膜とは異なる材料を含む第２絶縁膜と、
   前記第２絶縁膜上に設けられた第１絶縁部と、
   前記第２絶縁膜を前記第１方向に貫通し、前記第１方向に交差する第２方向に延びる第１膜と、
   を備える、半導体記憶装置。
2. 前記第２方向に対して略垂直な断面において、前記第１膜と前記第２絶縁膜との間の界面は段差を有する、請求項１に記載の半導体記憶装置。
3. 前記第２方向に対して略垂直な断面において、前記第１膜と前記第２絶縁膜との間の界面は、変曲点のあるテーパー形状を有する、請求項１に記載の半導体記憶装置。
4. 前記第２絶縁膜には、酸化膜以外の材料が用いられている、請求項１から請求項３のいずれか一項に記載の半導体記憶装置。
5. 前記第２絶縁膜には、シリコン窒化膜または酸化アルミニウムが用いられている、請求項１から請求項４のいずれか一項に記載の半導体記憶装置。
6. 前記第２絶縁膜を前記第１方向に貫通し、前記複数の第１柱状体のそれぞれに電気的に接続された第１接続部をさらに備える、請求項１から請求項５のいずれか一項に記載の半導体記憶装置。
7. 前記第１積層体および前記第２絶縁膜を前記第１方向に貫通している第２分離部をさらに備え、
   前記第２絶縁膜は、前記第２分離部から離間している、
   請求項１から請求項６のいずれか一項に記載の半導体記憶装置。
8. 第１絶縁膜と第１犠牲膜とを交互に第１方向に積層して第１積層体を形成し、
   前記第１積層体内を前記第１方向に延伸する第１半導体部を含む複数の第１柱状体を形成し、
   前記第１絶縁膜とは異なる材料を含む第２絶縁膜を前記第１積層体上に形成し、 前記第１方向に対して交差する面内において第２方向に延伸する第１開口部を前記第２絶縁膜に形成し、
   前記第２絶縁膜上および前記第１開口部内に第２犠牲膜を形成し、
   前記第１犠牲膜を第１導電膜に置換し、
   前記第１開口部を含む領域の前記第２犠牲膜を除去し、
   前記第２犠牲膜および前記第２絶縁膜をマスクとして用いて、前記第２絶縁膜を前記第１方向に貫通し、かつ、前記第１積層体の上層部内における少なくとも１層の第１導電膜を貫通する第１スリットを形成し、
   前記第１スリットに絶縁材料を充填して、第１膜を形成する、ことを具備する半導体記憶装置の製造方法。
9. 前記第１開口部の形成の際に、前記複数の第１柱状体のそれぞれの上の前記第２絶縁膜に第３開口部を形成し、
   前記第２犠牲膜の形成の際に、該第２犠牲膜は、前記第３開口部内にも形成され、
   前記第３開口部内の前記第２犠牲膜を除去し、
   前記第３開口部内に第３導電膜を充填して、前記複数の第１柱状体のそれぞれに電気的に接続された第１接続部を形成することをさらに具備する、請求項８に記載の方法。

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