JP2022136744A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】メモリセルアレイの無駄を抑制し微細化できるメモリを提供する。【解決手段】メモリの製造方法では、第１絶縁膜と第１犠牲膜とを第１方向に積層して第１積層体を形成する。第１積層体内を第１方向に延びる第１半導体部および第１半導体部の外周面上に設けられた電荷捕獲膜を含む第１柱状体を形成する。第１柱状体の第２方向に設けられ、第１積層体内を第１方向に延伸している第２半導体部と第２半導体部の外周面上にある電荷捕獲膜とを含む第２柱状体を形成する。第１積層体の上方に第２絶縁膜を形成する。第１柱状体と第２柱状体の両方の上に設けられ、第２絶縁膜内を第１方向に延伸している第３半導体部と第３半導体部の外周面上に設けられた第１ゲート絶縁膜とを含む第３柱状体を形成する。第１方向および、第１方向および第２方向に交差する第３方向に延び、第３柱状体の第３半導体部を第２方向に分割する第１分割絶縁膜を形成する。【選択図】図３Ｃ

Description

本実施形態は、半導体記憶装置及びその製造方法に関する。

ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置は、複数のメモリセルアレイを３次元配置した立体型メモリセルアレイを有する場合がある。このような立体型メモリセルアレイ上には、メモリストリングを選択するために選択ゲートが設けられている。しかし、選択ゲートを分離するために設けられるスリットの下方にあるメモリセルは、データを格納することができず無駄になっていた。

特開２０２０－２０５３８７号公報 米国特許第１０３８１２２９号公報 米国特許公開第２０１９／００６７０２５号明細書

メモリセルアレイの無駄を抑制し、かつ、メモリセルアレイをさらに微細化することができる半導体記憶装置及びその製造方法を提供する。

本実施形態による半導体記憶装置の製造方法は、第１絶縁膜と第１犠牲膜とを交互に第１方向に積層して第１積層体を形成することを具備する。第１積層体内を第１方向に延伸している第１半導体部、および、第１半導体部の外周面上に設けられた電荷捕獲膜、を含む第１柱状体を形成する。第１柱状体の、第１方向に交差する第２方向に設けられ、第１積層体内を第１方向に延伸している第２半導体部、および、第２半導体部の外周面上に設けられた電荷捕獲膜、を含む第２柱状体を形成する。第１積層体の上方に、第２絶縁膜を形成する。第１柱状体と第２柱状体の両方の上に設けられ、第２絶縁膜内を第１方向に延伸している第３半導体部、および、第３半導体部の外周面上に設けられた第１ゲート絶縁膜、を含む第３柱状体を形成する。第１方向および、第１方向および第２方向に交差する第３方向に延び、第３柱状体の第３半導体部を第２方向に分割する第１分割絶縁膜を形成することを具備する。

第１実施形態に係る半導体記憶装置を例示する模式斜視図。 第１実施形態に係る第２積層体を示す模式平面図。 第１実施形態に係る第１積層体における３次元構造のメモリセルを例示する模式断面図。 第１実施形態に係る第１積層体における３次元構造のメモリセルを例示する模式断面図。 ドレイン側選択ゲートの構成例を示す模式平面図。 図３Ａにおける領域３Ｂの模式平面図。 図３Ｂ中におけるＡ－Ａ線に沿った模式断面図。 図３Ｂ中におけるＢ－Ｂ線に沿った模式断面図。 図３Ｂにおける領域４を拡大した模式平面図。 第１実施形態に係る半導体記憶装置の製造方法の一例を示す模式平面図または模式断面図。 図５ＡのＣ－Ｃ線に沿った模式断面図。 図５Ｂに続く半導体記憶装置の製造方法を例示する模式断面図。 図６に続く半導体記憶装置の製造方法を例示する模式平面図。 図７ＡのＤ－Ｄ線に沿った模式断面図。 図７Ａに続く半導体記憶装置の製造方法を例示する模式平面図。 図８ＡのＥ－Ｅ線に沿った模式断面図。 図８Ａに続く半導体記憶装置の製造方法を例示する模式平面図。 図９ＡのＦ－Ｆ線に沿った模式断面図。 図９ＡのＧ－Ｇ線に沿った模式断面図。 図９Ａに続く半導体記憶装置の製造方法を例示する模式断面図。 図１０に続く半導体記憶装置の製造方法を例示する模式断面図。 図１１に続く半導体記憶装置の製造方法を例示する模式断面図。 第２実施形態に係る第２絶縁膜Ｚ方向から見た模式平面図。 図１３Ａにおける領域１３Ｂの模式平面図。 図３ＢのＨ－Ｈに沿った模式断面図。 図１３ＢのＩ－Ｉ線に沿った模式平面図。 第２実施形態に係る半導体記憶装置の製造方法を例示する模式断面図。 図１４に続く半導体記憶装置の製造方法を例示する模式平面図。 図１５ＡのＪ－Ｊ線に沿った模式断面図。 図１５Ａに続く半導体記憶装置の製造方法を例示する模式平面図。 図１６ＡのＫ－Ｋ線に沿った模式断面図。 図１６ＡのＬ－Ｌ線に沿った模式断面図。 図１６Ａに続く半導体記憶装置の製造方法を例示する模式断面図。 第３実施形態に係る半導体記憶装置の構成例を示す模式平面図。 第４実施形態に係る半導体記憶装置を例示する模式平面図。 図１９ＡのＮ－Ｎ線に沿った模式断面図。 上記実施形態のいずれかを適用した半導体記憶装置の構成例を示すブロック図。 メモリセルアレイの回路構成の一例を示す回路図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１実施形態）

図１Ａは、第１実施形態による半導体記憶装置１００ａの構成例を示す模式斜視図である。図１Ｂは、第２積層体２の構成例を示す模式平面図である。本実施形態に係る半導体記憶装置１００ａは、３次元構造のメモリセルを有する不揮発性メモリである。尚、第２積層体２の積層方向をＺ方向とし、Ｚ方向と交差、例えば直交する一の方向をＹ方向とし、Ｚ方向およびＹ方向に直交する方向をＸ方向とする。

図１Ａに示すように、半導体記憶装置１００ａは、第１積層体１と、第２積層体２と、第３積層体３と、基体部４と、第２積層体２の上方に設けられている配線構造を含む。配線構造は、例えば、コンタクトＶＹ、ＣＨおよび複数のビット線ＢＬを含む。

第１積層体１は、基体部４の上方に設けられ、Ｚ方向に沿って交互に積層された第１絶縁膜１１と第１導電膜１２とを含む。第１絶縁膜１１には、例えば、シリコン酸化物（ＳｉＯ_２）等の絶縁体が用いられている。第１導電膜１２には、例えば、タングステン（Ｗ）等の導電性金属が用いられる。第１絶縁膜１１は、Ｚ方向の上下に隣接する第１導電膜１２を絶縁する。第１絶縁膜１１および第１導電膜１２の積層数は、任意でよい。第１積層体１と、基体半導体部４３との間には、絶縁膜４ｇが設けられている。

図１Ａでは、図示しないが、第１積層体１内には、柱状体ＣＬ１がＺ方向に延伸するように設けられている。柱状体ＣＬ１と第１導電膜１２との交点に対応するようにメモリセルＭＣが設けられる。

第１積層体１の上方には、第２積層体２が設けられている。第１積層体１と第２積層体２との間に第３積層体３が設けられている。第２積層体２には、柱状体ＣＬ２が貫通しており、ドレイン側選択ゲートＳＧＤＯが設けられている。図１Ａでは図示しないが、第３積層体３には、柱状体ＣＬ３が貫通しており、ドレイン側選択ゲートＳＧＤが設けられている。第２および柱状体ＣＬ２、ＣＬ３は、各柱状体ＣＬ１に対応して設けられており、対応する柱状体ＣＬ１の上に連続するように設けられている。従って、第１柱状部ＣＬ１上に柱状体ＣＬ３が接続されており、柱状体ＣＬ３の上に柱状体ＣＬ２が接続されている。ドレイン側選択ゲートＳＧＤＯ、ＳＧＤは、対応する柱状体ＣＬ１（メモリストリング）を選択的にビット線ＢＬに接続可能に構成されている。第２および第３積層体２、３およびドレイン側選択ゲートＳＧＤＯ、ＳＧＤのより詳細な構成については、後述する。

基体部４は、第１積層体１の下方に設けられ、基板４０と、基体絶縁膜４１と、基体導電膜４２と、基体半導体部４３とを含む。基板４０は、上記の積層方向であるＺ方向に対して略垂直な第１面及び第２面を有している。基体絶縁膜４１は、基板４０の第１面の上に設けられている。基体導電膜４２は、基体絶縁膜４１の上に設けられている。基体半導体部４３は、基体導電膜４２の上に設けられている。基板４０は、半導体基板で構成され、例えば、ｐ型シリコン基板でよい。基板４０の表面領域には、例えば、素子分離領域４０ｉが設けられている。素子分離領域４０ｉは、例えば、シリコン酸化物を含む絶縁領域であり、基板４０の表面領域にアクティブエリアａａを区画する。アクティブエリアａａには、トランジスタＴｒのソース及びドレイン領域が設けられる。トランジスタＴｒは、不揮発性メモリの周辺回路を構成する。基体絶縁膜４１は、例えば、シリコン酸化物を含み、トランジスタＴｒを絶縁する。基体絶縁膜４１内には、配線４１ａが設けられている。配線４１ａは、トランジスタＴｒと電気的に接続された配線である。基体導電膜４２には、例えば、タングステン等の導電性金属が用いられる。基体半導体部４３には、例えば、ｎ型シリコン等の半導体材料が用いられる。基体半導体部４３の一部には、アンドープドシリコンが用いられていてもよい。基体導電膜４２および基体半導体部４３は、メモリセルアレイの共通ソース線ＢＳＬとして一体に機能する。

第１積層体１のうち基体部４に近いいくつかの導電膜１４は、ソース側選択ゲートＳＧＳに用いられる。ワード線ＷＬは、ソース側選択ゲートＳＧＳとドレイン側選択ゲートＳＧＤＯ、ＳＧＤとの間に設けられる。

上記のメモリセルＭＣは、ソース側選択ゲートＳＧＳとドレイン側選択ゲートＳＧＤＯ、ＳＧＤとの間に直列に接続されている。ソース側選択ゲートＳＧＳ、メモリセルＭＣ及びドレイン側選択ゲートＳＧＤＯ、ＳＧＤが直列に接続された構造は、メモリストリング又はＮＡＮＤストリングと呼ばれる。このメモリストリングは、例えば、後述するように、コンタクトＣＨ、ＶＹを介して配線ＢＬに接続される。
コンタクトＣＨ、ＶＹは、各柱状体ＣＬ２上に設けられており、柱状体ＣＬ２とビット線ＢＬとの間に接続されている。配線ＢＬは、第２積層体２の上方に設けられ、Ｙ方向に延伸している。柱状体ＣＬ２に設けられたドレイン側選択ゲートＳＧＤＯは、柱状体ＣＬ１を選択的にビット線ＢＬに接続することができる。

尚、ドレイン側選択ゲートＳＧＤＯ、ＳＧＤは、ドレイン側選択トランジスタのゲート電極、または、ドレイン側選択トランジスタ自体を示す場合がある。

図１Ｂに示すように、スリットＳＴは、Ｚ方向から見た平面視において、Ｘ方向に延伸している。また、スリットＳＴは、Ｚ方向において第２積層体２の上端から基体部４にかけて、第２積層体２、第３積層体３、および、第１積層体１を貫通し、埋込みソース線ＢＳＬに達している。スリットＳＴ内には、例えば、シリコン酸化膜等の絶縁材料が充填されている。これにより、スリットＳＴは、後述するブロックＢＬＯＣＫごとに、第１～第３積層体１～３を電気的に分離している。従って、以下、スリットＳＴは、分離絶縁膜６０とも呼ぶ場合がある。
尚、スリットＳＴは、その内壁に設けられた絶縁膜（図示せず）と、この絶縁膜によって積層体１～３と電気的に絶縁され、かつ、スリットＳＴ内に埋め込まれ埋込みソース線ＢＳＬと電気的に接続された導電膜とで構成される場合もある。この場合、スリットＳＴは、ブロックＢＬＯＣＫごとに、積層体１～３を電気的に分離しつつ、埋込みソース線ＢＳＬと接続する配線としても用いられる。

一方、第１分割絶縁膜５０は、Ｚ方向から見た平面視において、分離絶縁膜６０と略平行に、Ｘ方向に延伸している。また、第１分割絶縁膜５０は、Ｚ方向においては、積層体２の上端から下端まで貫通しているが、積層体１、３には達していない浅いスリットである。即ち、第１分割絶縁膜５０は、ドレイン側選択ゲートＳＧＤＯが設けられている積層体２をＺ方向に貫通するが、その下の積層体１、３を貫通していない。第１分割絶縁膜５０内には、例えば、シリコン酸化物等の絶縁材料が埋め込まれている。これにより、第１分割絶縁膜５０は、第２積層体２に設けられているドレイン側選択ゲートＳＧＤＯをブロックＢＬＯＣＫよりも細かい単位（以下、フィンガとも呼ぶ）で分割している。

また、図１Ｂに示すように、Ｚ方向から見た平面視において、第１積層体１、第２積層体２、および、第３積層体３は、階段部分２ｓと、メモリセルアレイ２ｍとを含む。階段部分２ｓは、メモリセルアレイ２ｍは、階段部分２ｓによって挟まれ、または、囲まれている。スリットＳＴは、積層体１～３の一端の階段部分２ｓから、メモリセルアレイ２ｍを亘って、積層体の他端の階段部分２ｓまで設けられている。スリットＳＴによって挟まれた積層体１～３の部分は、ブロックＢＬＯＣＫと呼ばれている。このブロックＢＬＯＣＫは、例えば、データ消去の最小単位を構成する。さらに、上述のように、ブロックＢＬＯＣＫは、第１分割絶縁膜５０によってさらに細かい単位で区切られている。ドレイン側選択ゲートＳＧＤＯは、第１分割絶縁膜５０によって区切られた単位（フィンガ）でオン／オフ制御され得る。フィンガは、データ書き込み及び読み出し時の単位である。ブロック内の１つのフィンガに対応するドレイン側選択ゲートＳＧＤＯを選択することによって、そのフィンガに対応するメモリセルのデータを一度に読出しまたは書き込むことができる。
尚、メモリセルアレイ２ｍおよび階段部分２ｓのレイアウトは、これに限定されず、任意に設計してよい。

図２Ａおよび図２Ｂは、第１実施形態に係る第１積層体における３次元構造のメモリセルを例示する模式断面図である複数の柱状体ＣＬ１のそれぞれは、第１積層体１内に設けられたメモリホールＭＨ内に設けられている。メモリホールＭＨは、Ｚ方向に沿って第１積層体１の上端から第１積層体１を貫通し、基板４０にかけて設けられている。このため、第１積層体１の第１導電膜１２と柱状体ＣＬ１との交点に対応して複数のメモリセルＭＣが設けられる。複数の柱状体ＣＬ１は、それぞれ、第１積層体１内を第１積層体１の積層方向に延伸している第１絶縁体柱１０１、第１絶縁体柱１０１の外周に設けられた半導体部１０２、および、半導体部１０２の外周に設けられた電荷捕獲膜１０３を含む。半導体部１０２は、基体部４の基体半導体部４３と電気的に接続される。なお、電荷捕獲膜１０３は、複数のメモリセルＭＣのカバー絶縁膜１０３ａ、電荷捕獲部１０３ｂ、トンネル絶縁膜１０３ｃを含む。

図２Ｂに示すように、Ｘ－Ｙ平面におけるメモリホールＭＨの形状は略円形である。言い換えると、柱状体ＣＬ１の積層方向に対して略垂直方向の断面は、略円形である。第１絶縁膜１１と第１導電膜１２との間には、電荷捕獲膜１０３の一部を構成するブロック絶縁膜１２ａが設けられてもよい。ブロック絶縁膜１２ａは、例えば、シリコン酸化物膜又は金属酸化物膜である。金属酸化物膜は、例えば、アルミニウム酸化物であってもよい。第１絶縁膜１１と第１導電膜１２との間、及び第１導電膜１２と電荷捕獲膜１０３の間には、バリア膜１２ｂｂが設けられてもよい。バリア膜１２ｂｂは、例えば、第１導電膜１２がタングステンである場合は、例えば、窒化チタン（ＴｉＮ）とチタン（Ｔｉ）との積層構造膜であってもよい。ブロック絶縁膜１２ａは、第１導電膜１２から電荷捕獲膜１０３側への電荷のバックトンネリングを抑制する。バリア膜１２ｂｂは、第１導電膜１２とブロック絶縁膜１２ａとの密着性を向上させる。

半導体部１０２の形状は、例えば、底を有した筒状である。半導体部１０２は、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンであってもよい。半導体部１０２は、例えば、アンドープシリコンである。また、半導体部１０２は、ｐ型シリコンであってもよい。半導体部１０２は、メモリセルＭＣ及びソース側選択ゲートＳＧＳのチャネル領域として機能する。

電荷捕獲膜１０３は、ブロック絶縁膜１２ａ以外の部分が、メモリホールＭＨの内壁と半導体部１０２との間に設けられている。電荷捕獲膜１０３の形状は、例えば、筒状である。複数のメモリセルＭＣは、半導体部１０２と、ワード線ＷＬとなる第１導電膜１２との間に記憶領域を有し、Ｚ方向に積層されている。電荷捕獲膜１０３は、例えば、カバー絶縁膜１０３ａ、電荷捕獲部１０３ｂ及びトンネル絶縁膜１０３ｃを含む。半導体部１０２、電荷捕獲部１０３ｂ及びトンネル絶縁膜１０３ｃのそれぞれは、Ｚ方向に延びている。

カバー絶縁膜１０３ａは、第１絶縁膜１１と電荷捕獲部１０３ｂとの間に設けられている。カバー絶縁膜１０３ａは、例えば、シリコン酸化物を含む。カバー絶縁膜１０３ａは、後述する、半導体記憶装置の製造工程において、第１導電膜１２のリプレース工程において、電荷捕獲部１０３ｂがエッチングされないように保護する。カバー絶縁膜１０３ａは、リプレース工程において、第１導電膜１２と電荷捕獲膜１０３との間から除去されてもよい。第１導電膜１２と電荷捕獲部１０３ｂとの間には、例えば、ブロック絶縁膜１２ａが設けられる。また、第１導電膜１２の形成に、リプレース工程を行わない場合は、このカバー絶縁膜１０３ａは設けられなくてもよい。

電荷捕獲部１０３ｂは、ブロック絶縁膜１２ａ及びカバー絶縁膜１０３ａと、トンネル絶縁膜１０３ｃとの間に設けられる。電荷捕獲部１０３ｂは、例えば、シリコン窒化物（ＳｉＮ）を含み、膜中に電荷をトラップするトラップサイトを有する。電荷捕獲部１０３ｂのうち、ワード線ＷＬとなる第１導電膜１２と半導体部１０２との間に挟まれた部分は、メモリセルＭＣの記憶領域を構成する。メモリセルＭＣの閾値電圧は、記憶領域の電荷の有無、又は、記憶領域に捕獲された電荷の量によって変化する。このようにして、メモリセルＭＣは情報を保持する。

トンネル絶縁膜１０３ｃは、半導体部１０２と電荷捕獲部１０３ｂとの間に設けられている。トンネル絶縁膜１０３ｃは、例えば、シリコン酸化物、又は、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜１０３ｃは、半導体部１０２と電荷捕獲部１０３ｂとの間の電位障壁である。例えば、半導体部１０２から記憶領域へ電子を注入するとき（書き込み動作）、及び、半導体部１０２から記憶領域へ正孔を注入するとき（消去動作）、電子及び正孔が、それぞれトンネル絶縁膜１０３ｃの電位障壁を通過（トンネリング）する。

上述のように、電荷捕獲膜１０３に、カバー絶縁膜１０３ａ、電荷捕獲部１０３ｂ、トンネル絶縁膜１０３ｃが含まれる。したがって、電荷捕獲膜１０３は、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層膜によって構成される。第１絶縁体柱１０１は、筒状の半導体部１０２の内部スペースを埋め込む。第１絶縁体柱１０１の形状は、例えば、柱状である。第１絶縁体柱１０１は、例えば、シリコン酸化物を含み、絶縁性である。

次に、ドレイン側選択ゲートＳＧＤＯ、ＳＧＤの構成を説明する。

図３Ａは、ドレイン側選択ゲートＳＧＤＯの構成例を示す模式平面図である。図３Ｂは、図３Ａにおける領域３Ｂの模式平面図である。

第２積層体２の積層方向（Ｚ方向）から見た平面視において、柱状体ＣＬ２は２次元的に配列されている。また、上述のとおり、柱状体ＣＬ２は、柱状体ＣＬ１上に対応して設けられている。従って、Ｚ方向から見た平面視において、柱状体ＣＬ２は、柱状体ＣＬ１と重複しており、柱状体ＣＬ１と同じ２次元配置となっている。なお、図３Ａでは、柱状体ＣＬ２は、Ｙ方向のブロックＢＬＯＣＫ内に１２連千鳥配列に配列されているが、ブロックＢＬＯＣＫ内の柱状体ＣＬ２の数は、特に限定されず任意でよい。

分離絶縁膜６０（深いスリットＳＴ）は、ブロックＢＬＯＣＫごとに積層体１～３を電気的に分離している。分離絶縁膜６０は、深いスリットＳＴ内に埋め込まれている。

複数の第１分割絶縁膜５０は、隣接する２つの分離絶縁膜６０間に、分離絶縁膜６０に対して略平行に設けられており、図３Ｃに示す第２積層体２の第２導電膜２２を電気的に分離している。Ｚ方向から見た平面視において、複数の第１分割絶縁膜５０と第２積層体２の複数の第２導電膜２２は交互にストライプ状に配置されている。尚、第２積層体２の構成は、図３Ｃおよび図３Ｄを参照して後で説明する。

柱状体ＣＬ２は、もともと、ＸおよびＹ方向に傾斜する斜め方向に長径または短径を有する略扁円形、略楕円形または略長方形を有するアクティブエリアとして形成されている。アクティブエリアは、第１分割絶縁膜５０によって分割されることによって、２つの柱状体ＣＬ２のペアとなる。以下、略扁円形、略楕円形または略長方形を有するもとの柱状体ＣＬ２を、初期の柱状体ＣＬ２ｉと呼ぶ。

第１分割絶縁膜５０は、Ｚ方向からの平面視において、初期の柱状体ＣＬ２ｉをＸ方向に串刺しするように設けられ、初期の柱状体ＣＬ２ｉを２つに分断している。これにより、初期の柱状体ＣＬ２ｉは、それぞれ２つに分割される。即ち、製造工程の途中では、初期の柱状体ＣＬ２ｉは、略扁円形、略楕円形または略長方形を有し、第１分割絶縁膜５０の形成により２つに分割されることによって、柱状体ＣＬ２のペア（ＣＬ２ａ、ＣＬ２ｂ）となる。以下、第１分割絶縁膜５０によって分割された初期の柱状体ＣＬ２ｉを、柱状体ＣＬ２ａ、ＣＬ２ｂのペアとも呼ぶ。従って、完成品において、柱状体ＣＬ２ａ、ＣＬ２ｂのペアは、それぞれ、第１分割絶縁膜５０により分割された初期の柱状体ＣＬ２ｉの一部分（両端部分）の形状を有する。

図３Ｃに示す第２積層体２の第２導電膜２２は、隣接する第１分割絶縁膜５０間に設けられており、ＸまたはＹ方向に対して斜め方向に隣接する複数の初期の柱状体ＣＬ２ｉ間に設けられている。これにより、Ｚ方向から見た平面視において、第２積層体２の第２導電膜２２と第１分割絶縁膜５０とは、交互にストライプ状に配置される。第２導電膜２２は、柱状体ＣＬ２の外周の一部分を被覆している。

各柱状体ＣＬ２上には、図３Ｂに示すコンタクトＣＨが設けられており、コンタクトＣＨ上には、コンタクトＶＹが設けられている。コンタクトＶＹは、Ｙ方向に延伸するビット線ＢＬ１～ＢＬ４に接続されている。これにより、各メモリストリングからのデータは、柱状体ＣＬ２、コンタクトＣＨ、ＶＹおよびビット線ＢＬ１～ＢＬ４を介して読み出される。

Ｚ方向から見た平面視において、コンタクトＣＨは、例えば、ビット線ＢＬの延伸方向に対して直交するＸ方向に長径を有する略楕円形である。また、Ｚ方向から見た平面視において、コンタクトＶＹは、略円形でよいが、略楕円形でもよい。この場合、コンタクトＶＹの長径は、コンタクトＣＨの長径と同方向（Ｘ方向）でもよい。これにより、コンタクトＶＹがＸ方向に広がるため、ビット線ＢＬがリソグラフィによってＸ方向に幾分ずれても、ビット線ＢＬをコンタクトＶＹにより確実に接続することができる。

図３Ｃは、図３Ｂ中におけるＡ－Ａ線に沿った模式断面図である。図３Ｄは、図３Ｂ中におけるＢ－Ｂ線に沿った模式断面図である。第２積層体２は、Ｚ方向に積層された第２絶縁膜２１と第２導電膜２２とを含む。柱状体ＣＬ２は、第２積層体２のホールＳＨ２内に設けられており、Ｚ方向に沿って第２積層体２の上端から第２積層体２を貫通し、第３積層体３の上面まで設けられている。

柱状体ＣＬ２は、第２絶縁体柱２０１と、第２絶縁体柱２０１の外周に設けられた半導体部２０２と、半導体部２０２の外周に設けられた第１ゲート絶縁膜２０３と、半導体部２０２の上部に設けられた不純物層２０４とを含む。第２絶縁体柱２０１には、例えば、シリコン酸化物を用いている。半導体部２０２は、ドレイン側選択ゲートＳＧＤＯのチャネル領域として機能する。半導体部２０２には、例えば、アンドープドシリコンが用いられる。第１ゲート絶縁膜２０３には、シリコン酸化膜が用いられてもよく、または、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜の積層膜（ＯＮＯ膜）が用いられてもよい。不純物層２０４は、例えば、半導体部２０２に導入されたｎ型不純物拡散層でよい。柱状体ＣＬ２は、第１選択ゲート部としてのドレイン側選択ゲートＳＧＤＯを構成する。
ドレイン側選択ゲートＳＧＤＯは、第２導電膜２２をゲート電極とし、半導体部２０２に形成されたチャネルを介して、柱状体ＣＬ３とビット線ＢＬとの間を電気的に接続することができる。第２導電膜２２は、第１分割絶縁膜５０によってドレイン側選択ゲートＳＧＤＯは、同一ブロック内の特定のメモリセルストリングを選択的にビット線ＢＬに接続する。

柱状体ＣＬ３は、柱状体ＣＬ２の下のホールＳＨ１内に設けられている。第３積層体３は、Ｚ方向に積層された第３絶縁膜３１と第３導電膜３２とを含む。柱状体ＣＬ３は、第３絶縁体柱３０１と、第３絶縁体柱３０１の外周に設けられた半導体部３０２と、半導体部３０２の外周に設けられた第２ゲート絶縁膜３０３を含む。第３絶縁体柱３０１には、シリコン酸化物が用いられる。半導体部３０２は、ドレイン側選択ゲートＳＧＤのチャネル領域として機能する。半導体部３０２には、例えば、シリコンが用いられてもよく、例えば、アンドープドシリコンが用いられてもよい。第２ゲート絶縁膜３０３には、例えば、シリコン酸化膜が用いられてもよく、または、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜の積層膜（ＯＮＯ膜）が用いられてもよい。第２選択ゲート部としてのドレイン側選択ゲートＳＧＤは、ブロックＢＬＯＣＫごとに制御され、同一ブロックＢＬＯＣＫ内のドレイン側選択ゲートＳＧＤは同時にオンまたはオフに制御される。これにより、選択ブロック内のセル電流が別の非選択ブロックにリークすること（オフリーク）を抑制することができる。

尚、ドレイン側選択ゲートＳＧＤＯ、ＳＧＤは、メモリストリングとビット線ＢＬとの間に直列に接続されている。ドレイン側選択ゲートＳＧＤＯ、ＳＧＤの両方がオン状態のときに、メモリストリングは、ビット線ＢＬに電気的に接続される。このとき、ドレイン側選択ゲートＳＧＤは、選択されたブロックＢＬＯＣＫ内において、柱状体ＣＬ１（メモリストリング）をドレイン側選択ゲートＳＧＤＯ（柱状体ＣＬ２）に接続する。ドレイン側選択ゲートＳＧＤＯは、選択された区分（フィンガ）内において、柱状体ＣＬ１（メモリストリング）をビット線ＢＬに接続する。

ドレイン側選択ゲートＳＧＤＯは、第２積層体２の第２導電膜２２と柱状体ＣＬ２との接触部に対応して設けられている。例えば、図３Ｃに図示されている２つの柱状体ＣＬ２は、Ｙ方向の一側面において第２導電膜２２と接触する。一方で、Ｙ方向の他の側面では、第１分割絶縁膜５０が、柱状体ＣＬ２と第２積層体２の間に埋め込まれている。よって、柱状体ＣＬ２は、Ｙ方向の他の側面において第１分割絶縁膜５０と接触する。つまり、ドレイン側選択ゲートＳＧＤＯは、柱状体ＣＬ２のＹ方向の一側面の側に設けられ、柱状体ＣＬ２と第２導電膜２２とで構成される。同一の第２導電膜２２を共有する複数のドレイン側選択ゲートＳＧＤＯは互いに異なるビット線ＢＬに接続される（図３Ｂ参照）。これにより、複数のメモリセルＭＣからのデータが同一ビット線ＢＬに同一タイミングで読み出されること（コンタミネーション）を防止できる。

また、図３Ｂに示すように、Ｚ方向から見た平面視において、第１分割絶縁膜５０は、初期の柱状体ＣＬ２ｉをＸ方向に串刺しするように設けられ、初期の柱状体ＣＬ２ｉを分割している。第１分割絶縁膜５０は、初期の柱状体ＣＬ２ｉの一部分（中心部）には重複するものの、全体には重複しない。よって、第１分割絶縁膜５０の両側には柱状体ＣＬ２がドレイン側選択ゲートＳＧＤＯのチャネルとして残り、ドレイン側選択ゲートＳＧＤは正常に機能することができる。これにより、ドレイン側選択ゲートＳＧＤの下の柱状体ＣＬ１は、メモリストリングとしてドレイン側選択ゲートＳＧＤによって正常に選択され得る。その結果、ダミーメモリセルを増大させない。

もし、分割絶縁膜によってドレイン側選択ゲートＳＧＤＯが機能しない場合、その下方に位置する柱状体ＣＬ１のメモリセルは、データを記憶するために用いることができず、ダミーメモリセルとなってしまう。これは、メモリセルアレイの無駄であり、メモリセルアレイ２ｍの微細化を阻害する。

一方、本実施形態によれば、第１分割絶縁膜５０が初期の柱状体ＣＬ２ｉに一部分が重複するものの、柱状体ＣＬ２は、ドレイン側選択ゲートＳＧＤＯとして有効に使用可能である。従って、第１分割絶縁膜５０は、ダミーメモリセルを増大させず、メモリセルアレイ２ｍのデータ容量を増大させ、かつ、メモリセルアレイ２ｍを微細化することができる。

図４は、図３Ｂにおける領域４を拡大した模式平面図である。図４は、図３ＤをＺ方向から平面視した場合を図示している。図４には、隣接する２つの柱状体ＣＬ２ａ、ＣＬ２ｂのペアが図示されている。柱状体ＣＬ２ａ、ＣＬ２ｂのペアは、第１分割絶縁膜５０の形成前においては、初期の柱状体ＣＬ２ｉとして一体となっている。そして、第１分割絶縁膜５０は、初期の柱状体ＣＬ２ｉを、２つの柱状体ＣＬ２ａ、ＣＬ２ｂのペアに分断し、柱状体ＣＬ２ａ、ＣＬ２ｂのそれぞれに対応する第２導電膜２２を電気的に分離している。また、図４が示すように、柱状体ＣＬ２ａ、ＣＬ２ｂのペアは、それぞれ、第１分割絶縁膜５０により分割され、略扁円、略楕円または略長方形の両端部分の形状を有している。仮想線２０３ＶＲが示すように、柱状体ＣＬ２ａのゲート絶縁膜２０３ａの外縁の両端を、柱状体ＣＬ２ｂの方へ第１分割絶縁膜５０を介して仮想的に延伸させると、仮想線２０３ＶＲは、柱状体ＣＬ２ｂのゲート絶縁膜２０３ｂの外縁の両端に繋がる。このとき、柱状体ＣＬ２ａの外縁、ＣＬ２ｂの外縁、および、仮想線２０３ＶＲは、初期の柱状体ＣＬ２ｉと同じ略扁円、略楕円または略長方形を構成する。

このように、本実施形態においては、第１分割絶縁膜５０が、初期の柱状体ＣＬ２ｉを分断して、柱状体ＣＬ２ａ、ＶＬ２ｂのペアを構成する。柱状体ＣＬ２ａ、ＣＬ２ｂにおいて、第１分割絶縁膜５０に面する領域以外の領域が、ドレイン側選択ゲートＳＧＤＯのチャネル領域として第１ゲート絶縁膜２０３を介して第２導電膜２２に対向する。これにより、ドレイン側選択ゲートＳＧＤＯのチャネル幅（柱状体ＣＬ２ａ、ＣＬ２ｂと第２導電膜２２との対向面積）を大きくすることができ、ドレイン側選択ゲートＳＧＤＯは、選択されたメモリセルＭＣからの電流を充分に流すことができる。また、チャネル領域以外の第１分割絶縁膜５０に面する領域は、半導体部２０２および第１ゲート絶縁膜２０３が存在しない。このため、第１ゲート絶縁膜２０３へのデータの誤書込み、オフリークの発生、ならびに、電子のトラップの発生を抑制することができる。

次に、第２積層体２の上方に設けられる配線構造（ビット線ＢＬ、コンタクトＣＨおよびＶＹ）について詳細に説明する。

図３Ａおよび図３Ｂに示すように、第２積層体２の上方には、Ｙ方向に延伸する複数のビット線ＢＬが設けられている。具体的には、半導体記憶装置１００ａは、第２積層体２の積層方向から見た平面視において、第２導電膜２２（ＳＧＤ）および第１分割絶縁膜５０の延伸方向（Ｘ方向）に対して略直交方向（Ｙ方向）に延伸する複数のビット線ＢＬを備える。

図３Ｂ～図３Ｄに示すように、柱状体ＣＬ２の上方には、コンタクトＣＨ、ＶＹおよびビット線ＢＬが設けられる。すなわち、半導体記憶装置１００ａは、柱状体ＣＬ２の上方に設けられ、半導体部２０２に電気的に接続されたコンタクトＣＨおよびＶＹと、コンタクトＣＨおよびＶＹに電気的に接続されたビット線ＢＬとを備える。コンタクトＣＨには、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、または、タングステン（Ｗ）等の低抵抗金属材料が用いられる。コンタクトＶＹには、例えば、窒化チタンまたはタングステン等の低抵抗金属材料が用いられる。ビット線ＢＬには、例えば、タングステン、銅等の低抵抗金属材料が用いられる。

図３Ｂに示すように、柱状体ＣＬ２ａと柱状体ＣＬ２ａａは、ドレイン側選択ゲートＳＧＤ０としての第２導電膜２２に共通に接触している。一方、柱状体ＣＬ２ａはビット線ＢＬ３に接続されているが、柱状体ＣＬ２ａａは、他のビット線ＢＬに接続されている。すなわち、ドレイン側選択ゲートＳＧＤ０を共有する柱状体ＣＬ２ａ、ＣＬ２ａａに対応する２つのドレイン側選択ゲートＳＧＤＯは、それぞれ異なるビット線ＢＬに接続される。よって、ビット線ＢＬにおけるデータのコンタミネーションを抑制することができる。

以上のように、本実施形態によれば、第１分割絶縁膜５０は、初期の柱状体ＣＬ２ｉをＸ方向に串刺しするように設けられ、初期の柱状体ＣＬ２ｉを２つの柱状体ＣＬ２ａ、ＣＬ２ｂのペアに分割している。第１分割絶縁膜５０は、隣接する柱状体ＣＬ２ａ、ＣＬ２ｂを電気的に絶縁している。第１分割絶縁膜５０は、初期の柱状体ＣＬ２ｉの中央部の一部分に重複するものの、その両側の柱状体ＣＬ２ａ、ＣＬ２ｂには重複しない。よって、柱状体ＣＬ２ａ、ＣＬ２ｂはそれぞれ異なる２つのドレイン側選択ゲートＳＧＤＯとして機能する。従って、柱状体ＣＬ２ａ、ＣＬ２ｂの下方にある柱状体ＣＬ１は、メモリストリングとして機能することができ、ダミーメモリセルを増大させない。これにより、ブロックＢＬＯＣＫ内のセル面積を有効に利用することができ、メモリセルアレイ２ｍの微細化に繋がる。

本実施形態によれば、柱状体ＣＬ２ａ、ＣＬ２ｂのペアは、第１分割絶縁膜５０と接触する部分において、半導体部２０２および第１ゲート絶縁膜２０３を有しない。一方、柱状体ＣＬ２ａ、ＣＬ２ｂは、それ以外の領域において、半導体部２０２を有し、第１ゲート絶縁膜２０を介して第２導電膜２２に対向している。よって、ドレイン側選択ゲートＳＧＤＯのチャネル幅を広げつつ、第１ゲート絶縁膜２０３へのデータの誤書込み、オフリークの発生、電子のトラップの発生を抑制することができる。

次に、本実施形態に係る半導体記憶装置１００ａの製造方法について説明する。
図５Ａ～図１２は、第１実施形態に係る半導体記憶装置１００ａの製造方法の一例を示す平面図または断面図である。

まず、基板４０を含む基体部４上に、第１絶縁膜１１および第１犠牲膜１２ｂを交互に積層した第１積層体１ａを形成する。第１絶縁膜１１には、例えば、シリコン酸化物（ＳｉＯ_２）が用いられ、第１犠牲膜１２ｂには、例えば、シリコン窒化物（ＳｉＮ）が用いられる。次に、第１積層体１ａ内に、第１積層体１ａの上方から、リソグラフィ技術及びエッチング技術等を用いて、第１積層体１ａの複数のメモリホールＭＨを形成する。次に、メモリホールＭＨ内に、第１絶縁体柱１０１、第１絶縁体柱１０１の外周上に設けられた半導体部１０２、半導体部１０２の外周上に設けられた電荷捕獲膜１０３を形成し、柱状体ＣＬ１を形成する。

次に、図５Ａおよび図５Ｂに示すように、第１積層体１の上に、第３絶縁膜３１と第３犠牲膜３２ａを交互に積層し、さらに層間絶縁膜３３を積層して第３積層体３ａを形成する。図５Ｂは、図５ＡのＣ－Ｃ線に沿った断面に対応する。第３絶縁膜３１には、例えば、シリコン酸化物が用いられ、第３犠牲膜３２ａには、例えば、シリコン窒化物が用いられる。層間絶縁膜３３には、例えば、シリコン酸化物またはシリコン炭窒化物（ＳｉＣＮ）が用いられる。層間絶縁膜３３は、後述の工程である第２積層体２のホールＳＨ２の形成におけるエッチングストッパ層として機能する。

次に、第３積層体３ａ内に、複数のホールＳＨ１を形成する。次に、図５Ｂに示すように、ホールＳＨ１の内壁に第２ゲート絶縁膜３０３を形成し、第２ゲート絶縁膜３０３の内側に半導体部３０２を形成し、半導体部３０２の内側に第３絶縁体柱３０１を充填する。第２ゲート絶縁膜３０３には、例えば、シリコン酸化膜またはＯＮＯ膜が用いられる。半導体部３０２には、例えば、シリコンが用いられる。第３絶縁体柱３０１には、例えば、シリコン酸化膜が用いられる。

次に、第３絶縁体柱３０１の上部をエッチバックして、その上に半導体部３０２の材料を埋め込む。これにより、図５Ｂに示す柱状体ＣＬ３がホールＳＨ１内に形成される。尚、第３積層体３ａおよび柱状体ＣＬ３が省略される場合には、図５Ａおよび図５Ｂに示す工程も省略される。

次に、図６に示すように、第３積層体３ａの上に、第２絶縁膜２１と第２犠牲膜２２ａを交互に積層して第２積層体２ａを形成する。第２絶縁膜２１には、例えば、シリコン酸化物が用いられ、第２犠牲膜２２ａには、例えば、シリコン窒化物が用いられる。図６は、図５ＡのＣ－Ｃ線に沿った断面に対応する。

次に、図７Ａおよび図７Ｂに示すように、第２積層体２ａの上方から、リソグラフィ技術およびエッチング技術等を用いて、第２積層体２ａ内にホールＳＨ２を形成する。図７Ｂは、図７ＡのＤ－Ｄ線に沿った断面に対応する。この場合、第３積層体３ａのエッチングストッパである層間絶縁膜３３に至るまでホールＳＨ２が形成される。また、柱状体ＣＬ３が設けられている領域では、半導体部３０２に至るまでホールＳＨ２が形成される。ホールＳＨ２は、Ｚ方向から見た平面視において、図７Ａに示すように、ＸおよびＹ方向に対して傾斜する方向に長径または短径を有する略扁円、略楕円または略長方形に形成される。

次に、ホールＳＨ２の内壁に第１ゲート絶縁膜２０３を形成し、第１ゲート絶縁膜２０３の内側に該第１ゲート絶縁膜２０３を被覆するように半導体部２０２を形成し、さらに、半導体部２０２の内側に第２絶縁体柱２０１を埋め込む。半導体部２０２には、例えば、シリコンが用いられる。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンであってもよい。また、例えば、アンドープシリコンであり、ｐ型シリコンであってもよい。第１ゲート絶縁膜２０３には、シリコン酸化膜でもよく、または、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜の積層膜（ＯＮＯ膜）でもよい。これにより、柱状体ＣＬ２が、隣接する２つの柱状体ＣＬ３（および隣接する２つの柱状体ＣＬ１）に対応するようにそれらの上に形成される。即ち、ホールＳＨ２は、ＸまたはＹ方向に対して斜め方向に隣接する２つの柱状体ＣＬ３を架橋するように形成される。

次に、図８Ａおよび図８Ｂに示すように、リソグラフィ技術およびＲＩＥ（Reactive Ion Etching）法等を用いて、第１積層体１ａ、第２積層体２ａ、および、第３積層体３ａを貫通するスリットＳＴを形成する。図８Ｂは、図８ＡのＥ－Ｅ線に沿った断面に対応する。スリットＳＴを介して、第１積層体１ａの第１犠牲膜１２ｂ、第２積層体２ａの第２犠牲膜２２ａ、および、第３積層体３ａの第３犠牲膜３２ａをリン酸溶液などで除去する。そして、第１絶縁膜１１の間に第１空間を、第２絶縁膜２１間に第２空間を、および、第３絶縁膜３１間に第３空間をそれぞれ形成する。第１～第３空間に、導電性金属である窒化チタン（ＴｉＮ）をバリアメタルとして成膜し、さらに、タングステン（Ｗ）を埋め込む。第１絶縁膜１１間に埋め込まれた導電性金属は第１導電膜１２として機能する。第２絶縁膜２１間に埋め込まれた導電性金属は第２導電膜２２として機能する第３絶縁膜３１間に埋め込まれた導電性金属は第３導電膜３２として機能する。このように、第１犠牲膜１２ｂ、第２犠牲膜２２ａおよび第３犠牲膜３２ａを除去した空間に、第１導電膜１２、第２導電膜２２および第３導電膜３２をそれぞれ埋め込む工程をリプレース工程と呼ぶ。

なお、第２導電膜２２および第３導電膜３２の表面は、第２導電膜２２および第３導電膜３２の拡散を抑制するために、カバー絶縁膜（図示せず）により覆われていてもよい。カバー絶縁膜には、例えば、シリコン酸化物が用いられる。

上記のリプレース工程の後に、スリットＳＴにシリコン酸化物などの絶縁膜を充填して分離絶縁膜６０を形成する。これにより、分離絶縁膜６０に挟まれたブロックＢＬＯＣＫが区画される。尚、スリットＳＴにシリコン酸化物などの絶縁膜を成膜し、その内部に導電材料を埋め込んでもよい。これにより、スリットＳＴは、分離絶縁膜６０として機能しつつ、配線としても用いられ得る。

次に、図９Ａ～図９Ｃに示すように、リソグラフィ技術およびエッチング技術を用いて、初期の柱状体ＣＬ２ｉの略中心をＸ方向に分割するように柱状体ＣＬ２および第２積層体２をエッチングしてスリットを形成する。そのスリット内に絶縁膜を埋め込み、第１分割絶縁膜５０を形成する。これにより、第１分割絶縁膜５０が初期の柱状体ＣＬ２ｉの略中心をＸ方向に分割するように形成される。すなわち、図９Ａに示すように、ホールＳＨ２の平面形状において、第１分割絶縁膜５０が初期の柱状体ＣＬ２ｉの略中心を通過するように初期の柱状体ＣＬ２ｉを分割する。分割後の柱状体ＣＬ２ｉの左右の面積は、ほぼ等しくなることが好ましい。第１分割絶縁膜５０には、例えば、シリコン酸化物が用いられる。なお、図９Ｂは、図９ＡのＦ－Ｆ線に沿った断面を示し、図９Ｃは、図９ＡのＧ－Ｇ線に沿った断面を示す。

このようにして初期の柱状体ＣＬ２ｉは、第１分割絶縁膜５０を挟んで２つの柱状体ＣＬ２ａ、ＣＬ２ｂへ分割される。これにより、柱状体ＣＬ２ａ、ＣＬ２ｂのペアが形成される。柱状体ＣＬ２ａ、ＣＬ２ｂのペアは、Ｚ方向から見た平面視において、第１分割絶縁膜５０により分割された略扁円または略楕円の両端部分の形状を有する。

次に、図１０に示すように、リソグラフィ技術およびドーピング技術を用いて、半導体部２０２にｎ型不純物を導入し、半導体部２０２の上部にｎ型不純物層２０４を形成する。不純物層２０４は、柱状体ＣＬ２に到達するように形成され、半導体部２０２と電気的に接続される。

次に、図１１に示すように、第２積層体２の上面に層間絶縁膜６８を成膜する。層間絶縁膜６８には、例えば、シリコン酸化物が用いられる。次に、リソグラフィ技術およびエッチング技術を用いて、不純物層２０４上の層間絶縁膜６８を加工し、コンタクトＣＨの位置にコンタクトホールを形成する。このコンタクトホールは、不純物層２０４の上面に到達する深さまで形成され、Ｚ方向からの平面視では略扁円形または略楕円形に形成してもよい。次に、このコンタクトホールに、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）またはタングステン（Ｗ）を充填し、これをＣＭＰ（Chemical Mechanical Polishing）法で研磨する。これにより、図１１に示すように、コンタクトＣＨが形成される。

次に、図１２に示すように、層間絶縁膜６８の上面に層間絶縁膜６９を成膜する。層間絶縁膜６９には、例えば、シリコン酸化物が用いられる。層間絶縁膜６８および層間絶縁膜６９とで層間絶縁膜７０を構成する。次に、リソグラフィ技術およびエッチング技術を用いて、コンタクトＣＨ上の層間絶縁膜６９にコンタクトホールを形成する。このコンタクトホールは、コンタクトＣＨの上面に到達する深さまで形成され、Ｚ方向からの平面視では略円形または略楕円形に形成してもよい。次に、このコンタクトホール内に、窒化チタン又はタングステンを充填し、これをＣＭＰ法で研磨する。これにより、図１２に示すように、コンタクトＶＹが形成される。

次に、図３Ｃに示すように、コンタクトＶＹの上方に、コンタクトＶＹに電気的に接続するように複数のビット線ＢＬを設ける。これにより、ビット線ＢＬと柱状体ＣＬ２が、コンタクトＣＨおよびＶＹを介して電気的に接続される。ビット線ＢＬは、Ｚ方向から見た平面視において、第２導電膜２２および第１分割絶縁膜５０の延伸方向に対して略直交方向（Ｙ方向）に延伸するように設ける。上述の工程により、図３Ｃ～図３Ｄで示した半導体記憶装置１００ａが得られる。

以上のように、本実施形態によれば、第１分割絶縁膜５０は、Ｚ方向から見た平面視において、初期の柱状体ＣＬ２ｉをＸ方向に串刺しするように形成され、２つの柱状体ＣＬ２ａ、ＣＬ２ｂのペアに分割している。第１分割絶縁膜５０は、初期の柱状体ＣＬ２ｉの中央部の一部分に重複するものの、その両側の柱状体ＣＬ２ａ、ＣＬ２ｂには重複しない。柱状体ＣＬ２ａ、ＣＬ２ｂはそれぞれ異なる２つのドレイン側選択ゲートＳＧＤＯとして機能可能であり、かつ、柱状体ＣＬ２ａ、ＣＬ２ｂの下方にある柱状体ＣＬ１は、メモリストリングとして機能することができる。これにより、第１分割絶縁膜５０は、ダミーメモリセルを増大させず、ブロックＢＬＯＣＫ内のセル面積の有効利用を可能にする。その結果、メモリセルアレイの無駄を抑制し、かつ、メモリセルアレイ２ｍをさらに微細化することができる。

本実施形態によれば、柱状体ＣＬ２ａ、ＣＬ２ｂにおいて、第１分割絶縁膜５０に面する領域以外の領域が、ドレイン側選択ゲートＳＧＤＯのチャネル領域として第１ゲート絶縁膜２０３を介して第２導電膜２２に対向する。これにより、ドレイン側選択ゲートＳＧＤＯのチャネル幅を大きくすることができ、ドレイン側選択ゲートＳＧＤＯは、選択されたメモリセルＭＣからの電流を充分に流すことができる。また、チャネル領域以外の第１分割絶縁膜５０に面する領域には、半導体部２０２および第１ゲート絶縁膜２０３が存在しない。このため、第１ゲート絶縁膜２０３へのデータの誤書込み、オフリークの発生、ならびに、電子のトラップの発生を抑制することができる。よって、ドレイン側選択ゲートＳＧＤＯの制御性が向上する。

（第２実施形態）
図１３Ａは、第２実施形態に係る第２積層体をＺ方向から見た模式平面図である。図１３Ｂは、図１３Ａにおける領域１３Ｂの模式平面図である。

第２実施形態においては、Ｚ方向から見た平面視において、導電層ＢＷと第２絶縁膜２１とが交互にストライプ状に配置されている点で第１実施形態と同様である。しかし、第２実施形態では、導電層ＢＷがアクティブエリアをＸ方向に串刺しするように設けられ、初期の第１半導体柱ＡＡｉを２つに分断している。これにより、初期の第１半導体柱ＡＡｉは、２つの第１半導体柱ＡＡ１、ＡＡ２に分割される。即ち、製造工程の途中では、初期の第１半導体柱ＡＡｉは、略扁円形、略楕円形または略長方形を有し、導電層ＢＷの形成により２つに分割され第１半導体柱ＡＡ１、ＡＡ２のペアとなる。導電層ＢＷには、例えば、タングステン（Ｗ）等の導電性金属が用いられる。一方、第２絶縁膜２１は、隣接する導電層ＢＷ間に設けられており、ＸまたはＹ方向に対して斜め方向に隣接する２つの第１半導体柱ＡＡ間に設けられている。第２絶縁膜２１には、例えば、シリコン酸化物等の絶縁材料が用いられる。このように、第２実施形態においては、ペアをなす第１半導体柱ＡＡ１とＡＡ２との間に導電層ＢＷ（ドレイン側選択ゲートＳＧＤ）が設けられる。第２実施形態の平面レイアウトのその他の構成は、第１実施形態の平面レイアウトの対応する構成と同様でよい。

図１３Ｃは、図３ＢのＨ－Ｈに沿った模式断面図である。図１３Ｄは、図１３ＢのＩ－Ｉ線に沿った模式平面図である。第２実施形態では、第２導電膜２２は設けられておらず、第２積層体に代えて、第２絶縁膜２１が設けられている。ドレイン側選択ゲートＳＧＤＯのゲート電極として、第２導電膜２２に代えて、導電層ＢＷが設けられている。導電層ＢＷは、第１半導体柱ＡＡ１、ＡＡ２にゲート絶縁膜２０３を介して対向するように設けられ、ドレイン側選択ゲートＳＧＤのゲート電極として機能する。ゲート絶縁膜２０３には、例えば、シリコン酸化膜、あるいは、ＯＮＯ膜が用いられる。

第１半導体柱ＡＡ１、ＡＡ２のペアは、第２絶縁膜２１内に設けられたホールＳＨ２内に設けられ、Ｚ方向に沿って第２絶縁膜２１の上端から第２絶縁膜２１を貫通し、柱状体ＣＬ３の上面に達するように設けられている。第１半導体柱ＡＡ１、ＡＡ２は、ドレイン側選択ゲートＳＧＤＯのチャネル領域として機能する。

第２実施形態では、ドレイン側選択ゲートＳＧＤＯは、導電層ＢＷおよび第１半導体柱ＡＡ１（またはＡＡ２）によって構成される。例えば、図１３Ｃの２つの第１半導体柱ＡＡ１、ＡＡ２は、Ｙ方向の一側面において、ゲート絶縁膜２０３を介して導電層ＢＷと対向する。導電層ＢＷは、第１半導体柱ＡＡ１、ＡＡ２と第２絶縁膜２１との間に埋め込まれている。一方、第１半導体柱ＡＡ１、ＡＡ２のＹ方向の他の側面では、第２絶縁膜２１が第１半導体柱ＡＡ１、ＡＡ２と接触する。したがって、ドレイン側選択ゲートＳＧＤＯは、第１半導体柱ＡＡ１、ＡＡ２のＹ方向の一側面の側にそれぞれ設けられる。ドレイン側選択ゲートＳＧＤＯは、第１半導体柱ＡＡ１、ＡＡ２と導電層ＢＷとの対向領域に設けられる。

第２実施形態では、導電層ＢＷは、初期の第１半導体柱ＡＡｉをＸ方向に串刺しするように設けられ、初期の第１半導体柱ＡＡｉを第１半導体柱ＡＡ１、ＡＡ２のペアに分割している。よって、導電層ＢＷは、初期の第１半導体柱ＡＡｉにおいてそれらの中心部には重複するものの、全体には重複しない。よって、図１３Ｄに示すように、導電層ＢＷの両側には第１半導体柱ＡＡ１、ＡＡ２がドレイン側選択ゲートＳＧＤのチャネルとして残る。また、導電層ＢＷは、第１半導体柱ＡＡ１、ＡＡ２の直下にある２つの柱状体ＣＬ３および２つの柱状体ＣＬ１までにはほとんど達していない。よって、第１半導体柱ＡＡ１、ＡＡ２はそれぞれ異なる２つのドレイン側選択ゲートＳＧＤＯの一部として機能可能である。また、第１半導体柱ＡＡ１、ＡＡ２のそれぞれの下にある柱状体ＣＬ１は、メモリストリングとして有効に機能する。これにより、導電層ＢＷは、ダミーメモリセルを増大させず、ブロックＢＬＯＣＫ内のセル面積の有効利用を可能にする。

第２実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。従って、第２実施形態は、第１実施形態のその他の効果も得ることができる。

次に、第２実施形態による半導体記憶装置１００ｂの製造方法について説明する。

図１４～図１７は、第２実施形態による半導体記憶装置１００ｂの製造方法の一例を示す模式断面図または模式平面図である。

まず、第１実施形態と同様に、第１積層体１ａ、柱状体ＣＬ１、請求項１６の第２積層体としての積層体３ａ、および、請求項１６の第４柱状体としての柱状体ＣＬ３を形成する。

次に、図１４に示すように、積層体３ａの上方に第２絶縁膜２１を形成する。第２絶縁膜２１のＺ方向の厚みは、例えば、第１実施形態の第２積層体２と同程度の厚みでよい。

次に、図１５Ａおよび図１５Ｂに示すように、リソグラフィ技術およびエッチング技術等を用いて、第２絶縁膜２１内にホールＳＨ２を形成する。図１５Ｂは、図１５ＡのＪ－Ｊ線に沿った断面に対応する。積層体３ａのエッチングストッパ層である層間絶縁膜３３に至るまでホールＳＨが形成される。また、柱状体ＣＬ３が設けられている領域では、半導体部３０２に至るまでホールＳＨ２が形成される。ホールＳＨ２の形成後、ホールＳＨ２内に、初期の第１半導体柱ＡＡｉを形成する。初期の第１半導体柱ＡＡｉは、Ｚ方向から見た平面視において、図１５Ａに示すように、ＸおよびＹ方向に対して傾斜する方向に長径または短径を有する略扁円、略楕円または略長方形に形成される。

次に、図９Ａおよび図９Ｂを参照して説明したように、スリットＳＴを形成し、リプレース工程を実行する。このとき、第１積層体１ａの第１犠牲膜１２ｂが第１導電膜１２に置換され、積層体３ａの犠牲膜３２ａが導電膜３２に置換される。尚、第２実施形態では、第２積層体２は設けられていないので、第２絶縁膜２１ではリプレース工程は実行されない。また、第２実施形態では、上記リプレース工程は、絶縁膜２１の形成前に実行してもよい。

次に、図１６Ａ～図１６Ｃに示すように、リソグラフィ技術およびエッチング技術を用いて、初期の第１半導体柱ＡＡｉの略中心をＸ方向に分割するように初期の第１半導体柱ＡＡｉおよび第２絶縁膜２１をエッチングしてスリットを形成する。図１６Ｂは、図１６ＡのＫ－Ｋ線に沿った断面を示し、図１６Ｃは、図１６ＡのＬ－Ｌ線に沿った断面を示す。このスリットの内壁にゲート絶縁膜２０３を成膜し、さらに、ゲート絶縁膜２０３の内側に導電層ＢＷの材料を埋め込む。これにより、初期の第１半導体柱ＡＡｉの略中心をＸ方向に分割するように導電層ＢＷが形成される。導電層ＢＷは、ゲート絶縁膜２０３によって第１半導体柱ＡＡ１、ＡＡ２から電気的に絶縁されている。このように、図１６Ａに示すように、ホールＳＨ２の平面形状において、導電層ＢＷが初期の第１半導体柱ＡＡｉの略中心を通過するように初期の第１半導体柱ＡＡｉを分割する。なお、分割後の初期の第１半導体柱ＡＡｉの左右の面積は、ほぼ等しくなることが好ましい。

このようにして初期の第１半導体柱ＡＡｉは、導電層ＢＷを挟んだ２つの第１半導体柱ＡＡ１、ＡＡ２へ分割される。第１半導体柱ＡＡ１、ＡＡ２のペアは、Ｚ方向から見た平面視において、導電層ＢＷにより分割された略扁円または略楕円の両端部分の形状を有する。

次に、エッチング技術を用いて、導電層ＢＷをエッチバックし、導電層ＢＷ上に溝を形成する。この溝内に絶縁膜（例えば、シリコン酸化膜）２５を埋め込む。これにより、図１６Ａ～図１６Ｃに示す構造が得られる。

次に、図１７に示すように、リソグラフィ技術およびドーピング技術を用いて、第１半導体柱ＡＡ１、ＡＡ２にｎ型不純物を導入し、第１半導体柱ＡＡ１、ＡＡ２の上部にｎ型不純物層２０４を形成する。これにより、不純物層２０４は、第１半導体柱ＡＡ１、ＡＡ２に電気的に接続される。

その後、図１１および図１２を参照して説明したように、配線構造（コンタクトＣＨおよびＶＹ、ビット線ＢＬ）を形成する。これにより、図１３Ａ～図１３Ｄに示す第２実施形態に係る半導体記憶装置１００ｂが得られる。

第２実施形態によれば、導電層ＢＷが初期の第１半導体柱ＡＡｉをＸ方向に串刺しするように設けられ、初期の第１半導体柱ＡＡｉを分割している。導電層ＢＷは、初期の第１半導体柱ＡＡｉの中央部の一部分に重複するものの、その両側の第１半導体柱ＡＡ１、ＡＡ２には重複しない。第１半導体柱ＡＡ１、ＡＡ２はそれぞれ異なる２つのドレイン側選択ゲートＳＧＤＯのチャネル部として機能可能である。なおかつ、第１半導体柱ＡＡ１、ＡＡ２の下方にある柱状体ＣＬ１は、メモリストリングとして機能することができる。これにより、導電層ＢＷは、ダミーメモリセルを増大させず、ブロックＢＬＯＣＫ内のセル面積の有効利用を可能にする。その結果、第２実施形態は、第１実施形態と同様の効果を得ることができる。

（第３実施形態）
図１８は、第３実施形態に係る半導体記憶装置１００ｃの構成例を示す模式平面図である。

第３実施形態では、同一ブロックＢＬＯＣＫ内に含まれＹ方向に隣接する複数の導電膜２２が電気的に接続されている。第３実施形態のその他の構成は、第１実施形態の構成と同じでよい。

同一ブロックＢＬＯＣＫから複数のデータを同時に読み出すために、半導体記憶装置１００ｃのＹ方向に配列された複数の第２導電膜２２が互いに電気的に接続されている場合がある。例えば、図１８では、ドレイン側選択ゲートＳＧＤ１の第２導電膜２２＿１とそれに隣接するドレイン側選択ゲートＳＧＤ２の第２導電膜２２＿２とが結線Ｃ１によって接続されている。ドレイン側選択ゲートＳＧＤ３の第２導電膜２２＿３とそれに隣接するドレイン側選択ゲートＳＧＤ４の第２導電膜２２＿４とが結線Ｃ２によって接続されている。ドレイン側選択ゲートＳＧＤ５の第２導電膜２２＿５と、それに隣接するドレイン側選択ゲートＳＧＤ６の第２導電膜２２＿６と、第２導電膜２２＿６に対して反対側にあるドレイン側選択ゲートＳＧＤ０の第２導電膜２２＿０とが結線Ｃ３によって電気的に接続されている。

尚、図示しないが、結線Ｃ１～Ｃ３は、階段部分２ｓに設けられ第２導電膜２２＿０～２２＿６のそれぞれに接続されたコンタクトプラグと、その上の配線層とで構成すればよい。あるいは、結線Ｃ１～Ｃ３は、階段部分２ｓにおいて、第１分割絶縁膜５０を省略して、複数の第２導電膜を直接接触させることで実現させてもよい。

このように、複数の第２導電膜２２を接続して該複数の第２導電膜２２を同時に駆動することによって、多くのデータを一度に読み出すことができる。一方、複数のデータが同一のビット線ＢＬに同時に伝達されると、データのコンタミネーションが発生してしまう。

これに対し、本実施形態では、１つのアクティブエリアＡａ（隣接する柱状体ＣＬ２のペア）に対して４本のビット線ＢＬ１～ＢＬ４が対応して設けられている。即ち、柱状体ＣＬ２とビット線ＢＬは、１：２の比率で設けられている。また、ビット線ＢＬの延伸方向（Ｙ方向）に配列される複数のアクティブエリアＡａは、ビット線ＢＬを共有する。よって、例えば、図１８の上段にＹ方向に配列されたアクティブエリアＡａは、４つのビット線ＢＬ１～ＢＬ４に対応している。この上段に配列された柱状体ＣＬ２Ａ～ＣＬ２Ｄで構成される４つのドレイン側選択トランジスタからのデータは、それぞれビット線ＢＬ１、ＢＬ４、ＢＬ２、ＢＬ３を介してコンタミネーション無しに読み出され得る。即ち、結線Ｃ１で接続された第２導電膜２２＿１、２２＿２に対応する４つの柱状体ＣＬ２Ａ～ＣＬ２Ｄは、それぞれビット線ＢＬ１、ＢＬ４、ＢＬ２、ＢＬ３にデータを同時に出力可能である。

第２導電膜２２＿３、２２＿４に対応する上段の４つの柱状体ＣＬ２も、同様に、それぞれビット線ＢＬ１、ＢＬ４、ＢＬ２、ＢＬ３にデータを同時に出力可能である。第２導電膜２２＿５、２２＿６、２２＿０に対応する上段の４つの柱状体ＣＬ２も、同様に、それぞれビット線ＢＬ１、ＢＬ４、ＢＬ２、ＢＬ３にデータを同時に出力可能である。第２導電膜２２＿１、２２＿２と、第２導電膜２２＿３、２２＿４と、第２導電膜２２＿５、２２＿５、２２＿０とは、互いに異なるタイミングで駆動される。尚、第２導電膜２２＿５、２２＿０は、ブロックＢＬＯＣＫの端部の導電膜であるので、それぞれ上段の１つの柱状体ＣＬ２に対応している。

また、２段目以降のＹ方向に配列されたアクティブエリアＡａについても、同様に、それぞれ４つのビット線ＢＬに対応している。よって、２段目以降に配列された柱状体で構成されるドレイン側選択トランジスタからのデータも、それぞれ異なるビット線ＢＬを介してコンタミネーション無しに読み出され得る。

柱状体ＣＬ２の数とビット線ＢＬの数との比率は、１：ｎ（ｎは３以上の整数）であってもよい。この場合、アクティブエリアＡａの数とビット線ＢＬの数との比率は、１：２×ｎとなる。互いに接続される（同時に駆動される）第２導電膜２２の数もｎになり、同時に読み出されるデータの数もさらに増大させることができる。

尚、Ｚ方向から見た平面視において、コンタクトＶＹは、略円形でよいが、Ｘ方向に長径を有する略楕円形でもよい。これにより、コンタクトＶＹがＸ方向に広がるため、ビット線ＢＬがリソグラフィによってＸ方向に幾分ずれても、ビット線ＢＬをコンタクトＶＹにより確実に接続することができる。しかし、コンタクトＶＹがコンタクトＣＨとビット線ＢＬとの間を接続できる限りにおいて、コンタクトＶＹの長径の方向は特に限定しない。また、コンタクトＣＨの長径の方向も特に限定しない。

第３実施形態のその他の構成および製造方法は、第１実施形態と同様でよい。これにより、第３実施形態は、第１実施形態の効果も得ることができる。第３実施形態は、第２実施形態に適用してもよい。

（第４実施形態）
図１９Ａおよび図１９Ｂは、第４実施形態に係る半導体記憶装置１００ｄの構成例を示す平面図および断面図である。図１９Ｂは、図１９ＡのＮ－Ｎ線に沿った模式断面図である。

第４実施形態では、図１９Ｂに示すように、コンタクトＣＨが柱状体ＣＬ２ａ、ＣＬ２ｂのペアの上方に架橋するように設けられる。即ち、コンタクトＣＨは、柱状体ＣＬ２ａ、ＣＬ２ｂのそれぞれの不純物層２０４の上方に設けられ、それぞれの不純物層２０４を接続している。これにより、柱状体ＣＬ２ａ、ＣＬ２ｂの半導体部２０２が電気的に接続される。言換すると、コンタクトＣＨは、各アクティブエリアＡａを分割して形成された柱状体ＣＬ２ａ、ＣＬ２ｂのペアおよび第１分割絶縁膜５０の上方を亘って、柱状体ＣＬ２ａ、ＣＬ２ｂの半導体部２０２に共通に電気的に接続される。尚、不純物層２０４は、インプラント技術で導入した拡散層であってもよいが、それに代えて、不純物をドープしたポリシリコンを埋め込むことにより形成されたドープドポリシリコンでもよい。

各コンタクトＣＨ上には、コンタクトＶＹが１つずつ設けられる。各コンタクトＣＨ上は、コンタクトＶＹを介して１つのビット線ＢＬに接続されている。

第４実施形態によれば、コンタクトＣＨが隣接する２つの柱状体ＣＬ２（１つのアクティブエリアＡａ）に対応して設けられている。これにより、コンタクトＣＨおよびＶＹの数が、柱状体ＣＬ２の数の約半分に削減することができる。コンタクトＣＨの数の減少に伴い、コンタクトＣＨのレイアウト面積を増大させることができる。また、コンタクトＶＹの数の減少に伴い、コンタクトＶＹの密度が低減する。これにより、コンタクトＶＹの形成におけるリソグラフィ工程およびエッチング工程が容易になる。

図１９Ａに示すように、コンタクトＣＨは、柱状体ＣＬ２のペア（アクティブエリアＡａ）ごとに設けられる。例えば、コンタクトＣＨ１の下方には、柱状体ＣＬ２Ａ、ＣＬ２Ｂのペアが設けられている。コンタクトＣＨ２の下方には、柱状体ＣＬ２Ｃ、ＣＬ２Ｄのペアが設けられている。コンタクトＣＨ３の下方には、柱状体ＣＬ２Ｅ、ＣＬ２Ｆのペアが設けられている。コンタクトＣＨ４の下方には、柱状体ＣＬ２Ｇ、ＣＬ２Ｈのペアが設けられている。尚、図１９Ａでは、柱状体ＣＬ２Ａ～ＣＬ２Ｈは、コンタクトＣＨ１～ＣＨ４の下にあり、それらの外形は現れていない。
コンタクトＶＹ１～ＶＹ４は、コンタクトＣＨ１～ＣＨ４上に設けられており、コンタクトＣＨ１～ＣＨ４をそれぞれビット線ＢＬ１、ＢＬ３、ＢＬ２、ＢＬ４に接続している。

第４実施形態でも、１つのアクティブエリアＡａ（隣接する柱状体ＣＬ２のペア）に対して４本のビット線ＢＬ１～ＢＬ４が対応して設けられている。即ち、柱状体ＣＬ２とビット線ＢＬは、１：２の比率で設けられている。一方、ビット線ＢＬの延伸方向（Ｙ方向）に隣接する２つのアクティブエリアＡａは、Ｘ方向に半ピッチずれており、２本のビット線ＢＬを共有する。よって、例えば、図１９Ａの柱状体ＣＬ２Ａ、ＣＬ２Ｂのペアは、４つのビット線ＢＬ１～ＢＬ４に対応している。柱状体ＣＬ２Ａ、ＣＬ２Ｂのペアに隣接する柱状体ＣＬ２Ｃ、ＣＬ２Ｄのペアは、ビット線ＢＬ１～ＢＬ４のうちビット線ＢＬ３、ＢＬ４のみを柱状体ＣＬ２Ａ、ＣＬ２Ｂのペアと共有する。柱状体ＣＬ２Ｃ、ＣＬ２Ｄのペアに隣接する柱状体ＣＬ２Ｅ、ＣＬ２Ｆのペアは、柱状体ＣＬ２Ａ、ＣＬ２Ｂのペアに対してＸ方向に１ピッチずれるので、ビット線ＢＬ１～ＢＬ４を柱状体ＣＬ２Ａ、ＣＬ２Ｂのペアと共有する。このように、第４実施形態では、Ｙ方向に隣接するアクティブエリアＡａは、２つのビット線を共有する。さらに、Ｙ方向に間欠的に隣接するアクティブエリアＡａは、４つのビット線ＢＬを共有する。

コンタクトＶＹ１～ＶＹ４は、それぞれコンタクトＣＨ１～ＣＨ４上に１つずつ設けられており、コンタクトＣＨ１～ＣＨ４をそれぞれビット線ＢＬ１、ＢＬ３、ＢＬ２、ＢＬ４に接続している。

また、第４実施形態では、ドレイン側選択ゲートＳＧＤ１の第２導電膜２２＿１とドレイン側選択ゲートＳＧＤ３の第２導電膜２２＿３とが結線Ｃ１によって接続されている。ドレイン側選択ゲートＳＧＤ０の第２導電膜２２＿０と、ドレイン側選択ゲートＳＧＤ２の第２導電膜２２＿２と、ドレイン側選択ゲートＳＧＤ４の第２導電膜２２＿４とが結線Ｃ２によって電気的に接続されている。

第２導電膜２２＿１、２２＿３が駆動された場合、それらに対応する４つの柱状体ＣＬ２Ｂ、ＣＬ２Ｃ、ＣＬ２ＦおよびＣＬ２Ｇが、それぞれビット線ＢＬ１、ＢＬ３、ＢＬ２、ＢＬ４にデータを同時に出力することができる。第２導電膜２２＿０、２２＿２および２２＿４が駆動された場合、それらに対応する４つの柱状体ＣＬ２Ａ、ＣＬ２Ｄ、ＣＬ２ＥおよびＣＬ２Ｈが、それぞれビット線ＢＬ１、ＢＬ３、ＢＬ２、ＢＬ４にデータを同時に出力することができる。このように、４つのドレイン側選択トランジスタからのデータは、それぞれビット線ＢＬ１、ＢＬ４、ＢＬ２、ＢＬ３を介してコンタミネーション無しに読み出され得る。

尚、図１９Ｂに示すように、柱状体ＣＬ２Ａ、ＣＬ２ＢのペアはコンタクトＣＨを共有しているが、柱状体ＣＬ２Ａ、ＣＬ２Ｂに対応する２つのドレイン側選択ゲートＳＧＤＯは、異なる第２導電膜２２をゲート電極として動作する。よって、柱状体ＣＬ２Ａ、ＣＬ２Ｂに対応する２つのドレイン側選択ゲートＳＧＤＯ間のデータのコンタミネーションも抑制されている。

柱状体ＣＬ２の数とビット線ＢＬの数との比率は、１：ｎ（ｎは３以上の整数）であってもよい。この場合、コンタクトＣＨの数とビット線ＢＬの数との比率は、１：２×ｎとなる。これにより、第３実施形態と同様に、同時に読み出されるデータの数もさらに増大させることができる。

第４実施形態において、コンタクトＣＨ、ＶＹのレイアウトが第１実施形態のそれと異なり、コンタクトＣＨがアクティブエリアＡａに対応して設けられている。これにより、コンタクトＣＨのレイアウト面積を増大させ、コンタクトＶＹの密度を低減させることができる。これにより、コンタクトＶＹの形成におけるリソグラフィ工程およびエッチング工程が容易になる。

第４実施形態のその他の構成および製造方法は、第１実施形態と同様でよい。第４実施形態は、第１実施形態の効果も得ることができる。第４実施形態は、第２実施形態に適用してもよい。

図２０は、上記実施形態のいずれかを適用した半導体記憶装置の構成例を示すブロック図である。半導体記憶装置１００は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ１００２によって制御される。半導体記憶装置１００とメモリコントローラ１００２との間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。

図２０に示すように、半導体記憶装置１００は、例えばメモリセルアレイＭＣＡ、コマンドレジスタ１０１１、アドレスレジスタ１０１２、シーケンサ１０１３、ドライバモジュール１０１４、ロウデコーダモジュール１０１５、及びセンスアンプモジュール１０１６を備えている。

メモリセルアレイＭＣＡは、複数のブロックＢＬＫ（０）～ＢＬＫ（ｎ）（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイＭＣＡには、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイＭＣＡの詳細な構成については後述する。

コマンドレジスタ１０１１は、半導体記憶装置１００がメモリコントローラ１００２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１０１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。

アドレスレジスタ１０１２は、半導体記憶装置１００がメモリコントローラ１００２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄｄ、ページアドレスＰＡｄｄ、及びカラムアドレスＣＡｄｄを含んでいる。例えば、ブロックアドレスＢＡ、ページアドレスＰＡｄｄ、及びカラムアドレスＣＡｄｄは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。

シーケンサ１０１３は、半導体記憶装置１００全体の動作を制御する。例えば、シーケンサ１０１３は、コマンドレジスタ１０１１に保持されたコマンドＣＭＤに基づいて、ドライバモジュール１０１４、ロウデコーダモジュール１０１５、及びセンスアンプモジュール１０１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。

ドライバモジュール１０１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１０１４は、例えばアドレスレジスタ１０１２に保持されたページアドレスＰＡｄｄに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。

ロウデコーダモジュール１０１５は、複数のロウデコーダＲＤを備える。ロウデコーダＲＤは、アドレスレジスタ１０１２に保持されたブロックアドレスＢＡｄｄに基づいて、対応するメモリセルアレイＭＣＡ内の１つのブロックＢＬＫを選択する。そして、ロウデコーダＲＤは、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。

センスアンプモジュール１０１６は、書き込み動作において、メモリコントローラ２００から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１０１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２００に転送する。

以上で説明した半導体記憶装置１００及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。

図２１は、メモリセルアレイＭＣＡの回路構成の一例を示す回路図である。メモリセルアレイＭＣＡに含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫが抽出されている。図２１に示すように、ブロックＢＬＫは、複数のストリングユニットＳＵ（０）～ＳＵ（ｋ）（ｋは１以上の整数）を含んでいる。

各ストリングユニットＳＵは、ビット線ＢＬ（０）～ＢＬ（ｍ）（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ（０）～ＭＴ（１５）、並びに選択トランジスタＳＴ（１）及びＳＴ（２）を含んでいる。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ（１）及びＳＴ（２）のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。

各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ（０）～ＭＴ（１５）は、直列接続される。選択トランジスタＳＴ（１）のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ（１）のソースは、直列接続されたメモリセルトランジスタＭＴ（０）～ＭＴ（１５）の一端に接続される。選択トランジスタＳＴ（２）のドレインは、直列接続されたメモリセルトランジスタＭＴ（０）～ＭＴ（１５）の他端に接続される。選択トランジスタＳＴ（２）のソースは、ソース線ＳＬに接続される。

同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ（０）～ＭＴ（１５）の制御ゲートは、それぞれワード線ＷＬ（０）～ＷＬ（７）に共通接続される。ストリングユニットＳＵ（０）～ＳＵ（ｋ）内のそれぞれの選択トランジスタＳＴ（１）のゲートは、それぞれ選択ゲート線ＳＧＤ（０）～ＳＧＤ（ｋ）に共通接続される。選択トランジスタＳＴ（２）のゲートは、選択ゲート線ＳＧＳに共通接続される。

以上で説明したメモリセルアレイ１０の回路構成において、ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。

１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。

尚、本実施形態に係る半導体記憶装置１００が備えるメモリセルアレイＭＣＡは、以上で説明した回路構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ（１）及びＳＴ（２）の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１００ａ～１００ｄ 半導体記憶装置、１～３ 第１～第３積層体、２１ 第２絶縁膜、２２ 第２導電膜、５０ 第１分割絶縁膜、６０ 分離絶縁膜、２０１ 第２絶縁体柱、２０２ 半導体部、２０３ 第１ゲート絶縁膜、２０４ 不純物層、ＡＡ 第１半導体柱、Ａａ、ａａ アクティブエリア、ＢＷ 導電層、ＣＬ１～ＣＬ３ 柱状体、ＳＴ スリット、ＣＴ、ＶＹ コンタクト

Claims (21)

1. 第１絶縁膜と第１犠牲膜とを交互に第１方向に積層して第１積層体を形成し、
   前記第１積層体内を前記第１方向に延伸している第１半導体部、および、前記第１半導体部の外周面上に設けられた電荷捕獲膜、を含む第１柱状体を形成し、
   前記第１柱状体の、前記第１方向に交差する第２方向に設けられ、前記第１積層体内を前記第１方向に延伸している第２半導体部、および、前記第２半導体部の外周面上に設けられた電荷捕獲膜、を含む第２柱状体を形成し、
   前記第１積層体の上方に、第２絶縁膜を形成し、
   前記第１柱状体と前記第２柱状体の両方の上に設けられ、前記第２絶縁膜内を前記第１方向に延伸している第３半導体部、および、前記第３半導体部の外周面上に設けられた第１ゲート絶縁膜、を含む第３柱状体を形成し、
   前記第１方向および、前記第１方向および前記第２方向に交差する第３方向に延び、前記第３柱状体の前記第３半導体部を前記第２方向に分割する第１分割絶縁膜を形成することを具備する、半導体記憶装置の製造方法。
2. 前記第２柱状体の形成後、
   前記第２絶縁膜と第２犠牲膜とを交互に第１方向に積層して第２積層体を形成し、
   前記第１積層体および前記第２積層体を貫通するスリットを形成し、
   前記スリットを介して、前記第１および第２犠牲膜を除去して、前記第１絶縁膜間に第１導電膜を形成するとともに、前記第１積層体の上方に第２導電膜を形成することをさらに具備し、
   前記第１分割絶縁膜は、前記第３柱状体の前記第３半導体部および前記第２導電膜の両方を、前記第２方向に分割する、請求項１に記載の半導体記憶装置の製造方法。
3. 前記第２柱状体の形成後、
   前記第１積層体上に、第３絶縁膜と第３犠牲膜とを交互に前記第１方向に積層して第３積層体を形成し、
   前記第３積層体内を前記第１方向に延伸している第４半導体部、および、前記第４半導体部の外周面上に設けられた第２ゲート絶縁膜、を含む第４柱状体を形成することをさらに具備し、
   前記スリットは、前記第１～第３積層体を貫通し、
   前記スリットを介して、前記第１～第３犠牲膜を除去して、前記第１および第２空間を形成するとともに、前記第３絶縁膜間に第３空間を形成し、
   前記第１～第３空間に導電材料を埋め込み、前記第１および第２導電膜を形成するとともに、前記第３絶縁膜間に第３導電膜を形成する、請求項２に記載の半導体記憶装置の製造方法。
4. 前記スリット内に、前記第１および第２導電膜を電気的に分離する分離絶縁膜を形成する、請求項３に記載の半導体記憶装置の製造方法。
5. 前記第１ゲート絶縁膜は、シリコン酸化膜である、請求項１に記載の半導体記憶装置の製造方法。
6. 前記第１ゲート絶縁膜は、シリコン酸化膜、シリコン窒化膜、及び、シリコン酸化膜を積層した積層膜である、請求項１に記載の半導体記憶装置の製造方法。
7. 前記第１積層体を貫通するスリットを形成し、
   前記スリットを介して、前記第１犠牲膜を除去して前記第１絶縁膜間に第１導電膜を形成し、
   前記第１方向および、前記第１方向および前記第２方向に交差する第３方向に延び、前記第３柱状体の前記第３半導体部および前記第２絶縁膜の両方を、前記第２方向に分割する第１分割絶縁膜を形成し、
   前記第１分割絶縁膜の内部に、第２導電膜を形成することをさらに具備する、請求項１に記載の半導体記憶装置の製造方法。
8. 前記第２柱状体の形成後、
   前記第１積層体上に、第３絶縁膜と第３犠牲膜とを交互に前記第１方向に積層して第２積層体を形成し、
   前記第２積層体内を前記第１方向に延伸している第４半導体部、および、前記第４半導体部の外周面上に設けられた第２ゲート絶縁膜、を含む第４柱状体を形成することをさらに具備し、
   前記スリットは、前記第１および第２積層体を貫通し、
   前記スリットを介して、前記第１および第２犠牲膜を除去して、前記第１空間を形成するとともに、前記第３絶縁膜間に第２空間を形成し、
   前記第１および第２空間に導電材料を埋め込み、前記第１導電膜を形成するとともに、前記第３絶縁膜間に第２導電膜を形成する、請求項７に記載の半導体記憶装置の製造方法。
9. 前記スリット内に、前記第１および第２導電膜を電気的に分離する分離絶縁膜を形成す請求項７に記載の半導体記憶装置の製造方法。
10. 前記第２ゲート絶縁膜は、シリコン酸化膜である、請求項８に記載の半導体記憶装置の製造方法。
11. 前記第２ゲート絶縁膜は、シリコン酸化膜、シリコン窒化膜、及び、シリコン酸化膜を積層して形成される、請求項７に記載の半導体記憶装置の製造方法。
12. 前記第１および第２柱状体の上方にある２つの前記第３柱状体のそれぞれの前記第３半導体部上に共通に接続される第１コンタクトを形成し、
    前記第１コンタクト上に第２コンタクトを形成し、
    前記第２コンタクト上に配線を形成することをさらに具備する、請求項１から請求項６のいずれか一項に記載の半導体記憶装置の製造方法。
13. 第１絶縁膜と第１導電膜とを交互に第１方向に積層した第１積層体と、
    前記第１積層体内を前記第１方向に延伸している第１半導体部、および、前記第１半導体部の外周面上に設けられた電荷捕獲膜、を含む第１柱状体と、
    前記第１柱状体の、前記第１方向に交差する第２方向に設けられ、前記第１積層体内を前記第１方向に延伸している第２半導体部、および、前記第２半導体部の外周面上に設けられた電荷捕獲膜、を含む第２柱状体と、
    前記第１積層体の上方に設けられた第１選択ゲート部とを備え、
    前記第１選択ゲート部は、
    前記第１積層体の上方に設けられ、第２絶縁膜と第２導電膜とを交互に前記第１方向に積層した第２積層体と、
    前記第１柱状体と前記第２柱状体のそれぞれの上に設けられ、前記第２積層体内を前記第１方向に延伸している第３半導体部、および、前記第３半導体部の外周面上に設けられた第１ゲート絶縁膜、を含む第３柱状体と、
    隣接する２つの前記第３柱状体からなる第３柱状体ペアのそれぞれの前記第３半導体部、および、前記第２導電膜を電気的に分離する第１分割絶縁膜とを備え、
    前記第１方向にから見た平面視において、前記第３柱状体ペアは、それぞれ、前記第１分割絶縁膜により分割された略扁円、略楕円又は略長方形の両端部分の形状を有する、半導体記憶装置。
14. 前記第１積層体と前記第２積層体との間に設けられた第２選択ゲート部をさらに備え、
    前記第２選択ゲート部は、
    前記第１積層体と前記第２積層体との間において第３絶縁膜と第３導電膜が交互に前記第１方向に積層された第３積層体と、
    前記第３積層体内を前記第１方向に延伸している第４半導体部、および、前記第４半導体部の外周面上に設けられた第２ゲート絶縁膜、を含む第４柱状体とを備える、請求項１３に記載の半導体記憶装置。
15. 前記第１方向にから見た平面視において、複数の前記第３柱状体は２次元的に配列されており、前記第２導電膜と前記第１分割絶縁膜とが交互にストライプ状に配置される、請求項１３または請求項１４に記載の半導体記憶装置。
16. 前記第３柱状体上に設けられ、前記第２半導体部に電気的に接続されたコンタクトと、前記コンタクトに接続され、前記第１方向にから見た平面視において前記第２導電膜および前記第１分割絶縁膜の延伸方向に対して略直交方向に延伸する複数の配線とをさらに備え、
    複数の前記第２導電膜が互いに電気的に接続されており、
    互いに電気的に接続された前記複数の第２導電膜に設けられた前記第３柱状体、および、前記第３柱状体ペアに含まれる２つの前記第３柱状体は、それぞれ異なる前記配線に電気的に接続されている、請求項１３に記載の半導体記憶装置。
17. 前記第３柱状体ペアおよび前記第１分割絶縁膜の上方に設けられ、該第３柱状体ペアの２つの前記第３半導体部に共通に電気的に接続されたコンタクトをさらに備えている、請求項１３に記載の半導体記憶装置。
18. 前記第１ゲート絶縁膜は、シリコン酸化膜である、請求項１３に記載の半導体記憶装置。
19. 前記第１ゲート絶縁膜は、シリコン酸化膜、シリコン窒化膜、および、シリコン酸化膜の積層膜である、請求項１３に記載の半導体記憶装置。
20. 前記第１および第２積層体を貫通して、前記第１および前記第２導電膜を電気的に分離する分離絶縁膜をさらに備え、
    前記分離絶縁膜は、前記第１分割絶縁膜に対して略平行に設けられ、
    隣接する複数の前記分離絶縁膜間には、複数の前記第２導電膜および複数の前記第１分割絶縁膜が設けられている、請求項１３に記載の半導体記憶装置。
21. 前記第３柱状体ペアのそれぞれの前記第３半導体部上に共通に設けられた第１コンタクトと、
    前記第１コンタクト上に設けられ、該第１コンタクトを１つの配線に接続する第２コンタクトとをさらに備える、請求項１３に記載の半導体記憶装置。

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