KR102565716B1 - 메모리 장치 - Google Patents

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Abstract

본 발명의 실시 형태에 따른 메모리 장치는, 기판의 상면에 수직하는 방향으로 연장되는 복수의 채널 영역, 상기 복수의 채널 영역 중 적어도 일부와 인접하도록 상기 기판 상에 적층되는 복수의 게이트 전극층 및 복수의 절연층, 상기 복수의 게이트 전극층 상에 배치되는 층간 절연층, 상기 층간 절연층을 관통하여 상기 복수의 게이트 전극층에 연결되는 복수의 셀 컨택 플러그, 및 상기 층간 절연층으로부터 연장되어 상기 복수의 채널 영역과 상기 복수의 셀 컨택 플러그 사이에 배치되며, 상기 복수의 게이트 전극층 중에서 적어도 하나에 의해 둘러싸이는 영역을 갖는 수직 절연층을 포함한다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 메모리 소자의 집적도를 증가시킬 필요가 있다. 반도체 메모리 소자의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 메모리 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 컨택 플러그와 연결되는 패드 영역을 형성할 때, 패드 영역의 위치를 정확히 측정함으로써 추후 발생할 수 있는 불량을 방지하고자 하는 데에 있다.
본 발명의 일 실시 형태에 따른 메모리 장치는, 기판의 상면에 수직하는 방향으로 연장되는 복수의 채널 영역, 상기 복수의 채널 영역 중 적어도 일부와 인접하도록 상기 기판 상에 적층되는 복수의 게이트 전극층 및 복수의 절연층, 상기 복수의 게이트 전극층 상에 배치되는 층간 절연층, 상기 층간 절연층을 관통하여 상기 복수의 게이트 전극층에 연결되는 복수의 셀 컨택 플러그, 및 상기 층간 절연층으로부터 연장되어 상기 복수의 채널 영역과 상기 복수의 셀 컨택 플러그 사이에 배치되며, 상기 복수의 게이트 전극층 중에서 적어도 하나에 의해 둘러싸이는 영역을 갖는 수직 절연층을 포함한다.
본 발명의 일 실시 형태에 따른 메모리 장치는, 기판의 상면에 수직하는 방향으로 연장되는 복수의 채널 영역, 상기 복수의 채널 영역에 인접하도록 배치되는 복수의 게이트 전극층, 및 상기 복수의 채널 영역과 상기 복수의 게이트 전극층 사이에 배치되는 게이트 절연막을 갖는 제1 영역, 상기 제1 영역에 인접하여 배치되며, 상기 기판의 상면에 평행한 제1 방향을 따라 서로 다른 길이로 연장되는 복수의 게이트 전극층에 연결되는 복수의 셀 컨택 플러그를 갖는 제2 영역, 및 상기 제1 영역과 상기 제2 영역 사이의 경계에 인접하여 배치되며, 상기 기판의 상면에 평행한 방향에서 상기 복수의 게이트 전극층 중 적어도 하나에 인접하는 영역을 갖는 수직 절연층을 포함한다.
본 발명의 일 실시 형태에 따른 메모리 장치는, 기판, 상기 기판의 상면에 수직하는 방향으로 연장되는 복수의 채널 영역, 상기 복수의 채널 영역 중 적어도 일부와 인접하도록 상기 기판 상에 적층되며, 제1 방향을 따라 서로 다른 길이로 연장되는 복수의 게이트 전극층 및 복수의 절연층을 갖는 게이트 구조체, 상기 게이트 구조체를 복수의 단위 영역으로 나누는 복수의 분리 절연층, 및 상기 복수의 게이트 전극층의 상기 제1 방향의 일단과 상기 복수의 채널 영역 사이에 배치되어 상기 복수의 절연층 중 최상층에 위치한 절연층을 관통하며, 상기 복수의 단위 영역 중 적어도 일부에 마련되는 수직 절연층을 포함한다.
본 발명의 기술적 사상에 따른 메모리 장치에 따르면, 컨택 플러그와 연결되는 패드 영역을 형성하기 전에 트렌치 개구부를 형성하며, 패드 영역을 형성하는 공정 동안 트렌치 개구부를 기준으로 하여 패드 영역의 위치를 측정할 수 있다. 따라서, 이후 컨택 플러그를 형성하는 공정에서 발생할 수 있는 게이트 전극층 간의 쇼트 불량 등을 해소할 수 있어, 높은 신뢰성을 갖는 메모리 장치를 제공할 수 있다. 트렌치 개구부는 층간 절연층을 형성할 때 절연 물질로 채워져 수직 절연층으로서 메모리 장치에 잔존할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 블록 다이어그램이다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이를 나타내는 회로도이다.
도 3은 본 발명의 실시예에 따른 메모리 장치를 나타내는 평면도이다.
도 4는 도 3에 도시한 메모리 장치의 A1 영역을 도시한 부분 사시도이다.
도 5는 도 3에 도시한 메모리 장치의 I-I` 방향의 단면을 도시한 도이다.
도 6은 본 발명의 실시예에 따른 메모리 장치를 나타내는 평면도이다.
도 7은 도 6에 도시한 메모리 장치의 A2 영역을 도시한 부분 사시도이다.
도 8은 도 6에 도시한 메모리 장치의 Ⅱ-Ⅱ` 방향의 단면을 도시한 도이다.
도 9는 본 발명의 실시예에 따른 메모리 장치를 나타내는 평면도이다.
도 10은 도 9에 도시한 메모리 장치의 A3 영역을 도시한 부분 사시도이다.
도 11a 내지 도 22b는 도 3 내지 도 5에 도시한 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도이다.
도 23a 내지 도 28b는 도 6 내지 도 8에 도시한 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도이다.
도 29a 내지 도 31b는 도 9 및 도 10에 도시한 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도이다.
도 32 및 도 33은 본 발명의 실시예에 따른 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
명세서 전체에 걸쳐서, 막, 영역 또는 웨이퍼(기판) 등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상술한 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상술한 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 구성 요소가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 이하 실시예들은 하나 또는 복수개를 조합하여 구성할 수도 있다.
이하에서 설명하는 본 발명의 내용은 다양한 구성을 가질 수 있고 여기서는 필요한 구성만을 예시적으로 제시하며, 본 발명 내용이 이에 한정되는 것은 아님을 밝혀둔다
도 1을 참조하면, 본 발명의 실시 형태에 따른 반도체 소자(10)는 메모리 셀 어레이(20), 로우 디코더(30) 및 코어 로직 회로(55)를 포함할 수 있다. 코어 로직 회로(55)는 읽기/쓰기(read/write) 회로(40) 및 제어 회로(50)를 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 행과 열을 따라 배열된 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀들은, 워드 라인(Word Line, WL), 공통 소스 라인(Common Source Line, CSL), 스트링 선택 라인(String Select Line, SSL), 접지 선택 라인(Ground Select Line, GSL) 등을 통해 로우 디코더(30)와 연결될 수 있으며, 비트 라인(Bit Line, BL)을 통해 읽기/쓰기 회로(40)와 연결될 수 있다. 일 실시예에서, 동일한 행을 따라 배열되는 복수의 메모리 셀은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀은 동일한 비트 라인(BL)에 연결될 수 있다.
메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀은 복수의 메모리 블록으로 구분될 수 있다. 각 메모리 블록은 복수의 워드 라인(WL), 복수의 스트링 선택 라인(SSL), 복수의 접지 선택 라인(GSL), 복수의 비트 라인(BL)과 적어도 하나의 공통 소스 라인(CSL)을 포함할 수 있다.
로우 디코더(30)는 외부로부터 어드레스 정보(ADDR)를 수신하고, 수신한 어드레스 정보(ADDR)를 디코딩하여 메모리 셀 어레이(20)에 연결된 워드 라인(WL), 공통 소스 라인(CSL), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 중 적어도 일부를 선택할 수 있다.
읽기/쓰기 회로(40)는 제어 회로(50)로부터 수신하는 명령에 따라 메모리 셀 어레이(20)에 연결되는 비트 라인(BL) 중 적어도 일부를 선택할 수 있다. 읽기/쓰기 회로(40)는 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 저장된 데이터를 읽어오거나, 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 데이터를 기입할 수 있다. 읽기/쓰기 회로(40)는 상기와 같은 동작을 수행하기 위해, 페이지 버퍼, 입/출력 버퍼, 데이터 래치 등과 같은 회로를 포함할 수 있다.
제어 회로(50)는 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 로우 디코더(30) 및 읽기/쓰기 회로(40)의 동작을 제어할 수 있다. 메모리 셀 어레이(20)에 저장된 데이터를 읽어오는 경우, 제어 회로(50)는 읽어오고자 하는 데이터가 저장된 워드 라인(WL)에 읽기 동작을 위한 전압을 공급하도록 로우 디코더(30)의 동작을 제어할 수 있다. 읽기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 읽기/쓰기 회로(40)가 읽기 동작을 위한 전압이 공급된 워드 라인(WL)과 연결된 메모리 셀에 저장된 데이터를 읽어오도록 제어할 수 있다.
한편, 메모리 셀 어레이(20)에 데이터를 쓰는 경우, 제어 회로(50)는 데이터를 쓰고자 하는 워드 라인(WL)에 쓰기 동작을 위한 전압을 공급하도록 로우 디코더(30)의 동작을 제어할 수 있다. 쓰기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 쓰기 동작을 위한 전압이 공급된 워드 라인(WL)에 연결된 메모리 셀에 데이터를 기록하도록 읽기/쓰기 회로(40)를 제어할 수 있다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이를 나타내는 등가 회로도이다. 본 발명의 일 실시예에 따른 반도체 소자는 수직형(vertical) 낸드(NAND) 플래시 소자일 수 있다.
도 2를 참조하면, 메모리 셀 어레이는, 서로 직렬로 연결되는 n 개의 메모리 셀(MC1~MCn), 메모리 셀(MC1~MCn)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 포함하는 복수의 메모리 셀 스트링(S)을 포함할 수 있다.
서로 직렬로 연결되는 n 개의 메모리 셀(MC1~MCn)는 메모리 셀(MC1~MCn)을 선택하기 위한 n 개의 워드 라인(WL1~WLn)에 각각 연결될 수 있다.
접지 선택 트랜지스터(GST)의 게이트 단자는 접지 선택 라인(GSL)과 연결되고, 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다. 한편, 스트링 선택 트랜지스터(SST)의 게이트 단자는 스트링 선택 라인(SSL)에 연결되고, 소스 단자는 메모리 셀(MCn)의 드레인 단자에 연결될 수 있다. 도 3에서는 서로 직렬로 연결되는 n 개의 메모리 셀(MC1~MCn)에 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 접지 선택 트랜지스터(GST) 또는 복수의 스트링 선택 트랜지스터(SST)가 연결될 수도 있다.
스트링 선택 트랜지스터(SST)의 드레인 단자는 복수의 비트 라인(BL1~BLm)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 단자에 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 비트 라인(BL1~BLm)을 통해 인가되는 신호가 서로 직렬로 연결된 n 개의 메모리 셀(MC1~MCn)에 전달됨으로써 데이터 읽기 또는 쓰기 동작이 실행될 수 있다.
도 3은 본 발명의 실시예에 따른 메모리 장치를 나타내는 평면도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 메모리 장치(100)는 셀 영역(C)과, 셀 영역(C)에 인접하는 주변 회로 영역(P)을 포함할 수 있다. 셀 영역(C)은, 기판(101)의 상면에 수직하는 방향으로 연장되는 채널 영역(CH), 채널 영역(CH)에 인접하도록 기판(101) 상에 적층되는 복수의 게이트 전극층에 연결되는 복수의 셀 컨택 플러그(181-186: 180) 등을 포함할 수 있다. 한편, 주변 회로 영역(P)은 기판(101) 상에 형성되는 주변 회로 소자(210)에 연결되는 복수의 주변 컨택 플러그(220)를 포함할 수 있다. 셀 영역(C)에서, 채널 영역(CH)과 게이트 전극층은 분리 절연층(102)에 의해 복수의 영역으로 구분될 수 있다. 한편, 도 3에서, 기판(101) 상에 배치되어 복수의 게이트 전극층 및 주변 회로 소자(210) 등을 덮는 층간 절연층은 생략되어 있을 수 있다.
기판(101)의 상면은 X-Y 평면에 대응할 수 있으며, 채널 영역(CH)과 복수의 셀 컨택 플러그(180)는 기판(101)의 상면에 수직하는 방향(도 3의 Z축 방향)을 따라 연장될 수 있다. 한편, 복수의 셀 컨택 플러그(180)에 연결되는 복수의 게이트 전극층은 X-Y 평면에 대응하는 기판(101)의 상면에 Z축 방향을 따라 적층 배치될 수 있다. Z축 방향을 따라 복수의 게이트 전극층 사이에는 복수의 절연층이 배치될 수 있으며, 복수의 게이트 전극층과 복수의 절연층은 게이트 구조체를 제공할 수 있다.
채널 영역(CH)은 X-Y 평면에서 서로 이격되어 배치될 수 있다. 채널 영역(CH)의 개수 및 배치는 실시예에 따라 다양할 수 있으며, 예를 들어, 도 3에 도시한 바와 같이 지그 재그(zig-zag)의 형태로 배치될 수도 있다. 또한, 분리 절연층(102)을 사이에 두고 인접하는 채널 영역(CH)의 배치는 도시된 바와 같이 대칭적일 수 있으나, 반드시 이와 같은 형태로 한정되는 것은 아니다. 채널 영역(CH)은 기판(101)의 상면에 수직하는 방향, 즉 도 3에서 Z축 방향을 따라 연장되어 게이트 구조체를 관통할 수 있다.
복수의 게이트 전극층과 채널 영역(CH) 등은 공통 소스 라인(103), 및 공통 소스 라인(103)의 주변에 배치되는 분리 절연층(102)에 의해 복수의 단위 영역으로 구분될 수 있다. 공통 소스 라인(103)과 분리 절연층(102)에 의해 정의되는 복수의 단위 영역 각각은 메모리 장치(100)의 단위 셀로 제공될 수 있다. 공통 소스 라인(103)의 Z축 방향 하부에는 소스 영역이 마련될 수 있다.
셀 영역(C)과 주변 회로 영역(P)에 걸쳐서 기판(101) 상에는 층간 절연층이 마련될 수 있다. 층간 절연층은 복수의 게이트 전극층 및 주변 회로 소자(210) 등을 덮는 절연층으로서, 실리콘 산화물 또는 실리콘 질화물 등을 포함할 수 있다. 도 3은, 앞서 설명한 바와 같이 메모리 장치(100)의 내부 구조를 자세히 설명하기 위해, 층간 절연층을 제외한 형태로 도시한 것일 수 있다.
주변 회로 소자(210)는 수평 트랜지스터를 포함할 수 있으며, 드레인 또는 소스 영역 등으로 제공되는 활성 영역(213)과, 수평 게이트 전극층(211) 등을 포함할 수 있다. 활성 영역(213)은 기판(101)의 일부 영역에 불순물을 주입함으로써 형성될 수 있으며, 활성 영역(213)과 수평 게이트 전극층(211)은 서로 교차할 수 있다. 활성 영역(213)과 수평 게이트 전극층(211)에는 복수의 주변 컨택 플러그(210)가 각각 연결될 수 있다.
한편, 도 3을 참조하면, 셀 영역(C1)은 채널 영역(CH)이 배치되는 제1 영역(C1), 및 복수의 셀 컨택 플러그(180)가 복수의 게이트 전극층과 연결되는 제2 영역(C2)을 포함할 수 있다. 제2 영역(C2)은 제1 영역(C1)과 주변 회로 영역(P) 사이에 배치될 수 있다. 또한, 제1 영역(C1)과 제2 영역(C2)의 경계에 인접하여 수직 절연층(190)이 마련될 수 있다.
수직 절연층(190)은 게이트 구조체의 상면으로부터 소정의 깊이만큼 파고들어가는 영역일 수 있으며, 절연 물질을 포함할 수 있다. 일 실시예에서 수직 절연층(190)은 게이트 구조체 상에 배치되는 층간 절연층으로부터 연장되는 영역일 수 있다. 도 3에 도시한 실시예에서는 수직 절연층(190)이 X-Y 평면에서 직사각형 형상의 단면을 갖는 것으로 도시하였으나, 이와 달리 수직 절연층(190)의 단면 형상은 삼각형, 정사각형, 원, 타원, 기타 다른 형상 등으로 다양하게 변형될 수 있다.
수직 절연층(190)은 제2 영역(C2)을 형성하는 공정에서 소정의 기준 위치로 적용될 수 있다. 제2 영역(C2)에서, 복수의 게이트 전극층은 제1 방향(도 3의 X축 방향)을 따라 서로 다른 길이로 연장되며, 제2 영역(C2)에서 복수의 게이트 전극층이 복수의 셀 컨택 플러그(180)와 연결될 수 있다. 따라서, 제2 영역(C2)에서 복수의 게이트 전극층 각각의 길이가 적절히 한정되지 않으면, 복수의 셀 컨택 플러그(180) 중 적어도 일부가 게이트 전극층과 연결되지 않는 오픈 불량 또는 둘 이상의 게이트 전극층과 연결되는 쇼트 불량 등이 발생할 수 있다.
본 발명의 실시예에서는, 수직 절연층(190)을 형성하기 위해 마련되는 트렌치를 기준으로 하여, 제1 방향에서 복수의 게이트 전극층의 단부의 위치를 결정할 수 있다. 따라서, 제2 영역(C2) 내에서 복수의 게이트 전극층 각각의 길이가 적절히 조절될 수 있으므로, 복수의 셀 컨택 플러그(180)를 형성할 때 발생할 수 있는 오픈 불량 또는 쇼트 불량 등을 방지할 수 있다.
복수의 게이트 전극층을 서로 다른 길이로 형성하는 공정에서 기준 위치로 활용하기 위해, 수직 절연층(190)은 소정의 두께를 가질 수 있다. 일례로, 수직 절연층(190)은 Z축 방향으로 최상층에 위치한 게이트 전극층의 일부를 리세스할 수 있는 두께를 가질 수 있다. 또는, Z축 방향으로 최상층에 위치한 게이트 전극층을 관통하는 두께를 갖도록 수직 절연층(190)이 형성될 수도 있다. 제조 공정 상의 특징으로 인해, 수직 절연층(190)은 최상층에 위치한 절연층(147)보다 큰 두께를 가질 수 있다.
도 3에 따른 실시예에서 수직 절연층(190)은 분리 절연층(102)에 의해 정의되는 복수의 단위 영역 내에 하나씩 배치될 수 있다. 또는 일부의 단위 영역 내에는 수직 절연층(190)이 배치되지 않을 수도 있다. 수직 절연층(190)의 폭 W2는, 수직 절연층(190)에 의해 리세스 또는 관통되는 게이트 전극층의 특성 저하를 방지할 수 있도록 소정의 기준 값 이하로 제한될 수 있다. 일 실시예에서, 수직 절연층(190)의 폭 W2는, 단위 영역의 폭 W1의 1/2 이하일 수 있다.
한편, 주변 회로 영역(P)과 셀 영역(C) 사이의 경계에 인접하여 더미 트렌치(195)가 형성될 수 있다. 더미 트렌치(195)는 기판(101)을 소정의 깊이만큼 파고 들어가는 영역일 수 있으며, 절연 물질을 포함할 수 있다. 더미 트렌치(195)는 수직 절연층(190)과 마찬가지로 제2 영역(C2) 내에서 복수의 게이트 전극층의 위치를 측정하기 위한 기준 위치로 제공될 수 있다.
도 4는 도 3에 도시한 메모리 장치의 I-I` 방향의 단면을 도시한 단면도이다.
도 4를 참조하면, 본 발명의 실시예에 따른 메모리 장치(100)는, 기판(101)의 상면에 수직하는 방향으로 연장되는 채널층(110), 채널층(110)에 인접하도록 기판(101)의 상면에 적층되는 복수의 게이트 전극층(131-136: 130), 복수의 게이트 전극층(130) 상에 마련되는 층간 절연층(150) 및 복수의 셀 컨택 플러그(181-186: 180) 등을 포함할 수 있다. 복수의 셀 컨택 플러그(180)는 층간 절연층(150)을 관통하여 복수의 게이트 전극층(130)과 연결될 수 있다. 복수의 게이트 전극층(130) 사이에는 복수의 절연층(141-147: 140)이 배치될 수 있으며, 복수의 게이트 전극층(130)과 복수의 절연층(140)의 적층물은 게이트 구조체로서 제공될 수 있다.
채널층(110)은 게이트 구조체를 관통하는 공동 내에 형성될 수 있으며, 가운데가 비어 있는 환형 형상을 가질 수 있다. 채널층(110)의 가운데에 형성되는 공간은 매립 절연층(113)에 의해 채워질 수 있으며, 채널층(110) 상에는 도전층(115)이 형성될 수 있다. 도전층(115)은 비트 라인(bit line)과 연결되어 셀 영역(C)에 형성되는 복수의 메모리 셀 소자의 드레인 영역으로 제공될 수 있다.
각 게이트 전극층(130)은 접지 선택 트랜지스터(GST), 복수의 메모리 셀 트랜지스터(MC1~MCn), 및 스트링 선택 트랜지스터(SST)의 게이트 전극을 제공할 수 있다. 게이트 전극층(130)은 워드 라인(WL1~WLn)을 이루며 연장될 수 있고, 제1 방향(X축 방향) 및 제2 방향(Y축 방향)으로 배열된 소정 단위의 인접한 메모리 셀 스트링들에서 공통으로 연결될 수 있다. 일 실시예에서 메모리 셀 트랜지스터(MC1~MCn)들을 이루는 게이트 전극층(130)의 총 개수는 2N 개 (N은 자연수)일 수 있다.
접지 선택 트랜지스터(GST)의 게이트 전극층(131)은 접지 선택 라인(GSL)에 연결될 수 있다. 도 5에서 스트링 선택 트랜지스터(SST)의 게이트 전극층(136)과, 접지 선택 트랜지스터(GST)의 게이트 전극층(131)은 각각 1개로 도시되었으나, 반드시 이와 같은 개수로 한정되는 것은 아니다. 한편, 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)의 게이트 전극층(131, 136)은, 메모리 셀 트랜지스터(MC1~MCn)의 게이트 전극들(132-135)과 다른 구조를 가질 수도 있다. 또한, 스트링 선택 트랜지스터(SST)는 하나의 메모리 셀 어레이 내에 복수 개가 구비될 수도 있다.
복수의 게이트 전극층(130)과 절연층(140) 각각은, 다른 게이트 전극층(130) 및 절연층(140)과 제1 방향(X축 방향)을 따라 서로 다른 길이만큼 연장되어 계단 형상을 갖는 복수의 패드 영역을 제공할 수 있다. 복수의 패드 영역은, 복수의 게이트 전극층(130) 및 절연층(140)이 적층 방향(Z축 방향)에서 인접한 다른 게이트 전극층(130) 및 절연층(140)과 다른 길이만큼 연장되어 제공되는 영역일 수 있다. 도 4에는 각 패드 영역에서 Z축 방향을 따라 절연층(140)이 게이트 전극층(130)보다 상부에 위치하는 것으로 도시하였으나, 이와 달리 게이트 전극층(130)이 절연층(140)보다 상부에 위치할 수도 있다.
복수의 게이트 전극층(130)은 폴리실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질일 수 있다. 실시예에 따라, 복수의 게이트 전극층(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수도 있다. 또한, 도시되지는 않았지만, 복수의 게이트 전극층(130)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다.
복수의 게이트 전극층(130)과 교대로 적층되는 복수의 절연층(140)은 복수의 게이트 전극층(130)과 마찬가지로 Y축 방향에서 분리 절연층(102)에 의해 서로 분리될 수 있다. 복수의 절연층(140)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다
채널층(110)과 복수의 게이트 전극층(130) 사이에는 블록킹층(162), 전하 저장층(164), 터널링층(166) 등을 포함하는 게이트 절연막이 배치될 수 있다. 메모리 장치(100)의 구조에 따라 블록킹층(162), 전하 저장층(164), 터널링층(166) 모두가 게이트 전극층(130)을 둘러싸는 형태로 배치될 수 있다. 또는, 게이트 절연막의 일부는 채널층(110)과 평행하게 Z축 방향으로 연장되어 채널층(110)의 외측에 배치되고, 나머지는 게이트 전극층(130)을 둘러싸도록 배치될 수 있다. 도 4에 도시한 실시예에서, 전하 저장층(164)과 터널링층(166)은 채널층(110)과 평행하게 Z축 방향으로 연장되도록 채널층(110)의 외측에 배치되고, 블록킹층(162)은 게이트 전극층(130)을 둘러싸도록 배치될 수 있다.
블록킹층(162)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 고유전율 유전 물질을 포함할 수 있다. 상기 고유전율 유전 물질은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다. 블록킹층(162)이 고유전율 유전 물질을 포함하는 경우, 상기 [고유전율]이라는 용어는, 블록킹층(162)의 유전율이 터널링층(166)의 유전율보다 높다는 의미 또는 실리콘 산화물의 유전율보다 높다는 의미로 정의될 수 있다.
한편, 선택적으로 블록킹층(162)은 서로 다른 유전율을 갖는 복수의 층을 포함할 수 있다. 이때, 상대적으로 낮은 유전율을 갖는 층을, 높은 유전율을 갖는 층보다 채널층(110)에 가깝게 배치함으로써, 베리어(barrier) 높이와 같은 에너지 밴드를 조절하여 메모리 장치의 특성, 예컨대 소거(erase) 특성을 향상시킬 수 있다.
전하 저장층(164)은 전하 트랩층 또는 플로팅 게이트 도전막일 수 있다. 전하 저장층(164)이 플로팅 게이트인 경우, 전하 저장층(164)은 LPCVD(Low Pressure Chemical Vapor Deposition)에 의하여 폴리실리콘을 증착함으로써 형성될 수 있다. 전하 저장층(164)이 전하 트랩층인 경우에는, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 하프늄 알루미늄 산화물(HfAlxOy), 하프늄 탄탈륨 산화물(HfTaxOy), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 질화물(AlxNy), 및 알루미늄 갈륨 질화물(AlGaxNy) 중 적어도 하나를 포함할 수 있다.
터널링층(166)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 산화물(Al2O3), 및 지르코늄 산화물(ZrO2) 중 적어도 하나를 포함할 수 있다.
게이트 전극층(130)의 주변에는 주변 회로 소자(210)가 마련될 수 있다. 주변 회로 소자(210)는 기판(101)에 불순물을 주입하여 형성되는 활성 영역(213), 활성 영역(213)과 교차하는 수평 게이트 전극층(211) 및 수평 게이트 전극층(211)과 기판(101) 사이에 배치되는 수평 게이트 절연막(212) 등을 포함할 수 있다. 수평 게이트 전극층(211)의 측면에는 게이트 스페이서(214)가 배치될 수 있다. 활성 영역(213)은 주변 회로 소자(210)의 소스 또는 드레인 영역으로 제공될 수 있으며, 활성 영역(213)의 외곽에는 소자 분리막(215)이 배치될 수 있다. 활성 영역(213) 중 적어도 일부는, 서로 인접한 둘 이상의 주변 회로 소자(210)에 의해 공유될 수도 있다.
주변 회로 소자(210) 상에는 커버층(230)이 형성될 수 있다. 커버층(230)은 층간 절연층(150)과 소정의 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 층간 절연층(150)이 실리콘 산화막을 포함하는 경우, 커버층(230)은 실리콘 질화막을 포함할 수 있다. 커버층(230)은 복수의 주변 컨택 플러그(220)을 형성하는 공정에서, 활성 영역(213)이 과도하게 리세스되는 것을 방지할 수 있다. 한편, 커버층(230)은 수평 게이트 전극층(211) 상의 일부 영역에서는 선택적으로 제거될 수도 있다. 따라서, 수평 게이트 전극층(211)과 연결되는 주변 컨택 플러그(220)는, 커버층(230)과 접촉하지 않으면서 수평 게이트 전극층(211)에 연결될 수 있다.
한편, 본 발명의 일 실시예에 따른 메모리 장치(100)는, 기판(101) 상에 배치되는 층간 절연층(150)을 포함할 수 있다. 층간 절연층(150)은 제1 층간 절연층(151) 및 제2 층간 절연층(153)을 포함할 수 있다. 제1 및 제2 층간 절연층(151, 153)은 동일한 물질, 예를 들어 실리콘 산화물 또는 실리콘 질화물 등을 포함할 수 있다. 제1 층간 절연층(151) 주변 회로 소자(190)을 덮을 수 있다. 특히, 제1 층간 절연층(151)은 주변 회로 소자(210)가 형성되는 영역에만 형성될 수도 있다. 앞서 설명한 바와 같이, 제1 층간 절연층(151)은 HDP 산화막을 포함할 수 있으며, 제2 층간 절연층(153)은 TEOS 산화막을 포함할 수 있다. 제2 층간 절연층(153)은 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition), SACVD(Sub-Atmospheric Chemical Vapor Deposition), LPCVD(Low Pressure Chemical Vapor Deposition), PECVD(Plasma Enhanced Chemical Vapor Deposition) 등의 공정에 의해 형성될 수 있다.
도 4를 참조하면, 본 발명의 실시예에 따른 메모리 장치(100)는 수직 절연층(190)을 포함할 수 있다. 수직 절연층(190)은 게이트 구조체의 상면으로부터 소정의 깊이만큼 게이트 구조체를 파고 들어가도록 형성되는 구조물일 수 있으며, 층간 절연층(150)으로부터 연장되는 영역일 수 있다. 일 실시예에서, 수직 절연층(190)은 층간 절연층(150)과 다른 절연 물질을 포함하는 영역일 수 있다. 수직 절연층(190)은 적어도 일부 영역에서 적어도 하나의 게이트 전극층(136)에 의해 둘러싸일 수 있다. 도 4에 도시한 실시예에서, 수직 절연층(190)은 최상층에 위치한 게이트 전극층(136)을 관통하며, 기판(101)의 상면에 평행한 방향(X축 또는 Y축 방향)에서 인접한 게이트 전극층(136)에 의해 둘러싸일 수 있다.
수직 절연층(190)의 두께는, 복수의 절연층(141-147) 각각의 두께보다 클 수 있다. 수직 절연층(190)에 의해 최상층에 위치한 절연층(147)이 관통될 수 있으며, 수직 절연층(190)의 적어도 일부 영역은 게이트 절연막에 인접할 수 있다. 도 4에 도시한 실시예에서는, 수직 절연층(190)이 최상층에 위치한 게이트 전극층(136)을 관통하므로, 수직 절연층(190)의 측면 일부가 블록킹층(162)과 접촉할 수 있다. 수직 절연층(190)이 최상층에 위치한 게이트 전극층(136)을 관통하지 않는 경우에는, 수직 절연층(190)의 측면 일부와 하면이 블록킹층(162)에 접촉할 수 있다.
한편, 복수의 게이트 전극층(130)과 복수의 주변 회로 소자(210) 사이에는 더미 트렌치(195)가 마련될 수 있다. 더미 트렌치(195)는 기판(101)을 소정의 깊이만큼 파고 들어가는 구조물일 수 있으며, 절연 물질을 포함할 수 있다. 더미 트렌치(195)는, 수직 절연층(190)과 마찬가지로, 복수의 게이트 전극층(130)의 제1 방향(X축 방향)의 길이를 측정하기 위한 기준 위치로 적용될 수 있다.
도 5는 도 3에 도시한 메모리 장치의 I-I` 방향의 단면을 도시한 도이다.
도 5를 참조하면, 본 발명의 실시예에 따른 메모리 장치(100)는, 기판(101) 상에 적층되는 복수의 게이트 전극층(130) 및 복수의 절연층(140)을 포함할 수 있다. 복수의 게이트 전극층(130) 및 복수의 절연층(140)은 게이트 구조체를 제공할 수 있으며, 게이트 구조체 상에는 제2 층간 절연층(153)이 마련될 수 있다. 게이트 구조체는 분리 절연층(102) 및 공통 소스 라인(103)에 의해 복수의 단위 영역으로 구분될 수 있다.
복수의 단위 영역 중 적어도 일부에는 수직 절연층(190)이 형성될 수 있다. 도 5에 도시한 실시예에서는 복수의 단위 영역마다 수직 절연층(190)이 하나씩 형성되는 것으로 도시하였으나, 이와 달리 일부의 단위 영역에는 수직 절연층(190)이 형성되지 않을 수도 있다. 수직 절연층(190)은 제2 층간 절연층(153)으로부터 연장되는 영역으로서, 게이트 구조체의 일부 영역을 파고 들어가도록 형성될 수 있다. 도 5를 참조하면, 수직 절연층(190)의 두께 T2는, 최상층에 위치한 절연층(147)의 두께 T1보다 클 수 있다. 따라서, 수직 절연층(190)은, 최상층에 위치한 게이트 전극층(136)의 적어도 일부를 파고 들어가거나 또는 관통할 수 있다. 일 실시예에서, 수직 절연층(190)은 최상층으로부터 복수의 게이트 전극층(130)을 관통할 수도 있다.
한편, 수직 절연층(190)의 폭 W2는, 단위 영역의 폭 W1보다 작을 수 있다. 특히, 수직 절연층(190)이 최상층에 위치한 게이트 전극층(136)의 적어도 일부를 파고 들어가거나 관통하는 경우, 게이트 전극층(136)의 전기적 연결을 위해 수직 절연층(190)의 폭 W2는 단위 영역의 폭 W1보다 작을 수 있다. 일 실시예에서, W2는 W1의 1/2 이하의 범위로 제한될 수도 있다.
도 6은 본 발명의 실시예에 따른 메모리 장치를 나타내는 평면도이다.
도 6을 참조하면, 본 발명의 실시예에 따른 메모리 장치(300)는, 복수의 게이트 전극층과 채널 영역(CH), 복수의 게이트 전극층 각각에 연결되는 복수의 셀 컨택 플러그(381-386: 380) 등을 포함할 수 있다. 복수의 게이트 전극층과 채널 영역(CH)은, 분리 절연층(302) 및 공통 소스 라인(303)에 의해 복수의 단위 영역으로 구분될 수 있다.
도 6에 도시한 실시예에 따른 메모리 장치(300)에서, 셀 영역(C)과 주변 회로 영역(P)은 서로 상하로 배치될 수 있다. 일 실시예로, 메모리 장치(300)는 셀 영역(C)이 주변 회로 영역(P)의 상부에 배치되는 COP(Cell-On-Peri) 구조를 가질 수 있다. 따라서, 도 6에 도시한 평면도에서는 셀 영역(C)의 하부에 위치하는 주변 회로 영역(P)이 도시되지 않을 수 있다.
분리 절연층(302)에 의해 정의되는 복수의 단위 영역은, 수직 절연층(390)을 포함할 수 있다. 수직 절연층(390)은, 교대로 적층되는 복수의 게이트 전극층 및 복수의 절연층으로 정의되는 게이트 구조체의 일부 영역을 파고 들어가는 구조물일 수 있다. 수직 절연층(390)은 복수의 게이트 전극층 및 복수의 절연층의 적어도 하나를 관통하는 두께를 가질 수 있다.
수직 절연층(390)는 제2 영역(C2)에서 제1 방향(도 6의 X축 방향)을 따라 서로 다른 길이로 연장되는 복수의 게이트 전극층 각각의 길이를 측정하기 위한 기준 위치로 적용될 수 있다. 제2 영역(C2)에서 복수의 게이트 전극층 각각의 길이가 적절한 값을 갖지 않는 경우, 복수의 셀 컨택 플러그(380) 중 적어도 일부가 게이트 전극층에 연결되지 않거나, 또는 둘 이상의 게이트 전극층에 연결되는 등의 불량이 발생할 수 있다.
본 발명에서는, 복수의 게이트 전극층을 형성하기 전에 수직 절연층(390)을 먼저 형성할 수 있다. 본 발명의 실시예에 따른 메모리 장치(300)의 제조 공정에서, 기판(301) 상에 복수의 희생층과 절연층을 교대로 적층하고, 수직 절연층(390)을 형성하기 위한 트렌치를 마련한 이후, 복수의 희생층과 절연층을 복수 회 식각할 수 있다. 복수의 희생층과 절연층을 복수 회 식각함으로써, 복수의 게이트 전극층이 제2 영역(C2)에서 서로 다른 길이만큼 연장되도록 형성될 수 있다.
수직 절연층(390)을 형성하기 위한 트렌치는, 복수의 희생층과 절연층을 식각하는 공정에서 소정의 기준 위치로 활용될 수 있다. 즉, 상기 트렌치를 기준으로 복수의 희생층과 절연층의 제1 방향(X축 방향) 길이를 측정하면서 복수의 희생층과 절연층을 식각하는 공정을 진행할 수 있다. 따라서, 복수의 게이트 전극층이 제2 영역(C2)에서 연장되는 길이를 정확하게 조절할 수 있으며, 이후 셀 컨택 플러그(380)를 형성할 때 발생할 수 있는 불량률을 낮출 수 있다.
수직 절연층(390)의 폭 W3은, 복수의 단위 영역 각각의 폭 W4보다 작을 수 있다. 수직 절연층(390)에 의해 복수의 게이트 전극층 중 적어도 하나가 관통 또는 리세스되는 경우, 수직 절연층(390)에 따른 전기적 특성 저하를 방지하기 위하여 수직 절연층(390)의 폭 W3은 단위 영역의 폭 W4의 1/2보다 작을 수 있다. 이하, 도 7 및 도 8을 함께 참조하여 메모리 장치(300)를 설명하기로 한다.
도 7은 도 6에 도시한 메모리 장치의 A2 영역을 도시한 부분 사시도이며, 도 8은 도 6에 도시한 메모리 장치의 Ⅱ-Ⅱ` 방향의 단면을 도시한 단면도이다.
도 7을 참조하면, 본 발명의 실시예에 따른 메모리 장치(300)에서, 셀 영역(C)과 주변 회로 영역(P)은 상하로 배치될 수 있다. 즉, 셀 영역(C)이 주변 회로 영역(P)의 상부에 배치되는 COP(Cel-On-Peri) 구조를 가질 수 있다. 또는 도 7에 도시한 실시예와 달리, 주변 회로 영역(P)이 셀 영역(C)의 상부에 배치되는 POC(Peri-On-Cell) 구조를 가질 수도 있다.
셀 영역(C)은 제1 기판(301), 제1 기판(301) 상에 형성되는 복수의 게이트 전극층(331-336: 330)과 복수의 절연층(341-347: 340), 복수의 게이트 전극층(330)에 연결되는 복수의 셀 컨택 플러그(381-386: 380) 및 제1 층간 절연층(350) 등을 포함할 수 있다. 복수의 게이트 전극층(330)과 복수의 절연층(340)은 교대로 적층되어 게이트 구조체를 제공할 수 있다. 한편, 셀 영역(C)은 게이트 구조체의 일부 영역을 파고 들어가도록 형성되는 수직 절연층(390)을 포함할 수 있다.
수직 절연층(390)은 절연 물질을 포함할 수 있으며, 제1 층간 절연층(350)으로부터 연장되는 영역일 수 있다. 수직 절연층(390)은 게이트 구조체에서 최상층에 위치한 절연층(347)을 관통하여 적어도 하나의 게이트 전극층(336)을 파고 들어갈 수 있다. 일 실시예로, 수직 절연층(390)은 게이트 전극층(330) 중에서 최상층에 위치한 게이트 전극층(336)을 관통할 수도 있다.
셀 영역(C)의 하부에 배치되는 주변 회로 영역(P)은, 제2 기판(401), 제2 기판(401) 상에 형성되는 복수의 주변 회로 소자(410), 및 복수의 주변 회로 소자(410)를 덮는 제2 층간 절연층(450) 등을 포함할 수 있다. 제2 층간 절연층(450) 내에는 복수의 주변 회로 소자(410)에 연결되는 배선 패턴(420)이 배치될 수 있다. 복수의 주변 회로 소자(410)는 활성 영역(413), 활성 영역(413)과 교차하는 수평 게이트 전극층(411), 수평 게이트 전극층(411)과 제2 기판(401) 사이에 형성되는 수평 게이트 절연막(412), 및 게이트 스페이서(414) 등을 포함할 수 있다.
셀 영역(C)이 주변 회로 영역(P)의 상부에 배치되는 COP 구조에서, 제1 기판(301)은 제2 층간 절연층(450) 상에 배치될 수 있다. 따라서, 제1 기판(301)과 제2 기판(401)은 서로 다른 결정성을 가질 수 있다. 일 실시예에서, 제2 기판(401)은 단결정 실리콘 기판일 수 있으며, 제1 기판(301)은 다결정 실리콘 기판일 수 있다.
채널층(310)은 제1 기판(301)의 상면에 수직하는 방향으로 연장되며, 가운데가 비어있는 환형 형상을 가질 수 있다. 채널층(310) 내에는 매립 절연층(313)이 채워질 수 있으며, 채널층(310)과 복수의 게이트 전극층(330) 사이에는 게이트 절연막이 배치될 수 있다. 게이트 절연막은 블록킹층(362), 전하 저장층(364), 및 터널링층(364)을 포함할 수 있다. 게이트 절연막 중 적어도 일부는, 채널층(310)과 평행하게 배치될 수 있으며, 나머지 일부는 게이트 전극층(330)을 둘러싸도록 배치될 수 있다. 또는, 게이트 절연막 전체가 게이트 전극층(330)을 둘러싸거나, 채널층(310)과 평행하게 배치될 수도 있다.
복수의 게이트 전극층(330)은 복수의 절연층(340)과 함께 제1 방향(X축 방향)을 따라 서로 다른 길이만큼 연장될 수 있다. 도 7에 도시한 바와 같이, 게이트 전극층(330) 각각은 절연층(340) 각각과 함께 쌍(pair)을 이루며 제1 방향을 따라 서로 다른 길이로 연장되어 패드 영역을 제공할 수 있다. 패드 영역은, 도 6에 도시한 제2 영역(C2)에 대응할 수 있으며, 패드 영역에서 복수의 셀 컨택 플러그(380)가 제1 층간 절연층(350)을 관통하여 복수의 게이트 전극층(330)과 연결될 수 있다.
수직 절연층(390)은 셀 영역(C)에서 분리 절연층(302) 및 공통 소스 라인(303)에 의해 정의되는 복수의 단위 영역 내에 배치될 수 있다. 수직 절연층(390)의 개수는 복수의 단위 영역의 개수와 같거나 또는 그보다 적을 수 있다. 수직 절연층(390)의 폭 W4는, 단위 영역의 폭 W3의 1/2보다 작거나 같은 범위로 제한되며, 이는 수직 절연층(390)에 의해 리세스 또는 관통되는 게이트 전극층(336)의 전기적 특성 저하를 방지하기 위함일 수 있다. 한편, 수직 절연층(390)의 두께 T4는, 게이트 구조체의 최상층에 위치한 절연층(347)의 두께 T3보다 클 수 있다.
도 7에 도시한 실시예에 따른 메모리 장치(300)에서는 주변 회로 영역(P)과 셀 영역이 서로 수직으로 배치되며, 따라서 복수의 기판(301, 401)이 필요할 수 있다. 따라서, 도 3 내지 도 5에 도시한 메모리 장치(100)와 달리, 주변 회로 소자(410)가 제2 기판(401)에 형성되므로, 제1 기판(301)에 더미 트렌치를 형성하기 위해서는 별도의 공정이 필요할 수 있다. 본 발명의 실시예에서는, 제1 기판(301)에 더미 트렌치를 형성하지 않고, 게이트 구조체에 수직 절연층(390)을 형성하기 위해 마련되는 트렌치를 이용하여 게이트 전극층(330)의 제1 방향(X축 방향)의 길이를 조절할 수 있다. 따라서, 제1 기판(301)에 더미 트렌치를 형성하는 경우와 비교하여 메모리 장치(300)를 제조하는 공정의 단계를 줄일 수 있다.
도 9는 본 발명의 실시예에 따른 메모리 장치를 나타내는 평면도이다.
도 9를 참조하면, 본 발명의 실시예에 따른 메모리 장치(500)는, 셀 영역(C)과 주변 회로 영역(P)을 포함할 수 있다. 셀 영역(C)은, 기판(501) 상에 교대로 적층되는 복수의 게이트 전극층과 복수의 절연층에 의해 제공되는 게이트 구조체 및 상기 게이트 구조체를 관통하여 복수의 게이트 전극층과 인접하는 채널 영역(CH)을 포함할 수 있다. 셀 영역(C)은 제1 영역(C1)과 제2 영역(C2)을 포함할 수 있으며, 제2 영역(C2)은 복수의 게이트 전극층이 복수의 셀 컨택 플러그(581-586: 580)와 연결되는 영역으로 정의될 수 있다. 제2 영역(C2) 내에서 복수의 게이트 전극층은 제1 방향(X축 방향)을 따라 서로 다른 길이만큼 연장될 수 있다.
셀 영역(C)은 분리 절연층(502) 및 공통 소스 라인(503)에 의해 복수의 단위 영역으로 나눠질 수 있다. 분리 절연층(502)과 공통 소스 라인(503)은 제1 방향을 따라 연장될 수 있으며, 복수의 게이트 전극층의 적층 방향(Z축 방향)을 따라서 기판(501)의 상면에 수직하는 방향으로 세워질 수 있다.
주변 회로 영역(P)은 복수의 주변 회로 소자(610)를 포함할 수 있다. 주변 회로 소자(610)는 활성 영역(613) 및 활성 영역(613)과 교차하는 수평 게이트 전극층(611)을 포함할 수 있다. 활성 영역(613) 및 수평 게이트 전극층(611)은 복수의 주변 컨택 플러그(620)와 연결될 수 있다.
한편, 본 발명의 실시예에 따른 메모리 장치(500)는 수직 절연층(590) 및 더미 트렌치(595)를 포함할 수 있다. 수직 절연층(590)은 게이트 구조체의 일부 영역을 파고 들어가도록 형성될 수 있으며, 더미 트렌치(595)는 기판(501)의 일부 영역을 파고 들어가도록 형성될 수 있다. 수직 절연층(590)은 분리 절연층(502)에 의해 정의되는 복수의 단위 영역 내에 배치될 수 있다. 한편, 수직 절연층(590)은 도 9에 도시한 십자가 형상 외에 다른 다양한 형상을 가질 수 있으며, 더미 트렌치(595)는 제2 방향(Y축 방향)을 따라 연장되는 라인 형상을 가질 수 있다.
수직 절연층(590)의 폭 W6은, 단위 영역의 폭 W5 보다 작을 수 있다. 일 실시예에서, 수직 절연층(590)의 폭 W6은, 단위 영역의 폭 W5의 1/2 보다 작거나 같을 수 있다. 상기와 같은 조건으로 수직 절연층(590)의 폭을 설정함으로써, 게이트 전극층에서 쇼트 불량 또는 전기적 특성 저하 등이 발생하는 것을 방지할 수 있다. 수직 절연층(590)과 더미 트렌치(595)는, 제2 영역(C2) 내에서 제1 방향을 따라 복수의 게이트 전극층이 서로 다른 길이를 갖도록 형성하는 공정에서, 소정의 기준 위치로 적용될 수 있다.
도 10은 도 9에 도시한 메모리 장치의 A3 영역을 도시한 부분 사시도이다.
도 10을 참조하면, 본 발명의 실시예에 따른 메모리 장치(500)는 셀 영역(C)과 주변 회로 영역(P)을 포함할 수 있다. 셀 영역(C)은 기판(501) 상에 교대로 적층되는 복수의 게이트 전극층(531-536: 530)과 복수의 절연층(541-547: 540), 기판(501)의 상면에 수직하는 방향으로 연장되는 채널층(510), 및 채널층(510)과 복수의 게이트 전극층(530) 사이에 배치되는 게이트 절연막(562, 564, 566) 등을 포함할 수 있다. 복수의 게이트 전극층(530)과 복수의 절연층(540)은 게이트 구조체를 제공할 수 있으며, 게이트 구조체에는 수직 절연층(590)이 형성될 수 있다.
주변 회로 영역(P)은 주변 회로 소자(610)를 포함할 수 있다. 주변 회로 소자(610)는 활성 영역(613)과 수평 게이트 전극층(611)을 가질 수 있으며, 수평 게이트 전극층(611)과 기판(501) 사이에는 수평 게이트 절연막(612)이 배치될 수 있다. 수평 게이트 전극층(611)의 측면에는 게이트 스페이서(614)가 마련될 수 있으며, 주변 회로 소자(610) 상에는 커버층(630)이 마련될 수 있다. 한편, 셀 영역(C)과 주변 회로 영역(P)에 걸쳐서는 층간 절연층(550)이 마련되며, 층간 절연층(550)은 제1 층간 절연층(551) 및 제2 층간 절연층(553)을 포함할 수 있다.
한편, 셀 영역(C) 내에는 수직 절연층(590)이 마련될 수 있으며, 셀 영역(C)과 주변 회로 영역(P) 사이의 경계 부근에는 더미 트렌치(595)가 마련될 수 있다. 더미 트렌치(595)는 기판(501)의 일부 영역을 파고 들어가는 영역일 수 있다. 수직 절연층(590)은 층간 절연층(550), 특히 제2 층간 절연층(553)으로부터 연장되는 영역일 수 있으며, 적어도 하나의 게이트 전극층(530)을 관통하는 깊이로 형성될 수 있다.
도 10에 도시한 실시예에서 수직 절연층(590)은, 2개 이상의 게이트 전극층(535, 536)을 관통하는 깊이를 가질 수 있다. 따라서, 도 4 및 도 7에 도시한 메모리 장치(100, 300)와 다른 제조 공정에 의해 형성될 수 있다.
도 11a 내지 도 22b는 도 3 내지 도 5에 도시한 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도이다.
우선 도 11a 및 도 11b를 참조하면, 주변 회로 영역(P)에서 기판(101) 상에 복수의 주변 회로 소자(210)가 배치될 수 있다. 도 11b는 도 11a의 Ⅲ-Ⅲ` 방향의 단면을 도시한 단면도일 수 있다. 복수의 주변 회로 소자(210) 중 적어도 일부는 서로 다른 크기를 가질 수 있다. 주변 회로 소자(210)는 수평 트랜지스터일 수 있으며, 활성 영역(213)과 수평 게이트 전극층(211) 및 수평 게이트 절연막(212) 등을 포함할 수 있다. 수평 게이트 전극층(211)의 측면에는 게이트 스페이서(214)가 마련되며, 활성 영역(213) 사이에는 소자 분리막(215)이 형성될 수 있다.
한편, 셀 영역(C)과 주변 회로 영역(P) 사이의 경계에 인접하여 더미 트렌치(195)가 형성될 수 있다. 더미 트렌치(195)는 기판(101)의 적어도 일부 영역을 파고 들어가는 깊이만큼 형성될 수 있으며, 제2 방향(Y축 방향)을 따라 연장되는 라인 형상을 가질 수 있다. 도 11a 및 도 11b에서는 더미 트렌치(195)가 셀 영역(C)과 주변 회로 영역(P) 사이의 경계에 인접하여 주변 회로 영역(P)에 포함되는 것으로 도시하였으나, 이와 달리 셀 영역(C)에 포함될 수도 있다.
다음으로 도 12a 및 도 12b를 참조하면, 제1 층간 절연층(151)이 형성될 수 있다. 제1 층간 절연층(151)은 주변 회로 영역(P)에서 복수의 주변 회로 소자(210)를 덮도록 형성될 수 있다. 복수의 주변 회로 소자(210)와 기판(101)의 상면 사이에 존재하는 공간을 채울 수 있도록, 제1 층간 절연층(151)은 갭 필링(Gap Filling) 특성이 우수한 HDP(High Density Plasma) 산화막을 포함할 수 있다. 제1 층간 절연층(151)은 더미 트렌치(195)는 덮지 않을 수 있다.
도 13a 및 도 13b를 참조하면, 기판(101) 상에 복수의 희생층(121-126: 120)과 복수의 절연층(141-147: 140)을 교대로 적층할 수 있다. 복수의 희생층(120)과 복수의 절연층(140)은 소정의 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시예로, 복수의 희생층(120)이 실리콘 질화물을 포함하는 경우, 복수의 절연층(140)은 실리콘 산화물을 포함할 수 있다. 도 13a 및 도 13b에서는 복수의 희생층(120)이 제1 내지 제6 희생층(121-126)을 포함하고, 복수의 절연층(140)이 제1 내지 제7 절연층(141-147)을 포함하는 것을 가정하였으나, 희생층(120)과 절연층(140)의 개수는 실시예에 따라 다양하게 변형될 수 있다.
복수의 희생층(120) 및 복수의 절연층(140) 각각은 서로 같거나 다른 두께를 가질 수 있다. 도 13b를 참조하면, 적층 방향(Z축 방향)으로 최하층에 위치하는 제1 절연층(141)은 다른 제2 내지 제7 절연층(142-147)에 비해 상대적으로 얇은 두께를 가질 수 있다.
복수의 희생층(120)과 복수의 절연층(140)이 형성되면, 그 위에 마스크층(M1)을 형성할 수 있다. 도 14a 및 도 14b를 참조하면, 마스크층(M1)은 복수의 오픈 영역(O1)을 가질 수 있으며, 복수의 오픈 영역(O1)을 통해 셀 영역(C) 내에서 제7 절연층(147)의 상면이 외부로 노출될 수 있다. 마스크층(M1)은 주변 회로 영역(P)이 아닌 셀 영역(C) 내에만 형성될 수 있다.
다음으로 도 15a 및 도 15b를 참조하면, 마스크층(M1)을 이용하여 식각 공정을 진행할 수 있다. 마스크층(M1)에 의해 노출된 영역이 상기 식각 공정에 의해 제거될 수 있다. 일 실시예로, 도 15a 및 도 15b에 도시한 바와 같이 상기 식각 공정에 의해 최상층에 위치한 제6 희생층(126) 및 제7 절연층(147)의 일부 영역이 제거될 수 있다. 따라서, 마스크층(M1)에 의해 차폐되지 않는 영역에서 제6 절연층(146)의 상면이 외부로 노출될 수 있다. 식각 공정이 완료되면, 마스크층(M1)은 제거될 수 있다.
이때, 셀 영역(C) 내에서 마스크층(M1)의 오픈 영역(O1)에 의해 제거되는 제6 희생층(126) 및 제7 절연층(147)의 일부 영역에 의해, 트렌치(h1)가 형성될 수 있다. 트렌치(h1)는 이후 공정에서 절연 물질로 채워질 수 있으며, 트렌치(h1)에 채워진 절연 물질은 도 3 내지 도 5에 따른 실시예 도시된 수직 절연층(190)을 제공할 수 있다.
도 16a 및 도 16b를 참조하면, 제7 절연층(147) 상면의 일부 영역에 마스크 패턴(PM1)을 형성할 수 있다. 마스크 패턴(PM1)은 복수의 트렌치(h1)를 채울 수 있으며, 제7 절연층(147)의 상면 일부를 노출시킬 수 있다. 다음으로 도 17a 및 도 17b를 참조하면, 마스크 패턴(PM1)에 의해 노출된 영역에서 희생층(120) 및 절연층(140)을 식각할 수 있다. 이때, 희생층(120)과 절연층(140)의 적층 방향에서 서로 인접하는 한 쌍(pair)의 희생층(120)과 절연층(140)이 제거될 수 있다. 즉, 도 17a 및 도 17b에 도시한 바와 같이, 마스크 패턴(PM1)에 의해 노출된 영역에서, 제5 및 제6 희생층(125, 126)과 제6 및 제7 절연층(146, 147)이 제거될 수 있다. 따라서, 마스크 패턴(PM1)에 의해 노출된 영역에서, 제6 절연층(146)의 상면 일부 및 제5 절연층(145)의 상면 일부가 노출될 수 있다.
다음으로 도 18a 및 도 18b를 참조하면, 마스크 패턴(PM1)을 트리밍(trimming)할 수 있다. 마스크 패턴(PM1)을 트리밍함으로써 제7 절연층(147)의 상면 일부가 다시 노출될 수 있다. 마스크 패턴(PM1)을 트리밍할 때, 제1 방향(X축 방향)에 따른 마스크 패턴(PM1)의 길이뿐만 아니라, 마스크 패턴(PM1)의 두께 역시 함께 감소할 수 있다.
도 19a 및 도 19b를 참조하면, 트리밍한 마스크 패턴(PM1)에 의해 노출된 영역에서 희생층(120) 및 절연층(140)을 식각할 수 있다. 이때, 도 17a 및 도 17b와 마찬가지로, 마스크 패턴(PM1)에 의해 노출된 영역에서 한 쌍의 희생층(120)과 절연층(140)이 제거될 수 있다. 따라서, 도 19a 및 도 19b에 도시한 바와 같이, 제4 내지 제6 희생층(144, 145, 146)의 상면 일부가 외부로 노출될 수 있다.
도 16a 내지 도 19b를 참조하여 설명한 공정을 반복함으로써, 도 20a 및 도 20b와 같은 구조로 복수의 희생층(120) 및 복수의 절연층(140)을 형성할 수 있다. 복수의 희생층(120)과 복수의 절연층(140) 상에는 제2 층간 절연층(153)이 배치될 수 있다. 제2 층간 절연층(153)은 제1 층간 절연층(151)보다 상대적으로 큰 부피를 차지할 수 있으며, 따라서 증착 속도가 빠른 TEOS 산화막을 포함할 수 있다. 제2 층간 절연층(153)을 형성하는 공정에 의해, 수직 절연층(190)이 형성될 수 있다.
즉, 수직 절연층(190)은 트렌치(h1)가 절연 물질로 채워짐으로써 생성될 수 있다. 앞서 설명한 바와 같이, 트렌치(h1)는 마스크층(M1)을 이용한 식각 공정에 의해 최상층의 희생층(126) 및 절연층(147)을 제거할 때 함께 형성될 수 있다. 따라서, 수직 절연층(190)의 두께는, 최상층에 위치한 희생층(526)과 절연층(547)의 두께 합과 실질적으로 동일할 수 있다.
한편, 도 16a 내지 도 19b를 참조하여 설명한 바와 같은 공정을 반복할 때, 제1 방향(X축 방향)에서 트리밍되는 마스크 패턴(PM1)의 길이에 따라서, 패드 영역의 길이(L)가 결정될 수 있다. 패드 영역의 길이(L)는 복수의 희생층(120)과 복수의 절연층(140)의 개수 및 메모리 장치(100)의 크기 등을 고려하여 적절히 선택될 수 있다. 패드 영역의 길이(L)가 지나치게 짧거나 서로 큰 편차를 갖는 경우, 이후 형성되는 셀 컨택 플러그(180)가 둘 이상의 게이트 전극층(130)과 전기적으로 연결되는 등의 불량이 발생할 수 있다.
본 발명의 실시예에서는, 수직 절연층(190)을 형성하기 위한 트렌치(h1)를 소정의 기준 위치로 이용하여 패드 영역의 길이(L)를 조절할 수 있다. 앞서 설명한 바와 같이, 패드 영역의 길이(L)는 제1 방향에서 트리밍되는 마스크 패턴(PM1)의 길이에 따라 결정될 수 있다. 본 발명의 실시예에서는, 도 16a 내지 도 19b를 참조하여 설명한 공정을 수행할 때, 트렌치(h1)를 기준 위치로 이용하여 제1 방향에서 트리밍되는 마스크 패턴(PM1)의 길이를 조절할 수 있다. 따라서, 패드 영역을 형성하는 공정이 진행되는 동안, 패드 영역의 길이(L)를 체크할 수 있어 이후 발생할 수 있는 불량을 좀 더 효율적으로 예방 및 관리할 수 있다.
일반적인 제조 공정에서는 트렌치(h1) 및 수직 절연층(190)이 형성되지 않으며, 더미 트렌치(195)를 기준으로 패드 영역의 길이(L)를 측정할 수 있다. 이 경우, 패드 영역이 모두 형성된 이후에 더미 트렌치(195)를 기준으로 패드 영역의 길이(L)를 측정할 수 있으므로, 패드 영역을 형성하는 공정이 진행되는 동안에는 불량 발생 확률을 판단하기가 어려울 수 있다. 본 발명의 실시예에서는, 패드 영역을 형성하는 공정이 진행되는 동안에도, 트렌치(h1)를 기준으로 패드 영역의 길이(L)를 예측할 수 있으며, 이후 발생할 수 있는 불량을 예방할 수 있다.
한편, 트렌치(h1)는 다른 공정에 의해서도 형성될 수 있다. 일 실시예에서, 도 14a 및 도 14b에 도시한 바와 달리, 마스크층(M1)은 셀 영역(C) 및 주변 회로 영역(P)에 걸쳐서 형성될 수 있다. 즉, 마스크층(M1)은 셀 영역(C)뿐만이 아니라 주변 회로 영역(P)에서도 복수의 희생층(120)과 절연층(140)을 덮을 수 있다. 이와 같은 형태로 마스크층(M1)을 형성하여 트렌치(h1)만을 먼저 형성하고, 이후 마스크 패턴(PM1)을 형성하여 식각 및 트리밍 공정을 반복하며 패드 영역을 형성할 수 있다. 상기와 같은 실시예에서는, 트렌치(h1)가 패드 영역과 함께 형성되지 않으므로, 트렌치(h1)의 깊이가 다양하게 변형될 수 있다.
다음으로 도 21a 및 도 21b를 참조하면, 채널 영역(CH)이 형성될 수 있다. 채널 영역(CH)은 기판(101)의 상면에 수직하는 방향(Z축 방향)을 따라 연장될 수 있으며, 채널층(110)을 포함할 수 있다. 채널층(110)은 가운데가 비어있는 환형 형상을 가질 수 있으며, 채널층(110) 내에는 매립 절연층(113)이 마련될 수 있다. 채널층(110) 상부에 마련되는 도전층(115)은 비트 라인(BL)과 연결되어 메모리 셀 어레이의 드레인 영역으로 제공될 수 있다.
채널층(110)의 하부에는 에피택시층(117)이 마련될 수 있다. 에피택시층(117)은 채널 영역(CH)을 형성하기 위한 개구부를 형성한 후, 상기 개구부에 의해 노출된 기판(101)의 상면을 시드 층(Seed Layer)으로 이용하는 선택적 에피택시 공정을 수행함으로써 형성될 수 있다. 채널층(110)을 형성하기 이전에, 일부의 게이트 절연막(164, 166)이 채널층(110)과 평행한 방향으로 먼저 형성될 수도 있다.
채널 영역(CH)이 형성되면, 분리 절연층(102) 및 공통 소스 라인(103)을 형성하기 위한 개구부를 마련하고, 상기 개구부를 통해 복수의 희생층(120)을 제거할 수 있다. 복수의 희생층(120)이 제거된 영역은 게이트 전극층(131-136: 130)으로 채워질 수 있다. 일부 실시예에서, 게이트 전극층(130)을 형성하기 전에, 일부의 게이트 절연막, 예를 들어 블록킹층(162)을 먼저 형성할 수 있다. 따라서, 도 20b에 도시한 바와 같이 블록킹층(162)이 게이트 전극층(130)을 둘러싸는 형상을 가질 수도 있다. 게이트 전극층(130)을 둘러싸는 블록킹층(162)은, 수직 절연층(190)와 게이트 전극층(130) 사이에도 배치될 수 있다. 게이트 전극층(130)이 형성된 후, 분리 절연층(102)과 공통 소스 라인(103)이 형성될 수 있다.
다음으로 도 22a 및 도 22b를 참조하면, 복수의 셀 컨택 플러그(181-186: 180)와, 복수의 주변 컨택 플러그(220)가 형성될 수 있다. 셀 컨택 플러그(180)와 주변 컨택 플러그(220)는 서로 다른 공정 또는 같은 공정에서 형성될 수 있으며, 도전성 물질을 포함할 수 있다. 셀 컨택 플러그(180)는 워드 라인(WL)과 연결될 수 있다.
도 23a 내지 도 28b는 도 6 내지 도 8에 도시한 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도이다.
도 23a 및 도 23b를 참조하면, 주변 회로 영역(P) 상에 제1 기판(301)이 마련될 수 있다. 도 23a의 Ⅳ-Ⅳ` 방향의 단면도를 도시한 도 23b를 참조하면, 주변 회로 영역(P)은, 제2 기판(401), 제2 기판(401)에 형성되는 복수의 주변 회로 소자(410), 및 제2 층간 절연층(450) 등을 포함할 수 있다. 주변 회로 소자(410)는 수평 트랜지스터일 수 있으며, 활성 영역(413), 수평 게이트 전극층(411), 및 수평 게이트 절연막(412) 등을 포함할 수 있다. 수평 게이트 전극층(411)의 측면에는 게이트 스페이서(414)가 마련될 수 있으며, 활성 영역(413) 및 수평 게이트 전극층(411)은 배선 패턴(420)과 전기적으로 연결될 수 있다. 배선 패턴(420)은 제2 층간 절연층(450) 내에 배치될 수 있다.
다음으로 도 24a 및 도 24b를 참조하면, 제1 기판(301) 상에 복수의 희생층(321-326: 320)과 복수의 절연층(341-347: 340)이 교대로 적층될 수 있다. 복수의 희생층(320)과 절연층(340)은 서로 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시예에서, 절연층(340)은 실리콘 산화물을, 희생층(320)은 실리콘 질화물을 포함할 수 있다. 복수의 희생층(320)과 절연층(340)의 개수는, 도 24a 및 도 24b에 도시한 바와 같이 한정되지 않으며 다양하게 변형될 수 있다.
최상층에 배치된 절연층(347) 상에는 마스크층(M2)이 배치될 수 있다. 마스크층(M2)은 최상층에 배치된 절연층(347)의 일부 영역을 노출시킬 수 있다. 특히, 마스크층(M2)은 절연층(347)의 일부를 노출시키는 오픈 영역(O2)을 포함할 수 있다.
도 25a 및 도 25b를 참조하면, 마스크층(M2)을 이용하여 식각 공정을 진행함으로써, 최상층에 배치된 절연층(347) 및 희생층(346)의 일부 영역이 제거될 수 있다. 특히, 오픈 영역(O2)을 통해 제거되는 최상층의 절연층(347) 및 희생층(346)에 의해 트렌치(h2)가 형성될 수 있다.
식각 공정이 완료되면 마스크층(M2)을 제거하고 마스크 패턴(PM2)을 형성할 수 있다. 도 26a 및 도 26b에 도시한 바와 같이 마스크 패턴(PM2)은 마스크층(M2)보다 작은 면적을 가질 수 있다. 따라서, 최상층에 배치된 절연층(347)의 일부 영역이 마스크 패턴(PM2)에 의해 노출될 수 있다. 한편, 트렌치(h2)는 마스크 패턴(PM2)에 의해 채워질 수 있다.
도 27a 및 도 27b를 참조하면, 마스크 패턴(PM2)을 이용하여 식각 공정을 진행함으로써, 도 27b에 도시한 바와 같은 계단 구조를 형성할 수 있다. 이후, 도 18a 및 도 18b를 참조하여 설명한 바와 같이 마스크 패턴(PM2)을 트리밍하고, 식각을 진행하는 공정을 반복적으로 수행함으로써, 도 28a 및 도 28b에 도시한 바와 같이 계단 구조를 갖는 패드 영역을 형성할 수 있다.
패드 영역의 길이(L)는, 마스크 패턴(PM2)의 트리밍 공정에서 결정될 수 있다. 즉, 패드 영역의 길이(L)는 마스크 패턴(PM2)을 트리밍할 때, 제1 방향(X축 방향)을 따라 제거되는 마스크 패턴(PM2)의 길이에 대응할 수 있다. 패드 영역의 길이(L)가 적절히 제어되지 않는 경우에는, 이후 공정에서 형성되는 셀 컨택 플러그(380)가 게이트 전극층(330)과 연결되지 않거나, 둘 이상의 게이트 전극층(330)이 하나의 셀 컨택 플러그(380)와 연결되는 등의 불량이 발생할 수 있다.
본 발명의 실시예에서는, 트렌치(h2)를 기준으로 마스크 패턴(PM2)을 트리밍함으로써, 패드 영역의 길이(L)를 적절히 조절할 수 있다. 따라서, 패드 영역의 길이(L)가 지나치게 길어지거나 짧아지는 것을 방지할 수 있으며, 둘 이상의 게이트 전극층(330)이 하나의 셀 컨택 플러그(380)와 연결되는 쇼트 불량 또는 게이트 전극층(330)이 셀 컨택 플러그(380)와 연결되지 않는 오픈 불량 등을 방지할 수 있다.
도 29a 내지 도 31b는 도 9 및 도 10에 도시한 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도이다.
도 29a 및 도 29b를 함께 참조하면, 기판(501) 상에 복수의 희생층(521-526: 520)과 복수의 절연층(541-547: 540)이 교대로 적층될 수 있다. 도 29b는 도 29a에 도시한 평면도의 Ⅴ-Ⅴ` 방향의 단면도일 수 있다. 주변 회로 영역(P)에는 복수의 주변 회로 소자(610)와, 주변 회로 소자(610)를 덮는 제1 층간 절연층(551)이 배치될 수 있다.
주변 회로 소자(610)는 수평 트랜지스터일 수 있으며, 수평 게이트 전극층(611), 활성 영역(613), 수평 게이트 절연막(612), 게이트 스페이서(614) 등을 포함할 수 있다. 활성 영역(613) 사이에는 소자 분리막(615)이 배치될 수 있으며, 주변 회로 소자(610) 상에는 커버층(630)이 마련될 수 있다. 일 실시예에서, 커버층(630)은 제1 층간 절연층(551)과 소정의 식각 선택비를 갖는 물질로 형성될 수 있다. 커버층(630)은 이후 주변 컨택 플러그(620)가 형성될 때, 활성 영역(613)이 과도하게 리세스되는 것을 방지할 수 있다.
도 29a 및 도 29b에 도시한 실시예에서 복수의 희생층(520)과 복수의 절연층(540)은, 도 16a 및 도 16b에 도시한 실시예와 동일한 형상을 가질 수 있다. 다만, 도 16a 및 도 16b에 도시한 실시예에서는, 최상층에 위치한 절연층(147) 상에 트리밍을 위한 마스크 패턴(PM1)이 형성되나, 도 29a 및 도 29b에 도시한 실시예에서는 식각을 위한 마스크층(M3)이 형성될 수 있다.
마스크층(M3)은 오픈 영역(O3)를 가질 수 있다. 오픈 영역(O3)은 최상층에 위치한 희생층(526)과 절연층(547)이 제거된 영역과 동일한 형상을 가질 수 있다. 또한, 마스크층(M3)은 최상층에 위치한 절연층(547)의 일부 영역을 노출시킬 수 있다. 즉, 마스크층(M3)에 의해 최상층에 위치한 절연층(547)의 일부가 노출되며, 오픈 영역(O3)에 의해 최상층으로부터 두번째에 위치한 절연층(546)의 일부가 노출될 수 있다.
다음으로 도 30a 및 도 30b를 참조하면, 마스크층(M3)을 이용하여 식각 공정을 진행할 수 있다. 트렌치 개구부(h3)를 통해 최상층으로부터 두번째에 위치한 절연층(546)과 희생층(525)이 제거될 수 있다. 한편, 마스크층(M3)의 주변에서 진행되는 식각 공정에 의해 도 30b에 도시한 바와 같은 계단 구조가 형성될 수 있다. 이후, 마스크층(M3)을 제거하고, 트리밍할 수 있는 마스크 패턴을 형성한 후 도 16a 내지 도 19b를 참조하여 설명한 바와 유사한 공정을 진행하여 도 31a 및 도 31b에 도시한 바와 같은 패드 영역을 형성할 수 있다.
도 29a 내지 도 31b를 참조하여 설명한 실시예에서는, 트렌치(h3)가 앞서 설명한 다른 실시예에 따른 트렌치(h1, h2)에 비해 상대적으로 큰 두께를 가질 수 있다. 따라서, 도 30b에 도시한 바와 같이, 수직 절연층(590) 역시 다른 실시예에 따른 수직 절연층(190, 390)보다 더 큰 두께를 가질 수 있다. 일 실시예로, 수직 절연층(590)은 둘 이상의 희생층(525, 526)을 관통하는 두께를 가질 수 있다.
도 29a 내지 도 31b에 도시한 실시예에서, 트렌치(h3)는 두 번의 공정에 나눠서 형성될 수 있다. 즉, 기판(501) 상에 복수의 희생층(520)과 절연층(540)을 적층하고, 트렌치(h3)에 대응하는 영역을 오픈시키는 마스크층을 이용하여 식각 공정을 이용하여 도 29a 및 도 29b에 도시한 바와 같은 구조물을 형성할 수 있다. 이후, 도 29a 내지 도 30b에 도시한 바와 같이, 오픈 영역(O3)을 갖는 마스크층(M3)을 다시 형성하고 식각 공정을 진행할 수 있다. 상기와 같은 두 번의 공정에 의해 형성되는 트렌치(h3)의 두께는, 트렌치(h3)를 형성하는 공정에서 함께 식각되는 두 개의 희생층(525, 526) 및 두 개의 절연층(546, 547)의 두께 합과 실질적으로 동일할 수 있다.
도 32 및 도 33은 본 발명의 실시예에 따른 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 32를 참조하면, 일 실시 형태에 따른 저장 장치(1000)는 호스트(HOST)와 통신하는 컨트롤러(1010) 및 데이터를 저장하는 메모리(1020-1, 1020-2, 1020-3)를 포함할 수 있다. 각 메모리(1020-1, 1020-2, 1020-3)는, 앞서 설명한 다양한 실시예에 따른 메모리 장치(100, 300, 500)를 포함할 수 있다.
컨트롤러(1010)와 통신하는 호스트(HOST)는 저장 장치(1000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(1010)는 호스트(HOST)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(1020-1, 1020-2, 1020-3)에 데이터를 저장하거나, 메모리(1020-1, 1020-2, 1020-3)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다.
도 32에 도시한 바와 같이, 저장 장치(1000) 내에 하나 이상의 메모리(1020-1, 1020-2, 1020-3)가 컨트롤러(1010)에 병렬로 연결될 수 있다. 복수의 메모리(1020-1, 1020-2, 1020-3)를 컨트롤러(1010)에 병렬로 연결함으로써, SSD(Solid State Drive)와 같이 큰 용량을 갖는 저장 장치(1000)를 구현할 수 있다.
다음으로 도 33을 참조하면, 일 실시 형태에 따른 전자 기기(2000)는 통신부(2010), 입력부(2020), 출력부(2030), 메모리(2040) 및 프로세서(2050)를 포함할 수 있다.
통신부(2010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(2010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다.
입력부(2020)는 사용자가 전자 기기(2000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(2020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다.
출력부(2030)는 전자 기기(2000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(2040)는 프로세서(2050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 메모리(2040)는 앞서 설명한 다양한 실시예에 따른 메모리 장치(100, 300, 500)를 하나 이상 포함할 수 있으며, 프로세서(2050)는 필요한 동작에 따라 메모리(2040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다.
메모리(2040)는 전자 기기(2000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(2050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(2050)와 통신하는 경우, 프로세서(2050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(2040)에 데이터를 저장하거나 또는 인출할 수 있다.
프로세서(2050)는 전자 기기(2000)에 포함되는 각부의 동작을 제어할 수 있다. 프로세서(2050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(2050)는 입력부(2020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(2030)를 통해 출력할 수 있다. 또한, 프로세서(2050)는 앞서 설명한 바와 같이 전자 기기(2000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(2040)에 저장하거나 메모리(2040)로부터 인출할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 300, 500: 메모리 장치
110, 310, 510: 채널층
130, 330, 530: 게이트 전극층
140, 340, 540: 절연층
150, 350, 550: 층간 절연층
180, 380, 580: 셀 컨택 플러그
190, 390, 590: 수직 절연층

Claims (20)

  1. 기판의 상면에 수직하는 방향으로 연장되는 복수의 채널 영역;
    상기 복수의 채널 영역 중 적어도 일부와 인접하도록 상기 기판 상에 적층되는 복수의 게이트 전극층 및 복수의 절연층;
    상기 복수의 게이트 전극층 상에 배치되는 층간 절연층;
    상기 층간 절연층을 관통하여 상기 복수의 게이트 전극층에 연결되는 복수의 셀 컨택 플러그;
    상기 채널 영역과 상기 게이트 전극층 사이에 배치되는 게이트 절연막; 및
    상기 층간 절연층으로부터 연장되어 상기 복수의 채널 영역과 상기 복수의 셀 컨택 플러그 사이에 배치되며, 상기 복수의 게이트 전극층 중에서 적어도 하나에 의해 둘러싸이는 영역을 갖는 수직 절연층; 을 포함하며,
    상기 수직 절연층의 적어도 일부 영역은 상기 게이트 절연막과 접촉하며,
    상기 복수의 게이트 전극층 중 최하단 게이트 전극층과 상기 수직 절연층의 하면 사이에 상기 복수의 절연층 중 적어도 하나가 배치되는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서,
    상기 수직 절연층은, 상기 복수의 게이트 전극층 중에서 적어도 하나를 관통하는 것을 특징으로 하는 메모리 장치.
  3. 삭제
  4. 제1항에 있어서,
    상기 수직 절연층의 상면은 상기 복수의 절연층 중 최상층에 배치되는 절연층의 상면과 공면(co-planar)을 형성하는 것을 특징으로 하는 메모리 장치.
  5. 제1항에 있어서,
    상기 수직 절연층은 상기 층간 절연층과 동일한 물질을 포함하는 것을 특징으로 하는 메모리 장치.
  6. 제1항에 있어서,
    상기 복수의 게이트 전극층 및 상기 복수의 절연층을 복수의 단위 영역으로 구분하는 복수의 분리 절연층; 을 포함하는 것을 특징으로 하는 메모리 장치.
  7. 제6항에 있어서,
    상기 수직 절연층의 폭은, 상기 복수의 단위 영역 각각의 폭보다 짧은 것을 특징으로 하는 메모리 장치.
  8. 제7항에 있어서,
    상기 수직 절연층의 폭은, 상기 복수의 단위 영역 각각의 폭의 1/2보다 작은 것을 특징으로 하는 메모리 장치.
  9. 제6항에 있어서,
    상기 복수의 분리 절연층 중 적어도 하나의 내부에 배치되는 공통 소스 라인; 을 포함하는 것을 특징으로 하는 메모리 장치.
  10. 제6항에 있어서,
    상기 수직 절연층은 복수의 수직 절연층이며,
    상기 복수의 수직 절연층의 개수는, 상기 복수의 단위 영역의 개수와 같거나 그보다 적은 것을 특징으로 하는 메모리 장치.
  11. 제1항에 있어서,
    상기 복수의 게이트 전극층 주변에서 상기 기판 내에 매립되는 더미 트렌치; 를 포함하는 것을 특징으로 하는 메모리 장치.
  12. 제1항에 있어서,
    상기 수직 절연층의 두께는, 상기 복수의 절연층 중에서 최상층에 배치되는 절연층의 두께보다 큰 것을 특징으로 하는 메모리 장치.
  13. 기판의 상면에 수직하는 방향으로 연장되는 복수의 채널 영역, 상기 복수의 채널 영역에 인접하도록 배치되는 복수의 게이트 전극층, 및 상기 복수의 채널 영역과 상기 복수의 게이트 전극층 사이에 배치되는 게이트 절연막을 갖는 제1 영역;
    상기 제1 영역에 인접하여 배치되며, 상기 기판의 상면에 평행한 제1 방향을 따라 서로 다른 길이로 연장되는 복수의 게이트 전극층에 연결되는 복수의 셀 컨택 플러그를 갖는 제2 영역; 및
    상기 제1 영역과 상기 제2 영역 사이의 경계에 인접하여 배치되며, 상기 기판의 상면에 평행한 방향에서 상기 복수의 게이트 전극층 중 적어도 하나에 인접하는 영역을 갖고, 상기 기판의 상면과 분리되는 하면을 갖는 수직 절연층; 을 포함하는 것을 특징으로 하는 메모리 장치.
  14. 제13항에 있어서,
    상기 게이트 절연막은, 상기 수직 절연층과 상기 적어도 하나의 게이트 전극층 사이에 배치되는 것을 특징으로 하는 메모리 장치.
  15. 제13항에 있어서,
    상기 수직 절연층은, 상기 복수의 게이트 전극층 중 최상층에 위치하는 게이트 전극층을 관통하는 것을 특징으로 하는 메모리 장치.
  16. 제13항에 있어서,
    상기 제1 영역 및 상기 제2 영역에서 상기 복수의 게이트 전극층 상에 배치되는 층간 절연층; 을 포함하며,
    상기 수직 절연층은 상기 층간 절연층으로부터 연장되는 것을 특징으로 하는 메모리 장치.
  17. 제13항에 있어서,
    복수의 주변 회로 소자를 포함하며 상기 제2 영역의 주변에 배치되는 주변 회로 영역; 을 포함하는 것을 특징으로 하는 메모리 장치.
  18. 제13항에 있어서,
    복수의 주변 회로 소자를 포함하며 상기 제1 영역 및 상기 제2 영역의 하부에 배치되는 주변 회로 영역; 을 포함하는 것을 특징으로 하는 메모리 장치.
  19. 기판;
    상기 기판의 상면에 수직하는 방향으로 연장되는 복수의 채널 영역;
    상기 복수의 채널 영역 중 적어도 일부와 인접하도록 상기 기판 상에 적층되며, 제1 방향을 따라 서로 다른 길이로 연장되는 복수의 게이트 전극층 및 복수의 절연층을 갖는 게이트 구조체;
    상기 게이트 구조체를 복수의 단위 영역으로 나누는 복수의 분리 절연층; 및
    상기 복수의 게이트 전극층의 상기 제1 방향의 일단과 상기 복수의 채널 영역 사이에 배치되어 상기 복수의 절연층 중 최상층에 위치한 절연층을 관통하며, 상기 복수의 단위 영역 중 적어도 일부에 마련되는 수직 절연층; 을 포함하는 것을 특징으로 하는 메모리 장치.
  20. 제19항에 있어서,
    상기 수직 절연층은, 상기 복수의 게이트 전극층 중 최상층에 위치한 게이트 전극층을 관통하는 것을 특징으로 하는 메모리 장치.


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