KR102188501B1 - 반도체 장치 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 장치는, 서로 수직한 제1 및 제2 방향으로 연장되는 상면을 갖는 기판, 기판 상에 수직하게 이격되어 배치되는 게이트 전극들을 포함하며, 제1 방향에서 서로 이격되어 배치되고 제2 방향을 따라 지그재그 형태로 연장되는 측면들을 갖는 게이트 적층물들, 게이트 적층물들을 관통하며, 각각의 게이트 적층물 내에서 제1 방향으로 적어도 두 개가 일직선 상에 배열되고 제2 방향을 따라 지그재그 형태의 열을 이루도록 배치되는 채널 영역들, 및 인접하는 게이트 적층물들의 사이에 배치되며, 제2 방향으로 지그재그 형태로 연장되는 소스 영역을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 장치의 집적도를 증가시킬 필요가 있다. 반도체 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 반도체 장치가 제안되고 있다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 장치의 집적도를 증가시킬 필요가 있다. 반도체 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 반도체 장치가 제안되고 있다.
본 발명의 실시예들에 따른 반도체 장치는, 서로 수직한 제1 및 제2 방향으로 연장되는 상면을 갖는 기판; 상기 기판 상에 수직하게 이격되어 배치되는 게이트 전극들을 포함하며, 상기 제1 방향에서 서로 이격되어 배치되고 상기 제2 방향을 따라 지그재그 형태로 연장되는 측면들을 갖는 게이트 적층물들; 상기 게이트 적층물들을 관통하며, 각각의 상기 게이트 적층물 내에서 상기 제1 방향으로 적어도 두 개가 일직선 상에 배열되고 상기 제2 방향을 따라 지그재그 형태의 열을 이루도록 배치되는 채널 영역들; 및 인접하는 상기 게이트 적층물들의 사이에 배치되며, 상기 제2 방향으로 지그재그 형태로 연장되는 소스 영역을 포함할 수 있다.
일 예로, 상기 게이트 적층물들은 상기 채널 영역들의 배치를 따라 상기 제1 및 제2 방향에 대하여 경사진 방향으로 연장되는 측면들을 가질 수 있다.
일 예로, 서로 인접하는 상기 게이트 적층물들은, 적어도 일부 영역이 상기 제2 방향으로의 일직선 상에 놓이도록 배치될 수 있다.
일 예로, 상기 채널 영역들은, 인접하는 상기 게이트 적층물들 내에 각각 배치되는 제1 및 제2 채널 영역을 포함하고, 상기 제1 및 제2 채널 영역은 적어도 일부 영역이 상기 제2 방향으로의 일직선 상에 놓이도록 배치될 수 있다.
일 예로, 상기 제1 및 제2 채널 영역은 각각 상기 제1 방향 및 상기 제1 방향의 반대 방향으로의 최외각에 배치될 수 있다.
일 예로, 각각의 상기 게이트 적층물 내에서, 상기 제1 방향으로의 일직선 상에 배치되는 상기 채널 영역들의 개수는 2n개(n은 자연수)일 수 있다.
일 예로, 상기 채널 영역들은 상기 제1 및 제2 방향과 상이한 제3 및 제4 방향을 교대로 따라 배열될 수 있다.
일 예로, 각각의 상기 게이트 적층물 내에서, 상기 제3 또는 제4 방향을 따라 연속적으로 배치되는 상기 채널 영역들의 개수는 다섯 개 이상일 수 있다.
일 예로, 각각의 상기 게이트 적층물 내에서, 상기 제3 및 제4 방향 각각을 따라 연속적으로 배치되는 상기 채널 영역들의 개수는 동일할 수 있다.
일 예로, 상기 게이트 적층물들은, 상기 제1 방향으로 돌출된 제1 돌출 영역 및 상기 제1 방향의 반대 방향으로 돌출된 제2 돌출 영역을 가지며, 상기 제1 및 제2 돌출 영역들은 상기 제2 방향을 따라 교대로 배치될 수 있다.
일 예로, 상기 소스 영역은 상기 기판의 상부면으로부터 소정 깊이로 상기 기판 내에 위치하고, 상기 소스 영역 상에 배치되며, 상기 제2 방향으로 지그재그 형태로 연장되는 공통 소스 라인을 더 포함할 수 있다.
일 예로, 상기 채널 영역들 상부에 배치되는 채널 패드; 상기 채널 패드와 연결되는 제1 콘택 플러그; 상기 제1 콘택 플러그와 연결되는 연결 배선라인; 상기 연결 배선 라인에 연결되는 제2 콘택 플러그; 및 상기 제2 콘택 플러그와 연결되며, 상기 제1 방향으로 연장되는 비트 라인을 더 포함할 수 있다.
일 예로, 상기 연결 배선라인은, 인접하는 상기 게이트 적층물 내에 각각 위치하며 상기 제1 방향에서 인접하는 두 개의 상기 채널 영역들을 연결할 수 있다.
일 예로, 상기 비트 라인은 각각의 상기 게이트 적층물 내에 배치된 채널 영역들 중 하나의 채널 영역과만 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따른 반도체 장치는, 기판 상에 수직하게 이격되어 배치되는 게이트 전극들을 포함하며, 지그재그 형태로 일 방향으로 연장되는 게이트 적층물; 및 상기 게이트 적층물을 관통하여 상기 기판 상으로 연장되고, 상기 게이트 적층물을 따라 상기 일 방향에서 지그재그로 연장되는 열을 이루어 배치되며, 타 방향에서 적어도 두 개가 일직선 상에 배치되는 채널 영역을 포함할 수 있다.
채널 영역을 열을 이루어 지그재그 형태로 배열함으로써, 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 스트링들의 구조를 나타내는 개략적인 사시도이다.
도 5a 내지 도 5c는 예시적인 실시예들에 따른 게이트 유전층을 설명하기 위한 단면도들로서 도 4의 'A' 영역에 대응되는 영역이 도시된다.
도 6 내지 도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 9는 예시적인 실시예들에 따른 반도체 장치에서 채널 영역의 배열을 설명하기 위한 도면이다.
도 10 내지 도 17b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 18은 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 19는 예시적인 실시예들에 따른 반도체 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 20은 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 21은 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템을 보여주는 개략도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
본 발명의 실시예는 여러 가지 다른 형태로 변형되거나 여러 가지 실시예가 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 발명의 실시예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위해 사용된 것이며, 본 발명을 한정하기 위한 것이 아니다. 단수의 표현은 문맥상 명백하게 다르게 지적하는 것이 아니라면, 복수의 표현을 포함한다. 본 명세서에서 사용되는 경우 "포함하다", "구비하다", 또는 "가지다" 등과 같은 용어는 명세서에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합이 존재함을 특정하려는 것이며, 하나 이상의 다른 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 해석되어야 한다. 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다.　 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다.　 따라서, 이하 상술할 제1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(10)는 메모리 셀 어레이(20), 구동 회로(30), 읽기/쓰기(read/write) 회로(40) 및 제어 회로(50)를 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 셀들을 포함할 수 있으며, 복수의 메모리 셀들은 복수의 행들과 열들을 따라 배열될 수 있다. 메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀들은, 워드 라인(Word Line, WL), 공통 소스 라인(Common Source Line, CSL), 스트링 선택 라인(String Select Line, SSL), 접지 선택 라인(Ground Select Line, GSL) 등을 통해 구동 회로(30)와 연결될 수 있으며, 비트 라인(Bit Line, BL)을 통해 읽기/쓰기 회로(40)와 연결될 수 있다. 예시적인 실시예들에서, 동일한 행을 따라 배열되는 복수의 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀들은 복수의 메모리 블록들로 구분될 수 있다. 각 메모리 블록은 복수의 워드 라인들(WL), 복수의 스트링 선택 라인들(SSL), 복수의 접지 선택 라인들(GSL), 복수의 비트 라인들(BL)과 적어도 하나의 공통 소스 라인(CSL)을 포함할 수 있다.
구동 회로(30)와 읽기/쓰기 회로(40)는 제어 회로(50)에 의해 동작될 수 있다. 일 실시예로, 구동 회로(30)는 외부로부터 어드레스(address) 정보를 수신하고, 수신한 어드레스 정보를 디코딩하여 메모리 셀 어레이에 연결된 워드 라인(WL), 공통 소스 라인(CSL), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 중 적어도 일부를 선택할 수 있다. 구동 회로(30)는 워드 라인(WL), 스트링 선택 라인(SSL), 공통 소스 라인(CSL) 각각에 대한 구동 회로를 포함할 수 있다.
읽기/쓰기 회로(40)는 제어 회로(50)로부터 수신하는 명령에 따라 메모리 셀 어레이(20)에 연결되는 비트 라인(BL) 중 적어도 일부를 선택할 수 있다. 읽기/쓰기 회로(40)는 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 저장된 데이터를 읽어오거나, 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 데이터를 기입할 수 있다. 읽기/쓰기 회로(40)는 상기와 같은 동작을 수행하기 위해, 페이지 버퍼, 입/출력 버퍼, 데이터 래치 등과 같은 회로를 포함할 수 있다.
제어 회로(50)는 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 구동 회로(30) 및 읽기/쓰기 회로(40)의 동작을 제어할 수 있다. 메모리 셀 어레이(20)에 저장된 데이터를 읽어오는 경우, 제어 회로(50)는 읽어오고자 하는 데이터가 저장된 워드 라인(WL)에 읽기 동작을 위한 전압을 공급하도록 구동 회로(30)의 동작을 제어할 수 있다. 읽기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 읽기/쓰기 회로(40)가 읽기 동작을 위한 전압이 공급된 워드 라인(WL)과 연결된 메모리 셀에 저장된 데이터를 읽어오도록 제어할 수 있다.
한편, 메모리 셀 어레이(20)에 데이터를 쓰는 경우, 제어 회로(50)는 데이터를 쓰고자 하는 워드 라인(WL)에 쓰기 동작을 위한 전압을 공급하도록 구동 회로(30)의 동작을 제어할 수 있다. 쓰기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 쓰기 동작을 위한 전압이 공급된 워드 라인(WL)에 연결된 메모리 셀에 데이터를 기록하도록 읽기/쓰기 회로(40)를 제어할 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도이다.
도 2는 수직 구조의 반도체 장치(100A)에 포함되는 메모리 셀 어레이의 3차원 구조를 나타낸 등가회로도이다. 도 2를 참조하면, 본 실시예에 따른 메모리 셀 어레이는, 서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn), 메모리 셀 소자(MC1~MCn)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 포함하는 복수의 메모리 셀 스트링들을 포함할 수 있다.
서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn)는 메모리 셀 소자(MC1~MCn) 중 적어도 일부를 선택하기 위한 워드 라인(WL1~WLn)에 각각 연결될 수 있다.
접지 선택 트랜지스터(GST)의 게이트 단자는 접지 선택 라인(GSL)과 연결되고, 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다. 한편, 스트링 선택 트랜지스터(SST)의 게이트 단자는 스트링 선택 라인(SSL)에 연결되고, 소스 단자는 메모리 셀 소자(MCn)의 드레인 단자에 연결될 수 있다. 도 2에서는 서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn)에 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 접지 선택 트랜지스터들(GST) 또는 복수의 스트링 선택 트랜지스터들(SST)이 연결될 수도 있다.
스트링 선택 트랜지스터(SST)의 드레인 단자는 비트 라인(BL1~BLm)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 단자에 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 비트 라인(BL1~BLm)을 통해 인가되는 신호가 서로 직렬로 연결된 n 개의 메모리 셀 소자(MC1~MCn)에 전달됨으로써 데이터 읽기 또는 쓰기 동작이 실행될 수 있다. 또한, 소스 단자가 공통 소스 라인(CSL)에 연결된 게이트 선택 트랜지스터(GST)의 게이트 단자에 게이트 선택 라인(GSL)을 통해 신호를 인가함으로써, n 개의 메모리 셀 소자(MC1~MCn)에 저장된 전하를 모두 제거하는 소거(erase) 동작이 실행될 수 있다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 3을 참조하면, 수직 구조의 반도체 장치(100)에 포함되는 메모리 셀 어레이 영역의 일부 구성 요소에 대한 개략적인 평면도가 도시된다. 반도체 장치(100)는, 게이트 적층물(GS), 게이트 적층물(GS)을 관통하여 배치되는 복수의 채널 영역들(CH), 인접하는 게이트 적층물들(GS)의 사이에서 일 방향, 예를 들어 y 방향으로 연장되는 소스 영역(SR)을 포함할 수 있다.
게이트 적층물(GS)은 도 2를 참조하여 상술한 메모리 셀 소자(MC1~MCn), 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)의 게이트 전극을 포함할 수 있으며, 채널 영역(CH)은 메모리 셀 소자(MC1~MCn), 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)의 채널(channel) 영역을 포함할 수 있다.
게이트 적층물(GS)은 도시되지 않은 방향으로 적층된 복수의 메모리 셀 어레이의 트랜지스터들의 게이트 전극들을 포함할 수 있다. 게이트 적층물(GS)은 x 방향에서 소정 단위로 이격되어 배치될 수 있다. 또한, 게이트 적층물(GS)은 y 방향을 따라 지그재그(zig-zag) 형태로 연장될 수 있으며, x 및 y 방향에 대하여 경사진 방향으로 연장되는 측면을 가질 수 있다. 상기 '측면(lateral surface)'은 x 및 y 방향에 수직한 방향으로의 평면을 의미하며, 도 4의 기판(101)에 수직한 면을 의미한다. 게이트 적층물(GS)이 지그재그 형태로 연장되도록 배치됨으로써, 게이트 적층물(GS)이 기울어지는 현상(leaning)이 방지될 수 있다. 게이트 적층물(GS)은 y 방향을 따라 연장되어 도시되지 않은 영역에서 주변 회로 영역의 회로들과 연결될 수 있다.
인접하는 게이트 적층물들(GS)은, y 방향으로 연장되는 게이트 적층물(GS)을 따라, x 방향 및 x 방향과 180°를 이루는 x 방향의 반대 방향을 향해 교대로 돌출된 돌출 영역들(P)을 가질 수 있다. 인접하는 게이트 적층물들(GS)은 돌출 영역(P)을 포함하는 영역 또는 돌출 영역(P)의 적어도 일부가 y 방향에서 동일 선 상에 배치될 수 있다. 즉, 하나의 게이트 적층물(GS)의 돌출 영역(P)을 포함하며 y 방향으로 연장되는 임의의 영역은 인접하는 게이트 적층물(GS)의 돌출 영역(P)을 포함할 수 있다.
게이트 적층물(GS)은 제1 및 제2 방향(OR1, OR2)을 따라 지그재그 형태로 연장될 수 있다. 게이트 적층물(GS)은 내부에 지그재그 형태로 배치된 채널 영역들(CH)을 따라 지그재그 형태를 가질 수 있다. 게이트 적층물(GS)은 x 방향과 제1 각도(θ1)를 이루며 제1 방향(OR1)을 따라 연장되고, x 방향과 제2 각도(θ2)를 이루며 제2 방향(OR2)을 따라 연장될 수 있다. 제1 및 제2 각도(θ1, θ2)는 90 °보다 작을 수 있으며, 예를 들어 30 ° 내지 60 ° 사이의 값을 가질 수 있다. 제1 각도(θ1)와 제2 각도(θ2)는 동일하거나 다를 수 있다. 게이트 적층물(GS)이 제1 또는 제2 방향(OR1, OR2)을 따라 연속적으로 연장되는 길이(L1)는 게이트 적층물들(GS)의 최소 폭(W1)의 두 배 이상일 수 있으며, 반도체 장치(100)의 집적도 등을 고려하여 결정될 수 있다.
x 방향에서 인접하는 게이트 적층물들(GS)은 x 방향을 따라 실질적으로 균일한 간격(D1)을 갖도록 이격될 수 있다. 상기 간격(D1)은 게이트 적층물(GS)의 x 방향으로의 폭(W2)보다 작을 수 있다.
채널 영역(CH)은 게이트 적층물(GS)을 관통하며, 하나의 게이트 적층물(GS) 내에서 x 방향으로 2개가 나란히 배치되고 y 방향으로 2열로 지그재그 형태로 배치될 수 있다. 반도체 장치(100)에서, 각각의 채널 영역(CH)을 중심으로 하나의 메모리 셀 스트링이 구성될 수 있다.
채널 영역들(CH)은 제1 및 제2 방향(OR1, OR2)을 따라 최대 m 개가 배열될 수 있다. 하나의 게이트 적층물(GS) 내에서, x 방향으로 일직선 상에 배열된 채널 영역들(CH)의 개수가 2n개(n은 자연수)일 때, m은 4n 이상일 수 있으나, 이에 한정되지는 않는다. m이 상대적으로 작을 경우, 메모리 셀 영역의 집적도가 낮아질 수 있다. 예를 들어, m은 5 이상일 수 있다. 도 3에서, n은 1이고 m은 6인 경우가 예시적으로 도시되었다.
채널 영역들(CH)은 하나의 게이트 적층물(GS) 내에서 소정 거리(D2)로 이격될 수 있다. 서로 다른 게이트 적층물(GS) 내에 배치되는 채널 영역들(CH) 중 적어도 일부가 y 방향으로 연장되는 하나의 영역(OL) 내에 함께 배치될 수 있다. 상기 영역(OL) 내에 배치되는 채널 영역들(CH)은, x 방향 및 x 방향의 반대 방향으로 최외각에 위치하는 채널 영역들(CH)일 수 있다. 즉, 서로 다른 게이트 적층물들(GS) 내에 각각 위치하는 채널 영역들(CH)의 적어도 일부가 y 방향으로의 일직선 상에 걸쳐지도록 배치될 수 있다. 즉, y 방향으로 연장되는 하나의 직선이 서로 다른 게이트 적층물들(GS) 내에 각각 위치하는 채널 영역들(CH)의 일 영역을 통과할 수 있다.
또한, 예시적인 실시예들에서, 채널 영역들(CH) 중 일부는 더미 채널 영역일 수 있다. 이하에서, '더미(dummy)'의 용어는, 다른 구성 요소와 동일하거나 유사한 구조 및 형상을 가지지만, 반도체 장치(100) 내에서 실질적인 기능을 하지 않고, 단지 패턴으로 존재하는 구성을 지칭하는 용도로 사용된다. 따라서, '더미' 구성 요소에는 전기적 신호가 인가되지 않거나 인가되더라도 전기적으로 동일한 기능을 수행하지는 않는다. 채널 영역(CH)의 배치는 실시예에 따라 다양할 수 있으며, 이에 대해서는 도 6 내지 도 8을 참조하여 더욱 상세히 설명한다.
소스 영역(SR)은 이격된 게이트 적층물들(GS)의 사이에 배치되며, y 방향으로 연장될 수 있다. 소스 영역(SR)도 게이트 적층물(GS)의 형상을 따라 지그재그 형태로 연장될 수 있다. 실시예에 따라, 소스 영역(SR) 상에는 공통 소스 라인(CSL)(도 2 참조) 또는 공통 소스 라인(CSL)과 연결되는 콘택 플러그가 배치될 수 있다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 스트링들의 구조를 나타내는 개략적인 사시도이다. 도 4에서는 상부의 배선 구조와 같은 일부 구성 요소들은 생략하고 도시한다.
도 4를 참조하면, 반도체 장치(100)는, 기판(101), 기판(101) 상면에 수직한 방향으로 배치된 복수의 채널층들(140) 및 채널층들(140)의 외측벽을 따라 적층된 복수의 층간 절연층(120) 및 복수의 게이트 전극(130)을 포함할 수 있다. 또한, 반도체 장치(100)는 채널층(140)과 게이트 전극(130)의 사이에 배치되는 게이트 유전층(150), 채널층(140) 상부의 채널 패드(160) 및 소스 영역(105)을 더 포함할 수 있다.
반도체 장치(100)에서, 각각의 채널층(140)을 중심으로 하나의 메모리 셀 스트링이 구성될 수 있으며, 복수의 메모리 셀 스트링이 x 방향과 y 방향으로 열과 행을 이루며 배열될 수 있다. 도 3을 참조하여 상술한 바 있는 게이트 적층물(GS)은 게이트 전극들(130)을 포함할 수 있으며, 채널 영역(CH)은 채널층들(140)을 포함할 수 있다. 또한, 도 3의 소스 영역(SR)은 소스 영역(105)을 포함할 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
기둥 형상의 채널층(140)이 기판(101)의 상면에 수직한 방향(z 방향)으로 연장되도록 배치될 수 있다. 채널층(140)은 내부의 제1 절연층(182)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 제1 절연층(182)이 없는 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 또한, 채널층(140)은 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다.
채널층(140)은 x 방향과 y 방향으로 서로 이격되고, y 방향을 따라 지그재그로 연장되는 열을 이루도록 배치될 수 있다. 다만, 채널층(140)의 배치는 실시예에 따라 다양할 수 있으며, 도시된 형태에 한정되지 않는다. 채널층(140) 중 일부는 더미 채널일 수 있다.
채널층(140)은 하면에서 기판(101)과 연결될 수 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p-형 또는 n-형 불순물을 포함하는 물질일 수 있다.
복수의 게이트 전극(131-138: 130)이 채널층(140) 각각의 측면을 따라 기판(101)으로부터 z 방향으로 이격되어 배치될 수 있다. 도 2를 함께 참조하면, 게이트 전극들(130) 각각은 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1~MCn) 및 스트링 선택 트랜지스터(SST)의 게이트를 이룰 수 있다. 게이트 전극(130)은 워드 라인들(WL1~ WLn)을 이루며 연장될 수 있고, x 방향 및 y 방향으로 배열된 소정 단위의 인접한 메모리 셀 스트링들에서 공통으로 연결될 수 있다. 예시적인 실시예들에서, 메모리 셀들(MC1~MCn)의 게이트 전극들(132-136)은 5개가 배열될 수 있으나, 이에 한정되지 않으며, 반도체 장치(100)의 용량에 따라서 메모리 셀들(MC1~MCn)을 이루는 게이트 전극들(130)의 개수가 결정될 수 있다. 예컨대, 메모리 셀들(MC1~MCn)을 이루는 게이트 전극들(130)의 개수는 2n개(n은 자연수)일 수 있다.
접지 선택 트랜지스터(GST)의 게이트 전극(131)은 y 방향으로 연장되어 접지 선택 라인(GSL)을 형성할 수 있다. 접지 선택 트랜지스터(GST)의 기능을 위하여, 게이트 전극(131) 하부의 기판(101) 내에도 소정의 불순물이 도핑될 수 있다.
스트링 선택 트랜지스터(SST)의 게이트 전극들(137, 138)은 y 방향으로 연장되어 스트링 선택 라인(SSL)을 형성할 수 있다. x 방향으로 일직선 상에 배치되는 스트링 선택 트랜지스터(SST)의 게이트 전극들(137, 138)은 상부에 도시되지 않은 배선 구조에 의해, 인접한 메모리 셀 스트링들이 서로 다른 비트 라인(BL1~BLm)(도 2 참조)에 각각 연결될 수 있다. 이에 대해서는 도 16a 내지 도 17b를 참조하여 하기에 상세히 설명한다. 예시적인 실시예들에서, 스트링 선택 트랜지스터(SST)의 게이트 전극들(137, 138)은 x 방향으로 인접한 메모리 셀 스트링들 사이에서 서로 분리되어 서로 다른 스트링 선택 라인(SSL)을 이루도록 형성될 수도 있다. 실시예에 따라, 스트링 선택 트랜지스터(SST)의 게이트 전극들(137, 138) 및 접지 선택 트랜지스터(GST)의 게이트 전극(131)은 각각 1개 또는 2개 이상일 수 있으며, 메모리 셀들(MC1~MCn)의 게이트 전극들(132-136)과 상이한 구조를 가질 수도 있다.
또한, 일부 게이트 전극들(130), 예를 들어, 접지 선택 트랜지스터(GST)의 게이트 전극(131) 또는 스트링 선택 트랜지스터(SST)의 게이트 전극들(137, 138)에 인접한 게이트 전극들(130)은 더미 게이트 전극일 수 있다. 예를 들어, 접지 선택 트랜지스터(GST)의 게이트 전극(131)과 인접한 게이트 전극(132)은 더미 게이트 전극일 수 있다.
게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질 또는 이들의 조합일 수 있다. 실시예에 따라, 게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수도 있다. 또한, 별도로 도시되지는 않았지만, 게이트 전극들(130)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
복수의 층간 절연층들(121-129: 120)이 게이트 전극들(130)의 사이에 배열될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 z 방향으로 서로 이격되고 y 방향으로 연장되도록 배열될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
게이트 유전층(150)이 게이트 전극들(130)과 채널층(140)의 사이에 배치될 수 있다. 도 4의 확대도 내에 도시된 것과 같이, 게이트 유전층(150)은 채널층(140)로부터 순차적으로 적층된 터널링층(152), 전하 저장층(154), 및 블록킹층(156)을 포함할 수 있다. 본 실시예에서, 게이트 유전층(150)은 채널층(140)을 따라 기판(101) 상으로 수직하게 연장될 수 있다.
터널링층(152)은 F-N 터널링 방식으로 전하를 전하 저장층(154)으로 터널링시킬 수 있다. 터널링층(152)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 전하 저장층(154)은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 예컨대, 전하 저장층(154)은 유전 물질, 양자 도트(quantum dots) 또는 나노 크리스탈(nanocrystals)을 포함할 수 있다. 여기서, 상기 양자 도트 또는 나노 크리스탈은 도전체, 예를 들면 금속 또는 반도체의 미세 입자들로 구성될 수 있다. 예시적인 실시예들에서, 전하 저장층(154)이 전하 트랩층인 경우, 전하 저장층(154)은 실리콘 질화물로 이루어질 수 있다. 블록킹층(156)은 고유전율(high-k) 유전물을 포함할 수 있다. 여기서, 고유전율 유전물이란 실리콘 산화막보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미한다.
메모리 셀 스트링의 상단에서, 채널 패드(160)가 제1 절연층(182)의 상면을 덮고 채널층(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드(160)는 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다. 채널 패드(160)는 스트링 선택 트랜지스터(SST)(도 2 참조)의 드레인 영역으로 작용할 수 있다. 채널 패드(160)는 비트 라인(BL1~BLm)(도 2 참조)과 전기적으로 연결될 수 있으며, 채널 패드(160)와 비트 라인(BL1~BLm)의 사이에는 도전성의 콘택 플러그가 더 배치될 수도 있다.
상기 메모리 셀 스트링의 하단에서, x 방향으로 배열된 접지 선택 트랜지스터들(GST)(도 2 참조)의 소스 영역(105)이 배치될 수 있다. 소스 영역(105)은 기판(101)의 상면에 인접하여 y 방향으로 연장되면서 x 방향으로 소정 단위로 이격되어 배열될 수 있다. 예를 들어, 소스 영역(105)은 x 방향으로 채널층(140) 2개마다 하나씩 배열될 수 있으나, 이에 한정되지 않는다. 소스 영역(105) 상에는 제2 절연층(184)이 배치될 수 있다. 예시적인 실시예들에서, 소스 영역(105) 상에는 공통 소스 라인(CSL)(도 2 참조) 또는 공통 소스 라인(CSL)과 연결되는 콘택 플러그를 이루는 도전층이 더 배치될 수 있다. 상기 도전층은 텅스텐(W), 알루미늄(Al) 또는 구리(Cu)를 포함할 수 있다.
소스 영역(105)이 기판(101)과 반대의 도전형을 갖는 경우, 소스 영역(105)은 인접한 접지 선택 트랜지스터들(GST)의 소스로 작용할 수 있다. 소스 영역(105)이 기판(101)과 동일한 도전형을 갖는 경우, 소스 영역(105)은 메모리 셀 스트링들의 블록 단위의 소거 동작을 위한 포켓 P 웰(pocket P well) 콘택으로 작용할 수도 있다. 이 경우, 상기 포켓 P 웰 콘택을 통해 고전압이 기판(101)에 인가됨으로써, 기판(101)의 해당 메모리 셀 블록 내의 모든 메모리 셀에 저장된 데이터가 소거될 수 있다.
도 5a 내지 도 5c는 예시적인 실시예들에 따른 게이트 유전층을 설명하기 위한 단면도들로서 도 4의 'A' 영역에 대응되는 영역이 도시된다.
도 5a를 참조하면, 메모리 셀 스트링들의 게이트 전극(132), 게이트 유전층(150a) 및 채널층(140)이 도시된다. 게이트 유전층(150a)은 채널층(140)로부터 순차적으로 터널링층(152), 전하 저장층(154) 및 블록킹층(156a)이 적층된 구조를 가질 수 있다. 게이트 유전층(150a)을 이루는 상기 층들의 상대적인 두께는 도면에 도시된 것에 한정되지 않으며 다양하게 변화될 수 있다.
특히, 본 실시예의 게이트 유전층(150a)은 도 4의 실시예에서와 달리, 터널링층(152) 및 전하 저장층(154)은 채널층(140)을 따라 수직하게 연장되도록 배치되지만, 블록킹층(156a)은 게이트 전극층(132)을 둘러싸도록 배치될 수 있다.
터널링층(152)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다.
전하 저장층(154)은 전하 트랩층 또는 플로팅 게이트 도전막일 수 있다. 전하 저장층(154)이 플로팅 게이트 도전막인 경우에는, 예를 들어 LPCVD(Low Pressure Chemical Vapor Deposition)에 의하여 다결정 실리콘을 증착하여 형성할 수 있다. 전하 저장층(154)이 전하 트랩층인 경우에는, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 하프늄 알루미늄 산화물(HfAlxOy), 하프늄 탄탈륨 산화물(HfTaxOy), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 질화물(AlxNy), 알루미늄 갈륨 질화물(AlGaxNy) 또는 이들의 조합을 포함할 수 있다.
블록킹층(156a)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율 유전 물질 또는 이들의 조합을 포함할 수 있다. 상기 고유전율 유전 물질은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
도 5b를 참조하면, 메모리 셀 스트링들의 게이트 전극(132), 게이트 유전층(150b) 및 채널층(140)이 도시된다. 게이트 유전층(150b)은 채널층(140)로부터 순차적으로 터널링층(152), 전하 저장층(154) 및 블록킹층(156b)이 적층된 구조를 가질 수 있다.
특히, 본 실시예의 게이트 유전층(150b)은 도 4 및 도 5a의 실시예에서와 달리, 블록킹층(156b)이 두 개의 층(156b1, 156b2)을 포함하며, 제1 블록킹층(156b1)은 채널층(140)과 같이 수직으로 연장되고, 제2 블록킹층(156b2)은 게이트 전극층(132)을 둘러싸도록 배치될 수 있다. 예를 들어, 제1 블록킹층(156b1)은 상대적으로 저유전율층이고, 제2 블록킹층(156b2)은 고유전율층일 수 있다. 이 경우, 제1 블록킹층(156b1)이 제2 블록킹층(156b2)의 측면에 배치됨으로써, 베리어(barrier) 높이와 같은 에너지 밴드를 조절하여 반도체 장치의 특성, 예컨대 소거(erase) 특성을 향상시킬 수 있다.
도 5c를 참조하면, 메모리 셀 스트링들의 게이트 전극(132), 게이트 유전층(150c) 및 채널층(140)이 도시된다. 게이트 유전층(150c)은 채널층(140)로부터 순차적으로 터널링층(152c), 전하 저장층(154c) 및 블록킹층(156c)이 적층된 구조를 가질 수 있다.
특히, 본 실시예의 게이트 유전층(150c)은 도 3, 도 5a 및 도 5b의 실시예에서와 달리, 터널링층(152c), 전하 저장층(154c) 및 블록킹층(156c)이 모두 게이트 전극층(132)을 둘러싸도록 배치될 수 있다.
도 6 내지 도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 6을 참조하면, 반도체 장치(100a)는, 게이트 적층물(GSa), 게이트 적층물(GSa)을 관통하여 배치되는 복수의 채널 영역들(CH), 인접하는 게이트 적층물들(GSa)의 사이에서 일 방향, 예를 들어 y 방향으로 연장되는 소스 영역(SR)을 포함할 수 있다.
본 실시예의 게이트 적층물(GSa)은 도 3의 실시예에서와 달리, x 방향과 제3 각도(θ3)를 이루며 제1 방향(OR1)을 따라 연장되고, 제4 각도(θ4)를 이루며 제2 방향(OR2)을 따라 연장될 수 있다. 제3 및 제4 각도(θ3, θ4)는 각각 도 3의 실시예에서의 제1 및 제2 각도(θ1, θ2)와 다를 수 있다. 예를 들어, 제3 및 제4 각도(θ3, θ4)는 제1 및 제2 각도(θ1, θ2)보다 클 수 있다. x 방향에서 일직선 상으로 배치되는 인접하는 채널 영역들(CH) 사이의 거리(D3)는 도 3의 실시예에서의 거리(D2)보다 작아질 수 있다. x 방향에서 인접하는 게이트 적층물들(GSa)은 y 방향을 따라 실질적으로 균일한 간격(D4)을 갖도록 이격될 수 있다. 상기 간격(D4)은 도 3의 실시예에서의 이격 거리(D1)와 동일하거나 다를 수 있다.
인접하는 게이트 적층물들(GSa)은 y 방향으로 연장되는 게이트 적층물(GSa)을 따라, x 방향 및 x 방향과 180°를 이루는 x 방향의 반대 방향을 향해 교대로 돌출된 돌출 영역(P)을 가질 수 있다. 인접하는 게이트 적층물들(GSa)은 돌출 영역(P)을 포함하는 영역 또는 돌출 영역(P)의 적어도 일부가 y 방향에서 동일 선 상에 배치될 수 있다.
서로 다른 게이트 적층물(GSa) 내에 배치되는 채널 영역들(CH) 중 적어도 일부가 y 방향에서 점선으로 표시된 영역(OLa) 내에 함께 배치될 수 있다. 상기 영역(OLa) 내에 배치되는 채널 영역들(CH)은, x 방향 및 x 방향의 반대 방향으로 최외각에 위치하는 채널 영역들(CH)일 수 있다. 즉, 서로 다른 게이트 적층물들(GSa) 내에 각각 위치하는 채널 영역들(CH)이 y 방향으로의 하나의 영역 또는 직선에 걸쳐지도록 배치될 수 있다.
도 7을 참조하면, 반도체 장치(100b)는, 게이트 적층물(GSb), 게이트 적층물(GSb)을 관통하여 배치되는 복수의 채널 영역들(CH), 인접하는 게이트 적층물들(GSb)의 사이에서 일 방향, 예를 들어 y 방향으로 연장되는 소스 영역(SR)을 포함할 수 있다.
본 실시예의 게이트 적층물(GSb)은 도 3 및 도 6의 실시예에서와 달리, x 방향과 제5 각도(θ5)를 이루며 제1 방향(OR1)을 따라 연장되고, 제6 각도(θ6)를 이루며 제2 방향(OR2)을 따라 연장될 수 있다. 제5 및 제6 각도(θ5, θ6)는 각각 도 3 및 도 6의 실시예에서의 제1 내지 제4 각도(θ1, θ2, θ3, θ4)와 다를 수 있다. 예를 들어, 제5 및 제6 각도(θ5, θ6)는 제1 내지 제4 각도(θ1, θ2, θ3, θ4)보다 클 수 있다. x 방향에서 일직선 상으로 배치되는 인접하는 채널 영역들(CH) 사이의 거리(D5)는 상대적으로 작을 수 있으나, 이에 한정되지 않는다.
x 방향에서 인접하는 게이트 적층물들(GSb)은 y 방향을 따라 실질적으로 균일한 간격(D6)을 갖도록 이격될 수 있다. 상기 간격(D6)은 도 3의 실시예에서의 이격 거리(D1)와 동일하거나 다를 수 있다. 본 실시예에서, 게이트 적층물(GSb)이 제1 또는 제2 방향(OR1, OR2)을 따라 연속적으로 연장되는 길이(L2)는 도 3의 실시예의 길이(L1)보다 클 수 있다.
인접하는 게이트 적층물들(GSb)은 y 방향으로 연장되는 게이트 적층물(GSb)을 따라, x 방향 및 x 방향과 180°를 이루는 x 방향의 반대 방향을 향해 교대로 돌출된 돌출 영역(P)을 가질 수 있다. 인접하는 게이트 적층물들(GSb)은 돌출 영역(P)을 포함하는 영역 또는 돌출 영역(P)의 적어도 일부가 y 방향에서 일직선 상에 배치될 수 있다.
또한, 본 실시예의 게이트 적층물(GSb)은 도 3 및 도 6의 실시예에서와 달리, 채널 영역들(CH)은 제1 및 제2 방향(OR1, OR2)을 따라 최대 8개가 배열될 수 있다. 또한, 서로 다른 게이트 적층물(GSb) 내에 배치되는 채널 영역들(CH)은 y 방향으로의 하나의 직선에 걸쳐지도록 배치되지 않을 수 있다. 즉, 본 실시예에서는 게이트 적층물들(GSb)의 일부만이 y 방향에서 동일 선 상에 배치되고, 채널 영역들(CH)은 x 방향으로 소정 거리(D7)로 이격되어 배치될 수 있다. 다만, 이에 한정되지 않으며, 일부 실시예들에서, 서로 다른 게이트 적층물(GSb) 내에 배치되는 채널 영역들(CH)은 y 방향으로의 일직선에 접하도록 배치되거나 적어도 일부가 일직선 상에 배치될 수도 있다.
도 8을 참조하면, 반도체 장치(100c)는, 게이트 적층물(GSc), 게이트 적층물(GSc)을 관통하여 배치되는 복수의 채널 영역들(CH), 인접하는 게이트 적층물들(GSc)의 사이에서 일 방향, 예를 들어 y 방향으로 연장되는 소스 영역(SR)을 포함할 수 있다.
본 실시예의 채널 영역들(CH)은 도 3, 도 6 및 도 7의 실시예에서와 달리, 제1 및 제2 방향(OR1, OR2)을 따라 최대 14개가 배열될 수 있다. 또한, 하나의 게이트 적층물(GSc) 내에서, x 방향으로 일직선 상에 나란히 배열된 채널 영역들(CH)의 개수가 4개일 수 있다. 또한, 서로 다른 게이트 적층물(GSc) 내에 배치되는 채널 영역들(CH) 중 적어도 일부가 y 방향에서 점선으로 표시된 하나의 영역(OLb) 내에 동시에 배치될 수 있다.
인접하는 게이트 적층물들(GSc)은 y 방향으로 연장되는 게이트 적층물(GSc)을 따라, x 방향 및 x 방향과 180 °를 이루는 x 방향의 반대 방향을 향해 교대로 돌출된 돌출 영역(P)을 가질 수 있다. 인접하는 게이트 적층물들(GSc)은 돌출 영역(P)을 포함하는 영역 또는 돌출 영역(P)의 적어도 일부가 y 방향에서 동일 선 상에 배치되도록 이격 거리가 결정될 수 있다.
도 9는 예시적인 실시예들에 따른 반도체 장치에서 채널 영역의 배열을 설명하기 위한 도면이다.
도 9를 참조하면, 비교예의 게이트 적층물(GS')과 함께 예시적인 실시예들에 따른 하나의 게이트 적층물(GS) 및 게이트 적층물(GS) 내의 채널 영역들(CH)이 도시된다.
비교예의 게이트 적층물(GS')은 일직선으로 y 방향을 따라 연장되는 측면들을 갖는 반면, 실시예의 게이트 적층물(GS)은 지그재그 형태로 연장되는 측면을 가질 수 있다. 하지만, 실시예의 게이트 적층물(GS) 내에 배치되는 채널 영역들(CH)의 개수는 비교예와 동일할 수 있다. 구체적으로, 점선으로 표시된 비교예의 채널 영역(CH')이 실시예의 채널 영역(CH) 중 제1 채널 영역들(CHm)을 이루도록 x 방향으로 이동되어 배치될 수 있다. 실시예의 채널 영역(CH)은 제1 채널 영역들(CHm) 및 비교예에서와 동일하게 배치되는 제2 채널 영역들(CHp)을 포함하여 지그재그 형태의 열을 이루도록 배치될 수 있다. 또한, 게이트 적층물(GS)도 채널 영역들(CH)을 따라 지그재그 형태로 연장되는 측면을 가질 수 있다.
비교예의 게이트 적층물(GS') 내에서는 채널 영역(CH')이 y 방향으로 연장되는 네 개의 열로 배열되므로, 가장자리에 인접한 두 개의 열을 이루는 외측 영역과 안쪽의 두 개의 열을 이루는 내측 영역으로 구별되어 공정 시의 편차 등에 의해 서로 다른 형상을 가지게 될 수 있다. 이에 비하여, 실시예의 게이트 적층물(GS) 내에서는 이와 같은 외측 및 내측 영역의 구별이 없어, 다른 형상을 가지게 되는 문제를 방지할 수 있다.
게이트 적층물(GS)의 최소폭(W1)은 제1 각도(θ1)에 따라 결정될 수 있다. 예를 들어, 제1 각도(θ1)이 30 °인 경우, 게이트 적층물(GS)의 최소폭(W1)은 비교예의 게이트 적층물(GS')의 폭(W3)의 절반일 수 있다. 따라서, 실시예에 따르면, 비교예와 동일한 개수의 채널 영역들(CH)을 포함하면서 게이트 적층물(GS)의 폭이 감소될 수 있다.
인접하는 게이트 적층물들(GS) 사이의 영역의 면적은 비교예의 경우와 동일하거나 유사할 수 있다. 인접하는 게이트 적층물들(GS) 사이의 최소 이격 거리(D9)는 실시예에서의 이격 거리(D8)보다 작을 수 있다. 다만, 실시예들에 따라, 집적도, 게이트 적층물(GS)의 z 방향(도 4 참조)으로의 높이, 공정 조건 등을 고려하여 게이트 적층물들(GS) 사이의 영역의 면적 또는 최소 이격 거리가 다양하게 선택될 수도 있다.
도 10 내지 도 17b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다. 도 10 내지 도 17b에서는, 도 4의 사시도에서 x-z 단면에 대응되는 영역이 도시될 수 있다.
도 10을 참조하면, 기판(101) 상에 희생층들(111-118: 110) 및 층간 절연층들(120)을 교대로 적층할 수 있다.
먼저, 층간 절연층들(120)과 희생층들(110)은 도시된 것과 같이 제1 층간 절연층(121)을 시작으로 기판(101) 상에 서로 교대로 적층될 수 있다. 희생층들(110)은 층간 절연층들(120)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 즉, 희생층들(110)은, 희생층들(110)을 식각하는 공정 중에 층간 절연층들(120)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 이러한 식각 선택성(etch selectivity) 또는 식각 선택비는 층간 절연층(120)의 식각 속도에 대한 희생층(110)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 예를 들면, 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생층(110)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(120)과 다른 물질로 이루어질 수 있다.
도시된 바와 같이, 예시적인 실시예들에서 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 층간 절연층들(120) 중 최하부의 층간 절연층(121)은 상대적으로 얇게 형성되고, 최상부의 층간 절연층(129)은 상대적으로 두껍게 형성될 수 있다. 예시적인 실시예들에서, 도 2의 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn)의 사이에 배치되는 층간 절연층들(122, 127)은 메모리 셀들(MC1~MCn) 사이에 배치되는 층간 절연층들(123-126)보다 상대적으로 두껍게 형성될 수 있다. 층간 절연층들(120) 및 희생층들(110)의 두께는 도시된 것으로부터 다양하게 변형될 수 있으며, 층간 절연층들(120) 및 희생층들(110)을 구성하는 막들의 개수 역시 다양하게 변경될 수 있다.
예시적인 실시예들에서, 게이트 전극(131)(도 4 참조)이 배치될 영역의 하부에 대응되는 기판(101) 내에는, 소스 영역(105)과 접지 선택 트랜지스터(GST) 사이의 전기적인 작용을 위하여 소정 양의 불순물이 도핑될 수 있다.
도 11을 참조하면, 수직 방향으로 기판(101)까지 연장되는 제1 개구부들(OP1)을 형성할 수 있다. 제1 개구부들(OP1)은 도 3 및 도 4를 참조하여 상술한 채널 영역(CH)에 대응되도록 형성될 수 있다.
제1 개구부들(OP1)은 희생층들(110) 및 층간 절연층들(120)을 이방성 식각하여 형성할 수 있다. 두 종류의 서로 다른 막들을 포함한 적층 구조물을 식각하기 때문에, 제1 개구부들(OP1)의 측벽은 기판(101)의 상부면에 수직하지 않을 수 있다. 예를 들어, 제1 개구부들(OP1)의 폭은 기판(101)의 상부면에 가까울수록 감소될 수 있다. 제1 개구부들(OP1)에 의해 기판(101)의 일부가 리세스될 수 있다.
예시적인 실시예들에서, 기판(101)의 리세스된 영역 상에 에피택시얼층을 더 형성할 수 있다. 상기 에피택시얼층은 상부면이 접지 선택 트랜지스터(GST)(도 2 참조)의 게이트 전극(131)으로 대체되는 희생층(111)의 상부면보다 높게 형성될 수 있다.
도 12를 참조하면, 제1 개구부들(OP1) 내에 게이트 유전층(150), 채널층(140) 및 채널 패드(160)를 형성할 수 있다.
게이트 유전층(150)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 사용하여 균일한 두께를 가지도록 형성될 수 있다. 본 단계에서 게이트 유전층(150)은 전부 또는 일부만 형성될 수 있으며, 도 5a 내지 도 5c를 참조하여 상술한 실시예들과 같이, 채널층(140)을 따라 기판(101)에 수직하게 연장되는 부분이 본 단계에서 형성될 수 있다.
채널층(140)은 기판(101)과 직접 접촉되도록 형성하기 위하여, 제1 개구부들(OP1) 내에서 기판(101)의 상부면에 형성된 게이트 유전층(150)을 일부 제거할 수 있다.
제1 절연층(182)은 제1 개구부들(OP1)을 매립하도록 형성되며, 절연 물질일 수 있다. 다만, 일부 실시예들에서는, 제1 절연층(182)이 아닌 도전성 물질로 채널층(140) 사이를 매립할 수도 있다.
채널 패드(160)는 도전성 물질로 이루어질 수 있다. 채널 패드(160)는 채널층(140)과 전기적으로 연결될 수 있으며, 채널층(140)을 후속에서 형성되는 비트 라인(190)(도 17a 및 도 17b 참조)과 전기적으로 연결할 수 있다.
도 13을 참조하면, 희생층들(110) 및 층간 절연층들(120)의 적층물을 소정 간격으로 분리하는 제2 개구부(OP2)를 형성하고, 제2 개구부(OP2)를 통해 노출된 희생층들(110)을 제거할 수 있다.
제2 개구부(OP2)의 형성 전에, 최상부의 층간 절연층(129) 및 채널 패드(160) 상에 추가로 제3 절연층(186)을 형성하여, 채널 패드(160 및 그 하부의 채널층(140) 등의 손상을 방지할 수 있다.
제2 개구부(OP2)는 포토 리소그래피 공정을 이용하여 마스크층을 형성하고, 희생층들(110) 및 층간 절연층들(120)의 적층물을 이방성 식각함으로써 형성될 수 있다. 제2 개구부(OP2)는 y 방향(도 4 참조)으로 지그재그 형태로 연장되는 트랜치로 형성될 수 있다. 제2 개구부(OP2)는 채널층들(140)의 사이에서 기판(101)을 노출시킬 수 있다. 희생층들(110)이 식각 공정에 의해 제거될 수 있으며, 그에 따라 층간 절연층들(120) 사이에 복수의 측면 개구부들이 형성될 수 있다. 상기 측면 개구부들을 통해 게이트 유전층(150)의 일부 측벽들이 노출될 수 있다.
본 단계에서, 제2 개구부(OP2)는 단순히 일 방향으로 연장되는 형태가 아니라, 지그재그 형태로 연장되도록 형성될 수 있다. 따라서, 희생층들(110) 및 층간 절연층들(120)의 적층 구조로 인해 기판(101)에 가해지는 스트레스, 특히 희생츨들(110)이 실리콘 질화물을 포함하는 경우 가해지는 스트레스가 일 방향으로 해소(release)되지 않을 수 있어, 기판(101)의 휨(warpage)과 같은 현상을 방지할 수 있다.
도 14를 참조하면, 게이트 전극(130)을 희생층(110)이 제거된 상기 측면 개구부들 내에 형성하고, 제3 개구부(OP3)를 형성할 수 있다.
게이트 전극(130)은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질 또는 이들의 조합일 수 있다. 게이트 전극(130)이 금속 실리사이드 물질로 이루어지는 경우, 실리콘(Si)을 상기 측면 개구부들 내에 매립한 후, 별도의 금속층을 형성하여 실리사이드화 공정을 수행함으로써 게이트 전극(130)을 형성할 수 있다.
게이트 전극(130)을 형성한 후, 상기 측면 개구부들 내에만 게이트 전극(130)이 배치되도록, 제2 개구부(OP2) 내에 형성된 게이트 전극(130)을 이루는 물질을 추가적인 공정을 통하여 제거하여 제3 개구부(OP3)를 형성할 수 있다. 다만, 이러한 공정은 이후의 공정 단계에서 수행될 수도 있다.
본 실시예의 경우, 게이트 적층물(GS)(도 4 참조)의 폭이 상대적으로 크지 않으므로, 본 단계에서 게이트 전극(130)을 형성하는 물질의 증착이 용이할 수 있다. 예를 들어, 도 9에 도시된 비교예의 게이트 적층물(GS')과 비교하여, 상기 측면 개구부들의 길이가 짧을 수 있기 때문이다. 또한, 게이트 전극(130)을 형성하는 물질의 일부가 잔존하여 게이트 유전층(150)을 손상시키는 현상을 방지할 수 있다. 따라서, 본 실시예의 경우, z 방향으로의 게이트 전극들(130)의 두께가 상대적으로 작더라도 게이트 전극들(130)이 안정적으로 형성될 수 있다. 이에 따라, 도 10을 참조한 공정에서 희생층들(110)의 두께를 최소화할 수 있어, z 방향에서 게이트 전극들(130)의 개수가 높이가 증가하는 경우에도 공정이 안정적으로 수행될 수 있다.
도 15를 참조하면, 제3 개구부(OP3) 내의 기판(101)에 소스 영역(105)을 형성하고, 소스 영역(105) 상에 제2 절연층(184)을 형성할 수 있다.
먼저, 제3 개구부(OP3)에 의해 노출된 기판(101) 내에 불순물을 주입함으로써 소스 영역(105)이 형성될 수 있다. 다음으로, 제3 개구부(OP3)의 측벽에 제2 절연층(184)을 형성할 수 있다. 예시적인 실시예들에서, 소스 영역(105)은 제2 절연층(184)을 형성한 후 형성될 수도 있다. 예시적인 실시예들에서, 소스 영역(105) 상에 공통 소스 라인(CSL)(도 2 참조) 또는 공통 소스 라인(CSL)과 연결되는 콘택 플러그가 더 배치될 수 있다.
도 16a 및 도 16b를 참조하면, 제1 콘택 플러그(165) 및 연결 배선라인(170)을 형성할 수 있다. 도 16b는 도 16a의 절단선 X-X'에 따른 단면을 도시한다.
먼저, 제1 콘택 플러그(165)가 채널 패드(160)와 연결되도록 제3 및 제4 절연층(186, 187)을 관통하도록 형성될 수 있다. 제3 및 제4 절연층(186, 187)을 관통하는 콘택홀을 형성한 후, 상기 콘택홀 내에 도전성 물질을 형성하여 제1 콘택 플러그(165)를 형성할 수 있다.
다음으로, 제5 절연층(188)을 형성하고, 제1 콘택 플러그(165)와 연결되도록 연결 배선라인(170)을 형성할 수 있다. 연결 배선라인(170)은 인접하는 게이트 적층물들(GS)에서 x 방향으로 서로 인접한 두 개의 채널 영역(CH) 상의 제1 콘택 플러그들(165)을 연결하도록 배치될 수 있다. 또한, x 방향을 따라 인접하는 연결 배선라인들(170)은 서로 반대 방향, 예를 들어, y 방향 및 y 방향의 반대 방향으로 각각 절곡되도록 형성될 수 있다. 따라서, 하나의 게이트 적층물들(GS)에서 x 방향으로 나란히 배치되는 채널 영역들(CH)을 각각 연결하는 연결 배선라인들(170)은 y 방향에서 서로 반대로 절곡될 수 있다.
제1 콘택 플러그(165) 및 연결 배선라인(170)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 알루미늄(Al) 또는 구리(Cu)를 포함할 수 있다.
도 16a에서 제1 콘택 플러그(165) 및 연결 배선라인(170)은 레이아웃 형태로 도시되므로, 상대적인 크기 및 구체적인 형상은 도 16a에 도시된 것에 한정되지 않는다.
도 17a 및 도 17b를 참조하면, 제2 콘택 플러그(175) 및 비트 라인(190)을 형성할 수 있다. 도 16b는 도 16a의 절단선 X-X'에 따른 단면을 도시한다.
먼저, 연결 배선라인(170) 상에 제5 절연층(189)을 형성하고, 제5 절연층(189)을 관통하는 제2 콘택 플러그(175)가 각각의 연결 배선라인(170)마다 형성될 수 있다. 제2 콘택 플러그(175)는 연결 배선라인(170)의 적어도 일부와 연결되도록 배치될 수 있다. 제2 콘택 플러그(175)는 제5 절연층(189)을 관통하는 콘택홀을 형성한 후, 상기 콘택홀 내에 도전성 물질을 증착하여 형성될 수 있다.
다음으로, 도시되지 않은 절연층을 형성하고, 비트 라인(190)을 형성할 수 있다. 비트 라인(190)은 x 방향으로 연장되며, 제2 콘택 플러그(175)의 적어도 일부와 연결될 수 있다. 이와 같은 배선 구조에 의해여, 하나의 게이트 적층물(GS)과 하나의 비트 라인(190)이 선택되는 경우, 하나의 채널 영역(CH)을 포함하는 메모리 셀 스트링만이 선택될 수 있다.
제2 콘택 플러그(175) 및 비트 라인(190)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 알루미늄(Al) 또는 구리(Cu)를 포함할 수 있다.
도 17a에서 제2 콘택 플러그(175) 및 비트 라인(190)은 레이아웃 형태로 도시되므로, 상대적인 크기 및 구체적인 형상은 도 17a에 도시된 것에 한정되지 않는다.
도 18은 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 18을 참조하면, 반도체 장치(200)는 셀 영역(CELL) 및 주변 회로(peripheral circuit) 영역(PERI)을 포함할 수 있다.
셀 영역(CELL)은 도 1의 메모리 셀 어레이(20)가 배치되는 영역에 해당할 수 있으며, 주변 회로 영역(PERI)은 도 1의 메모리 셀 어레이(20)의 구동 회로(30)가 배치되는 영역에 해당할 수 있다. 셀 영역(CELL)은 주변 회로 영역(PERI)의 상단에 배치될 수 있다. 예시적인 실시예들에서, 셀 영역(CELL)은 주변 회로 영역(PERI)의 하단에 배치될 수도 있다.
셀 영역(CELL)은, 기판(101), 기판(101) 상면에 수직한 방향으로 배치된 복수의 채널층들(140) 및 채널층들(140)의 외측벽을 따라 적층된 복수의 층간 절연층(120) 및 복수의 게이트 전극(130)을 포함할 수 있다. 또한, 셀 영역(CELL)은 채널층(140)과 게이트 전극(130)의 사이에 배치되는 게이트 유전층(150), 소스 영역(105) 상에 배치되는 공통 소스 라인(107) 및 채널층(140) 상부의 채널 패드(160)를 더 포함할 수 있다. 공통 소스 라인(107)은 텅스텐(W), 알루미늄(Al) 또는 구리(Cu)를 포함할 수 있다.
본 실시예에서, 셀 영역(CELL)은 공통 소스 라인(107)을 제외하고 도 4의 실시예와 동일한 구조를 갖는 것으로 도시되었으나, 이에 한정되지 않는다. 셀 영역(CELL)은 예를 들어, 도 5a 내지 도 17b를 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
주변 회로 영역(PERI)은, 기저 기판(201), 기저 기판(201) 상에 배치된 회로 소자들(230), 콘택 플러그들(250) 및 배선 라인들(260)을 포함할 수 있다.
기저 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기저 기판(201)은 소자분리층(210)이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 도핑 영역(205)이 배치될 수 있다. 기저 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기저 기판(201)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
회로 소자(230)는 수평 트랜지스터를 포함할 수 있다. 각각의 회로 소자(230)는 회로 게이트 절연층(232), 스페이서층(234) 및 회로 게이트 전극(235)을 포함할 수 있다. 회로 게이트 전극(235)의 양 측에서 기저 기판(201) 내에는 도핑 영역(205)이 배치되어, 회로 소자(230)의 소스 영역 또는 드레인 영역으로 작용할 수 있다.
복수의 주변 영역 절연층들(244, 246, 248)이 기저 기판(201) 상에서 회로 소자(230) 상에 배치될 수 있다. 주변 영역 절연층(244)은 복수의 회로 소자(230) 사이의 공간을 효율적으로 채우기 위해 HDP(High Density Plasma) 산화막을 포함할 수 있다.
콘택 플러그들(250)은 주변 영역 절연층(244)을 관통하여 도핑 영역(205)에 연결될 수 있다. 콘택 플러그들(250)에 의해 회로 소자(230)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(235)에도 콘택 플러그들(250)가 연결될 수 있다. 배선 라인들(260)은 콘택 플러그들(250)과 연결될 수 있으며, 예시적인 실시예들에서, 복수의 층으로 배치될 수 있다.
주변 회로 영역(PERI)이 먼저 제조된 후에, 셀 영역(CELL)의 기판(101)이 그 상부에 형성되어 셀 영역(CELL)이 제조될 수 있다. 기판(101)은 기저 기판(201)과 동일한 크기를 갖거나, 기저 기판(201)보다 작게 형성될 수 있다. 기판(101)은 다결정 실리콘으로 형성되거나, 비정질 실리콘으로 형성된 후 단결정화될 수도 있다.
셀 영역(CELL) 및 주변 회로 영역(PERI)은 도시되지 않은 영역에서 서로 연결될 수 있다. 예를 들어, 게이트 전극(130)의 y 방향에서의 일단은 회로 소자(230)와 전기적으로 연결될 수 있다.
본 실시예의 반도체 장치(200)는, 셀 영역(CELL) 및 주변 회로 영역(PERI)이 상하로 배치되어 소형화된 장치의 구현이 가능하다. 또한, 채널층(140)을 포함하는 채널 영역이 열을 이루어 지그재그로 배치되고 게이트 전극(130)을 포함하는 게이트 적층물이 지그재그 형태의 측면을 가지므로, 게이트 전극(130)의 두께를 최소화할 수 있다. 이에 따라, 반도체 장치(200) 전체의 높이도 최소화할 수 있다.
도 19는 예시적인 실시예들에 따른 반도체 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 19를 참조하면, 본 실시예에 따른 저장 장치(1000)는 호스트(HOST)와 통신하는 컨트롤러(1010) 및 데이터를 저장하는 메모리(1020-1, 1020-2, 1020-3)를 포함할 수 있다. 각 메모리(1020-1, 1020-2, 1020-3)는, 도 1 내지 도 18을 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
컨트롤러(1010)와 통신하는 호스트(HOST)는 저장 장치(1000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(1010)는 호스트(HOST)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(1020-1, 1020-2, 1020-3)에 데이터를 저장하거나, 메모리(1020-1, 1020-2, 1020-3)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다.
도 19에 도시한 바와 같이, 저장 장치(1000) 내에 하나 이상의 메모리(1020-1, 1020-2, 1020-3)가 컨트롤러(1010)에 병렬로 연결될 수 있다. 복수의 메모리(1020-1, 1020-2, 1020-3)를 컨트롤러(1010)에 병렬로 연결함으로써, SSD(Solid State Drive)와 같이 큰 용량을 갖는 저장 장치(1000)를 구현할 수 있다.
도 20은 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 20을 참조하면, 본 실시예에 따른 전자 기기(2000)는 통신부(2010), 입력부(2020), 출력부(2030), 메모리(2040) 및 프로세서(2050)를 포함할 수 있다.
통신부(2010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(2010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다.
입력부(2020)는 사용자가 전자 기기(2000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(2020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다.
출력부(2030)는 전자 기기(2000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(2040)는 프로세서(2050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 메모리(2040)는 도 1 내지 도 18을 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 하나 이상 포함할 수 있으며, 프로세서(2050)는 필요한 동작에 따라 메모리(2040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다.
메모리(2040)는 전자 기기(2000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(2050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(2050)와 통신하는 경우, 프로세서(2050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(2040)에 데이터를 저장하거나 또는 인출할 수 있다.
프로세서(2050)는 전자 기기(2000)에 포함되는 각부의 동작을 제어한다. 프로세서(2050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(2050)는 입력부(2020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(2030)를 통해 출력할 수 있다. 또한, 프로세서(2050)는 앞서 설명한 바와 같이 전자 기기(2000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(2040)에 저장하거나 메모리(2040)로부터 인출할 수 있다.
도 21은 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템을 보여주는 개략도이다.
도 21을 참조하면, 시스템(3000)은 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)를 포함할 수 있다. 시스템(3000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
제어기(3100)는 프로그램을 실행하고, 시스템(3000)을 제어하는 역할을 할 수 있다. 제어기(3100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다.
입/출력 장치(3200)는 시스템(3000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(3000)은 입/출력 장치(3200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(3200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다.
메모리(3300)는 제어기(3100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(3100)에서 처리된 데이터를 저장할 수 있다. 메모리(3300)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 장치를 포함할 수 있다.
인터페이스(3400)는 시스템(3000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)는 버스(3500)를 통하여 서로 통신할 수 있다.
제어기(3100) 또는 메모리(3300) 중 적어도 하나는 도 1 내지 도 18을 참조하여 상술한 것과 같은 반도체 장치를 하나 이상 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판 105: 소스 영역
107: 공통 소스 라인 110: 희생층
120: 층간 절연층 130: 게이트 전극
140: 채널 영역 150: 게이트 유전층
152: 터널링층 154: 전하 저장층
156: 블록킹층 160: 채널 패드
165: 제1 콘택 플러그 170: 연결 배선라인
175: 제2 콘택 플러그 182: 제1 절연층
184: 제2 절연층 190: 비트 라인

Claims (10)

  1. 서로 수직한 제1 및 제2 방향으로 연장되는 상면을 갖는 기판;
    상기 기판 상에 수직하게 이격되어 배치되는 게이트 전극들을 포함하며, 상기 제1 방향에서 서로 이격되어 배치되고 상기 제2 방향을 따라 지그재그 형태로 연장되는 측면들을 갖는 게이트 적층물들;
    상기 게이트 적층물들을 관통하며, 각각의 상기 게이트 적층물 내에서 상기 제1 방향으로 적어도 두 개가 일직선 상에 배열되고 상기 제2 방향을 따라 지그재그 형태의 열을 이루도록 배치되는 채널 영역들; 및
    인접하는 상기 게이트 적층물들의 사이에 배치되며, 상기 제2 방향으로 지그재그 형태로 연장되는 소스 영역을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 게이트 적층물들은 상기 채널 영역들의 배치를 따라 상기 제1 및 제2 방향에 대하여 경사진 방향으로 연장되는 측면들을 갖는 반도체 장치.
  3. 제1 항에 있어서,
    서로 인접하는 상기 게이트 적층물들은, 적어도 일부 영역이 상기 제2 방향으로의 일직선 상에 놓이도록 배치되는 반도체 장치.
  4. 제3 항에 있어서,
    상기 채널 영역들은, 인접하는 상기 게이트 적층물들 내에 각각 배치되는 제1 및 제2 채널 영역을 포함하고,
    상기 제1 및 제2 채널 영역은 적어도 일부 영역이 상기 제2 방향으로의 일직선 상에 놓이도록 배치되는 반도체 장치.
  5. 제1 항에 있어서,
    각각의 상기 게이트 적층물 내에서, 상기 제1 방향으로의 일직선 상에 배치되는 상기 채널 영역들의 개수는 2n개(n은 자연수)인 반도체 장치.
  6. 제1 항에 있어서,
    상기 채널 영역들은 상기 제1 및 제2 방향과 상이한 제3 및 제4 방향을 교대로 따라 배열되고,
    각각의 상기 게이트 적층물 내에서, 상기 제3 또는 제4 방향을 따라 연속적으로 배치되는 상기 채널 영역들의 개수는 다섯 개 이상인 반도체 장치.
  7. 제1 항에 있어서,
    상기 채널 영역들 상부에 배치되는 채널 패드;
    상기 채널 패드와 연결되는 제1 콘택 플러그;
    상기 제1 콘택 플러그와 연결되는 연결 배선라인;
    상기 연결 배선 라인에 연결되는 제2 콘택 플러그; 및
    상기 제2 콘택 플러그와 연결되며, 상기 제1 방향으로 연장되는 비트 라인을 더 포함하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 연결 배선라인은, 인접하는 상기 게이트 적층물 내에 각각 위치하며 상기 제1 방향에서 인접하는 두 개의 상기 채널 영역들을 연결하는 반도체 장치.
  9. 제7 항에 있어서,
    상기 비트 라인은 각각의 상기 게이트 적층물 내에 배치된 채널 영역들 중 하나의 채널 영역과만 전기적으로 연결되는 반도체 장치.
  10. 기판 상에 수직하게 이격되어 배치되는 게이트 전극들을 포함하며, 지그재그 형태로 일 방향으로 연장되는 게이트 적층물; 및
    상기 게이트 적층물을 관통하여 상기 기판 상으로 연장되고, 상기 게이트 적층물을 따라 상기 일 방향에서 지그재그로 연장되는 열을 이루어 배치되며, 타 방향에서 적어도 두 개가 일직선 상에 배치되는 채널 영역을 포함하는 반도체 장치.
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