KR20210051275A - 수직형 메모리 장치 - Google Patents

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KR20210051275A
KR20210051275A KR1020190136325A KR20190136325A KR20210051275A KR 20210051275 A KR20210051275 A KR 20210051275A KR 1020190136325 A KR1020190136325 A KR 1020190136325A KR 20190136325 A KR20190136325 A KR 20190136325A KR 20210051275 A KR20210051275 A KR 20210051275A
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separation
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gate electrode
electrode structures
patterns
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KR1020190136325A
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송승민
김강민
신중식
임근원
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삼성전자주식회사
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Abstract

수직형 메모리 장치는 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 각각 포함하며, 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향을 따라 배치된 게이트 전극 구조물들, 상기 각 게이트 전극 구조물들을 관통하여 상기 제1 방향으로 각각 연장된 채널들, 상기 게이트 전극 구조물들 사이에서 상기 제2 방향으로 연장되어 이들을 상기 제3 방향으로 분리시키는 제1 분리 패턴, 상기 게이트 전극 구조물들 사이에서 상기 제2 방향으로 교대로 배치되어 서로 연결되며, 함께 상기 게이트 전극 구조물들을 분리시키는 제2 및 제3 분리 패턴들, 및 상기 게이트 전극 구조물들 상에 형성되어, 상기 제1 및 제2 분리 패턴들의 상부들과 동일한 높이에 형성되어 이들에 접촉하는 제1 지지막을 포함할 수 있으며, 상기 제1 분리 패턴의 상부들 및 상기 제2 분리 패턴들의 상부들은 위에서 보았을 때 상기 제2 방향을 향해 지그재그 패턴으로 배치될 수 있다.

Description

수직형 메모리 장치{VERTICAL MEMORY DEVICES}
본 발명은 수직형 메모리 장치에 관한 것이다.
VNAND 플래시 메모리 장치에서, 게이트 전극들이 적층되는 개수가 커짐에 따라 이를 형성하는 과정에서 상기 게이트 전극들 형성을 위한 희생막들을 포함하는 몰드가 휘거나 쓰러질 수 있다. 이에 따라, 상기 몰드의 휨 및/또는 쓰러짐 방지 방법이 필요하다.
본 발명의 과제는 개선된 전기적 특성을 갖는 수직형 메모리 장치를 제공하는 것이다.
상술한 본 발명의 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 메모리 장치는 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 각각 포함하며, 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향을 따라 배치된 게이트 전극 구조물들, 상기 각 게이트 전극 구조물들을 관통하여 상기 제1 방향으로 각각 연장된 채널들, 상기 게이트 전극 구조물들 사이에서 상기 제2 방향으로 연장되어 이들을 상기 제3 방향으로 분리시키는 제1 분리 패턴, 상기 게이트 전극 구조물들 사이에서 상기 제2 방향으로 교대로 배치되어 서로 연결되며, 함께 상기 게이트 전극 구조물들을 분리시키는 제2 및 제3 분리 패턴들, 및 상기 게이트 전극 구조물들 상에 형성되어, 상기 제1 및 제2 분리 패턴들의 상부들과 동일한 높이에 형성되어 이들에 접촉하는 제1 지지막을 포함할 수 있으며, 상기 제1 분리 패턴의 상부들 및 상기 제2 분리 패턴들의 상부들은 위에서 보았을 때 상기 제2 방향을 향해 지그재그 패턴으로 배치될 수 있다.
상술한 본 발명의 과제를 달성하기 위하여, 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 각각 포함하며, 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향을 따라 배치된 게이트 전극 구조물들, 상기 각 게이트 전극 구조물들을 관통하여 상기 제1 방향으로 각각 연장된 채널들, 상기 게이트 전극 구조물들 사이에서 상기 제2 방향으로 연장되어 이들을 상기 제3 방향으로 분리시키는 제1 하부 및 상기 제1 하부의 상면에 각각 접촉하며 상기 제2 방향으로 서로 이격된 제1 상부들을 포함하는 제1 분리 패턴, 상기 게이트 전극 구조물들 사이에서 상기 제2 방향으로 서로 이격된 제2 하부들 및 상기 제2 하부들 상면에 접촉하는 제2 상부들을 포함하는 제2 분리 패턴, 상기 제2 분리 패턴의 상기 제2 하부들 사이에 형성되어 이들과 서로 연결된 제3 분리 패턴들, 및 상기 게이트 전극 구조물들 상에 형성되어, 상기 제1 및 제2 분리 패턴들의 상기 제1 및 제2 상부들의 측벽에 대향하는 지지막을 포함할 수 있다.
상술한 본 발명의 과제를 달성하기 위하여, 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 각각 포함하며, 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향을 따라 배치된 게이트 전극 구조물들, 상기 각 게이트 전극 구조물들을 관통하여 상기 제1 방향으로 각각 연장된 채널들, 상기 게이트 전극 구조물들 사이에서 상기 제2 방향으로 각각 연장되어 이들을 상기 제3 방향으로 분리시키는 제1 분리 패턴들, 상기 게이트 전극 구조물들 사이에서 상기 제2 방향을 따라 서로 이격된 제2 분리 패턴들, 상기 게이트 전극 구조물들 및 상기 제1 및 제2 분리 패턴들 상에 형성되며, 상기 제1 및 제2 분리 패턴들의 상면들을 적어도 부분적으로 각각 노출시키는 제1 및 제2 개구들을 포함하는 지지막, 및 상기 제1 및 제2 개구들을 각각 채우는 제1 및 제2 절연 패턴들을 포함할 수 있으며, 상기 제1 및 제2 절연 패턴들은 상기 제3 방향을 향해 지그재그 패턴으로 배치될 수 있다.
상술한 본 발명의 과제를 달성하기 위하여, 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 기판 상에 형성된 공통 전극 플레이트(CSP), 상기 기판의 상면에 수직한 제1 방향을 따라 상기 CSP 상에 적층된 채널 연결 패턴 및 제1 지지막, 상기 제1 지지막 상에서 상기 제1 방향을 따라 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 각각 포함하며, 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향을 따라 배치된 게이트 전극 구조물들, 상기 CSP 상에서 상기 각 게이트 전극 구조물들, 상기 제1 지지막 및 상기 채널 연결 패턴을 관통하여 상기 제1 방향으로 각각 연장되며, 상기 채널 연결 패턴에 의해 서로 전기적으로 연결된 채널들, 상기 CSP 상에 형성되어 상기 게이트 전극 구조물들 사이에서 상기 제2 방향으로 연장됨으로써 이들을 상기 제3 방향으로 분리시키는 제1 분리 패턴, 상기 CSP 상에 형성되어 상기 게이트 전극 구조물들 사이에서 상기 제2 방향으로 교대로 배치되어 서로 연결됨으로써, 함께 상기 게이트 전극 구조물들을 분리시키는 제2 및 제3 분리 패턴들, 및 상기 게이트 전극 구조물들 상에 형성되어, 상기 제1 및 제2 분리 패턴들의 상부들과 동일한 높이에 형성되어 이들에 접촉하는 제2 지지막을 포함할 수 있으며, 상기 제1 분리 패턴의 상부들 및 상기 제2 분리 패턴들의 상부들은 위에서 보았을 때 상기 제2 방향을 향해 지그재그 패턴으로 배치될 수 있다.
예시적인 실시예들에 따른 상기 수직형 메모리 장치는, 게이트 전극 구조물들 사이에 형성된 제2 내지 제4 분리 패턴들 및 상기 게이트 전극 구조물들 상에 형성된 제2 지지막을 포함할 수 있으며, 이들에 의해 상기 게이트 전극 구조물들이 휘거나 쓰러지지 않을 수 있다.
도 1, 2a, 2b 및 3은 예시적인 실시예들에 따른 수직형 메모리 장치들을 설명하기 위한 평면도 및 단면도들이다.
도 4 내지 도 25는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 26 및 27은 예시적인 실시예들에 따른 수직형 메모리 장치들을 설명하기 위한 평면도들이다.
도 28 내지 도 30은 예시적인 실시예들에 따른 수직형 메모리 장치들을 설명하기 위한 평면도들이다.
이하, 첨부된 도면들을 참조하여 예시적인 실시예들에 따른 수직형 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명한다. 본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
이하 발명의 상세한 설명에서는(청구항은 제외), 기판 상면에 실질적으로 수직한 방향을 제1 방향으로 정의하고, 상기 기판 상면에 실질적으로 평행한 수평 방향들 중에서 서로 교차하는 두 방향들을 각각 제2 및 제3 방향들로 정의한다. 예시적인 실시예들에 있어서, 상기 제2 및 제3 방향들은 서로 직교할 수 있다.
도 1, 2a, 2b 및 3은 예시적인 실시예들에 따른 수직형 메모리 장치들을 설명하기 위한 평면도 및 단면도들이다. 구체적으로, 도 1은 평면도이고, 도 2a 및 2b는 도 1의 A-A'선을 따라 절단한 단면도들이며, 도 3은 도 1의 B-B'선을 따라 절단한 단면도이다. 도면의 복잡성을 피하기 위해서, 도 1에는 제4 및 제5 층간 절연막들, 콘택 플러그 및 배선은 도시하지 않고 있다.
도 1, 2a 및 3을 참조하면, 상기 수직형 메모리 장치는 기판(10) 상에 형성된 공통 소스 플레이트(Common Source Plate: CSP)(100), 채널 연결 패턴(280), 제1 지지막(150), 게이트 전극 구조물, 채널(200), 전하 저장 구조물(190), 및 제1 내지 제4 분리 패턴들(230, 235, 350, 355)을 포함할 수 있다. 또한 상기 수직형 메모리 장치는 하부 회로 패턴들, 충전 패턴(210), 캐핑 패턴(220), 절연 패턴(165), 제1 내지 제4 층간 절연막들(20, 180, 240, 360), 제5 층간 절연막, 콘택 플러그(370), 및 상부 배선(380)을 더 포함할 수 있다.
기판(10)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(10)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 씨오피(Cell Over Peri: COP) 구조를 가질 수 있다. 즉, 기판(10) 상에는 상기 하부 회로 패턴들이 형성될 수 있으며, 상기 하부 회로 패턴들 상부에는 메모리 셀들이 형성될 수 있다. 상기 하부 회로 패턴들은 예를 들어, 트랜지스터, 하부 콘택 플러그, 하부 배선, 하부 비아 등을 포함할 수 있다. 상기 하부 회로 패턴들은 기판(10) 상에 형성된 제1 층간 절연막(20)에 의해 커버될 수 있다.
CSP(100)는 제1 층간 절연막(20) 상에 형성될 수 있으며, 예를 들어, n형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
상기 게이트 전극 구조물은 CSP(100) 상에 상기 제1 방향을 따라 서로 이격된 복수의 게이트 전극들(342, 344, 346)을 포함할 수 있다. 각 게이트 전극들(342, 344, 346)은 상기 제2 방향으로 연장될 수 있고, 게이트 전극들(342, 344, 346)의 상기 제2 방향으로의 연장 길이는 하층에서 상층으로 갈수록 점차 작아질 수 있으며, 이에 따라 상기 게이트 전극 구조물은 계단 형상을 가질 수 있다.
게이트 전극들(342, 344, 346)은 상기 제1 방향을 따라 순차적으로 적층된 제1 내지 제3 게이트 전극들(342, 344, 346)을 포함할 수 있다. 이때, 상기 제2 방향으로 연장된 제1 게이트 전극(342)은 그라운드 선택 라인(GSL) 역할을 수행할 수 있고, 상기 제2 방향으로 연장된 제2 게이트 전극(344)은 워드라인(WL) 역할을 수행할 수 있으며, 상기 제2 방향으로 연장된 제3 게이트 전극(346)은 스트링 선택 라인(SSL) 역할을 수행할 수 있다.
각 제1 내지 제3 게이트 전극들(342, 344, 346)은 1개 혹은 복수 개의 층들에 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 전극(342)은 최하층에 형성되고, 제3 게이트 전극(346)은 최상층 및 그 하부의 1개의 층에 형성되며, 제2 게이트 전극(344)은 제1 게이트 전극(342) 및 제3 게이트 전극(346) 사이에서 복수의 층들에 형성될 수 있다.
한편, 각 게이트 전극들(342, 344, 346)은 도전 패턴 및 이의 상하면 및 일부 측벽을 커버하는 배리어 패턴을 포함할 수 있다. 상기 도전 패턴은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함할 수 있고, 상기 배리어 패턴은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다.
각 게이트 전극들(342, 344, 346)의 상면, 저면, 및 채널(200)에 대향하는 측벽은 제2 블로킹 패턴(335)에 의해 커버될 수 있다. 제2 블로킹 패턴(335)은 예를 들어, 알루미늄 산화물, 하프늄 산화물 등의 금속 산화물을 포함할 수 있으며, 각 절연 패턴들(165), 제1 및 제2 지지막들(150, 300), 채널 연결 패턴(280), 제2 및 제3 층간 절연막들(180, 240)의 측벽, 및 CSP(100)의 일부 상면도 커버할 수 있다.
상기 제1 방향으로 서로 이웃하는 게이트 전극들(342, 344, 346) 사이에는 절연 패턴(165)이 형성될 수 있으며, 게이트 전극들(342, 344, 346) 및 절연 패턴(165)은 함께 계단 형상의 몰드를 형성할 수 있다. 절연 패턴(165)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극 구조물은 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 상기 게이트 전극 구조물들 사이에는 제2 내지 제4 분리 패턴들(235, 350, 355)이 형성될 수 있으며, 이에 따라 이들은 상기 제3 방향으로 서로 분리될 수 있다.
제3 분리 패턴(350)은 상기 게이트 전극 구조물들 사이에서 상기 제2 방향으로 연장되는 제1 하부(350a), 및 제1 하부(350a)의 상면에 각각 접촉하며 상기 제2 방향으로 서로 이격된 제1 상부들(350b)을 포함할 수 있다. 제3 분리 패턴(350)의 제1 하부(350a)에 의해 상기 게이트 전극 구조물들이 상기 제3 방향으로 서로 분리될 수 있다.
일 실시예에 있어서, 각 제1 상부들(350b)의 상기 제3 방향으로의 폭은 제1 하부(350a)의 상기 제3 방향으로의 폭보다 클 수 있으나, 본 발명의 개념은 이에 한정되지는 않는다. 제2 블로킹 패턴(335)은 제3 분리 패턴(350)의 제1 하부(350a)의 측벽 일부, 및 제1 상부(350b)의 측벽을 커버할 수 있다. 제3 분리 패턴(350)은 상기 제3 방향으로 서로 이격되도록 복수 개로 형성될 수 있다.
제4 분리 패턴(355)은 상기 게이트 전극 구조물들 사이에서 상기 제2 방향으로 서로 이격된 제2 하부들(355a), 및 각각이 상기 제2 방향으로 서로 이웃한 제2 하부들(355a) 상면에 공통적으로 접촉하는 제2 상부들(355b)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제4 분리 패턴(355)은 상기 제3 방향으로 서로 이웃하는 제3 분리 패턴들(350) 사이에 형성될 수 있다.
일 실시예에 있어서, 각 제2 상부들(355b)의 상기 제3 방향으로의 폭은 각 제2 하부들(355a)의 상기 제3 방향으로의 폭보다 클 수 있으나, 본 발명의 개념은 이에 한정되지는 않는다. 제2 블로킹 패턴(335)은 제4 분리 패턴(355)의 제2 하부(355a)의 측벽 일부, 및 제2 상부(355b)의 측벽을 커버할 수 있다.
예시적인 실시예들에 있어서, 제3 분리 패턴(350)의 제1 상부들(350b)과 제4 분리 패턴(355)의 제2 상부들(355b)은 위에서 보았을 때, 상기 제2 방향 혹은 상기 제3 방향을 향해 지그재그 패턴으로 배치될 수 있다. 예시적인 실시예들에 있어서, 제3 분리 패턴(350)의 각 제1 상부들(350b)은 상기 제3 방향을 따라 제4 분리 패턴들(355)의 제2 상부들(355b)과 부분적으로 오버랩될 수 있다.
제3 및 제4 분리 패턴들(350, 355)을 서로 동일한 절연 물질, 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 이에 따라, 제3 및 제4 분리 패턴들(350, 355) 전체, 또는 제3 및 제4 분리 패턴들(350, 355)의 제1 및 제2 상부들(350b, 355b) 혹은 제1 및 제2 하부들(350a, 355a)은 단순히 각각 제1 및 제2 절연 패턴들로 각각 지칭될 수도 있다. 이때, 제3 및 제4 분리 패턴들(350, 355)의 제1 및 제2 상부들(350b, 355b)을 각각 상기 제1 및 제2 절연 패턴들로 지칭할 경우, 이들은 상기 제2 방향 혹은 상기 제3 방향을 따라 지그재그 패턴으로 배치될 수 있으며, 상기 각 제1 절연 패턴들은 상기 제3 방향을 따라 상기 제2 절연 패턴들과 부분적으로 오버랩될 수 있다.
제2 분리 패턴(235)은 상기 제2 방향으로 서로 이웃한 제4 분리 패턴(355)의 제2 하부들(355a) 사이에 각각 형성되어 이들에 연결될 수 있다. 이에 따라, 제2 분리 패턴들(235) 및 제4 분리 패턴(355)의 제2 하부들(355a)에 의해 상기 게이트 전극 구조물들이 상기 제3 방향으로 서로 분리될 수 있다. 예시적인 실시예들에 있어서, 각 제2 분리 패턴들(235)은 상기 제1 방향을 따라 제4 분리 패턴(355)의 제2 상부(355b)와 오버랩될 수 있다.
예시적인 실시예들에 있어서, 제2 분리 패턴(235)의 상면의 높이는 최상층 절연 패턴(165) 및 캐핑 패턴(220) 상에 형성된 제2 층간 절연막(180)의 상면의 높이와 동일할 수 있으며, 이에 따라 제2 층간 절연막(180) 상에 형성된 제3 층간 절연막(240) 상면의 높이와 동일한 제3 및 제4 분리 패턴들(350, 355)의 제1 및 제2 하부들(350a, 355a)의 상면의 높이보다 낮을 수 있다.
제2 분리 패턴(235)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
채널(200)은 CSP(100) 상에 상기 제1 방향을 따라 적층된 제1 내지 제3 게이트 전극들(342, 344, 346) 및 이들 사이에 개재된 절연 패턴들(165)을 포함하는 상기 몰드, 및 상기 몰드 상에 형성된 제2 층간 절연막(180)을 관통하여 CSP(100) 상면을 노출시키는 채널 홀 내에 형성될 수 있으며, 이에 따라 상기 제1 방향으로 연장될 수 있다.
채널(200)은 CSP(100) 상에 상기 제1 방향으로 연장될 수 있으며 컵 형상을 가질 수 있다. 채널(200)은 불순물이 도핑되거나 또는 도핑되지 않은 단결정 실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 채널(200)은 상기 각 제2 및 제3 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 상기 제2 방향으로 배치된 복수의 채널들(200)은 채널 열을 형성할 수 있고, 상기 제3 방향으로 서로 이격된 복수의 채널 열들은 채널 그룹을 형성할 수 있으며, 상기 제3 방향으로 서로 이격된 복수의 채널 그룹들은 채널 블록을 형성할 수 있다. 도면 상에는 예시적으로 하나의 채널 블록이 2개의 채널 그룹들을 포함하고, 상기 각 채널 그룹들이 9개의 채널 열들을 포함하는 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
전하 저장 구조물(190)은 채널(200)의 대부분의 외측벽을 커버하도록 상기 제1 방향으로 연장되어 실린더 형상을 갖는 상부, 및 CSP(100) 상에 형성되어 상기 상부와 분리되며 채널(200)의 저면 및 하부 측벽을 커버하는 컵 형상의 하부를 포함할 수 있다. 전하 저장 구조물(190)의 상기 각 상부 및 하부는 채널(200)의 외측벽 및/또는 저면으로부터 순차적으로 적층된 터널 절연 패턴, 전하 저장 패턴 및 제1 블로킹 패턴을 포함할 수 있다.
상기 터널 절연 패턴은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 상기 전하 저장 패턴은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 상기 제1 블로킹 패턴은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
충전 패턴(210)은 채널(200)의 내측벽이 형성하는 공간을 채울 수 있다. 충전 패턴(210)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
채널(200), 전하 저장 구조물(190), 및 충전 패턴(210)은 CSP(100) 상에 형성된 상기 채널 홀 내에 형성될 수 있으며, 상기 채널 홀의 상부 즉, 채널(200), 전하 저장 구조물(190), 및 충전 패턴(210) 상에는 캐핑 패턴(220)이 형성될 수 있다. 캐핑 패턴(220)은 예를 들어, n형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
제1 분리 패턴(230)은 상기 각 채널 블록들의 상기 제3 방향으로의 가운데 부분에 형성된 상기 채널 열에 속한 채널들(200)의 상부를 관통할 수 있으며, 상기 제2 방향으로 연장될 수 있다. 즉, 제1 분리 패턴(230)은 제3 및 제4 분리 패턴들(350, 355) 사이에서 상기 제2 방향으로 연장될 수 있다. 예시적인 실시예들에 있어서, 제1 분리 패턴(230)은 채널들(200) 상부뿐만 아니라, 전하 저장 구조물(190) 및 충전 패턴(210) 상부, 캐핑 패턴(220), 제2 층간 절연막(180), 및 상부 2개 층들에 형성된 절연 패턴들(165) 및 제3 게이트 전극들(346)을 관통할 수 있다. 이에 따라, 상기 각 게이트 전극 구조물들에서 상부 2개의 층들에 각각 형성된 제3 게이트 전극들(346)은 제1 분리 패턴(230)에 의해 상기 제3 방향으로 분리될 수 있다.
채널 연결 패턴(280) 및 제1 지지막(150)은 CSP(100) 상에 상기 제1 방향을 따라 순차적으로 적층될 수 있다. 채널 연결 패턴(280)은 각 채널들(200)의 하부 외측벽, 즉 전하 저장 구조물(190)의 상기 상부 및 하부 사이에 형성되어 이들에 의해 커버되지 않는 각 채널들(200)의 외측벽에 접촉할 수 있으며, 이에 따라 각 채널 그룹들에 포함된 채널들(200)이 서로 연결될 수 있다. 채널 연결 패턴(280)은 예를 들어, n형 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 내부에 에어 갭(285)이 형성될 수 있다.
제1 지지막(150)은 채널 연결 패턴(280)과 제1 게이트 전극(342) 사이에 형성될 수 있다. 다만, 제1 지지막(150)의 일부는 채널 연결 패턴(280)을 관통하여 CSP(100) 상면에 접촉할 수 있으며, 이 부분은 지지 패턴(도시되지 않음)으로 지칭할 수 있다. 상기 지지 패턴은 복수 개로 형성될 수 있으며, 다양한 레이아웃으로 형성될 수 있다. 제1 지지막(150)은 예를 들어, n형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
제2 층간 절연막(180)은 상기 몰드를 커버하면서 CSP(100) 및 최상층 절연 패턴(165) 상에 형성될 수 있으며, 제3 층간 절연막(240)은 제2 층간 절연막(180), 캐핑 패턴(220), 제1 및 제2 분리 패턴들(230, 235) 상에 형성될 수 있다.
제2 지지막(300)은 제3 층간 절연막(240) 상에 형성될 수 있으며, 제5 및 제6 개구들(310, 315; 도 18 참조)을 포함할 수 있다. 이에 따라, 제5 및 제6 개구들(310, 315) 내에 각각 형성된 제3 및 제4 분리 패턴들(350, 355)의 제1 및 제2 상부들(350b, 355b)과 동일한 높이에 형성될 수 있으며, 이들의 측벽에 형성된 제2 블로킹 패턴(335) 부분에 대향할 수 있다. 제2 지지막(300)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
제4 층간 절연막(360)은 제2 지지막(300), 및 제3 및 제4 분리 패턴들(350, 355)의 제1 및 제2 상부들(350b, 355b) 상에 형성될 수 있으며, 상기 제5 층간 절연막은 제4 층간 절연막(360) 상에 형성될 수 있다.
콘택 플러그(370)은 제3 및 제4 층간 절연막들(240, 360) 및 제2 지지막(300)을 관통하여 캐핑 패턴(220) 상면에 접촉할 수 있으며, 상부 배선(380)은 상기 제3 방향으로 연장되어 하부의 콘택 플러그들(370)에 접촉할 수 있다. 예시적인 실시예들에 있어서, 상부 배선(380)은 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 상부 배선(380)은 상기 수직형 메모리 장치의 비트 라인 역할을 수행할 수 있다.
한편, 제4 분리 패턴(355)은 적어도 일부가 채널 연결 패턴(280)과 동일한 높이에 형성되어 상기 제2 방향을 따라 제2 분리 패턴(235) 하부로 돌출된 돌출부(355c)를 포함할 수 있다. 이때, 제4 분리 패턴(355)의 돌출부(355)의 표면은 제2 블로킹 패턴(335)에 의해 커버될 수 있다.
이와는 달리, 도 2b를 참조하면, 제2 분리 패턴(235) 하부에 제4 분리 패턴(355)의 돌출부(355)가 형성되는 대신에, 채널 연결 패턴(280)이 형성될 수도 있다. 이 경우, 상기 제2 방향으로 서로 이웃하는 상기 각 채널 그룹들에 속한 채널들(200)은 채널 연결 패턴(280)에 의해 서로 전기적으로 연결될 수 있다.
전술한 바와 같이 상기 수직형 메모리 장치는 상기 게이트 전극 구조물들 사이에 형성된 제2 내지 제4 분리 패턴들(235, 350, 355), 및 상기 게이트 전극 구조물들 상에 형성된 제2 지지막(300)을 포함할 수 있으며, 후술하는 바와 같이 이들에 의해 상기 각 게이트 전극 구조물들을 포함하는 상기 몰드는 상면의 높이가 높거나 연장 길이가 길더라도 휘거나 쓰러지지 않을 수 있다.
도 4 내지 도 25는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 4, 6, 8, 10, 16, 18 및 20은 평면도들이고, 도 5, 7, 9, 11-15, 17, 19 및 21-25는 단면도들이다.
이때, 도 5, 7, 9, 12, 14, 22 및 24는 대응하는 각 평면도들의 A-A'선을 절단한 단면도들이고, 도 11, 13, 15, 17, 19, 21, 23 및 25는 대응하는 각 평면도들의 B-B'선을 절단한 단면도들이다.
도 4 및 5를 참조하면, 먼저 기판(10) 상에 하부 회로 패턴(도시되지 않음)을 형성하고, 이를 커버하는 제1 층간 절연막(20)을 기판(10) 상에 형성할 수 있다.
이후, 제1 층간 절연막(20) 상에 공통 전극 플레이트(CSP)(100), 희생막 구조물(140) 및 제1 지지막(150)을 순차적으로 형성할 수 있다.
희생막 구조물(140)은 순차적으로 적층된 제1 내지 제3 희생막들(110, 120, 130)을 포함할 수 있다. 이때, 제1 및 제3 희생막들(110, 130)은 각각 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제2 희생막(120)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
제1 지지막(150)은 제1 내지 제3 희생막들(110, 120, 130)에 대해 식각 선택비를 갖는 물질, 예를 들어, n형의 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 다만, 제1 지지막(150)은 예를 들어, n형의 불순물이 도핑된 비정질 실리콘을 증착한 후, 별도의 열처리 공정을 수행하거나 혹은 이후 다른 막들의 증착 공정에서 발생하는 열에 의해 결정화되어, n형의 불순물이 도핑된 폴리실리콘을 포함하도록 형성될 수도 있다. 도시하지는 않았으나, 제1 지지막(150)의 일부는 희생막 구조물(140)을 관통하여 CSP(100) 상면에 접촉하는 지지 패턴(도시되지 않음)을 형성할 수도 있다.
이후, 제1 지지막(150) 상에 절연막(160) 및 제4 희생막(170)을 상기 제1 방향을 따라 교대로 반복적으로 적층할 수 있으며, 이에 따라 절연막들(160) 및 제4 희생막들(170)을 포함하는 몰드막이 형성될 수 있다. 절연막(160)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제4 희생막(170)은 절연막(160)에 대해 높은 식각 선택비를 갖는 물질, 예를 들어 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 6 및 7을 참조하면, 포토레지스트 패턴(도시되지 않음)을 사용하는 식각 공정 및 상기 포토레지스트 패턴의 면적을 일정한 비율로 축소시키는 트리밍(trimming) 공정을 교대로 반복적으로 수행함으로써, 순차적으로 적층된 제4 희생막(170) 및 절연막(160)으로 각각 구성되는 복수 개의 계단층들을 포함하며 전체적으로 계단 형상을 갖는 몰드(mold)를 형성할 수 있다.
이후, 상기 몰드를 커버하는 제2 층간 절연막(180)을 CSP(100) 상에 형성하고, 제2 층간 절연막(180), 절연막들(160), 제4 희생막들(170), 제1 지지막(150), 및 희생막 구조물(140)을 관통하여 CSP(100)의 상면을 노출시키는 채널 홀을 형성할 수 있다. 상기 채널 홀은 상기 각 제2 및 제3 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
이후, 상기 각 채널 홀들의 측벽, 노출된 CSP(100)의 상면, 및 제2 층간 절연막(180)의 상면에 전하 저장 구조물 막 및 채널막을 형성하고, 상기 채널 홀들의 나머지 부분을 채우는 충전막을 상기 채널막 상에 형성한다. 이후, 제2 층간 절연막(180)의 상면이 노출될 때까지 상기 충전막, 상기 채널막 및 상기 전하 저장 구조물 막을 평탄화하여, 상기 각 채널 홀들 내에 순차적으로 적층된 전하 저장 구조물(190), 채널(200) 및 충전 패턴(210)을 형성할 수 있다.
예시적인 실시예들에 있어서, 채널(200)은 상기 각 제2 및 제3 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 상기 제2 방향으로 서로 이격된 복수의 채널들(200)은 채널 열을 형성할 수 있고, 상기 제3 방향으로 서로 이격된 복수의 채널 열들은 채널 그룹을 형성할 수 있으며, 상기 제3 방향으로 서로 이격된 복수의 채널 그룹들은 채널 블록을 형성할 수 있다.
예시적인 실시예들에 있어서, 전하 저장 구조물(190)은 채널(200)의 외측벽으로부터 기판(10) 상면에 평행한 수평 방향을 따라 순차적으로 적층된 터널 절연 패턴, 전하 저장 패턴, 및 제1 블로킹 패턴을 포함할 수 있다.
이후, 상기 각 채널 홀들 내부에 순차적으로 적층된 전하 저장 구조물(190), 채널(200) 및 충전 패턴(210)으로 구성되는 기둥 구조물의 상부를 제거하여 트렌치를 형성하고, 상기 트렌치를 채우는 캐핑 패턴(220)을 형성할 수 있다.
도 8 및 9를 참조하면, 제2 층간 절연막(180), 절연막들(160)의 일부 및 제4 희생막들(170)의 일부를 식각함으로써, 이들을 관통하며 상기 제2 방향으로 연장되는 제1 개구를 형성한 후, 이를 채우는 제1 분리 패턴(230)을 형성할 수 있다.
일 실시예에 있어서, 제1 분리 패턴(230)은 일부 채널들(200), 예를 들어, 각 채널 그룹들의 상기 제3 방향으로의 가운데에 위치한 채널 열에 포함된 채널들(200)의 상부를 관통할 수 있다. 또한, 제1 분리 패턴(230)은 일부 채널들(200) 상부뿐만 아니라, 제2 층간 절연막(180), 상부 2개의 층들에 형성된 제4 희생막들(170), 및 상부의 2개의 층들에 형성된 절연막들(160)을 관통할 수 있으며, 그 아래 1개의 층에 형성된 절연막(160)도 부분적으로 관통할 수 있다. 이때, 제1 분리 패턴(230)은 상기 제2 방향으로 연장될 수 있으며, 상기 몰드에 포함된 상층 2개의 계단층들을 관통할 수 있다. 이에 따라, 제1 분리 패턴(230)에 의해서 상부 2개의 층들에 형성된 제4 희생막들(170)이 상기 제3 방향을 따라 서로 분리될 수 있다.
또한, 제2 층간 절연막(180), 상기 몰드, 제1 지지막(150), 및 희생막 구조물(140)을 식각함으로써, 이들을 관통하며 CSP(100)의 상면을 노출시키는 제2 개구를 형성한 후, 이를 채우는 제2 분리 패턴(235)을 형성할 수 있다. 예시적인 실시예들에 있어서, 제2 분리 패턴(235)은 상기 제3 방향으로 서로 이웃한 제1 분리 패턴들(230) 사이, 보다 구체적으로 상기 각 채널 블록 내에서 상기 제3 방향으로 서로 이웃한 상기 채널 그룹들 사이에 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
제1 및 제2 분리 패턴들(230, 235)은 동일한 식각 및 증착 공정을 통해 형성되거나, 혹은 별개의 식각 및 증착 공정을 각각 순차적으로 수행함으로써 형성될 수 있다.
도 10 및 11을 참조하면, 제2 층간 절연막(180), 캐핑 패턴(220), 및 제1 및 제2 분리 패턴들(230, 235) 상에 제3 층간 절연막(240)을 형성한 후, 예를 들어 건식 식각 공정을 통해 제2 및 제3 층간 절연막들(180, 240) 및 상기 몰드를 관통하는 제3 및 제4 개구들(260, 265)을 형성할 수 있다.
상기 건식 식각 공정은 각 제3 및 제4 개구들(260, 265)이 제1 지지막(150)의 상면을 노출시킬 때까지 수행될 수 있으며, 나아가 이들의 상부 일부까지 관통하도록 형성될 수 있다. 제3 및 제4 개구들(260, 265)이 형성됨에 따라서, 이의 측벽에 의해 상기 몰드에 포함된 절연막들(160) 및 제4 희생막들(170)이 노출될 수 있다.
예시적인 실시예들에 있어서, 제3 개구(260)는 상기 제3 방향으로 서로 이웃하는 상기 채널 블록들 사이에서 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 제4 개구(265)는 상기 제2 방향으로 배치된 제2 분리 패턴들(235) 사이에 형성될 수 있으며, 각 제2 분리 패턴들(235)의 상기 제2 방향으로의 양단에 연결될 수 있다. 즉, 제4 개구(265)는 상기 각 채널 블록 내에서 상기 제3 방향으로 서로 이웃한 상기 채널 그룹들 사이에 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
이전에 형성된 제2 분리 패턴(235)과 함께 제3 및 제4 개구들(260, 265)이 형성됨에 따라서, 절연막(160)은 상기 제2 방향으로 연장되는 제1 절연 패턴(165)으로 변환될 수 있으며, 제4 희생막(170)은 상기 제2 방향으로 연장되는 제4 희생 패턴(175)으로 변환될 수 있다.
상기 제2 방향으로 각각 연장되며 상기 제3 방향으로 서로 이웃하는 제3 개구들(260) 사이에 형성되는 제4 개구(265)는 상기 제2 방향으로 서로 이격되도록 복수 개로 형성될 수 있으며, 이들 사이에는 제2 분리 패턴(235)이 형성되어 있다. 이에 따라, 상기 몰드의 상면의 높이가 높고 상기 제2 방향으로의 연장 길이가 길더라도, 제4 개구(265)가 상기 몰드의 상기 제2 방향으로의 양단까지 연장되지 않고 서로 이격되도록 복수 개로 형성되고 이들 사이에는 제2 분리 패턴(235)이 형성되어 있으므로, 상기 몰드가 상기 제3 방향으로 기울어지거나 쓰러지는 것이 감소될 수 있다.
이후, 제3 및 제4 개구들(260, 265)의 측벽 및 제3 층간 절연막(240) 상에 제1 스페이서 막을 형성한 후, 이방성 식각 공정을 통해 제3 및 제4 개구들(260, 265)의 저면에 형성된 부분을 제거하여 제1 스페이서(250)를 형성할 수 있으며, 이에 따라 제1 지지막(150)의 상면이 부분적으로 노출될 수 있다.
이후, 상기 노출된 제1 지지막(150) 부분 및 그 하부의 희생막 구조물(140) 부분을 제거함으로써, 각 제3 및 제4 개구들(260, 265)을 하부로 확장할 수 있다. 이에 따라, 각 제3 및 제4 개구들(260, 265)은 CSP(100)의 상면을 노출시킬 수 있으며, 나아가 CSP(100)의 상부 일부까지도 관통할 수 있다.
예시적인 실시예들에 있어서, 제1 스페이서(250)는 예를 들어, 불순물이 도핑되지 않은 비정질 실리콘 혹은 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있다. 다만, 제1 스페이서(250)가 불순물이 도핑되지 않은 비정질 실리콘을 포함하는 경우, 이후 다른 막들의 증착 공정에서 발생하는 열에 의해 결정화되어 폴리실리콘을 포함하도록 형성될 수 있다.
도 12 및 13을 참조하면, 각 제3 및 제4 개구들(260, 265)을 통해 희생막 구조물(140)을 예를 들어, 습식 식각 공정을 통해 제거할 수 있으며, 이에 따라 제1 갭(270)이 형성될 수 있다.
상기 습식 식각 공정은 예를 들어, 불산(HF) 및/또는 인산(H3PO4)을 사용하여 수행될 수 있다.
희생막 구조물(140)이 부분적으로 제거될 때, 각 제3 및 제4 개구들(260, 265)의 측벽은 제1 스페이서(250)에 의해 커버되므로, 상기 몰드에 포함된 절연 패턴들(165) 및 제4 희생 패턴들(175)은 제거되지 않을 수 있다.
제1 갭(270)이 형성됨에 따라서, 제1 지지막(150) 저면 및 CSP(100)의 상면이 노출될 수 있다. 또한, 제1 갭(270)에 의해 전하 저장 구조물(190)의 일부 측벽이 노출될 수 있으며, 노출된 전하 저장 구조물(190) 측벽 역시 상기 습식 식각 공정 시 함께 제거되어 채널(200)의 외측벽이 노출될 수 있다. 이에 따라, 전하 저장 구조물(190)은 상기 몰드를 관통하여 채널(200)의 대부분의 외측벽을 커버하는 상부와, 채널(200)의 저면을 커버하며 CSP(100) 상부에 형성된 하부로 분리될 수 있다.
한편, 제1 갭(270)이 형성될 때, 희생막 구조물(140)과 동일한 높이에 형성된 제2 분리 패턴(235) 부분도 함께 제거되어 제2 갭(275)이 형성될 수 있다.
도 14 및 15를 참조하면, 제1 스페이서(250)를 제거하고, 각 제3 및 제4 개구들(260, 265)의 측벽 및 제1 및 제2 갭들(270, 275) 내에 채널 연결층을 형성할 수 있으며, 이후 예를 들어, 에치 백 공정 혹은 습식 식각 공정을 수행하여 각 제3 및 제4 개구들(260, 265) 내에 형성된 상기 채널 연결층 부분을 제거함으로써 제1 갭(270) 내에 채널 연결 패턴(280)을 형성할 수 있다.
이때, 제2 갭(275) 내에 형성된 채널 연결층 부분도 함께 제거될 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 상기 채널 연결층 부분이 제거되지 않고 채널 연결 패턴(280)으로 잔류할 수도 있다.
채널 연결 패턴(280)이 형성됨에 따라서, 각 채널 그룹들 내에 형성된 채널들(200)이 서로 연결될 수 있으며, 제2 갭(275) 내에 채널 연결 패턴(280)이 잔류하는 경우에는 이를 통해 각 채널 블록들 내에 형성된 채널들(200)이 서로 연결될 수 있다.
채널 연결 패턴(280)은 예를 들어, n형의 불순물이 도핑된 비정질 실리콘을 포함할 수 있으며, 이후 다른 막들의 증착 공정에서 발생하는 열에 의해 결정화되어 n형의 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
한편, 채널 연결 패턴(280) 내에는 에어 갭(285)이 형성될 수 있다.
도 16 및 17을 참조하면, 제3 및 제4 개구들(260, 265)의 측벽 및 이들에 의해 노출된 CSP(100) 상면에 제2 스페이서(290)를 형성하고, 제2 스페이서(290) 상에 제3 및 제4 개구들(260, 265)의 나머지 부분을 채우는 제5 희생막(295)을 형성할 수 있다.
한편, 제2 갭(275) 내에 채널 연결 패턴(280)이 잔류하지 않는 경우, 제2 갭(275)의 상하면 및 측벽에는 제2 스페이서(290)가 형성될 수 있으며, 제2 갭(275)의 나머지 부분은 제5 희생막(295)이 형성될 수 있다.
제2 스페이서(290)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 제5 희생막(295)은 예를 들어, 폴리실리콘을 포함할 수 있다.
도 18 및 19를 참조하면, 제3 층간 절연막(240), 제2 스페이서(290) 및 제5 희생막(295) 상에 제2 지지막(300)을 형성하고, 이를 부분적으로 식각하여 제5 및 제6 개구들(310, 315)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제5 개구(310)는 제2 스페이서(290) 및 제5 희생막(295)이 형성된 제3 개구(260)에 상기 제1 방향을 따라 오버랩될 수 있으며, 상기 각 제3 개구들(260) 상에서 상기 제2 방향으로 서로 이격되도록 복수 개로 형성될 수 있다. 일 실시예에 있어서, 제5 개구(310)는 제3 개구(260)보다 상기 제3 방향으로의 폭이 더 클 수 있으나, 본 발명의 개념이 반드시 이에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, 제6 개구(315)는 제2 스페이서(290) 및 제5 희생막(295)이 형성된 제4 개구(265) 및 제2 분리 패턴(235)에 상기 제1 방향을 따라 오버랩될 수 있으며, 제4 개구(265) 및 제2 분리 패턴(235) 상에서 상기 제2 방향으로 서로 이격되도록 복수 개로 형성될 수 있다. 일 실시예에 있어서, 제6 개구(315)는 제4 개구(265) 및 제2 분리 패턴(235)보다 상기 제3 방향으로의 폭이 더 클 수 있으나, 본 발명의 개념이 반드시 이에 한정되는 것은 아니다.
일 실시예에 있어서, 제6 개구(315)는 상기 제2 방향으로 서로 이웃하는 제4 개구들(265)의 서로 대향하는 부분들 및 이들 사이에 형성된 제2 분리 패턴(235)에 상기 제1 방향을 따라 오버랩되도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제5 및 제6 개구들(310, 315)은 상기 제2 방향을 따라 지그재그 형상으로 배치될 수 있다. 이때, 제5 및 제6 개구들(310, 315)은 상기 제3 방향으로 서로 부분적으로 오버랩될 수 있다.
도 20 및 21을 참조하면, 제5 및 제6 개구들(310, 315)을 통해서 제3 및 제4 개구들(260, 265) 내에 형성된 제2 스페이서(290) 및 제5 희생막(295)을 제거할 수 있으며, 이에 따라 제3 및 제4 개구들(260, 265)이 다시 형성될 수 있다.
제3 및 제4 개구들(260, 265)이 다시 형성되더라도, 이들의 상면은 제2 지지막(300)에 의해 적어도 부분적으로 커버될 수 있다. 이에 따라, 상기 몰드의 상면의 높이가 높고 상기 제2 방향으로의 연장 길이가 길더라도, 이들 상면에 형성되어 제3 및 제4 개구들(260, 265)이 형성된 영역을 적어도 부분적으로 커버하는 제2 지지막(300)에 의해서, 상기 몰드가 상기 제3 방향으로 기울어지거나 쓰러지는 것이 감소될 수 있다.
예시적인 실시예들에 있어서, 제2 스페이서(290) 및 제5 희생막(295)은 습식 식각 공정을 통해 제거될 수 있으며, 이때 제2 갭(275) 내에 제2 스페이서(290) 및 제5 희생막(295)이 형성된 경우, 이들도 함께 제거되어 제2 갭(275)이 다시 형성될 수 있다.
이후, 제3 및 제4 개구들(260, 265)에 의해 노출된 제4 희생 패턴들(175)을 제거하여, 각 층에 형성된 절연 패턴들(165) 사이에 제3 갭을 형성할 수 있으며, 상기 제3 갭에 의해서 전하 저장 구조물(190)의 외측벽 일부가 노출될 수 있다.
예시적인 실시예들에 따르면, 인산(H3PO4) 혹은 황산(H2SO4)을 사용하는 습식 식각 공정을 통해 제4 희생 패턴들(175)을 제거할 수 있다.
도 22 및 23을 참조하면, 노출된 전하 저장 구조물(190)의 외측벽, 상기 제3 갭들의 내벽, 절연 패턴들(165)의 표면, 제1 지지막(150)의 측벽, 채널 연결 패턴(280)의 측벽, CSP(100)의 상면, 제3 층간 절연막(240)의 측벽 및 일부 상면, 및 제2 지지막(300)의 측벽 및 상면에 제2 블로킹 막(330)을 형성하고, 제2 블로킹 막(330) 상에 게이트 전극막을 형성할 수 있다.
한편, 제2 갭(275)이 다시 형성된 경우, 그 내부에 제2 블로킹 막(330) 및 상기 게이트 전극막이 형성될 수 있다.
상기 게이트 전극막은 순차적으로 적층된 게이트 배리어 막 및 게이트 도전막을 포함할 수 있다. 상기 게이트 배리어 막은 금속 질화물을 포함할 수 있으며, 상기 게이트 도전막은 금속을 포함할 수 있다.
이후, 상기 게이트 전극막을 부분적으로 제거함으로써, 상기 각 제3 갭들 내부에 게이트 전극을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 게이트 전극막은 습식 식각 공정을 통해 부분적으로 제거될 수 있다. 한편, 제2 갭(275) 내에 제2 블로킹 막(330) 및 상기 게이트 전극막이 형성된 경우, 상기 게이트 전극막은 제거될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개의 층들에 적층되어 게이트 전극 구조물을 형성할 수 있다. 이때, 상기 게이트 전극 구조물은 상기 각 게이트 전극들을 계단층으로 하는 계단 형상을 가질 수 있다.
또한, 상기 게이트 전극 구조물은 상기 제3 방향을 따라 복수 개로 형성될 수 있으며, 이들은 제3 및 제4 개구들(260, 265) 및 제2 분리 패턴(235)에 의해 상기 제3 방향으로 서로 이격될 수 있다. 상기 게이트 전극 구조물은 상기 제1 방향을 따라 순차적으로 형성된 제1 내지 제3 게이트 전극들(342, 344, 346)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 전극(342)은 최하층에 형성되어 그라운드 선택 라인(GSL) 역할을 수행할 수 있고, 제3 게이트 전극(346)은 최상층 및 그 하층에 형성되어 스트링 선택 라인(SSL) 역할을 수행할 수 있으며, 제2 게이트 전극(344)은 제1 및 제3 게이트 전극들(342, 346) 사이의 복수의 층들에 각각 형성되어 워드 라인 역할을 수행할 수 있다.
도 1과 함께 도 24 및 25를 참조하면, 제3 내지 제6 개구들(260, 265, 310, 315)을 채우는 제3 분리막을 제2 블로킹 막(330) 상에 형성하고, 제2 지지막(300) 상면이 노출될 때까지 상기 제3 분리막 및 제2 블로킹 막(330)을 평탄화함으로써, 각각 제3 및 제4 분리 패턴들(350, 355) 및 제2 블로킹 패턴(335)을 형성할 수 있다.
제3 분리 패턴(350)은 제3 및 제5 개구들(260, 310)을 채울 수 있으며, 상기 제2 방향으로 연장될 수 있다. 이때, 제3 개구(260)를 채우는 제1 하부(350a)보다 제5 개구(310)를 채우는 제1 상부(350b)의 상기 제3 방향으로의 폭이 더 클 수 있으며, 제1 상부(350b)는 상기 제2 방향으로 연장되는 제1 하부(350a) 상에서 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
제4 분리 패턴(355)은 제4 및 제6 개구들(265, 315)을 채울 수 있다. 이때, 제4 개구(265)를 채우는 제2 하부(355a)보다 제6 개구(315)를 채우는 제2 상부(355b)의 상기 제3 방향으로의 폭이 더 클 수 있다. 제2 하부(355a)는 상기 제2 방향으로 연장되되, 제2 분리 패턴들(235)에 의해 부분적으로 절단될 수 있으며, 제2 상부(355b)는 하부들(355a) 및 제2 분리 패턴들(235) 상에서 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
한편, 제2 갭(275) 내에 제2 블로킹 막(330)이 형성되고 상기 게이트 전극막이 제거된 경우, 제2 갭(275)의 나머지 부분에는 제4 분리 패턴(355)의 돌출부(355c)가 형성될 수 있다.
다시 도 2a, 2b 및 3을 참조하면, 제2 지지막(300), 제3 및 제4 분리 패턴들(350, 355) 및 제2 블로킹 패턴(335) 상에 제4 층간 절연막(360)을 형성하고, 제3 및 제4 층간 절연막들(240, 360) 및 제2 지지막(300)을 관통하여 캐핑 패턴(220) 상면에 접촉하는 콘택 플러그(370)를 형성할 수 있다.
이후, 제4 층간 절연막(360) 및 콘택 플러그(370) 상에 제5 층간 절연막(도시되지 않음)을 형성하고 이를 관통하여 콘택 플러그(370) 상면에 접촉하는 상부 배선(380)을 형성할 수 있다. 상부 배선(380)은 상기 수직형 메모리 장치의 비트 라인 역할을 수행할 수 있다. 예시적인 실시예들에 있어서, 상부 배선(380)은 상기 제3 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
전술한 공정들을 통해 상기 수직형 메모리 장치를 완성할 수 있다.
전술한 바와 같이, 상기 몰드를 관통하여 상기 제2 방향으로 연장되는 제3 개구(260)의 상면을 적어도 부분적으로 커버하는 제2 지지막(300), 및 상기 몰드를 관통하여 상기 제2 방향으로 서로 이격된 제4 개구들(265) 사이에 형성된 제2 분리 패턴(235)에 의해서, 상기 몰드의 상면의 높이가 높고 상기 제2 방향으로의 연장 길이가 길더라도, 상기 몰드가 상기 제3 방향으로 기울어지거나 쓰러지는 것이 방지될 수 있다.
도 26 및 27은 예시적인 실시예들에 따른 수직형 메모리 장치들을 설명하기 위한 평면도들이다. 상기 수직형 메모리 장치들은 도 1 내지 도 3을 참조로 설명한 수직형 메모리 장치와 일부 구성 요소를 제외하고는 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 중복적인 설명은 생략한다.
도 26을 참조하면, 제4 분리 패턴(355)은 상기 제2 방향으로 서로 이격되며 제2 분리 패턴들(235)과 연결되는 제2 하부들(355a), 및 제2 하부들(335a) 상면에 각각 접촉하는 제2 상부들(335b)을 포함할 수 있다.
이 경우에도, 제3 및 제4 분리 패턴들(350, 355)의 제1 및 제2 상부들(350b, 355b)은 상기 제2 방향 혹은 상기 제3 방향으로 지그재그 패턴으로 배치될 수 있으며, 각 제3 분리 패턴들(350)의 제1 상부(350b)는 상기 제3 방향을 따라 제4 분리 패턴들(355)의 제2 상부들(355b)에 오버랩될 수 있다.
도 27을 참조하면, 제4 분리 패턴(355)은 상기 제2 방향으로 서로 이격되며 제2 분리 패턴들(235)과 연결되는 제2 하부들(355a), 및 각 제2 하부들(355a) 상면에서 이에 접촉하면서 상기 제2 방향으로 서로 이격된 제2 상부들(355b)을 포함하는 수 있다.
이 경우에도, 제3 및 제4 분리 패턴들(350, 355)의 제1 및 제2 상부들(350b, 355b)은 상기 제2 방향 혹은 상기 제3 방향으로 지그재그 패턴으로 배치될 수 있으며, 각 제3 분리 패턴들(350)의 제1 상부(350b)는 상기 제3 방향을 따라 제4 분리 패턴들(355)의 제2 상부들(355b)에 오버랩될 수 있다.
도 28 내지 도 30은 예시적인 실시예들에 따른 수직형 메모리 장치들을 설명하기 위한 평면도들이다. 상기 수직형 메모리 장치들은 도 1, 26 및 27을 참조로 각각 설명한 수직형 메모리 장치들과 일부 구성 요소를 제외하고는 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 중복적인 설명은 생략한다.
도 28 내지 도 30을 참조하면, 제4 분리 패턴(355)은 상기 제3 방향으로 서로 이웃하는 제3 분리 패턴들(350) 사이에서 상기 제3 방향으로 서로 이격되도록 복수 개로 형성될 수 있다.
즉, 상기 제2 방향으로 서로 이격된 제4 분리 패턴들(355)은 제4 분리 패턴 열을 이룰 수 있으며, 상기 제4 분리 패턴 열은 상기 제3 방향으로 서로 이웃하는 제3 분리 패턴들(350) 사이에서 상기 제3 방향으로 서로 이격되도록 복수 개로 형성될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 기판
20, 180, 240, 360: 제1 내지 제4 층간 절연막
100: CSP
110, 120, 130, 170, 295: 제1 내지 제5 희생막
140: 희생막 구조물 150, 300: 제1, 제2 지지막
160: 절연막 165: 절연 패턴
175: 제4 희생 패턴 190: 전하 저장 구조물
200: 채널 210: 충전 패턴
220: 캐핑 패턴
230, 235, 350, 355: 제1 내지 제4 분리 패턴
250, 290: 제1, 제2 스페이서 260, 265, 310, 315: 제3 내지 제6 개구
270, 275: 제1 및 제2 갭 280: 채널 연결 패턴
285: 에어 갭 330: 제2 블로킹 막
335: 제2 블로킹 패턴
342, 344, 346: 제1 내지 제3 게이트 전극
370: 콘택 플러그 380: 상부 배선

Claims (20)

  1. 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 각각 포함하며, 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향을 따라 배치된 게이트 전극 구조물들;
    상기 각 게이트 전극 구조물들을 관통하여 상기 제1 방향으로 각각 연장된 채널들;
    상기 게이트 전극 구조물들 사이에서 상기 제2 방향으로 연장되어 이들을 상기 제3 방향으로 분리시키는 제1 분리 패턴;
    상기 게이트 전극 구조물들 사이에서 상기 제2 방향으로 교대로 배치되어 서로 연결되며, 함께 상기 게이트 전극 구조물들을 분리시키는 제2 및 제3 분리 패턴들; 및
    상기 게이트 전극 구조물들 상에 형성되어, 상기 제1 및 제2 분리 패턴들의 상부들과 동일한 높이에 형성되어 이들에 접촉하는 제1 지지막을 포함하며,
    상기 제1 분리 패턴의 상부들 및 상기 제2 분리 패턴들의 상부들은 위에서 보았을 때 상기 제2 방향을 향해 지그재그 패턴으로 배치된 수직형 메모리 장치.
  2. 제1항에 있어서, 상기 각 제1 분리 패턴의 상부들은 상기 제3 방향을 따라 상기 제2 분리 패턴들의 상부들과 부분적으로 오버랩되는 수직형 메모리 장치.
  3. 제1항에 있어서, 상기 제1 분리 패턴은 상기 제3 방향으로 서로 이격되도록 복수 개로 형성되며,
    상기 제2 분리 패턴은 상기 제3 방향으로 서로 이웃하는 상기 제1 분리 패턴들 사이에 형성된 수직형 메모리 장치.
  4. 제3항에 있어서, 상기 제2 분리 패턴은 상기 제3 방향으로 서로 이웃하는 상기 제1 분리 패턴들 사이에서 상기 제3 방향으로 서로 이격되도록 복수 개로 형성된 수직형 메모리 장치.
  5. 제1항에 있어서, 상기 제1 분리 패턴은
    상기 제2 방향으로 연장된 하부; 및
    상기 하부의 상면에 각각 접촉하며 상기 제2 방향으로 서로 이격된 상기 상부들을 포함하는 수직형 메모리 장치.
  6. 제5항에 있어서, 상기 제1 분리 패턴의 상기 각 상부들은 상기 하부보다 상기 제3 방향으로의 폭이 더 큰 수직형 메모리 장치.
  7. 제5항에 있어서, 상기 제1 분리 패턴의 상기 하부의 상면은 상기 제3 분리 패턴의 상면보다 높은 수직형 메모리 장치.
  8. 제5항에 있어서, 상기 제1 분리 패턴의 상기 각 상부들의 측벽을 커버하는 금속 산화 패턴을 더 포함하는 수직형 메모리 장치.
  9. 제8항에 있어서, 상기 각 게이트 전극들의 상하면 및 일 측벽을 커버하는 블로킹 패턴을 더 포함하며,
    상기 블로킹 패턴은 상기 금속 산화 패턴과 동일한 물질을 포함하는 수직형 메모리 장치.
  10. 제1항에 있어서, 상기 제2 분리 패턴은
    상기 제2 방향으로 서로 이격되며, 상기 제3 분리 패턴들과 연결되는 하부들; 및
    상기 제2 방향으로 서로 이웃한 상기 하부들 상면에 공통적으로 접촉하는 상기 상부를 포함하는 수직형 메모리 장치.
  11. 제1항에 있어서, 상기 제2 분리 패턴은
    상기 제2 방향으로 서로 이격되며, 상기 제3 분리 패턴들과 연결되는 하부들; 및
    상기 하부들 상면에 각각 접촉하는 상기 상부들을 포함하는 수직형 메모리 장치.
  12. 제1항에 있어서, 상기 제2 분리 패턴은
    상기 제2 방향으로 서로 이격되며, 상기 제3 분리 패턴들과 연결되는 하부들; 및
    상기 각 하부들 상면에서 이에 접촉하면서 상기 제2 방향으로 서로 이격된 상기 상부들을 포함하는 수직형 메모리 장치.
  13. 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 각각 포함하며, 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향을 따라 배치된 게이트 전극 구조물들;
    상기 각 게이트 전극 구조물들을 관통하여 상기 제1 방향으로 각각 연장된 채널들;
    상기 게이트 전극 구조물들 사이에서 상기 제2 방향으로 연장되어 이들을 상기 제3 방향으로 분리시키는 제1 하부; 및
    상기 제1 하부의 상면에 각각 접촉하며 상기 제2 방향으로 서로 이격된 제1 상부들을 포함하는 제1 분리 패턴;
    상기 게이트 전극 구조물들 사이에서 상기 제2 방향으로 서로 이격된 제2 하부들; 및
    상기 제2 하부들 상면에 접촉하는 제2 상부들을 포함하는 제2 분리 패턴;
    상기 제2 분리 패턴의 상기 제2 하부들 사이에 형성되어 이들과 서로 연결된 제3 분리 패턴들; 및
    상기 게이트 전극 구조물들 상에 형성되어, 상기 제1 및 제2 분리 패턴들의 상기 제1 및 제2 상부들의 측벽에 대향하는 지지막을 포함하는 수직형 메모리 장치.
  14. 제13항에 있어서, 상기 제1 및 제2 분리 패턴들의 상기 제1 및 제2 상부들은 서로 동일한 높이에 형성된 수직형 메모리 장치.
  15. 제13항에 있어서, 상기 제1 및 제2 분리 패턴들의 상기 제1 및 제2 상부들은 상기 제1 및 제2 하부들보다 각각 상기 제3 방향으로의 폭이 더 큰 수직형 메모리 장치.
  16. 제13항에 있어서, 상기 제2 분리 패턴의 상기 제2 상부들은 상기 제2 방향으로 서로 이웃한 상기 제2 하부들 상면에 공통적으로 접촉하는 수직형 메모리 장치.
  17. 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 각각 포함하며, 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향을 따라 배치된 게이트 전극 구조물들;
    상기 각 게이트 전극 구조물들을 관통하여 상기 제1 방향으로 각각 연장된 채널들;
    상기 게이트 전극 구조물들 사이에서 상기 제2 방향으로 각각 연장되어 이들을 상기 제3 방향으로 분리시키는 제1 분리 패턴들;
    상기 게이트 전극 구조물들 사이에서 상기 제2 방향을 따라 서로 이격된 제2 분리 패턴들;
    상기 게이트 전극 구조물들 및 상기 제1 및 제2 분리 패턴들 상에 형성되며, 상기 제1 및 제2 분리 패턴들의 상면들을 적어도 부분적으로 각각 노출시키는 제1 및 제2 개구들을 포함하는 지지막; 및
    상기 제1 및 제2 개구들을 각각 채우는 제1 및 제2 절연 패턴들을 포함하며,
    상기 제1 및 제2 절연 패턴들은 상기 제3 방향을 향해 지그재그 패턴으로 배치된 수직형 메모리 장치.
  18. 제17항에 있어서, 상기 각 제1 절연 패턴들은 상기 제3 방향을 따라 상기 제2 절연 패턴들과 부분적으로 오버랩되는 수직형 메모리 장치.
  19. 제17항에 있어서, 상기 제2 방향으로 서로 이격된 상기 제2 분리 패턴들은 제2 분리 패턴 열을 이루며,
    상기 제2 분리 패턴 열은 상기 제3 방향으로 서로 이웃하는 상기 제1 분리 패턴들 사이에서 상기 제3 방향으로 서로 이격되도록 복수 개로 형성된 수직형 메모리 장치.
  20. 기판 상에 형성된 공통 전극 플레이트(CSP);
    상기 기판의 상면에 수직한 제1 방향을 따라 상기 CSP 상에 적층된 채널 연결 패턴 및 제1 지지막;
    상기 제1 지지막 상에서 상기 제1 방향을 따라 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 각각 포함하며, 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향을 따라 배치된 게이트 전극 구조물들;
    상기 CSP 상에서 상기 각 게이트 전극 구조물들, 상기 제1 지지막 및 상기 채널 연결 패턴을 관통하여 상기 제1 방향으로 각각 연장되며, 상기 채널 연결 패턴에 의해 서로 전기적으로 연결된 채널들;
    상기 CSP 상에 형성되어 상기 게이트 전극 구조물들 사이에서 상기 제2 방향으로 연장됨으로써 이들을 상기 제3 방향으로 분리시키는 제1 분리 패턴;
    상기 CSP 상에 형성되어 상기 게이트 전극 구조물들 사이에서 상기 제2 방향으로 교대로 배치되어 서로 연결됨으로써, 함께 상기 게이트 전극 구조물들을 분리시키는 제2 및 제3 분리 패턴들; 및
    상기 게이트 전극 구조물들 상에 형성되어, 상기 제1 및 제2 분리 패턴들의 상부들과 동일한 높이에 형성되어 이들에 접촉하는 제2 지지막을 포함하며,
    상기 제1 분리 패턴의 상부들 및 상기 제2 분리 패턴들의 상부들은 위에서 보았을 때 상기 제2 방향을 향해 지그재그 패턴으로 배치된 수직형 메모리 장치.

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