KR102108879B1 - 수직형 메모리 장치 및 그 제조 방법 - Google Patents

수직형 메모리 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR102108879B1
KR102108879B1 KR1020130027397A KR20130027397A KR102108879B1 KR 102108879 B1 KR102108879 B1 KR 102108879B1 KR 1020130027397 A KR1020130027397 A KR 1020130027397A KR 20130027397 A KR20130027397 A KR 20130027397A KR 102108879 B1 KR102108879 B1 KR 102108879B1
Authority
KR
South Korea
Prior art keywords
channels
vertical
memory device
along
charge storage
Prior art date
Application number
KR1020130027397A
Other languages
English (en)
Other versions
KR20140112827A (ko
Inventor
이창현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020130027397A priority Critical patent/KR102108879B1/ko
Priority to US14/191,568 priority patent/US20140264549A1/en
Publication of KR20140112827A publication Critical patent/KR20140112827A/ko
Priority to US14/814,623 priority patent/US9905572B2/en
Application granted granted Critical
Publication of KR102108879B1 publication Critical patent/KR102108879B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

수직형 메모리 장치는 복수 개의 채널 열들(channel columns), 전하 저장막 구조물, 복수 개의 게이트 전극들 및 분리막 패턴을 포함한다. 상기 복수 개의 채널 열들은 각각이 기판 상면에 수직한 제1 방향을 따라 연장되며, 상기 기판 상면에 평행한 제3 방향을 따라 배치된 복수 개의 채널들을 각각 포함한다. 상기 전하 저장막 구조물은 상기 기판 상면에 평행한 제2 방향을 따라 상기 각 채널들의 측벽 상에 순차적으로 적층된 터널 절연막 패턴, 전하 저장막 패턴 및 블로킹막 패턴을 포함한다. 상기 복수 개의 게이트 전극들은 상기 각 전하 저장막 구조물들의 측벽 상에 상기 제1 방향을 따라 서로 이격되도록 배치된다. 상기 분리막 패턴은 각각이 상기 채널 열들 사이에 상기 제1 방향을 따라 연장되며, 상기 제3 방향을 따라 서로 이격되도록 배치된 복수 개의 연장부들 및 상기 제3 방향으로 상기 연장부들을 연결하며, 상기 연장부들의 저면보다 높은 저면을 갖는 연결부를 포함한다.

Description

수직형 메모리 장치 및 그 제조 방법{VERTICAL MEMORY DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 수직형 메모리 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 수직 채널을 갖는 불휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
수직형 불휘발성 메모리 장치의 제조 방법에서, 기판 상에 절연막과 희생막을 교대로 반복적으로 적층하고, 상기 절연막들과 희생막들을 관통하는 홀들을 형성한 후, 상기 홀들을 채우는 채널을 형성한다. 이후, 상기 절연막들과 희생막들을 관통하는 개구를 형성하고, 상기 개구에 의해 노출된 상기 희생막들을 제거하여 상기 채널을 노출시키는 갭을 형성한 후, 상기 갭을 채우도록 ONO 막 및 게이트 전극을 포함하는 게이트 구조물을 형성한다.
이때, 각 채널들에 대응하는 게이트 전극들을 분리하는 분리 영역에도 더미 채널이 배치될 수 있다. 다만, 상기 더미 채널과 인접한 채널 사이의 커플링에 의해서 소자 전류가 저하될 수 있다.
본 발명의 일 목적은 커플링 현상을 방지할 수 있는 수직형 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 커플링 현상을 방지할 수 있는 수직형 메모리 장치를 제조하는 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 장치는 복수 개의 채널 열들(channel columns), 전하 저장막 구조물, 복수 개의 게이트 전극들 및 분리막 패턴을 포함한다. 상기 복수 개의 채널 열들은 각각이 기판 상면에 수직한 제1 방향을 따라 연장되며, 상기 기판 상면에 평행한 제3 방향을 따라 배치된 복수 개의 채널들을 각각 포함한다. 상기 전하 저장막 구조물은 상기 기판 상면에 평행한 제2 방향을 따라 상기 각 채널들의 측벽 상에 순차적으로 적층된 터널 절연막 패턴, 전하 저장막 패턴 및 블로킹막 패턴을 포함한다. 상기 복수 개의 게이트 전극들은 상기 각 전하 저장막 구조물들의 측벽 상에 상기 제1 방향을 따라 서로 이격되도록 배치된다. 상기 분리막 패턴은 각각이 상기 채널 열들 사이에 상기 제1 방향을 따라 연장되며, 상기 제3 방향을 따라 서로 이격되도록 배치된 복수 개의 연장부들 및 상기 제3 방향으로 상기 연장부들을 연결하며, 상기 연장부들의 저면보다 높은 저면을 갖는 연결부를 포함한다.
예시적인 실시예들에 있어서, 상기 분리막 패턴은 절연 물질만으로 구성될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극들은 상기 기판 상에 상기 제1 방향을 따라 순차적으로 배치된 그라운드 선택 라인들(GSL), 워드 라인들 및 스트링 선택 라인들(SSL)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 연결부의 저면은 상기 스트링 선택 라인들의 저면보다 낮고, 상기 연결부의 상면은 상기 스트링 선택 라인들의 상면보다 높을 수 있다.
예시적인 실시예들에 있어서, 상기 스트링 선택 라인들은 상기 분리막 패턴에 의해 상기 제2 방향을 따라 서로 분리되나, 상기 워드 라인들은 상기 분리막 패턴에 의해 분리되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 연장부들은 상기 전하 저장막 구조물의 외직경과 동일한 직경을 갖는 필러(pillar) 형상을 가지며, 상기 연장부들은 상기 전하 저장막 구조물과 동일한 높이를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 채널 열들, 상기 전하 저장막 구조물들 및 상기 분리막 패턴 상에 위치하며, 도전성 물질을 포함하는 패드를 더 구비할 수 있다.
예시적인 실시예들에 있어서, 상기 패드의 저면은 상기 스트링 선택 라인의 상면보다 높을 수 있다.
예시적인 실시예들에 있어서, 상기 연장부들의 저면과 상기 기판의 상면 사이 및 상기 전하 저장막 구조물들의 저면과 상기 기판의 상면 사이에 형성된 반도체 패턴을 더 포함하며, 상기 채널들은 상기 반도체 패턴과 직접 접촉할 수 있다.
상술한 본 발명의 다른 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 장치는 복수 개의 채널 열들(channel columns), 더미 채널 열들, 전하 저장막 구조물, 복수 개의 게이트 전극들, 배선 및 비트 라인을 포함한다. 상기 복수 개의 채널 열들은 각각이 기판 상면에 수직한 제1 방향을 따라 연장되며, 상기 기판 상면에 평행한 제3 방향을 따라 배치된 복수 개의 채널들을 각각 포함할 수 있다. 상기 더미 채널 열들은 각각이 상기 채널 열들 사이에 상기 제1 방향을 따라 연장되며, 상기 제3 방향을 따라 배치된 복수 개의 더미 채널들을 각각 포함한다. 상기 전하 저장막 구조물은 상기 기판 상면에 평행한 제2 방향을 따라 상기 각 채널들 및 각 더미 채널들의 측벽 상에 순차적으로 적층된 터널 절연막 패턴, 전하 저장막 패턴 및 블로킹막 패턴을 포함한다. 상기 복수 개의 게이트 전극들은 상기 각 전하 저장막 구조물들의 측벽 상에 상기 제1 방향을 따라 서로 이격되도록 배치된다. 상기 배선은 상기 더미 채널들과 전기적으로 연결되며, 상기 제3 방향을 따라 연장된다. 상기 비트 라인은 상기 채널들과 전기적으로 연결되며, 상기 제2 방향을 따라 연장된다.
예시적인 실시예들에 있어서, 상기 더미 채널들에 인접한 상기 채널들이 포함된 소자가 읽기(read), 프로그램(program), 검증(verify) 동작할 때, 상기 배선은 상기 더미 채널들에 OV 또는 양의 전압을 인가할 수 있으며,
상기 더미 채널들에 인접한 상기 채널들이 포함된 소자가 소거(erase) 동작할 때, 상기 배선은 상기 제1 채널들을 플로팅시킬 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 장치의 제조 방법에 있어서, 제1 영역과 상기 제1 영역에 인접한 제2 영역을 포함하는 기판 상에 절연막 및 제1 희생막을 교대로 반복적으로 형성한다. 각각이 상기 절연막들 및 상기 제1 희생막들을 관통하며, 상기 기판의 상면에 평행한 제3 방향을 따라 배치된 복수 개의 홀들(holes)을 각각 포함하는 복수 개의 홀 열들(hole columns)을 상기 제1 영역 내에 형성한다. 상기 절연막들 및 상기 제1 희생막들을 부분적으로 제거하여, 적어도 하나의 상기 홀 열들에 포함된 상기 홀들을 상기 제3 방향을 따라 연통시키는 트렌치를 형성한다. 상기 트렌치 및 상기 트렌치에 의해서 연통된 상기 홀들을 절연 물질로 매립하여 분리막 패턴을 형성한다. 상기 매립되지 않은 각 홀들의 측벽 상에 블로킹막 패턴, 전하 저장막 패턴, 터널 절연막 패턴 및 채널을 순차적으로 형성한다. 상기 제1 희생막들을 제거하여 상기 각 블로킹막 패턴들의 측벽을 노출시키는 복수 개의 갭들을 형성한다. 상기 각 갭들을 채우는 게이트 전극을 형성한다.
예시적인 실시예들에 있어서, 상기 홀 열들을 형성하는 단계는, 각각이 상기 기판 상면에 수직한 제1 방향을 따라 연장되고, 상기 제3 방향에서 보았을 때 상기 기판의 제1 영역의 중앙부에 위치하며, 상기 제3 방향을 따라 복수 개로 형성된 제1 홀들을 포함하는 제1 홀 열(hole column)을 형성하는 단계, 상기 제3 방향에 수직한 제2 방향으로 상기 제1 채널 열과 이격되어 상기 제3 방향에서 보았을 때 상기 제1 영역의 가장자리에 위치하는 제2 홀들을 포함하는 제2 홀 열(hole column)들을 형성하는 단계 및 상기 제1 홀들과 상기 제2 홀들 사이에 위치하며, 상기 제1 홀들로부터 상기 제2 방향과 예각을 이루는 제4 방향에 각각 배치되는 복수의 제3 홀들을 포함하는 제3 홀 열들을 형성하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 트렌치를 형성하는 단계는 상기 제1 홀 열들에 포함된 상기 제1 홀들을 연통시킬 수 있고, 상기 블로킹막 패턴, 상기 전하 저장막 패턴, 상기 터널 절연막 패턴 및 상기 채널을 형성하는 단계는 상기 제2 홀들 및 상기 제3 홀들의 측벽 상에 상기 블로킹막 패턴, 상기 전하 저장막 패턴, 상기 터널 절연막 패턴 및 상기 채널을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 트렌치를 형성하는 단계는, 상기 홀들을 매립하는 제2 희생막 패턴을 형성하는 단계 및 상기 제2 희생막 패턴들, 상기 제1 희생막들 및 상기 절연막들을 부분적으로 제거하여, 상기 제2 희생막 패턴의 저면보다 높은 저면을 갖는 트렌치를 형성하는 단계를 포함할 수 있다.
전술한 바와 같이 본 발명의 실시예들에 따르면, 상기 수직형 메모리 장치는 연장부들 및 연결부들을 포함하는 분리막 패턴을 구비할 수 있다. 상기 분리막 패턴은 절연 물질만을 포함하므로, 상기 분리막 패턴의 연장부들과 이에 인접하는 채널들 사이의 커플링 현상을 방지할 수 있다. 또한, 상기 연결부들은 SSL을 상기 제2 방향을 따라 분리시킬 수 있다.
도 1은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 사시도이다.
도 2a는 상기 수직형 메모리 장치를 설명하기 위해 도 1의 III-III' 라인을 따라 자른 수평 단면도이다.
도 2b은 상기 수직형 메모리 장치를 설명하기 위해 도 2a를 각기 I-I' 라인을 따라 자른 수직 단면도(A) 및 II-II' 라인을 따라 자른 수직 단면도(B)이다.
도 3은 상기 수직형 메모리 장치를 설명하기 위한 확대된 사시도이다.
도 4는 상기 수직형 메모리 장치의 분리막 패턴을 설명하기 위한 사시도이다.
도 5는 본 발명의 예시적인 실시예들에 따른 수직형 메모리 장치의 등가 회로도이다.
도 6 내지 도 16은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 수평단면도들, 수직 단면도들 및 사시도들이다.
도 17은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 사시도이다.
도 18은 상기 수직형 메모리 장치를 설명하기 위해 도 17의 I-I' 라인을 따라 자른 수직 단면도(A) 및 II-II' 라인을 따라 자른 수직 단면도(B)이다.
도 19는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 사시도이다.
도 20은 상기 수직형 메모리 장치를 설명하기 위해 도 19의 I-I' 라인을 따라 자른 수직 단면도(A) 및 II-II' 라인을 따라 자른 수직 단면도(B)이다.
도 21은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 수평 단면도이다.
도 22는 상기 수직형 메모리 장치를 설명하기 위해 도 21의 I-I' 라인을 따라 자른 수직 단면도(A) 및 II-II' 라인을 따라 자른 수직 단면도(B)이다.
도 23 내지 도 28은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 수평 단면도들 및 수직 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 수직형 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 사시도이고, 도 2a는 상기 수직형 메모리 장치를 설명하기 위해 도 1의 III-III' 라인을 따라 자른 수평 단면도이며, 도 2b은 상기 수직형 메모리 장치를 설명하기 위해 도 2a의 I-I' 라인을 따라 자른 수직 단면도(A) 및 II-II' 라인을 따라 자른 수직 단면도(B)이고, 도 3은 상기 수직형 메모리 장치를 설명하기 위한 확대된 사시도이며, 도 4는 상기 수직형 메모리 장치의 분리막 패턴을 설명하기 위한 사시도이다.
설명의 편의를 위해서, 도 1에서는 상기 수직형 메모리 장치의 모든 부분을 도시하지는 않으며, 예를 들어 기판, 채널, 게이트 전극, 패드, 비트 라인 콘택 및 비트 라인 등을 도시하고 있다. 한편, 상기 도면들에서 기판 상면에 수직한 방향을 제1 방향, 상기 기판 상면에 평행하면서 서로 수직한 두 방향들을 각각 제2 및 제3 방향으로 정의하며, 도면상에서 화살표로 표시된 방향 및 이의 반대 방향은 모두 동일한 방향으로 간주한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하다.
도 1 내지 도 4을 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 각각 상기 제1 방향을 따라 연장되는 복수 개의 채널들(170)과, 각 채널들(170)의 외측벽을 둘러싸도록 적층된 전하 저장막 구조물(160)과, 각 채널들(170)의 일부 외측벽을 둘러싸도록 각 전하 저장막 구조물들(160)의 외측벽 상에 적층된 제2 블로킹막 패턴(215)을 포함한다.
또한, 상기 수직형 메모리 장치는 채널들(170)의 외측벽의 일부를 둘러싸도록 제2 블로킹막 패턴들(215)의 측벽 상에 형성된 게이트 전극들(222, 224, 226)을 포함한다. 게이트 전극들(222, 224, 226)은 제1 절연막 패턴(115), 제3 절연막 패턴(230) 및 분리막 패턴(150)에 의해서 서로 분리될 수 있다. 한편, 상기 수직형 메모리 장치는 채널들(170)에 전기적으로 연결된 비트 라인(265)을 더 포함할 수 있다.
기판(100)은 예를 들어 실리콘, 게르마늄과 같은 반도체 물질을 포함할 수 있다. 기판(100)은 제1 영역(IV) 및 제2 영역(V)으로 구분될 수 있다. 예시적인 실시예들에 있어서, 제1 영역(IV)은 채널들(170)이 배치되는 셀 영역일 수 있으며, 제2 영역(V)은 게이트 전극들(222, 224, 226)을 분리하기 위한 워드 라인 컷(word line cut) 영역일 수 있다. 제1 영역들(IV)은 상기 제3 방향을 따라 연장할 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있으며, 제2 영역(V)은 제1 영역들(IV) 사이에 배치되여, 상기 제3 방향을 따라 연장할 수 있다.
각 채널들(170)은 제1 영역(IV) 내에서 상기 제1 방향을 따라 연장될 수 있다. 예시적인 실시예들에 있어서, 채널들(170)은 중앙부가 비어있는 컵 형상을 가질 수 있으며, 채널들(170)의 내벽에 의해 정의되는 공간은 제2 절연막 패턴(180)으로 채워질 수 있다. 다른 예시적인 실시예들에 있어서, 채널들(170)은 필러(pillar) 형상을 가질 수 있다. 예를 들어, 채널들(170)은 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 채널들(170)은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 채널 어레이(array)가 정의될 수 있다.
상기 채널 어레이는 상기 수직형 메모리 장치의 제조 방법에 관한 실시예에서 설명되는 홀 어레이(도 7a 참조)에 따라 배치될 수 있다. 예시적인 실시예들에 있어서, 상기 제3 방향에서 보았을 때 기판(100)의 제1 영역(IV)의 중앙부에 위치하는 제1 홀들(130a, 도 7a 참조) 내에는 채널들이 형성되지 않으며, 상기 제3 방향에서 보았을 때 기판(100)의 제1 영역(IV)의 가장자리에 위치하는 제2 및 제3 홀 열들(130b, 130c, 도 7a 참조) 내에 채널들이 형성될 수 있다. 이에 따라, 채널들(170)은 전체적으로 상기 제3 방향을 기준으로 지그재그(zigzag)로 배열될 수 있다. 이와 같이 채널들(170)이 지그재그로 배열됨에 따라서, 단위 면적 내에 보다 많은 수의 채널들(170)이 배열될 수 있다.
도 3을 참조하면, 각 채널들(170)의 외측벽에 위치하는 전하 저장막 구조물(160)은 순차적으로 적층된 터널 절연막 패턴(166), 전하 저장막 패턴(164) 및 제1 블로킹막 패턴(162)을 포함할 수 있다. 구체적으로, 터널 절연막 패턴들(166), 전하 저장막 패턴들(164) 및 제1 블로킹막 패턴들(162)은 각 채널들(170)의 외측벽 및 저면을 둘러쌀 수 있다. 예시적인 실시예들에 있어서, 전하 저장막 구조물들(160)도 각기 채널들(170)에 대응하여 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 터널 절연막 패턴들(166)은 실리콘 산화물과 같은 산화물을 포함할 수 있고, 전하 저장막 패턴들(164)은 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 제1 블로킹막 패턴들(162)은 실리콘 산화물과 같은 산화물을 포함할 수 있다.
한편, 각 채널들(170)의 하부는 전하 저장막 구조물들(160)을 관통하여 기판(100) 상면에 접촉할 수 있다.
또한, 각 채널들(170) 상부에는 패드(185)가 추가적으로 배치될 수 있다. 예시적인 실시예들에 있어서, 패드(185)는 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 블로킹막 패턴들(162)의 측벽에 상기 제1 방향을 따라 복수 개로 형성되는 제1 절연막 패턴들(115)이 배치될 수 있다. 예를 들어, 제1 절연막 패턴들(115)은 실리콘 산화물을 포함할 수 있다. 또한, 복수 개의 제1 절연막 패턴들(115) 사이의 공간은 갭(200)으로 정의할 수 있다.
제2 블로킹막 패턴들(215)은 갭(200)에 의해 노출된 제1 블로킹막 패턴들(162)의 외측벽을 둘러쌀 수 있다. 이에 따라, 채널들(170)의 일부 외측벽도 제2 블로킹막 패턴(215)에 의해 둘러싸일 수 있다. 제2 블로킹막 패턴(215)은 또한 갭(200)의 내벽 상에도 형성될 수 있으며, 이에 따라 상단 및 하단이 상기 제2 및 제3 방향을 따라 연장될 수 있다. 제2 블로킹막 패턴(215)은 예를 들어, 알루미늄 산화물 또는 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
게이트 전극(222, 224, 226)은 갭(200) 내부를 채우도록 제2 블로킹막 패턴(215) 상에 형성될 수 있다. 예시적인 실시예들에 있어서, 게이트 전극(222, 224, 226)은 상기 제3 방향을 따라 연장될 수 있다.
게이트 전극(222, 224, 226)은 상기 제1 방향을 따라 순차적으로 형성된 그라운드 선택 라인(Ground Selection Line: GSL)(226), 워드 라인(222) 및 스트링 선택 라인(String Selection Line: SSL)(224)을 포함할 수 있다.
각 GSL(226), 워드 라인(222) 및 SSL(224)은 1개 혹은 복수 개의 층에 형성될 수 있다. 본 실시예에서, 각 GSL(226) 및 SSL(224)은 1개의 층에 형성되고, 워드 라인(222)은 GSL(226)과 SSL(224) 사이에 4개의 층으로 형성된다. 하지만, 예를 들어, 각 GSL(226) 및 SSL(224)은 2개의 층에 형성되고, 워드 라인(222)은 2개, 8개, 16개, 24개 또는 32개의 층에 형성될 수도 있다.
예시적인 실시예들에 따르면, 게이트 전극(222, 224, 226)은 금속을 포함할 수 있다. 예를 들어, 게이트 전극(222, 224, 226)은 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함할 수 있다.
한편, 게이트 전극들(222, 224, 226)은 상기 제2 방향을 따라 복수 개로 배치될 수 있다. 구체적으로, 게이트 전극들(222, 224, 226)은 상기 제3 방향으로 연장된 제3 절연막 패턴(230) 및 분리막 패턴(150)에 의해서 분리될 수 있다.
제3 절연막 패턴(230)은 기판(100)의 제2 영역(V)에 위치하며, 상기 제1 방향 및 제3 방향을 따라 연장할 수 있다. 이에 따라, 워드 라인(222), SSL(224) 및 GSL(226)은 제3 절연막 패턴(230)에 의해서 상기 제2 방향으로 서로 분리될 수 있다.
한편, 분리막 패턴(150)은 상기 제3 방향에서 볼 때, 기판(100)의 제1 영역(IV)의 중앙부에 위치할 수 있다. 분리막 패턴(150)은 각각이 상기 제1 방향을 따라 연장된 복수 개의 연장부들(150a) 및 상기 제3 방향을 따라 연장부들(150a)을 연결하는 연결부들(150b)를 포함할 수 있다.
예시적인 실시예들에 있어서, 연장부들(150a)은 각기 상기 제1 방향을 따라 연장하며, 상기 제3 방향을 따라 서로 이격되어 배치될 수 있다. 이에 따라, 연장부들(150a)의 저면은 기판(100)의 상면과 직접적으로 접촉할 수 있으며, 연장부들(150a)의 상면은 SSL(224)의 상면보다 높을 수 있다.
연결부들(150b)은 상기 제3 방향을 따라 연장부들(150a) 사이에 위치할 수 있다. 연결부들(150b)은 SSL(224)을 관통하도록 형성될 수 있으며, 이에 따라, SSL(224)은 연결부들(150b)에 의해서 상기 제2 방향으로 서로 분리될 수 있으나, 연결부들(150b)은 워드 라인(222)을 관통하지 않는다. 즉, 연결부들(150b)은 동일한 워드 라인(222)을 공유하는 채널들(170)의 SSL(224)을 상기 제2 방향을 따라 분리할 수 있다.
즉, 연결부들(150b)의 저면은 SSL(224)의 저면과 동일하거나 보다 낮을 수 있으나, 워드 라인(222)의 상면보다 높을 수 있다. 또한, 연결부들(150b)의 상면은 연장부들(150a)의 상면과 동일한 높이를 가질 수 있다. 이에 따라, 연결부들(150b)의 저면은 연장부들(150a)의 저면보다 높을 수 있다. 상기 제2 방향으로 연결부들(150b)의 폭은 상기 제2 방향으로 상기 제1 연장부들(150a)의 직경보다 작을 수 있다.
예시적인 실시예들에 있어서, 분리막 패턴(150)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 즉, 분리막 패턴(150)은 도전성 물질 또는 반도체 물질을 포함하지 않을 수 있다. 이에 따라, 분리막 패턴(150)의 연장부들(150a)과 인접한 채널들(170) 사이의 커플링 현상을 방지할 수 있다.
이에 따라, 각 채널들(170), 각 전하 저장막 구조물들(160) 및 게이트 전극들(222, 224, 226)은 메모리 셀을 정의할 수 있다. 상기 메모리 셀들은 채널(170)의 측벽 상에 배치되며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
비트 라인(265)은 비트 라인 콘택(260)에 의해 채널들(170) 및 패드들(185)에 전기적으로 연결될 수 있다. 비트 라인(265)은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 포함할 수 있다. 예시적인 실시예들에 따르면, 비트 라인(265)은 상기 제2 방향으로 연장되며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다.
비트 라인 콘택(260)은 제4 절연막(240)을 관통할 수 있다. 비트 라인 콘택(260)은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 포함할 수 있다.
전술한 바와 같이, 상기 수직형 메모리 장치는 연장부들(150a) 및 연결부들(150b)을 포함하는 분리막 패턴(150)을 구비할 수 있다. 분리막 패턴(150)은 절연 물질만을 포함하므로, 분리막 패턴(150)의 연장부들(150a)과 이에 인접하는 채널들(170) 사이의 커플링 현상을 방지할 수 있다. 또한, 연결부들(150b)은 SSL(224)을 상기 제2 방향을 따라 분리시킬 수 있다.
도 5는 본 발명의 예시적인 실시예들에 따른 수직형 메모리 장치의 등가 회로도이다.
도 5를 도 1 내지 4와 같이 참조하면, 본 발명의 실시예들에 따른 수직형 메모리 장치에 있어서 워드 라인(222)과 채널들(170)은 메모리 셀(10)을 정의하고, SSL(224)과 채널들(170)은 상부 비메모리 셀(20)을 정의하며, GSL(226)과 채널들(170)은 하부 비메모리 셀(30)을 정의할 수 있다.
상기 제1 방향을 따라 배치된 상부 비메모리 셀(20)과 하부 비메모리 셀(30), 그리고 이들 사이에 위치하는 복수 개의 메모리 셀들(10)이 하나의 셀 스트링(40)을 구성할 수 있다. 각각 셀 스트링(40)은 비트라인(265)에 전기적으로 연결될 수 있다.
도 5에 도시된 등가회로도는 도 1 내지 도 4를 참조로 설명한 수직형 메모리 장치뿐만 아니라 본 명세서에 개시된 모든 수직형 메모리 장치에 적용될 수 있다.
복수 개의 워드 라인들(222)은 각기 상기 제3 방향을 연장할 수 있으며, 상기 제1 방향 및 제2 방향을 따라 이격될 수 있다. 이에 따라, 복수 개의 워드 라인들(222)과 복수 개의 채널들(170) 사이에 복수 개의 메모리 셀(10)이 3차원적으로 분포될 수 있다.
또한, 복수 개의 SSL(224)은 상기 제3 방향을 따라 연장되며, 상기 제2 방향을 따라 복수 개로 배치될 수 있다. 또한, 각 SSL(224)은 하나의 셀 스트링(40)에 대응하여 배치될 수 있다. 이에 따라, SSL(224)을 포함하는 상부 비메모리 셀(20)에 의해서, 비트 라인(265)에 연결된 복수 개의 셀 스트링들(40) 중에서 하나의 셀 스트링(40)이 독립적으로 선택될 수 있다. GSL(226)은 채널(170)과 기판(100) 사이의 전기적 연결을 제어할 수 있다.
도 6 내지 도 16은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 수평단면도들, 수직 단면도들 및 사시도들이다.
도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a 및 도 16a는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 수평 단면도들이고, 도 6, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 도 14, 도 15 및 도 16b는 상기 수직형 메모리 장치의 제조 방법을 설명하기 위한 수직 단면도들이고, 도 11c는 상기 수직형 메모리 장치의 제조 방법을 설명하기 위한 부분 사시도이다. 특히, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 도 14, 도 15 및 도 16b는 수평 단면도들의 I-I' 라인을 따라 자른 수직 단면도(A) 및 II-II' 라인을 따라 자른 수직 단면도(B)를 함께 도시했다. 상기 도면들은 예시적으로 도 1 내지 도 4에 도시된 수직형 메모리 장치를 제조하는 방법을 도시하지만, 반드시 이에 국한되는 것은 아니다.
도 6을 참조하면, 기판(100) 상에 제1 절연막(110) 및 제1 희생막(120)을 교대로 반복적으로 적층한다. 이에 따라, 복수의 제1 절연막들(110) 및 복수의 제1 희생막들(120)이 기판(100)의 상면에 수직한 제1 방향을 따라 교대로 적층될 수 있다.
기판(100)은 실리콘, 게르마늄 등과 같은 반도체 물질을 포함할 수 있다. 기판(100)은 제1 영역(IV) 및 제2 영역(V)으로 구분될 수 있다. 예시적인 실시예들에 있어서, 제1 영역(IV)은 이후 설명되는 채널들(170, 도 11a 참조)이 배치되는 셀 영역일 수 있으며, 제2 영역(V)은 이후 설명되는 게이트 전극들(222, 224, 226, 도 15 참조)을 분리하기 위한 워드 라인 컷(word line cut) 영역일 수 있다.
예시적인 실시예들에 따르면, 제1 절연막들(110) 및 제1 희생막들(120)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성할 수 있다. 특히, 기판(100) 상면에 직접 형성되는 최하층 제1 절연막(110)의 경우, 기판(100) 상면에 대한 열산화 공정에 의해 형성될 수도 있다. 예시적인 실시예들에 따르면, 제1 절연막들(110)은 실리콘 산화물을 사용하여 형성될 수 있으며, 제1 희생막들(120)은 제1 절연막들(110)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물을 사용하여 형성될 수 있다.
제1 절연막들(110) 및 제1 희생막들(120)이 적층되는 수는 이후 형성되는 그라운드 선택 라인(GSL)(226, 도 15 참조), 워드 라인(222, 도 15 참조) 및 스트링 선택 라인(SSL)(224, 도 15 참조)이 적층되는 수에 따라 달라질 수 있다. 본 실시예에서, GSL(226) 및 SSL(224)은 각각 1개의 층에 형성되고, 워드 라인(222)은 4개의 층에 형성된다. 이에 따라, 제1 희생막들(120)은 모두 6개의 층으로 적층되고 제1 절연막들(110)은 모두 7개의 층으로 적층될 수 있다. 하지만, 제1 절연막들(110) 및 제1 희생막들(120)이 적층되는 수는 이에 한정되지는 않으며, 예를 들어, GSL(226) 및 SSL(224)은 각각 2개의 층에 형성되고 워드 라인들(222)은 2개, 8개, 16개, 24개 혹은 32개의 층에 형성될 수도 있으며, 이 경우 제1 희생막들(120) 및 제1 절연막들(110)이 적층되는 수도 이에 따라 조절될 수 있다.
도 7a 및 도 7b를 참조하면, 제1 절연막들(110) 및 제1 희생막들(120)을 관통하여 기판(100) 상면을 노출시키는 복수 개의 홀들(holes)(130)을 형성하고, 홀들(130)을 채우는 제2 희생막 패턴(135)을 형성한다.
구체적으로, 홀들(130)은 최상층 제1 절연막(110) 상에 하드 마스크(도시되지 않음)를 형성하고, 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 형성될 수 있고, 제2 희생막 패턴(135)은 상기 하드 마스크 상에 홀들(130)을 채우는 제2 희생막을 형성한 후, 평탄화 공정 또는 등방성 식각 공정을 수행하여 상기 제2 희생막 상부를 제거하여 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 하드 마스크는 제1 절연막들(110) 및 제1 희생막들(120)이 각각 포함하는 실리콘 산화물 및 실리콘 질화물과 식각 선택비를 갖는 물질, 예를 들어 폴리실리콘, 비정질 실리콘 등을 사용하여, CVD 공정, PECVD 공정, ALD 공정 등을 통해 형성될 수 있다. 이에 따라, 각 홀들(130) 은 상기 제1 방향으로 연장되도록 형성될 수 있다. 다만, 상기 건식 식각 공정의 특성 상, 각 홀들(130)은 아래로 갈수록 폭이 좁아지도록 형성될 수도 있다.
예시적인 실시예들에 따르면, 제1 영역(IV) 내에는 상기 제2 방향 및 상기 제3 방향을 따라 복수 개의 홀들(130a, 130b, 130c)이 형성될 수 있다.
제1 영역(IV) 내에 반복적으로 형성된 홀들(130a, 130b, 130c)에 의해서 홀 어레이(array)가 정의될 수 있다. 예시적인 실시예들에 있어서, 상기 홀 어레이는 상기 제3 방향에서 보았을 때 기판(100)의 제1 영역(IV)의 중앙부에 위치하며, 상기 제3 방향을 따라 복수 개로 형성된 제1 홀들(130a)을 포함하는 제1 홀 열(hole column), 상기 제3 방향에서 보았을 때 기판(100)의 제1 영역(IV)의 가장자리에 위치하며, 상기 제3 방향을 따라 복수 개로 형성된 제2 홀들(130b)을 포함하는 제2 홀 열들, 및 상기 제1 홀들(130a)과 상기 제2 홀들(130b)의 사이에 위치하는 제3 홀들(130c)을 포함하는 제3 홀 열들을 포함할 수 있다. 이때, 제3 홀들(130c)은 제1 홀들(130a) 또는 제2 홀들(130b)로부터 상기 제2 방향 혹은 제3 방향과 예각을 이루는 제4 방향에 각각 위치할 수 있다. 이에 따라, 제1, 제2 및 제3 홀들(130a, 130b, 130c)은 전체적으로 상기 제3 방향을 기준으로 지그재그(zigzag)로 배열될 수 있다. 이와 같이 제1, 제2 및 제3 홀들(130a, 130b, 130c)이 지그재그로 배열됨에 따라서, 단위 면적 내에 보다 많은 수의 홀들(130)이 배열될 수 있다.
이에 따라, 하나의 제1 영역(IV) 내에는 하나의 제1 홀 열, 2개의 제2 홀 열 및 2개의 제3 홀 열로 구성된 하나의 홀 어레이(array)가 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 희생막은 제1 절연막들(110) 및 제1 희생막들(120)과 식각 선택비를 갖는 물질을 사용하여 형성할 수 있다. 예를 들어, 제1 절연막들(110)이 실리콘 산화물을 포함하고, 제1 희생막들(120)이 실리콘 질화물을 포함하는 경우, 상기 제2 희생막은 SOH(spin on hardmask)막을 코팅하여 형성할 수 있다.
도 8a 및 도 8b를 참조하면, 제2 희생막 패턴(135), 제1 절연막(110) 및 제1 희생막(120)을 부분적으로 제거하여, 제1 트렌치(140)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 트렌치(140)는 사진 식각 공정을 통해, 이후 SSL(224, 도 15 참조)이 형성되는 층의 제1 희생막들(120) 및 이들 상에 형성된 제1 절연막들(110)을 관통하도록 형성될 수 있으며, 나아가 제1 트렌치(140)는 SSL(217)이 형성되는 층의 제1 희생막(120) 바로 아래에 형성된 제1 절연막(110)도 부분적으로 관통할 수 있다.
예시적인 실시예들에 있어서, 제1 트렌치(140)는 상기 제3 방향으로 연장되도록 형성될 수 있으며, 제1 홀들(130a)을 채우는 제2 희생막 패턴(135)과 겹치도록 배치될 수 있다. 또한, 제1 트렌치(140)의 상기 제2 방향으로의 폭은 제1 홀(130a)의 상기 제2 방향으로의 직경보다 작을 수 있다.
도 9a 및 도 9b를 참조하면, 제1 홀들(130a)을 채우는 제2 희생막 패턴(135)을 제거할 수 있다.
예시적인 실시예들에 있어서, 제2 홀들(130b)과 제3 홀들(130c)을 채우는 제2 희생막 패턴(135) 및 제1 절연막(110) 상에 마스크를 형성한 후, 식각 공정을 수행하여 제1 홀들(130a)을 채우는 제2 희생막 패턴(135)을 제거할 수 있다.
이에 따라, 제1 홀들(130a)과 제1 트렌치(140)는 서로 연통될 수 있다. 즉, 제1 트렌치(140)은 상기 제3 방향을 따라 연장되므로, 상기 제3 방향을 따라 복수 개로 배치된 제1 홀들(130a)은 제1 트렌치(140)에 의해서 연통될 수 있다.
도 10a 및 도 10b를 참조하면, 제1 홀들(130a) 및 제1 트렌치(140)를 채우는 분리막 패턴(150)을 형성할 수 있다.
구체적으로, 제1 절연막(110) 상에 제1 홀들(130a) 및 제1 트렌치(140)를 채우는 분리막을 형성한 후, 최상층 제1 절연막(110)의 상면이 노출될 때까지 상기 분리막을 평탄화하여, 분리막 패턴(150)을 형성할 수 있다.
상기 분리막은 제1 희생막들(120)에 대해 식각 선택비를 갖는 물질, 예를 들어 실리콘 산화물과 같은 산화물을 사용하여 형성될 수 있다. 또한, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정을 통해 수행될 수 있다.
이에 따라, 분리막 패턴(150)은 각 제1 홀들(130a)을 매립하는 연장부(150a) 및 제1 트렌치(140)를 매립하는 연결부들(150b)를 포함할 수 있다.
예시적인 실시예들에 있어서, 연장부들(150a)은 제1 홀들(130a)에 따라 상기 제1 방향을 따라 연장하며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 이에 따라, 연장부들(150a)의 저면은 기판(100)의 상면과 직접적으로 접촉할 수 있다.
연결부들(150b)은 상기 제3 방향을 따라 연장부들(150a) 사이에 위치하여, 연장부들(150a)을 연결시킬 수 있다. 연결부들(150b)은 이후 SSL(224, 도 15 참조)이 형성되는 층의 제1 희생막들(120) 및 이들 상에 형성된 제1 절연막들(110)을 관통하도록 형성될 수 있으며, 나아가 연결부들(150b)은 SSL(224)이 형성되는 층의 제1 희생막(120) 바로 아래에 형성된 제1 절연막(110)도 부분적으로 관통할 수 있다. 하지만, 연결부들(150b)은 이후 워드 라인(222, 도 15 참조)이 형성되는 층의 제1 희생막들(120)을 관통하지 않는다. 이에 따라, 연결부들(150b)의 저면은 연장부들(150a)의 저면보다 높을 수 있다. 또한, 상기 제2 방향으로 연결부들(150b)의 폭은 상기 제2 방향으로 상기 제1 연장부들(150a)의 직경보다 작을 수 있다.
예시적인 실시예들에 있어서, 분리막 패턴(150)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 즉, 분리막 패턴(150)은 도전성 물질 또는 반도체 물질을 포함하지 않을 수 있다. 이에 따라, 분리막 패턴(150)의 연장부들(150a)과 이에 인접한 채널들(170, 도 11a 참조) 사이의 커플링 현상을 방지할 수 있다.
도 11a, 도 11b 및 도 11c를 참조하면, 제2 희생막 패턴(135)을 제거한 후, 각 제2 홀들(130b) 및 제3 홀들(130c)을 채우는 전하 저장막 구조물(160), 채널들(170) 및 제2 절연막 패턴(180)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 홀들(130b) 및 제3 홀들(130c)의 내측벽, 기판(100)의 상면 및 최상층 제1 절연막(110)의 상면에 블로킹막, 전하 저장막 및 터널 절연막을 순차적으로 형성한 후, 상기 블로킹막, 상기 전하 저장막 및 상기 터널 절연막의 저면을 각기 부분적으로 제거하여 제1 리세스를 형성하고, 상기 제1 리세스들, 제2 홀들(130b) 및 제3 홀들(130c)의 내벽 상에 채널막을 한다. 이후, 상기 제1 리세스들, 제2 홀들(130b) 및 제3 홀들(130c)을 충분히 채우는 제3 절연막을 형성한 후, 최상층 제1 절연막(110)의 상면이 노출될 때까지 평탄화 공정을 수행하여, 제1 블로킹막 패턴들(162), 전하 저장막 패턴들(164), 터널 절연막 패턴들(166), 채널들(170) 및 제2 절연막 패턴들(180)을 형성할 수 있다. 이때. 각 제1 블로킹막 패턴들(162), 각 전하 저장막 패턴들(164) 및 각 터널 절연막 패턴들(166)은 전하 저장막 구조물(160)을 정의할 수 있다.
예시적인 실시예들에 있어서, 상기 블로킹막은 실리콘 산화물과 같은 산화물을 사용하여 형성할 수 있고, 상기 전하 저장막은 실리콘 질화물과 같은 질화물을 사용하여 형성할 수 있으며, 상기 터널 절연막은 실리콘 산화물과 같은 산화물을 사용하여 형성할 수 있다.
예시적인 실시예들에 있어서, 채널들(170)은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 채널 어레이(array)가 정의될 수 있다. 즉, 제2 홀들(130b)을 채우는 채널들(170)과 제3 홀들(130c)을 채우는 채널들(170) 전체적으로 상기 제3 방향을 기준으로 지그재그(zigzag)로 배열될 수 있다. 이와 같이 채널들(170)이 지그재그로 배열됨에 따라서, 단위 면적 내에 보다 많은 수의 채널들(170)이 배열될 수 있다.
도 12a 및 도 12b를 참조하면, 채널들(170), 전하 저장막 구조물들(160), 제2 절연막 패턴들(180) 및 분리막 패턴(150)의 상부를 제거하여 제2 리세스를 형성하고, 상기 제2 리세스를 채우는 패드(185)를 형성한다.
구체적으로, 채널들(170), 전하 저장막 구조물들(160), 제2 절연막 패턴들(180) 및 분리막 패턴(150)의 상부를 에치 백 공정을 통해 제거하여 제2 리세스를 형성한다. 이후, 상기 제2 리세스를 채우는 패드막을 채널들(170), 전하 저장막 구조물들(160), 제2 절연막 패턴들(180) 및 분리막 패턴(150)의 상면 및 최상층 제1 절연막(110) 상에 형성하고, 최상층 제1 절연막(110)의 상면이 노출될 때까지 상기 패드막의 상부를 평탄화하여 패드(185)를 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 패드막은 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 비정질 실리콘을 사용하여 형성될 수 있으며, 상기 패드막이 비정질 실리콘을 사용하여 형성되는 경우, 이를 결정화시키는 공정이 추가적으로 수행될 수 있다.
도 13a 및 도 13b를 참조하면, 제1 절연막들(110) 및 제1 희생막들(120)을 관통하는 제1 개구(190)를 형성하여 기판(100) 상면을 노출시킨 후, 제1 희생막들(120)을 제거하여, 각 층의 제1 절연막 패턴들(115) 사이에 갭(200)을 형성한다.
예시적인 실시예들에 따르면, 제1 개구(190)는 최상층 제1 절연막(110) 상에 하드 마스크(도시되지 않음)를 형성하고, 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 형성될 수 있다. 이에 따라, 제1 개구(190)는 상기 제1 방향 및 상기 제3 방향으로 연장되도록 형성될 수 있다.
예시적인 실시예들에 따르면, 제1 개구(190)는 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 즉, 제1 개구(190)은 제1 영역(IV)들 사이에 위치하는 제2 영역(V)에서 기판(100) 상면을 노출시키도록 형성될 수 있다.
또한, 제1 절연막들(110)은 각각 제1 절연막 패턴들(115)로 변환될 수 있다. 이때, 각 층의 제1 절연막 패턴들(115)은 상기 제3 방향을 따라 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
이후, 인산 혹은 황산을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 제1 개구(190)에 의해 노출된 제1 희생막들(120)을 제거할 수 있다. 이에 따라, 갭(200)에 의해 제1 블로킹막 패턴(162)의 외측벽 일부가 노출될 수 있다.
도 14를 참조하면, 노출된 제1 블로킹막 패턴(162)의 외측벽, 갭(200)의 내벽, 제1 절연막 패턴(115)의 표면, 노출된 기판(100) 상면, 패드(185)에 제2 블로킹막(210)을 형성하고, 갭(200)의 나머지 부분을 충분히 채우는 게이트 전극막(220)을 제2 블로킹막(210) 상에 형성한다.
이후, 제2 블로킹막(210)은, 예를 들어, 알루미늄 산화물 또는 실리콘 산화물과 같은 절연 물질을 사용하여 형성할 수 있다. 일 실시예에 있어서, 제2 블로킹막(210)은 순차 흐름 증착(Sequential Flow Deposition: SFD) 공정 혹은 ALD 공정을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 게이트 전극막(220)은 금속을 사용하여 형성될 수 있다. 예를 들어, 게이트 전극막(220)은 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 사용하여 형성될 수 있다. 게이트 전극막(220)이 예를 들어 텅스텐을 포함하는 경우, 게이트 전극막(220)은 WF6을 소스 가스로 하는 CVD 공정 혹은 ALD 공정 등을 통해 형성될 수 있다.
도 15를 참조하면, 게이트 전극막(220)을 부분적으로 제거하여, 갭(200) 내부에 게이트 전극들(222, 224, 226)을 형성한다.
예시적인 실시예들에 따르면, 게이트 전극막(220)은 습식 식각 공정을 통해 부분적으로 제거될 수 있다. 예시적인 실시예들에 있어서, 게이트 전극(222, 224, 226)은 갭(200) 내부를 채우면서, 상기 제3 방향을 따라 연장될 수 있다.
게이트 전극(222, 224, 226)은 기판(100) 상면으로부터 상기 제1 방향을 따라 순차적으로 형성된 GSL(226), 워드 라인(222) 및 SSL(224)을 포함할 수 있다. 이때, 각 GSL(226), 워드 라인(222) 및 SSL(224)은 1개 혹은 수 개의 층에 형성될 수 있으며, 본 실시예에서 GSL(226) 및 SSL(224)은 1개의 층에 형성되고, 워드 라인(222)은 GSL(226) 및 SSL(224) 사이의 4개의 층으로 형성된다.
한편, GSL(226)은 기판(100)의 상면에 인접하여 형성되고, 워드 라인(222) 및 SSL(224)은 채널들(170)에 인접하여 형성되며, 특히 SSL(224)은 분리막 패턴(150)의 연결부들(150b)에 인접하여 형성된다. 즉, 분리막 패턴(150)의 연결부들(150b)은 상기 제3 방향을 따라 연장되며, 상기 제1 방향으로 SSL(224)을 관통하도록 배치된다. 이에 따라, SSL(224)은 연결부들(150b)을 중심으로 상기 제2 방향을 따라 서로 분리되도록 형성될 수 있다.
한편, 게이트 전극막(220)을 부분적으로 제거할 때, 제1 절연막 패턴(115)의 표면, 기판(100) 상면, 패드(185) 상면의 제2 블로킹막(210) 부분이 함께 제거될 수 있으며, 이에 따라 제2 블로킹막 패턴(215)이 형성될 수 있다.
한편, 게이트 전극막(220) 및 제2 블로킹막(210)이 부분적으로 제거됨에 따라, 기판(100) 상부를 노출시키며 상기 제3 방향으로 연장되는 제1 개구(190)가 다시 형성되며, 상기 노출된 기판(100) 상부에 불순물을 주입하여 불순물 영역(105)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 불순물은 인, 비소와 같은 n형 불순물을 포함할 수 있다. 예시적인 실시예들에 따르면, 불순물 영역(105)은 상기 제3 방향으로 연장되어 공통 소스 라인(Common Source Line: CSL)의 역할을 수행할 수 있다.
도 16a 및 도 16b를 참조하면, 제1 개구(190)를 채우는 제3 절연막 패턴(230)을 형성한 후, 비트 라인(265)과 이에 연결되는 비트 라인 콘택(260)을 형성할 수 있다.
예시적인 실시예들에 따르면, 제3 절연막 패턴(230)은 제1 개구(190)를 채우는 제3 절연막을 기판(100) 및 최상층 제1 절연막 패턴(115) 상에 형성한 후, 최상층 제1 절연막 패턴(115)의 상면이 노출될 때까지 상기 제3 절연막 상부를 평탄화함으로써, 형성할 수 있다.
이후, 제1 및 제3 절연막 패턴들(115, 230) 및 패드(185) 상에 제4 절연막(240)을 형성하고, 패드(185) 상면을 노출시키는 개구를 형성한다. 또한, 상기 개구를 채우는 비트 라인 콘택(260)을 패드(185) 상에 형성하고, 비트 라인 콘택(260)에 전기적으로 연결되는 비트 라인(265)을 형성하여 상기 수직형 메모리 장치를 완성한다. 예시적인 실시예들에 있어서, 비트 라인(265)은 상기 제2 방향을 따라 연장하며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다.
전술한 바와 같이, 상기 수직형 메모리 장치의 제조 방법은 연장부들(150a) 및 연결부들(150b)을 구비하는 분리막 패턴(150)을 형성하는 단계를 포함할 수 있다. 분리막 패턴(150)은 실리콘 산화물과 같은 절연 물질만을 사용하여 형성되므로, 분리막 패턴(150)의 연장부들(150a)과 이에 인접하는 채널들(170) 사이의 커플링 현상을 방지할 수 있다. 또한, 연결부들(150b)은 SSL(224)을 상기 제2 방향을 따라 분리시킬 수 있다.
도 17은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 사시도이고, 도 18은 상기 수직형 메모리 장치를 설명하기 위해 도 17의 I-I' 라인을 따라 자른 수직 단면도(A) 및 II-II' 라인을 따라 자른 수직 단면도(B)이다.
상기 수직형 메모리 장치는 패드(185)가 생략된 것을 제외하면, 도 1 내지 도 4를 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하여 이에 대한 자세한 설명은 생략한다.
상기 수직형 메모리 장치는 기판(100) 상에 각각 상기 제1 방향을 따라 연장되는 복수 개의 채널들(170)과, 각 채널들(170)의 외측벽을 둘러싸도록 적층된 전하 저장막 구조물(160)을 포함한다.
또한, 상기 수직형 메모리 장치는 채널들(170)의 외측벽의 일부를 둘러싸는 게이트 전극들(222, 224, 226)을 포함한다. 게이트 전극들(222, 224, 226)은 제1 절연막 패턴(115), 제3 절연막 패턴(230) 및 분리막 패턴(151)에 의해서 서로 분리될 수 있다. 한편, 상기 수직형 메모리 장치는 채널들(170)에 전기적으로 연결된 비트 라인(265)을 더 포함할 수 있다.
도 1 내지 도 4를 참조로 설명한 수직형 메모리 장치와 비교하여 각 채널들(170) 및 분리막 패턴(151) 상부에 배치된 패드가 생략될 수 있다. 이에 따라 분리막 패턴(151)은 상이한 형태를 가질 수 있다.
분리막 패턴(151)은 각각이 상기 제1 방향을 따라 연장된 복수 개의 연장부들(151a) 및 상기 제3 방향을 따라 연장부들(151a)을 연결하는 연결부들(151b)을 포함할 수 있다. 분리막 패턴(151)의 연장부들(151a) 및 연결부들(151b)은 채널(170)의 상면과 동일한 높이의 상면을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 연장부들(151a) 및 연결부들(151b)을 포함하는 분리막 패턴(151)을 구비할 수 있다. 분리막 패턴(151)은 절연 물질만을 포함하므로, 분리막 패턴(151)의 연장부들(151a)과 이에 인접하는 채널들(170) 사이의 커플링 현상을 방지할 수 있다. 또한, 연결부들(151b)은 SSL(224)을 상기 제2 방향을 따라 분리시킬 수 있다.
도 19는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 사시도이고, 도 20은 상기 수직형 메모리 장치를 설명하기 위해 도 19의 I-I' 라인을 따라 자른 수직 단면도(A) 및 II-II' 라인을 따라 자른 수직 단면도(B)이다.
상기 수직형 메모리 장치는 반도체 패턴(155)이 형성된 것을 제외하면, 도 1 내지 도 4를 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하여 이에 대한 자세한 설명은 생략한다.
상기 수직형 메모리 장치는 기판(100) 상에 각각 상기 제1 방향을 따라 연장되는 복수 개의 채널들(170)과, 각 채널들(170)의 외측벽을 둘러싸도록 적층된 전하 저장막 구조물(160)을 포함한다.
또한, 상기 수직형 메모리 장치는 채널들(170)의 외측벽의 일부를 둘러싸는 게이트 전극들(222, 224, 226)을 포함한다. 게이트 전극들(222, 224, 226)은 제1 절연막 패턴(115), 제3 절연막 패턴(230) 및 분리막 패턴(152)에 의해서 서로 분리될 수 있다.
한편, 도 1 내지 도 4를 참조로 설명한 수직형 메모리 장치와 비교하여 각 채널들(170)과 기판(100)의 상면 사이, 그리고 분리막 패턴(152)과 기판(100)의 상면 사이에 반도체 패턴(155)이 추가적으로 배치될 수 있다. 이에 따라 분리막 패턴(152)은 상이한 형태를 가질 수 있다.
반도체 패턴(155)은 전하 저장막 구조물(160)을 관통하는 채널들(170)의 하부와 직접적으로 접촉할 수 있다. 예시적인 실시예들에 있어서, 반도체 패턴(155)은 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘, 단결정 실리콘, 폴리게르마늄 혹은 단결정 게르마늄을 포함할 수 있다. 반도체 패턴(155)이 배치될 때, GSL(226)은 반도체 패턴(155)의 측벽에 인접하여 배치될 수 있다.
분리막 패턴(152)은 각각이 상기 제1 방향을 따라 연장된 복수 개의 연장부들(152a) 및 상기 제3 방향을 따라 연장부들(152a)을 연결하는 연결부들(152b)을 포함할 수 있다.
분리막 패턴(152)의 연장부들(152a)의 저면은 반도체 패턴(155)의 상면과 접촉할 수 있으며, 기판(100)의 상면과 직접적으로 접촉하지 않는다. 이에 따라, 연장부들(152a)의 저면은 GSL(226)의 상면보다 높을 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 연장부들(152a) 및 연결부들(152b)을 포함하는 분리막 패턴(152)을 구비할 수 있다. 분리막 패턴(152)은 절연 물질만을 포함하므로, 분리막 패턴(152)의 연장부들(152a)과 이에 인접하는 채널들(170) 사이의 커플링 현상을 방지할 수 있다. 또한, 연결부들(152b)은 SSL(224)을 상기 제2 방향을 따라 분리시킬 수 있다.
도 21은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 수평 단면도이고, 도 22는 상기 수직형 메모리 장치를 설명하기 위해 도 21의 I-I' 라인을 따라 자른 수직 단면도(A) 및 II-II' 라인을 따라 자른 수직 단면도(B)이다.
상기 수직형 메모리 장치는 분리막 패턴(153), 제1 배선(250) 및 제1 배선 콘택(245)을 제외하면, 도 1 내지 도 4를 참조로 설명한 수직형 메모리 장치와 실질적으로 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하여 이에 대한 자세한 설명은 생략한다.
상기 수직형 메모리 장치는 기판(100) 상에 각각 상기 제1 방향을 따라 연장되는 복수 개의 채널들(170)과, 각 채널들(170)의 외측벽을 둘러싸도록 적층된 전하 저장막 구조물(160)과, 각 채널들(170)의 일부 외측벽을 둘러싸도록 각 전하 저장막 구조물들(160)의 외측벽 상에 적층된 제2 블로킹막 패턴(215)을 포함한다.
예시적인 실시예들에 있어서, 채널들(170)은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 채널 어레이(array)가 정의될 수 있다. 상기 채널 어레이는 제조 방법에 관한 실시예에서 설명되는 홀 어레이(도 24a 참조)에 따라 배치될 수 있다. 즉, 상기 제3 방향에서 보았을 때 기판(100)의 제1 영역(IV)의 중앙부에 위치하는 제1 홀들(130a, 도 24a 참조) 내에는 채널들이 형성되며, 상기 제3 방향에서 보았을 때 기판(100)의 제1 영역(IV)의 가장자리에 위치하는 제2 및 제3 홀 열들(130b, 130c, 도 24a 참조) 내에 채널들이 형성될 수 있다. 이때, 제1 홀들(130a, 도 24a 참조)을 매립하는 채널들은 실질적으로 메모리 소자를 구성하지 않은 더미 채널들(170a)일 수 있다.
또한, 상기 수직형 메모리 장치는 채널들(170)의 외측벽의 일부를 둘러싸도록 제2 블로킹막 패턴들(215)의 측벽 상에 형성된 게이트 전극들(222, 224, 226)을 포함한다. 게이트 전극들(222, 224, 226)은 제1 절연막 패턴(115), 제3 절연막 패턴(230) 및 분리막 패턴(153)에 의해서 서로 분리될 수 있다. 한편, 상기 수직형 메모리 장치는 채널들(170)에 전기적으로 연결된 비트 라인(265)을 더 포함할 수 있다.
한편, 제1 홀들(130a, 도 24a 참조)을 매립하는 채널들(이하 더미 채널들(170a))은 제1 콘택(245)을 통해서 제1 배선(250)과 전기적으로 연결될 수 있으며, 제2 및 제3 홀들(130b, 130c, 도 24a 참조)을 매립하는 채널들(170)은 비트 라인 콘택(260)을 통해서 비트 라인(265)에 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 제1 배선(250)은 상기 제3 방향을 따라 연장되며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 제1 배선(250)은 더미 채널들(170a)에 일정한 전압을 가할 수 있다. 예를 들어, 더미 채널들(170a)에 인접한 채널들의 메모리 셀에 대해서 프로그램(program) 또는 읽기(read) 동작을 수행할 때, 제1 배선(250)은 더미 채널들(170a)에 OV의 전압을 인가할 수 있다. 또한, 더미 채널들(170a)에 인접한 채널들의 메모리 셀에 대해서 검증(verify) 동작을 수행할 때, 제1 배선(250)은 더미 채널들(170a)에 OV 또는 양의 전압(Vcc)을 인가할 수 있다. 한편, 더미 채널들(170a)에 인접한 채널들의 메모리 셀에 대해서 소거(erase) 동작을 수행할 때, 제1 배선(250)은 더미 채널들(170a)을 플로팅(floating)시킬 수 있다. 즉, 제1 배선(250)에 의해서 더미 채널들(170a)의 전압을 조절하여, 더미 채널들(170a)과 인접한 채널들(170) 사이의 커플링을 방지할 수 있다.
도 23 내지 도 28는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 수평단면도들 및 수직 단면도들이다.
도 23a, 도 24a, 도 25a, 도 26a, 도 27a 및 도 28a은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 수평 단면도들이고, 도 23b, 도 24b, 도 25b, 도 26b, 도 27b 및 도 28b는 상기 수직형 메모리 장치의 제조 방법을 설명하기 위한 수직 단면도들이다. 특히, 상기 수직 단면도들은 수평 단면도들의 I-I' 라인을 따라 자른 수직 단면도(A) 및 II-II' 라인을 따라 자른 수직 단면도(B)를 함께 도시했다.
먼저, 도 6를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 기판(100) 상에 교대로 반복하여 적층된 제1 절연막(110) 및 제1 희생막(120)을 형성한다.
이후, 도 23a 및 도 23b를 참조하면, 제1 절연막(110) 및 제1 희생막(120)을 부분적으로 제거하여 제1 트렌치(140)를 형성한 후, 제1 트렌치(140)를 매립하는 분리막 패턴(153)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 트렌치(140)는 사진 식각 공정을 통해, 이후 SSL(224, 도 26b 참조)이 형성되는 층의 제1 희생막들(120) 및 이들 상에 형성된 제1 절연막들(110)을 관통하도록 형성될 수 있다.
이후, 제1 절연막(110) 상에 제1 트렌치(140)를 채우는 분리막을 형성한 후, 최상층 제1 절연막(110)의 상면이 노출될 때까지 상기 분리막을 평탄화하여, 분리막 패턴(153)을 형성할 수 있다. 예를 들어, 상기 분리막은 실리콘 산화물과 같은 절연 물질을 사용하여 형성될 수 있다.
도 24a 및 도 24b를 참조하면, 제1 절연막들(110) 및 제1 희생막들(120)을 관통하여 기판(100) 상면을 노출시키는 복수 개의 홀들(holes)(130)을 형성한다. 홀들(130)을 형성하는 공정은 도 7a 및 도 7b를 참조로 설명한 공정들과 실질적으로 동일하거나 유사할 수 있다. 이에 따라, 제1 영역(IV) 내에는 상기 제2 방향 및 상기 제3 방향을 따라 복수 개의 홀들(130a, 130b, 130c)이 형성될 수 있다.
도 25a 및 도 25b를 참조하면, 각 홀들(130a, 130b, 130c)을 채우는 전하 저장막 구조물(160), 채널들(170) 및 제2 절연막 패턴(180)을 형성할 수 있다. 전하 저장막 구조물(160), 채널들(170) 및 제2 절연막 패턴(180)을 형성하는 공정은 도 11a, 도 11b 및 도 11c를 참조로 설명한 공정들과 실질적으로 동일할 수 있다. 이에 따라, 각 전하 저장막 구조물들(160)은 각 채널들(170)의 측벽 상에 순차적으로 적층된 터널 절연막 패턴(166), 전하 저장막 패턴(164) 및 제1 블로킹막 패턴(162)을 포함할 수 있다. 다만, 도 11a, 도 11b 및 도 11c와 달리 제1 홀들(130a) 내에도 전하 저장막 구조물(160), 더미 채널들(170a) 및 제2 절연막 패턴(180)이 형성될 수 있다.
도 26a 및 도 26b를 참조하면, 채널들(170), 전하 저장막 구조물들(160), 제2 절연막 패턴들(180) 및 분리막 패턴(150) 상에 패드(185)를 형성하고, 제1 절연막들(110) 및 제1 희생막들(120)을 관통하는 제1 개구(190)를 형성하여 기판(100) 상면을 노출시키고, 제1 희생막들(120)을 제거한 후, 게이트 전극들(222, 224, 226) 및 제2 블로킹막 패턴(215)을 형성한다. 상기 공정은 도 12 내지 도 15를 참조로 설명한 공정들과 실질적으로 동일할 수 있다.
또한, 기판(100)의 제2 영역(V) 내에는 제3 절연막 패턴(230)을 관통하여, 불순물 영역(105)과 전기적으로 연결되는 공통 소스 라인 콘택(235)을 형성할 수 있다.
도 27a 및 도 27b를 참조하면, 제1 배선(250) 및 제2 배선(252)과 이에 각기 연결되는 제1 콘택(245) 및 제2 콘택(247)을 형성할 수 있다.
우선, 최상층 제1 절연막 패턴(115), 패드(185), 제3 절연막 패턴(230) 상에 제4 절연막(240)을 형성한 후, 제4 절연막(240)을 관통하는 제1 콘택(245) 및 제2 콘택(247)을 형성하고, 제4 절연막(240) 상에 각기 제1 콘택(245) 및 제2 콘택(247)과 전기적으로 연결되는 제1 배선(250) 및 제2 배선(252)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 배선(250) 및 제2 배선(252)은 각기 상기 제3 방향을 따라 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격될 수 있다.
제1 콘택(245)은 제4 절연막(240)을 관통하여 제1 홀(130a)을 채우는 패드(185)의 상면에 접촉한다. 이에 따라, 제1 홀(130a) 내에 위치하는 패드(185) 및 더미 채널(170a)은 제1 콘택(245)을 통해서 제1 배선(250)과 전기적으로 연결될 수 있다.
한편, 제2 콘택(247)은 제4 절연막(240)을 관통하여 공통 소스 라인 콘택(235)의 상면에 접촉한다. 이에 따라, 공통 소스 라인 콘택(235) 및 불순물 영역(105)은 제2 콘택(247)을 통해서 제2 배선(252)과 전기적으로 연결될 수 있다.
제1 콘택(245)을 형성하는 공정은 제2 콘택(247)을 형성하는 공정과 동시에 수행될 수 있다. 또한 제1 배선(250)을 형성하는 공정은 제2 배선(252)을 형성하는 공정과 동시에 수행될 수 있다. 따라서, 제1 콘택(245) 및 제1 배선(250)을 용이하게 형성할 수 있다.
도 28a 및 도 28b를 참조하면, 비트 라인(265)과 이에 연결되는 비트 라인 콘택(260)을 형성할 수 있다.
우선, 제1 배선(250), 제2 배선(252) 및 제4 절연막(240) 상에 제5 절연막(255)을 형성한 후, 제5 절연막(255)을 관통하는 비트 라인 콘택(260)을 형성한 후, 제5 절연막(255) 및 비트 라인 콘택(260) 상에 비트 라인 콘택(260)과 전기적으로 연결되는 비트 라인(265)을 형성할 수 있다.
예시적인 실시예들에 있어서, 비트 라인(265)은 상기 제2 방향을 따라 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 이에 따라, 비트 라인(265)은 제1 배선(250)과 실질적으로 수직한 방향으로 연장될 수 있다. 또한 비트 라인 콘택(260)은 제5 절연막(255)을 관통하여 제2 및 제3 홀들(130b, 130c)을 채우는 패드(185)의 상면에 접촉한다. 이에 따라, 제2 및 제3 홀(130b, 103c) 내에 위치하는 패드들(185) 및 채널들(170)이 비트 라인(265)과 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 제1 배선(250)은 더미 채널들(170a)에 일정한 전압을 가할 수 있다. 예를 들어, 더미 채널들(170a)에 인접한 채널들의 메모리 셀에 대해서 프로그램(program) 또는 읽기(read) 동작을 수행할 때, 제1 배선(250)은 더미 채널들(170a)에 OV의 전압을 인가할 수 있다. 또한, 더미 채널들(170a)에 인접한 채널들의 메모리 셀에 대해서 검증(verify) 동작을 수행할 때, 제1 배선(250)은 더미 채널들(170a)에 OV 또는 양의 전압(Vcc)을 인가할 수 있다. 한편, 더미 채널들(170a)에 인접한 채널들의 메모리 셀에 대해서 소거(erase) 동작을 수행할 때, 제1 배선(250)은 더미 채널들(170a)을 플로팅(floating)시킬 수 있다. 즉, 제1 배선(250)에 의해서 더미 채널들(170a)의 전압을 조절하여, 더미 채널들(170a)과 인접한 채널들(170) 사이의 커플링을 방지할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 105: 불순물 영역
110: 제1 절연막 115: 제1 절연막 패턴
120: 제1 제1 희생막 130: 홀
130a: 제1 홀 130b: 제2 홀
130c: 제3 홀 135: 제2 제1 희생막 패턴
140: 제1 트렌치 150, 151, 152, 153: 분리막 패턴
150a, 151a, 152a: 연장부 150b, 151b, 152b: 연결부
155: 반도체 패턴 160: 전하 저장막 구조물
162: 제1 블로킹막 패턴 164: 전하 저장막 패턴
166: 터널 절연막 패턴 170: 채널
180: 제2 절연막 패턴 185: 패드
190: 제1 개구 200: 갭
210: 제2 블로킹막 215: 제2 블로킹막 패턴
220: 게이트 전극막 222: 워드 라인
224: SSL 226: GSL
230: 제3 절연막 패턴 235: 공통 소스 라인 콘택
240: 제4 절연막 245: 제1 콘택
247: 제2 콘택 250: 제1 배선
252: 제2 배선 255: 제5 절연막
260: 비트 라인 콘택 265: 비트 라인

Claims (21)

  1. 각각이 기판 상면에 수직한 제1 방향을 따라 연장되며, 상기 기판 상면에 평행한 제3 방향을 따라 배치된 복수 개의 채널들을 각각 포함하는 복수 개의 채널 열들(channel columns);
    상기 기판 상면에 평행한 제2 방향을 따라 상기 각 채널들의 측벽 상에 순차적으로 적층된 터널 절연막 패턴, 전하 저장막 패턴 및 블로킹막 패턴을 포함하는 전하 저장막 구조물;
    상기 각 전하 저장막 구조물들의 측벽 상에 상기 제1 방향을 따라 서로 이격되도록 배치된 복수 개의 게이트 전극들; 및
    각각이 상기 채널 열들 사이에 상기 제1 방향을 따라 연장되며, 상기 제3 방향을 따라 서로 이격되도록 배치된 복수 개의 연장부들; 및
    상기 제3 방향으로 상기 연장부들을 연결하며, 상기 연장부들의 저면보다 높은 저면을 갖는 연결부를 포함하는 분리막 패턴을 구비하고,
    상기 연장부들은 상기 전하 저장막 구조물의 외직경과 동일한 직경을 갖는 필러(pillar) 형상을 가지며, 상기 전하 저장막 구조물과 동일한 높이를 가지는 것을 특징으로 하는 수직형 메모리 장치.
  2. 제1항에 있어서, 상기 분리막 패턴은 절연 물질만으로 구성된 것을 특징으로 하는 수직형 메모리 장치.
  3. 제1항에 있어서, 상기 게이트 전극들은 상기 기판 상에 상기 제1 방향을 따라 순차적으로 배치된 그라운드 선택 라인들(GSL), 워드 라인들 및 스트링 선택 라인들(SSL)을 포함하는 것을 특징으로 하는 수직형 메모리 장치.
  4. 제3항에 있어서, 상기 연결부의 저면은 상기 스트링 선택 라인들의 저면보다 낮고, 상기 연결부의 상면은 상기 스트링 선택 라인들의 상면보다 높은 것을 특징으로 하는 수직형 메모리 장치.
  5. 제3항에 있어서, 상기 스트링 선택 라인들은 상기 분리막 패턴에 의해 상기 제2 방향을 따라 서로 분리되나, 상기 워드 라인들은 상기 분리막 패턴에 의해 분리되지 않는 것을 특징으로 하는 수직형 메모리 장치.
  6. 삭제
  7. 제1항에 있어서, 상기 채널 열들, 상기 전하 저장막 구조물들 및 상기 분리막 패턴 상에 위치하며, 도전성 물질을 포함하는 패드를 더 구비하는 것을 특징으로 하는 수직형 메모리 장치.
  8. 각각이 기판 상면에 수직한 제1 방향을 따라 연장되며, 상기 기판 상면에 평행한 제3 방향을 따라 배치된 복수 개의 채널들을 각각 포함하는 채널 열들(channel columns);
    각각이 상기 채널 열들 사이에 상기 제1 방향을 따라 연장되며, 상기 제3 방향을 따라 배치된 복수 개의 더미 채널들을 각각 포함하는 더미 채널 열들;
    상기 기판 상면에 평행한 제2 방향을 따라 상기 각 채널들 및 각 더미 채널들의 측벽 상에 순차적으로 적층된 터널 절연막 패턴, 전하 저장막 패턴 및 블로킹막 패턴을 포함하는 전하 저장막 구조물;
    상기 각 전하 저장막 구조물들의 측벽 상에 상기 제1 방향을 따라 서로 이격되도록 배치된 복수 개의 게이트 전극들;
    상기 더미 채널들과 전기적으로 연결되며, 상기 제3 방향을 따라 연장된 배선; 및
    상기 채널들과 전기적으로 연결되며, 상기 제2 방향을 따라 연장된 비트 라인을 포함하는 수직형 메모리 장치.
  9. 제8항에 있어서, 상기 더미 채널들에 인접한 상기 채널들이 포함된 소자가 읽기(read), 프로그램(program), 검증(verify) 동작할 때, 상기 배선은 상기 더미 채널들에 OV 또는 양의 전압을 인가할 수 있으며,
    상기 더미 채널들에 인접한 상기 채널들이 포함된 소자가 소거(erase) 동작할 때, 상기 배선은 상기 더미채널들을 플로팅시킬 수 있는 것을 특징으로 하는 수직형 메모리 장치.
  10. 삭제
  11. 각각이 기판 상면에 수직한 제1 방향을 따라 연장되며, 상기 기판 상면에 평행하고 상기 제1 방향과 수직한 제2 방향 및 제3 방향을 따라 배치되어 채널 어레이를 구성하는 복수 개의 수직 채널들;
    상기 채널들의 각각을 둘러싸고 상기 제1 방향을 따라 연장하는 전하 저장막 구조물;
    상기 제2 방향 및 상기 제3 방향을 따라 연장하고 상기 전하 저장막 구조물의 측면에 배치되어 상기 전하 저장막 구조물과 함께 게이트 구조물을 형성하고 적어도 하나의 접지선택 라인, 적어도 하나의 스트링 선택라인 및 상기 접지 선택라인과 상기 스트링 선택라인 사이에 배치되는 다수의 워드라인으로 구성되는 다수의 평판형상의 게이트 전극들; 및
    인접한 전하 저장막 구조물 사이에 배치되고 수직 연장부 및 연결부를 구비하는 절연성 분리막 패턴을 포함하고,
    상기 수직 연장부는 상기 수직 채널을 따라 상기 제1 방향으로 연장하고 상기 제3 방향을 따라 이격되며 상기 제2 방향을 따라 제1 폭을 갖고, 하면은 상기 기판과 접촉하고 상면은 상기 스트링 선택라인보다 높게 위치하며;
    상기 연결부는 상기 제3 방향을 따라 연장하여 서로 인접한 상기 수직 연장부와 연결되고 상기 제2 방향을 따라 상기 제1 폭보다 작은 제2 폭을 가지며, 하면이 상기 워드라인의 상부에 위치하고;
    상기 수직 연장부와 상기 연결부는 단일한 절연체로 구성되는 수직형 메모리 소자.
  12. 제11항에 있어서, 상기 수직 연장부는 상기 전하 저장막 구조물에 대응하는 기둥형상을 갖고 상기 연결부는 한 쌍의 상기 수직 연장부에서 상기 제3 방향을 따라 연장하는 라인형상을 갖는 수직형 메모리 소자.
  13. 제12항에 있어서, 상기 수직 연장부는 상기 전하저장막 구조물의 외경에 대응하는 직경을 갖는 필러 형상을 갖고 상기 제2 폭은 상기 수직 연장부의 상기 직경보다 작은 수직형 메모리 소자.
  14. 제11항에 있어서, 상기 수직 연장부에 대하여 서로 대칭적으로 배치되는 한 쌍의 수직 채널 사이의 이격거리는 상기 연결부에 대하여 서로 대칭적으로 배치되는 한 쌍의 채널 사이의 이격거리보다 큰 수직형 메모리 소자.
  15. 제14항에 있어서, 상기 수직 채널들은 상기 제3 방향을 따라 상기 연결부 및 상기 수직 연장부와 교대로 근접하도록 지그재그 형상으로 배치되는 수직형 메모리 소자.
  16. 제15항에 있어서, 상기 연결부와 인접한 상기 수직 채널들은 상기 수직 연장부와 인접한 상기 수직 채널들보다 상기 분리막 패턴에 더 가깝게 위치하는 수직형 메모리 소자.
  17. 제11항에 있어서, 상기 스트링 선택라인은 상기 연결부에 의해 상기 제2 방향을 따라 분리되는 수직형 메모리 소자.
  18. 제11항에 있어서, 상기 수직 연장부는 상기 전하 저장막 구조물과 실질적으로 동일한 높이를 갖는 수직형 메모리 소자.
  19. 제11항에 있어서, 상기 분리막 패턴과 상기 수직채널을 덮는 도전성 패드를 더 포함하는 수직형 메모리 소자.
  20. 제19항에 있어서, 상기 도전성 패드는 상기 스트링 선택라인의 상면보다 높게 위치하는 하면을 갖는 수직형 메모리 소자.
  21. 제11항에 있어서, 상기 분리막 패턴은 반도체 물질 없이 절연물질만으로 구성되어 인접하는 채널 사이의 커플링 형상을 방지하는 수직형 메모리 소자.

















KR1020130027397A 2013-03-14 2013-03-14 수직형 메모리 장치 및 그 제조 방법 KR102108879B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020130027397A KR102108879B1 (ko) 2013-03-14 2013-03-14 수직형 메모리 장치 및 그 제조 방법
US14/191,568 US20140264549A1 (en) 2013-03-14 2014-02-27 Vertical memory devices with vertical isolation structures and methods of fabricating the same
US14/814,623 US9905572B2 (en) 2013-03-14 2015-07-31 Vertical memory devices with vertical isolation structures and methods of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130027397A KR102108879B1 (ko) 2013-03-14 2013-03-14 수직형 메모리 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20140112827A KR20140112827A (ko) 2014-09-24
KR102108879B1 true KR102108879B1 (ko) 2020-05-11

Family

ID=51523706

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130027397A KR102108879B1 (ko) 2013-03-14 2013-03-14 수직형 메모리 장치 및 그 제조 방법

Country Status (2)

Country Link
US (2) US20140264549A1 (ko)
KR (1) KR102108879B1 (ko)

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9741736B2 (en) * 2011-05-20 2017-08-22 Kabushiki Kaisha Toshiba Semiconductor memory device
KR101515673B1 (ko) * 2011-06-13 2015-05-04 한양대학교 산학협력단 프린징 효과를 이용하는 3차원 플래시 메모리 및 이의 제조하는 방법
KR102195112B1 (ko) * 2013-11-19 2020-12-24 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US9230984B1 (en) * 2014-09-30 2016-01-05 Sandisk Technologies Inc Three dimensional memory device having comb-shaped source electrode and methods of making thereof
KR20160061678A (ko) * 2014-11-24 2016-06-01 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20160137103A (ko) * 2015-05-22 2016-11-30 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US9525065B1 (en) 2015-10-13 2016-12-20 Samsung Electronics Co., Ltd. Semiconductor devices including a channel pad, and methods of manufacturing semiconductor devices including a channel pad
KR102509920B1 (ko) * 2015-10-13 2023-03-14 삼성전자주식회사 수직형 메모리 장치
KR102546651B1 (ko) 2015-12-17 2023-06-23 삼성전자주식회사 3차원 반도체 소자
KR102509899B1 (ko) * 2016-01-14 2023-03-14 삼성전자주식회사 수직형 메모리 소자 및 그 형성 방법
US20170243817A1 (en) * 2016-02-19 2017-08-24 Kabushiki Kaisha Toshiba Semiconductor memory device
KR102599668B1 (ko) 2016-05-09 2023-11-07 삼성전자주식회사 수직형 반도체 소자 및 이의 제조 방법
KR102608180B1 (ko) 2016-06-01 2023-12-01 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
US9728266B1 (en) * 2016-07-08 2017-08-08 Micron Technology, Inc. Memory device including multiple select gates and different bias conditions
CN106129010B (zh) * 2016-09-07 2019-01-22 武汉新芯集成电路制造有限公司 一种形成3d nand闪存的方法
JP2018078160A (ja) * 2016-11-08 2018-05-17 東芝メモリ株式会社 半導体記憶装置
KR102679021B1 (ko) * 2016-11-29 2024-07-01 삼성전자주식회사 3차원 반도체 메모리 장치
KR102649162B1 (ko) * 2017-02-27 2024-03-20 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102353929B1 (ko) * 2017-03-07 2022-01-21 삼성전자주식회사 반도체 장치
KR20180106727A (ko) * 2017-03-21 2018-10-01 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102414511B1 (ko) 2017-08-02 2022-06-30 삼성전자주식회사 3차원 반도체 소자
US10804287B2 (en) * 2017-08-28 2020-10-13 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
KR102440227B1 (ko) * 2017-10-11 2022-09-05 삼성전자주식회사 수직형 메모리 장치 및 수직형 메모리 장치의 제조 방법
CN107833892B (zh) * 2017-11-21 2019-11-26 长江存储科技有限责任公司 一种顶层选择栅切线的氧化物填充方法
KR102682342B1 (ko) * 2018-05-23 2024-07-09 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
JP2020043211A (ja) * 2018-09-10 2020-03-19 キオクシア株式会社 半導体装置およびその製造方法
KR102460070B1 (ko) * 2018-09-21 2022-10-31 삼성전자주식회사 수직형 메모리 장치
KR102546653B1 (ko) * 2018-12-11 2023-06-22 삼성전자주식회사 콘택 플러그를 갖는 반도체 소자
WO2020147119A1 (en) * 2019-01-18 2020-07-23 Yangtze Memory Technologies Co., Ltd. Source contact structure of three-dimensional memory devices and fabrication methods thereof
KR102650424B1 (ko) 2019-02-25 2024-03-25 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20200127715A (ko) * 2019-05-03 2020-11-11 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR20210012182A (ko) 2019-07-24 2021-02-03 삼성전자주식회사 수직형 메모리 소자 및 이의 제조방법
US11075219B2 (en) 2019-08-20 2021-07-27 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11205654B2 (en) 2019-08-25 2021-12-21 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11563022B2 (en) 2019-08-25 2023-01-24 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11195848B2 (en) 2019-08-25 2021-12-07 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11244955B2 (en) 2019-08-25 2022-02-08 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11011408B2 (en) 2019-10-11 2021-05-18 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11195850B2 (en) 2019-10-18 2021-12-07 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11101210B2 (en) 2019-10-25 2021-08-24 Micron Technology, Inc. Methods for manufacturing a memory array having strings of memory cells comprising forming bridge material between memory blocks
US11094627B2 (en) * 2019-10-25 2021-08-17 Micron Technology, Inc. Methods used in forming a memory array comprising strings of memory cells
KR20210051275A (ko) 2019-10-30 2021-05-10 삼성전자주식회사 수직형 메모리 장치
US11094595B2 (en) 2019-12-27 2021-08-17 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
CN113764432B (zh) * 2020-01-02 2024-02-27 长江存储科技有限责任公司 3d存储器件及其制造方法
US11444093B2 (en) 2020-01-10 2022-09-13 Micron Technology, Inc. Memory arrays and methods of forming memory arrays
KR20210106672A (ko) * 2020-02-21 2021-08-31 삼성전자주식회사 수직형 메모리 장치
US11482536B2 (en) * 2020-07-23 2022-10-25 Micron Technology, Inc. Electronic devices comprising memory pillars and dummy pillars including an oxide material, and related systems and methods
KR20220018776A (ko) * 2020-08-07 2022-02-15 삼성전자주식회사 반도체 메모리 장치
CN118510283A (zh) 2020-09-11 2024-08-16 长江存储科技有限责任公司 三维存储器件及其制作方法
KR102693724B1 (ko) * 2021-12-08 2024-08-12 한양대학교 산학협력단 고단 식각을 위한 마스크 패턴 및 이를 이용한 3차원 플래시 메모리의 제조 방법
KR102666995B1 (ko) * 2021-12-08 2024-05-17 한양대학교 산학협력단 워드 라인 분리 구조를 갖는 3차원 플래시 메모리 및 그 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100202206A1 (en) 2009-02-10 2010-08-12 Samsung Electronics Co., Ltd. Non-volatile memory devices including vertical nand channels and methods of forming the same
US20120156848A1 (en) 2010-12-17 2012-06-21 Sang-Ryol Yang Method of manufacturing non-volatile memory device and contact plugs of semiconductor device
US20120170369A1 (en) 2010-12-30 2012-07-05 Samsung Electronics Co., Ltd. Nonvolatile memory devices

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101489458B1 (ko) * 2009-02-02 2015-02-06 삼성전자주식회사 3차원 반도체 소자
KR101736982B1 (ko) * 2010-08-03 2017-05-17 삼성전자 주식회사 수직 구조의 비휘발성 메모리 소자
KR101770613B1 (ko) 2010-08-25 2017-08-23 삼성전자 주식회사 셀 스트링 및 그를 포함하는 비휘발성 메모리 장치의 제조방법
KR101153642B1 (ko) 2010-08-27 2012-06-18 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR101778287B1 (ko) 2010-08-30 2017-09-14 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR101796630B1 (ko) * 2010-09-17 2017-11-10 삼성전자주식회사 3차원 반도체 장치
US8829589B2 (en) * 2010-09-17 2014-09-09 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device
US8378412B2 (en) 2010-10-13 2013-02-19 Micron Technology, Inc. Memory arrays where a distance between adjacent memory cells at one end of a substantially vertical portion is greater than a distance between adjacent memory cells at an opposing end of the substantially vertical portion and formation thereof
KR101812260B1 (ko) * 2010-10-20 2017-12-28 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조 방법
KR101635505B1 (ko) 2010-10-25 2016-07-01 삼성전자주식회사 불휘발성 메모리 장치, 그것의 읽기 방법, 그리고 그것을 포함하는 메모리 시스템
KR101789287B1 (ko) * 2010-10-25 2017-10-24 삼성전자주식회사 3차원 반도체 기억 소자
KR101149619B1 (ko) 2010-11-19 2012-05-25 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR101805769B1 (ko) * 2010-11-29 2017-12-08 삼성전자주식회사 3차원 반도체 기억 소자의 제조 방법
KR101855437B1 (ko) 2010-12-02 2018-05-08 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
KR20120078229A (ko) 2010-12-31 2012-07-10 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US20120208347A1 (en) * 2011-02-11 2012-08-16 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR101329586B1 (ko) * 2011-08-01 2013-11-14 서울대학교산학협력단 가중치 전극을 갖는 3차원 수직형 메모리 셀 스트링, 이를 이용한 메모리 어레이 및 그 제조 방법
KR101892245B1 (ko) * 2011-10-17 2018-08-29 삼성전자주식회사 3차원 반도체 기억 소자
KR102002802B1 (ko) * 2012-09-05 2019-07-23 삼성전자주식회사 반도체 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100202206A1 (en) 2009-02-10 2010-08-12 Samsung Electronics Co., Ltd. Non-volatile memory devices including vertical nand channels and methods of forming the same
US20120156848A1 (en) 2010-12-17 2012-06-21 Sang-Ryol Yang Method of manufacturing non-volatile memory device and contact plugs of semiconductor device
US20120170369A1 (en) 2010-12-30 2012-07-05 Samsung Electronics Co., Ltd. Nonvolatile memory devices

Also Published As

Publication number Publication date
US20150340377A1 (en) 2015-11-26
KR20140112827A (ko) 2014-09-24
US9905572B2 (en) 2018-02-27
US20140264549A1 (en) 2014-09-18

Similar Documents

Publication Publication Date Title
KR102108879B1 (ko) 수직형 메모리 장치 및 그 제조 방법
US10381369B2 (en) Vertical semiconductor memory device structures including vertical channel structures and vertical dummy structures
US10249636B2 (en) Vertical memory devices and methods of manufacturing the same
CN108231781B (zh) 竖直存储器装置
US9905664B2 (en) Semiconductor devices and methods of manufacturing the same
US9431414B2 (en) Vertical memory devices and methods of manufacturing the same
KR102624498B1 (ko) 수직형 메모리 장치 및 그 제조 방법
KR102054181B1 (ko) 수직형 메모리 장치 및 그 제조 방법
KR101933116B1 (ko) 수직형 메모리 장치 및 그 제조 방법
KR102007274B1 (ko) 수직형 메모리 장치 및 그 제조 방법
KR102044823B1 (ko) 수직형 메모리 장치 및 그 제조 방법
CN113206101B (zh) 3d存储器件及其制造方法
TWI798559B (zh) 半導體記憶裝置
US20150137216A1 (en) Vertical memory devices and methods of manufacturing the same
KR102695463B1 (ko) 수직형 메모리 장치
KR20190057803A (ko) 3차원 반도체 메모리 장치 및 그 제조 방법
KR20170126139A (ko) 수직형 메모리 장치
US9853050B2 (en) Semiconductor memory device and method for manufacturing the same
JP2015142133A (ja) 垂直型非揮発性メモリ装置およびその製造方法
TW202018920A (zh) 具有底部參考導體的傾斜式半圓柱形3d nand陣列
KR20140093044A (ko) 수직형 반도체 소자
KR20120118947A (ko) 수직형 메모리 장치 및 그 제조 방법
KR20160054304A (ko) 수직형 메모리 장치 및 이의 제조 방법
CN110289259B (zh) 3d存储器件及其制造方法
CN110379812B (zh) 3d存储器件及其制造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant