CN113206101B - 3d存储器件及其制造方法 - Google Patents

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Abstract

本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括：栅叠层结构，包括交替堆叠的多个栅极导体层与多个层间绝缘层；多个沟道柱，多个沟道柱贯穿栅叠层结构；多个隔离结构，多个隔离结构贯穿栅叠层结构；以及多个导电通道，多个导电通道贯穿栅叠层结构，其中，每个沟道柱至少与一个导电通道相邻设置，每个导电通道用于通过半导体衬底中的共源区向其周围的沟道柱提供电信号，部分导电通道采用隔离结构彼此隔开，隔离结构的宽度不大于导电通道的直径。该3D存储器件在有利于每个沟道柱获得统一的电压的同时还可以提高集成密度。

Description

3D存储器件及其制造方法
技术领域
本发明涉及存储器技术，更具体地，涉及一种3D存储器件及其制造方法。
背景技术
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。
NAND结构的3D存储器件包括：栅叠层结构、贯穿栅叠层结构的沟道柱以及导电通道，采用栅叠层结构提供选择晶体管和存储晶体管的栅极导体层，采用沟道柱提供选择晶体管和存储晶体管的沟道层与栅介质叠层，以及采用导电通道实现存储单元串的互连。
然而，在3D存储器件中，首先，为了避免金属钨在栅线隔槽中填充不均匀，以及为了避免栅线隔槽中的金属钨与栅极导体层之间因绝缘层损坏造成短路，需要将栅线隔槽的尺寸做得很大，由于栅线隔槽占据了存储器件的大量空间，为保证存储器件的存储密度，需要将沟道柱的尺寸做得很小，因此提高了制作沟道柱的工艺难度。
其次，在形成栅极导体层的工艺中，需要经由栅线隔槽将其两侧的牺牲层去除，由于每个栅线隔槽之间间隔一定距离，为保证完全去除牺牲层需要过量刻蚀，因此会损伤靠近栅线隔槽的层间绝缘层。
最后，由于每个在栅线隔槽中形成的导电通道需要对位于其两侧的多排沟道柱供电，靠近导电通道的沟道柱与远离导电通道的沟道柱由于距离原因，获得的电压并不均匀。
期望进一步改进3D存储器件的结构及其制造方法，在实现对沟道柱进行供电实的同时，进一步提高器件的良率和可靠性。
发明内容
本发明的目的是提供一种改进的3D存储器件及其制造方法，提高了提高器件的良率和可靠性的目的。
根据本发明的一方面，提供一种3D存储器件，包括：栅叠层结构，包括交替堆叠的多个栅极导体层与多个层间绝缘层；多个沟道柱，所述多个沟道柱贯穿所述栅叠层结构；多个隔离结构，所述多个隔离结构贯穿所述栅叠层结构；以及多个导电通道，所述多个导电通道贯穿所述栅叠层结构，其中，每个所述沟道柱至少与一个导电通道相邻设置，每个所述导电通道用于通过半导体衬底中的共源区向其周围的所述沟道柱提供电信号，部分所述导电通道采用所述隔离结构彼此隔开，所述隔离结构的宽度不大于所述导电通道的直径。
可选地，各个所述隔离结构分别位于相应的隔离区域中，且沿行方向延伸，位于各个所述隔离区域内的多个所述导电通道沿行方向排布，在所述隔离区域中，所述多个隔离结构分别设置在所述多个导电通道相应行的位置上，所述多个导电通道采用第二绝缘层与所述多个栅极导体层之间隔开，所述多个隔离结构与所述第二绝缘层共同实现多个存储区域之间的隔离。
可选地，各个所述隔离区域呈条状且沿列方向平行设置，所述行方向与所述列方向呈90°，各所述所述存储区域位于相邻两个所述隔离区域之间，位于各个所述存储区域的多个所述导电通道沿所述列方向排布。
可选地，所述多个沟道柱呈阵列排布，每行的沟道柱与相邻行的沟道柱交错排布。
可选地，每隔预定行数的沟道柱设置所述隔离区域。
可选地，所述预定行数包括3行。
可选地，在每隔一行的所述隔离区域中，至少部分所述隔离结构在行方向上间隔预定距离形成通道，以将相邻的所述存储区域相连。
可选地，沿所述第一方向每隔预定列数的沟道孔设置一列所述导电通道。
可选地，每个所述多个导电通道周围设置有一组沟道柱，所述一组沟道柱以六边形分布在所述导电通道的周边。
根据本发明的另一方面，提供一种3D存储器件的制造方法，包括：形成绝缘叠层结构，包括交替堆叠的多个层间绝缘层与多个牺牲层；形成贯穿所述绝缘叠层结构的多个沟道柱；形成贯穿所述绝缘叠层结构的多个隔离结构；将所述多个牺牲层置换为多个栅极导体层，交替堆叠的所述多个层间绝缘层与所述多个栅极导体层构成栅叠层结构；以及形成多个导电通道，所述多个导电通道贯穿所述栅叠层结构，其中，每个所述沟道柱至少与一个导电通道相邻设置，每个所述导电通道用于通过半导体衬底中的共源区向其周围的所述沟道柱提供电信号，部分所述导电通道采用所述隔离结构彼此隔开，所述隔离结构的宽度不大于所述导电通道的直径。
可选地，形成所述多个沟道柱的步骤包括：形成贯穿所述绝缘叠层结构的多个第一通孔，形成所述多个导电通道的步骤包括：形成贯穿所述绝缘叠层结构的多个第二通孔，其中，所述第一通孔与所述第二通孔在同一步骤中形成。
可选地，多个所述第一通孔呈阵列排布，每行的第一通孔与相邻行的第一通孔交错排布。
可选地，每隔预定行数的所述第一通孔设置一行所述第二通孔。
可选地，每隔预定列数的所述第一通孔设置一列所述第二通孔。
可选地，形成所述隔离结构的步骤包括：形成贯穿所述绝缘叠层结构的多个栅线隙，所述栅线隙的宽度小于所述第二通孔的宽度，以对应行的所述第二通孔；以及向所述多个第二通孔与所述多个栅线隙中填充第一绝缘层，并去除所述多个第二通孔中的所述第一绝缘层，保留在所述多个栅线隙中的所述第一绝缘层作为所述隔离结构。
可选地，将所述多个牺牲层置换为多个栅极导体层的步骤包括：经所述多个第二通孔去除所述多个牺牲层形成空腔；在所述空腔与所述多个第二通孔中填充导电材料；去除所述多个第二通孔中的所述导电材料，位于所述空腔中的导电材料作为栅极导体层。
可选地，还包括：经所述多个第二通孔回刻所述栅极导体层，形成相对于相邻层间绝缘层的凹陷；以及在所述凹陷中形成第二绝缘层，其中，各行所述导电通道采用第二绝缘层与所述多个栅极导体层之间隔开。
根据本发明实施例的3D存储器件及其制造方法，通过让每个沟道柱至少与一个导电通道相邻设置，从而使得每个导电通道通过半导体衬底中的共源区向其周围的沟道柱提供电信号，有利于每个沟道柱获得统一的电压，并通过让隔离结构的宽度可以小于导电通道的直径，因而可以减小隔离结构的宽度从而提高集成密度。
由于隔离结构的宽度可以小于导电通道的直径，因此在隔离区域通过隔离结构以及第二绝缘层共同将多个存储区域进行分隔，并将导电通道与隔离结构共行设置，在行方向上采用隔离结构隔开相邻的导电通道，在列方向上采用第二绝缘层将导电通道与栅极导体层隔开。
进一步的，由于隔离结构的宽度较小，可以适当增加沟道柱的尺寸，从而降低了形成沟道柱的工艺难度。
由于导电通道分布在沟道柱之间，即使某个导电通道中的钨或多晶硅填充不均匀，造成该导电通道不能向其周围的沟道柱提供电信号，其它导电通道也可正常工作以代替该导电通道，并不会对器件造成影响。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1a和1b分别示出3D存储器件的存储单元串的等效电路图和结构示意图。
图2a示出根据本发明实施例的3D存储器件的立体图。
图2b示出沿图2a的A-A线的截面图。
图2c示出沿图2a的B-B线的截面图。
图2d示出沿图2a的C-C线的截面图。
图3至图12示出根据本发明实施例的3D存储器件制造方法的各个阶段的示意图。
图13a和图13b示出了效果分析示意图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
如图1a所示，存储单元串100的第一端连接至位线(Bit-Line,BL)，第二端连接至源极线(Source Line,SL)。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线(Selection Gate for Drain,SGD)，第二选择晶体管Q2的栅极连接至源选择线(Selection Gate for Source,SGS)。存储晶体管M1至M4的栅极分别连接至字线(Word-Line)WL1至WL4的相应字线。
如图1b所示，存储单元串100的选择晶体管Q1和Q2分别包括栅极导体层122和123，存储晶体管M1至M4分别包括栅极导体层121。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110与栅叠层结构相邻或者贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储晶体管M1至M4。在理想情况下，在沟道柱110的两端，栅极导体层122和123与沟道层111之间夹有栅介质层114，从而形成选择晶体管Q1和Q2。但由于工艺限制，栅极导体层122与沟道层111之间也可以夹有隧穿介质层112、电荷存储层113和栅介质层114，如图1b所示。
在该实施例中，沟道层111例如由多晶硅组成，隧穿介质层112和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体层121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于N型的选择晶体管和控制晶体管，沟道层111可以是N型掺杂的多晶硅。
在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和栅介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕绝缘层的叠层结构。
在该实施例中，选择晶体管Q1和Q2、存储晶体管M1至M4使用公共的沟道层111和栅介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成选择晶体管Q1和Q2的半导体层和栅介质层以及存储晶体管M1至M4的半导体层和栅介质层。在沟道柱110中，选择晶体管Q1和Q2的半导体层与存储晶体管M1至M4的半导体层彼此电连接。
在写入操作中，存储单元串100利用FN隧穿效应将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，源选择线SGS偏置到大约零伏电压，使得对应于源选择线SGS的选择晶体管Q2断开，串选择线SGD偏置到高电压VDD，使得对应于串选择线SGD的选择晶体管Q1导通。进一步地，位线BL2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。
在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。
图2a示出根据本发明实施例的3D存储器件的立体图，图2a中的X方向为3D存储器件的行方向、Y方向为3D存储器件的列方向、Z方向为3D存储器件的高度方向；图2b示出沿图2a的A-A线的截面图；图2c示出沿图2a的B-B线的截面图；图2d示出沿图2a的C-C线的截面图。为了清楚起见，在图2a中未示出3D存储器件中的各个绝缘层。
如图2a至图2d所示，本实施例中示出的3D存储器件包括：半导体衬底101、栅叠层结构120、多个沟道柱110、多个导电通道130、多个隔离结构140、以及第二绝缘层150。
在本实施例中，栅叠层结构120位于半导体衬底101上方，每个沟道柱110至少与一个导电通道130相邻设置，在存储区域10中，多个沟道柱110贯穿栅叠层结构120，并与半导体衬底101电连接。在隔离区域20中，多个隔离结构140分别贯穿栅叠层结构120，并与半导体衬底101接触，以实现多个存储区域10之间的隔离。在存储区域10与隔离区域20中，多个导电通道130贯穿栅叠层结构120，并与半导体衬底101电连接，各导电通道130通过半导体衬底101向其周围的沟道柱110提供控制信号(例如源极线SL的接地电压等)。
具体地，多个沟道柱110呈阵列排布，每行沟道柱110与相邻行的沟道柱110交错排布。每个沟道柱110的内部结构如图1b所示，在此不再进行详细说明。
栅叠层结构120包括交替堆叠的多个栅极导体层121、122、123和多个层间绝缘层161。存储单元串分别包括各自的沟道柱110所对应的部分以及公共的栅极导体层121、122和123。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层161隔开，从而形成栅叠层结构120。
位于各个隔离区域20内的多个导电通道130沿X方向(第一方向)排布，位于各个存储区域10内(隔离区域20之外)的多个导电通道130沿Y方向(第二方向)排布，第二方向与所述第一方向呈90°。沿Y方向每隔预定行数的沟道柱110设置一行导电通道130与隔离结构140，沿X方向每隔预定列数的沟道柱110设置一列导电通道130。同一列的多个沟道柱110或同一行的多个沟道柱110的第一端可共同连接至同一条位线，第二端共同连接至衬底101，并经由衬底101形成共源极连接。
在一些具体实施例中，预定行数为3行，预定列数为5列，每个导电通道130周围可具有一组沟道柱110，该组沟道柱110以六边形分布在导电通道130的周边，导电通道130可以通过半导体衬底101向其周围的6个沟道柱110提供控制信号。
各个隔离区域20呈条状且沿Y方向平行设置，多个隔离结构140至少包围对应的导电通道130的侧壁，进一步地，各隔离结构140仅在隔离区域20内包围对应的导电通道130的侧壁。在每隔一行的隔离区域20中，至少部分隔离结构140在X方向上间隔预定距离形成通道，以将相邻的存储区域10相连。例如，在图2c中示出了两个存储区域10与三个隔离区域20，位于中间的隔离区域20并分别将将其两侧的存储区域10隔开，在图2d中，由于隔离结构140中间存在缺口形成通道，因此并不存在中间隔离区域20，从而将两个相邻的存储区域10相连。其中，隔离结构140的材料包括氧化物。
第二绝缘层150在存储区域10围绕导电通道130，在Y方向上，导电通道130通过第二绝缘层150与多个栅极导体层121、122、123隔开，其中，导电通道130的材料包括钨和/或多晶硅。
通过在存储区域10设置导电通道130，并且利用位于隔离区域20的隔离结构140将多个存储区域10进行分隔，将导电通道130设置在隔离结构中140，在X方向上采用隔离结构140隔开相邻的导电通道130，在Y方向上采用第二绝缘层150将导电通道130与栅极导体层121、122、123隔开，因此，隔离结构140的宽度可以小于导电通道130的直径，因而可以减小隔离结构140的宽度从而提高集成密度。
在一些优选的实施例中，衬底半导体衬底101中例如包括CMOS电路。采用导电通道130提供CMOS电路与外部电路之间的电连接。
在一些另优选的实施例中，本实施例的3D存储器件还包括假沟道柱，用于提供机械支撑作用。
图3至图12示出根据本发明实施例的3D存储器件制造方法的各个阶段的示意图。下面将结合图3至图12对发明存储器结构的制造方法进行详细的说明。
本发明实施例的方法开始于半导体衬底101，在半导体衬底101上形成交替堆叠的多个层间绝缘层161与多个牺牲层162，从而形成绝缘叠层结构160，如图3所示。
在该步骤中，例如采用化学气相沉积工艺(Chemical Vapor Deposition,CVD)、物理气相沉积工艺(Physical Vapor Deposition,PVD)依次在半导体衬底101上形成多个层间绝缘层161与多个牺牲层162，其中，多个层间绝缘层161的材料包括氧化物，例如氧化硅，多个牺牲层162的材料包括氮化物，例如氮化硅。
进一步地，形成贯穿绝缘叠层结构160的多个第二通孔102与多个第一通孔103，如图4a至图4c所示，其中，图4b示出沿图4a的A-A线的截面图，图4c示出沿图4a的B-B线的截面图，图4a中的X方向为3D存储器件的行方向、Y方向为3D存储器件的列方向。
在该步骤中，例如采用光刻、刻蚀工艺图案化绝缘叠层结构160与部分半导体衬底101形成呈阵列排布的多个圆孔，每列圆孔交错排布，其中一些圆孔在后续工艺中作为第二通孔102形成导电通道，其余圆孔在后续工艺中作为第一通孔103形成沟道柱。
在具体的实施例中，沿Y方向每隔第一预定行数的第一通孔103设置一组第二通孔102，在每组第二通孔102中，沿X方向每隔第一预定列数的第一通孔103设置一个第二通孔102，第一预定行数包括两行，第一预定列数包括4列。然而本发明的实施例并不限于此，本领域的技术人员可根据需要对第二通孔102与第一通孔103的分布进行其它设置。
进一步地，在每行第二通孔102的位置处形成贯穿绝缘叠层结构160的栅线隙104，如图5a至图5c所示，其中，图5b示出沿图5a的A-A线的截面图，图5c示出沿图5a的B-B线的截面图，图5a中的X方向为3D存储器件的行方向、Y方向为3D存储器件的列方向。
在该步骤中，例如采用光刻、刻蚀工艺图案化绝缘叠层结构160，每行栅线隙104将其两侧的绝缘叠层结构160分隔开，如图5a所示，栅线隙104的宽度小于第二通孔102的直径，在X方向上，各栅线隙104依次穿对应隔离区域20内的多个第二通孔102。
在一些优选实施例中，位于同行的至少部分栅线隙104在第一方向上间隔第一预定距离，例如，每隔一行的栅线隙104在第一方向上间隔第一预定距离，如图2a所示。
进一步地，覆盖绝缘叠层160分别在第二通孔102、第一通孔103、以及栅线隙104中填充氧化物从而形成第一绝缘层170，如图6a至图6c所示，其中，图6b示出沿图6a的A-A线的截面图，图6c示出沿图6a的B-B线的截面图，图6a中的X方向为3D存储器件的行方向、Y方向为3D存储器件的列方向。
在该步骤中，例如采用化学气相沉积工艺、物理气相沉积工艺快速地在第二通孔102、第一通孔103、以及栅线隙104中填充氧化物，氧化物可以包括二氧化硅。
进一步地，覆盖第一绝缘层170形成第一掩模107，如图6a至图6c所示。
在该步骤中，通过第一掩模107将位于第一通孔处的第一绝缘层170暴露。
进一步地，通过第一掩模107采用刻蚀工艺图案化第一绝缘层170，去除第一通孔103中的氧化物从而重新暴露第一通孔103，如图7a至图7c所示，其中，图7b示出沿图7a的A-A线的截面图，图7c示出沿图7a的B-B线的截面图，图7a中的X方向为3D存储器件的行方向、Y方向为3D存储器件的列方向。
进一步地，去除第一掩模107，并在第一通孔103中形成包括沟道层、隧穿介质层、电荷存储层、以及栅介质层的沟道柱110，如图8a至图8c所示，其中，图8b示出沿图8a的A-A线的截面图，图8c示出沿图8a的B-B线的截面图，图8a中的X方向为3D存储器件的行方向、Y方向为3D存储器件的列方向。
进一步地，覆盖第一绝缘层170形成第二掩模108，如图9a至图9b所示，其中，图9b示出沿图9a的A-A线的截面图，图9a中的X方向为3D存储器件的行方向、Y方向为3D存储器件的列方向。
在该步骤中，通过第二掩模108将位于第二通孔处的第一绝缘层170暴露。
进一步地，通过第二掩模108采用刻蚀工艺图案化第一绝缘层170，去除第二通孔102中的氧化物从而重新暴露第二通孔102，如图10a至图10b所示，其中，图10b示出沿图10a的A-A线的截面图，图10a中的X方向为3D存储器件的行方向、Y方向为3D存储器件的列方向。
进一步地，利用第二通孔102作为蚀刻剂通道，采用各向同性蚀刻去除绝缘叠层结构160中的牺牲层162从而形成空腔109，如图11a至图11b所示，其中，图11b至11e示出沿图11a的A-A线的截面图，图11a中的X方向为3D存储器件的行方向、Y方向为3D存储器件的列方向。
在该步骤中，各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，并将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，并将半导体结构暴露于蚀刻气体中。在绝缘叠层结构160中的层间绝缘层161和牺牲层162分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C4F8、C4F6、CH2F2和O2中的一种或多种作为蚀刻气体。在蚀刻步骤中，蚀刻剂充满第二通孔102。绝缘叠层结构160中的牺牲层162的端部暴露于第二通孔102的开口中，因此，牺牲层162接触到蚀刻剂。蚀刻剂由第二通孔102的开口逐渐向绝缘叠层结构160的内部蚀刻牺牲层162。由于蚀刻剂的选择性，该蚀刻相对于绝缘叠层结构160中的层间绝缘层161去除牺牲层162。
进一步地，利用第二通孔102作为沉积物通道，采用原子层沉积(ALD)，在空腔109中填充金属层形成栅极导体层121、122、123，从而形成栅叠层结构120，如图11c所示。
在该步骤中，金属层例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨WF6，采用的还原气体例如是硅烷SiH4或乙硼烷B2H6。在原子层沉积的步骤中，利用六氟化钨WF6与硅烷SiH4的反应产物的化学吸附获得钨材料实现沉积过程，由于第二通孔102也会被金属层填充，因此，需要在半导体结构的表面上形成光致抗蚀剂掩模，然后进行回蚀刻(etch back)，重新形成第二通孔102。
进一步地，再次利用第二通孔102作为蚀刻剂通道，去除与第二通孔102开口相邻的部分栅极导体层121、122、123，形成相对于相邻层间绝缘层之间的凹陷，如图11d所示。
在一些优选实施例中，还可以再次利用第二通孔102作为离子注入通道，在第二通孔102底部的半导体衬底101中注入源极离子。
在该步骤中，例如采用离子注入工艺，经由第二通孔102对半导体衬底101进行离子注入，在衬底101中形成N型(使用N型掺杂剂，例如P、As)或P型(使用P型掺杂剂，例如B)的掺杂区。掺杂区作为共源极连接的接触区，用于降低随后形成的电通柱与半导体衬底101之间的接触电阻或直接作为半导体器件的共源极。
进一步地，在第二通孔102的侧壁(凹陷中)形成与栅极导体层121、122、123接触的第二绝缘层150，如图11e所示。
在该步骤中，例如利用旋转涂覆工艺(Spin On Dielectric，SOD)覆盖极导体121、122、123在第二通孔102的侧壁形成第二绝缘层150。
进一步地，在第二通孔102中填充与半导体衬底101接触的导电材料，从而形成导电通道130，如图12所示。在该步骤中，导电材料包括钨或多晶硅。
图13a和图13b示出了效果分析示意图。其中，图13a为现有技术中的3D存储器件的立体图，图13b为现有技术中的3D存储器件的顶视图，图13a中的X方向为3D存储器件的行方向、Y方向为3D存储器件的列方向、Z方向为3D存储器件的高度方向。
如图13a、图13b所示，在现有技术中，形成栅叠层结构120’之后，需要在栅线隔槽中形成贯穿栅叠层结构120’的导电通道130’，该导电通道130’在X方向上将贯穿栅叠层结构120’分为多个部分，之后分别贯穿每个部分的栅叠层结构120’形成沟道柱110’，在Y方向上，导电通道130’通过衬底101向两侧的4个沟道柱110’供电。除此之外，还需要将顶层的栅极导体分开，形成顶层栅切线103’，从而将存储单元分为多个存储区域，为了避免金属钨在栅线隔槽中填充不均匀，以及为了避免栅线隔槽中的金属钨与栅极导体层之间因绝缘层损坏造成短路，需要将栅线隔槽的尺寸做得很大，由于栅线隔槽占据了存储器件的大量空间，为保证存储器件的存储密度，需要将沟道柱110’的尺寸做得很小，因此提高了制作沟道柱的工艺难度。
在形成栅极导体层120’的工艺中，需要经由栅线隔槽将其两侧的牺牲层去除，由于每个栅线隔槽之间间隔一定距离，为保证完全去除牺牲层需要过量刻蚀，因此会损伤靠近栅线隔槽的层间绝缘层。
由于每个在栅线隔槽中形成的导电通道130’需要对位于其两侧的多排沟道柱110’供电，靠近导电通道130'的沟道柱110’与远离导电通道130'的沟道柱110’由于距离原因，获得的电压并不均匀。
而根据本发明实施例的3D存储器件及其制造方法，采用隔离结构将存储单元分隔为多个存储区域，省去了顶层栅切线，简化了制造工艺。
根据本发明实施例的3D存储器件及其制造方法，在隔离区域通过隔离结构以及第二绝缘层共同将多个存储区域进行分隔，并将导电通道与隔离结构共行设置，在行方向上采用隔离结构隔开相邻的导电通道，在列方向上采用第二绝缘层将导电通道与栅极导体层隔开，因此，隔离结构的宽度可以小于导电通道的直径，因而可以减小隔离结构的宽度从而提高集成密度。
根据本发明实施例的3D存储器件及其制造方法，通过形成贯穿栅叠层结构并与半导体衬底电连接的多个沟道柱，以及形成分布在多个沟道柱之间的、贯穿栅叠层结构并与半导体衬底电连接的多个导电通道，实现了每个导电通道通过半导体衬底向其周围的沟道柱供电的目的，采用导电通道代替了现有技术中的导电通道，提高了3D存储器件对沟道柱供电的效率，每个沟道柱获得了统一的电压。
根据本发明实施例的3D存储器件及其制造方法，通过贯穿栅叠层结构并与半导体衬底电连接的多个导电通道实现向其周围的沟道柱供电的目的，相对于原有的导电通道来说，形成导电通道的工艺更加容易，即使某个导电通道中的钨或多晶硅填充不均匀，造成该导电通道不能向其周围的沟道柱供电，其它导电通道也可正常工作以代替该导电通道，并不会对器件造成影响。
根据本发明实施例的3D存储器件及其制造方法，由于去掉了原有的栅线隔槽，节省了存储器件的空间，可以增加沟道柱的尺寸，从而降低了形成沟道柱的工艺难度。
根据本发明实施例的3D存储器件及其制造方法，通过贯穿所述栅叠层结构的隔离结构，将存储单元分隔成多个存储区域，又通过隔离结构间的通道，将相邻的存储区域相连，达到了将存储单元随意组合的目的。
根据本发明实施例的3D存储器件及其制造方法，通过将第二通孔设置在第一通孔之间，经由第二通孔将其周围的牺牲层替换为栅极导体层，不会因为刻蚀过量造成层间绝缘层的损害。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (17)

1.一种3D存储器件，包括：
栅叠层结构，包括交替堆叠的多个栅极导体层与多个层间绝缘层；
多个沟道柱，所述多个沟道柱贯穿所述栅叠层结构；
多个隔离结构，所述多个隔离结构贯穿所述栅叠层结构；以及
多个导电通道，所述多个导电通道贯穿所述栅叠层结构，
其中，每个所述沟道柱至少与一个导电通道相邻设置，每个所述导电通道用于通过半导体衬底中的共源区向其周围的所述沟道柱提供电信号，
部分所述导电通道采用所述隔离结构彼此隔开，所述隔离结构的宽度不大于该部分所述导电通道的直径，以使该部分导电通道的侧壁与所述层间绝缘层相连。
2.根据权利要求1所述的3D存储器件，其中，各个所述隔离结构分别位于相应的隔离区域中，且沿行方向延伸，位于各个所述隔离区域内的多个所述导电通道沿行方向排布，
在所述隔离区域中，所述多个隔离结构分别设置在所述多个导电通道相应行的位置上，所述多个导电通道采用第二绝缘层与所述多个栅极导体层之间隔开，所述多个隔离结构与所述第二绝缘层共同实现多个存储区域之间的隔离。
3.根据权利要求2所述的3D存储器件，其中，各个所述隔离区域呈条状且沿列方向平行设置，所述行方向与所述列方向呈90°，各所述存储区域位于相邻两个所述隔离区域之间，
位于各个所述存储区域的多个所述导电通道沿所述列方向排布。
4.根据权利要求3所述的3D存储器件，其中，所述多个沟道柱呈阵列排布，每行的沟道柱与相邻行的沟道柱交错排布。
5.根据权利要求4所述的3D存储器件，其中，每隔预定行数的沟道柱设置所述隔离区域。
6.根据权利要求5所述的3D存储器件，其中，所述预定行数包括3行。
7.根据权利要求5所述的3D存储器件，其中，在每隔一行的所述隔离区域中，至少部分所述隔离结构在行方向上间隔预定距离形成通道，以将相邻的所述存储区域相连。
8.根据权利要求4所述的3D存储器件，其中，沿所述行方向每隔预定列数的沟道孔设置一列所述导电通道。
9.根据权利要求1所述的3D存储器件，其中，每个所述多个导电通道周围设置有一组沟道柱，所述一组沟道柱以六边形分布在所述导电通道的周边。
10.一种3D存储器件的制造方法，包括：
形成绝缘叠层结构，包括交替堆叠的多个层间绝缘层与多个牺牲层；
形成贯穿所述绝缘叠层结构的多个沟道柱；
形成贯穿所述绝缘叠层结构的多个隔离结构；
将所述多个牺牲层置换为多个栅极导体层，交替堆叠的所述多个层间绝缘层与所述多个栅极导体层构成栅叠层结构；以及
形成多个导电通道，所述多个导电通道贯穿所述栅叠层结构，
其中，每个所述沟道柱至少与一个导电通道相邻设置，每个所述导电通道用于通过半导体衬底中的共源区向其周围的所述沟道柱提供电信号，
部分所述导电通道采用所述隔离结构彼此隔开，所述隔离结构的宽度不大于该部分所述导电通道的直径，以使该部分导电通道的侧壁与所述层间绝缘层相连。
11.根据权利要求10所述的制造方法，其中，形成所述多个沟道柱的步骤包括：形成贯穿所述绝缘叠层结构的多个第一通孔，
形成所述多个导电通道的步骤包括：形成贯穿所述绝缘叠层结构的多个第二通孔，
其中，所述第一通孔与所述第二通孔在同一步骤中形成。
12.根据权利要求11所述的制造方法，其中，多个所述第一通孔呈阵列排布，每行的第一通孔与相邻行的第一通孔交错排布。
13.根据权利要求12所述的制造方法，其中，每隔预定行数的所述第一通孔设置一行所述第二通孔。
14.根据权利要求13所述的制造方法，其中，每隔预定列数的所述第一通孔设置一列所述第二通孔。
15.根据权利要求13所述的制造方法，其中，形成所述隔离结构的步骤包括：
形成贯穿所述绝缘叠层结构的多个栅线隙，所述栅线隙的宽度小于所述第二通孔的宽度，以横穿对应行的所述第二通孔；以及
向所述多个第二通孔与所述多个栅线隙中填充第一绝缘层，并去除所述多个第二通孔中的所述第一绝缘层，保留在所述多个栅线隙中的所述第一绝缘层作为所述隔离结构。
16.根据权利要求15所述的制造方法，其中，将所述多个牺牲层置换为多个栅极导体层的步骤包括：
经所述多个第二通孔去除所述多个牺牲层形成空腔；
在所述空腔与所述多个第二通孔中填充导电材料；
去除所述多个第二通孔中的所述导电材料，位于所述空腔中的导电材料作为栅极导体层。
17.根据权利要求16所述的制造方法，还包括：
经所述多个第二通孔回刻所述栅极导体层，形成相对于相邻层间绝缘层的凹陷；以及
在所述凹陷中形成第二绝缘层，
其中，各行所述导电通道采用所述第二绝缘层与所述多个栅极导体层之间隔开。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110914989B (zh) 2019-06-17 2021-09-14 长江存储科技有限责任公司 不具有栅极线缝隙的三维存储器件及用于形成其的方法
CN110176461B (zh) * 2019-06-17 2020-04-10 长江存储科技有限责任公司 3d nand存储器及其形成方法
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CN110600477A (zh) * 2019-08-16 2019-12-20 长江存储科技有限责任公司 光掩模、三维存储器件的制备方法及三维存储器件
CN110739015B (zh) * 2019-09-17 2021-08-06 长江存储科技有限责任公司 三维存储器及其驱动方法、及其驱动装置、及电子设备
CN111211130B (zh) * 2020-01-16 2023-01-10 长江存储科技有限责任公司 3d存储器件及其制造方法
CN111341777B (zh) * 2020-03-19 2023-04-18 长江存储科技有限责任公司 三维存储器及其制备方法、电子设备
CN116507129A (zh) * 2022-01-18 2023-07-28 长鑫存储技术有限公司 存储装置及其制造方法、驱动方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7867831B2 (en) * 2008-05-28 2011-01-11 Hynix Semiconductor Inc. Manufacturing method of flash memory device comprising gate columns penetrating through a cell stack
KR101989514B1 (ko) * 2012-07-11 2019-06-14 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102185547B1 (ko) * 2014-01-22 2020-12-02 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
CN104157654B (zh) * 2014-08-15 2017-06-06 中国科学院微电子研究所 三维存储器及其制造方法
KR102293134B1 (ko) * 2015-04-17 2021-08-26 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
US9935123B2 (en) * 2015-11-25 2018-04-03 Sandisk Technologies Llc Within array replacement openings for a three-dimensional memory device

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