CN110943089B - 3d存储器件及其制造方法 - Google Patents

Abstract

本申请公开了一种3D存储器件及其制造方法。该3D存储器件的制造方法包括：在衬底上方形成栅叠层结构和贯穿栅叠层结构的多个沟道孔，栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；在多个沟道孔底部填充外延结构；在沟道孔中形成沟道柱，沟道柱与外延结构接触，制造方法还包括在外延结构中形成停止层，停止层位于底层栅极导体上方，沟道柱与外延结构的接触面截止于停止层上。该3D存储器件通过在外延结构中形成停止层，从而保护了外延结构。

Description

3D存储器件及其制造方法

技术领域

本发明涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。

背景技术

半导体技术的发展方向是特征尺寸的减小和集成度的提高。对于存储器件而言，存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。

为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。该3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

在3D存储器件中，一般采用栅叠层结构以及形成在沟道孔中的沟道柱以及外延结构提供选择晶体管和存储晶体管，而外延结构往往会在形成沟道柱是被刻蚀剂损伤，造成底层栅极导体与沟道柱之间的漏电，因此，希望进一步改进3D存储器件的制造工艺，从而提高3D存储器件的良率。

发明内容

本发明的目的是提供一种改进的3D存储器件及其制造方法，通过在外延结构中形成停止层，从而保护了外延结构。

根据本发明的一方面，提供了一种3D存储器件的制造方法，包括：在衬底上方形成栅叠层结构和贯穿所述栅叠层结构的多个沟道孔，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；在所述多个沟道孔底部填充外延结构；在所述沟道孔中形成沟道柱，所述沟道柱与所述外延结构接触，所述制造方法还包括在所述外延结构中形成停止层，所述停止层位于底层栅极导体上方，所述沟道柱与所述外延结构的接触面截止于所述停止层上。

优选地，形成所述沟道柱的步骤包括：覆盖所述外延结构与所述多个沟道孔的侧壁依次形成所述多个功能层以及保护层；去除部分覆盖所述外延结构的所述多个功能层以及所述保护层形成开口，以暴露所述外延结构；去除所述保护层；以及形成覆盖所述多个功能层与所述外延结构的沟道层，其中，所述沟道层位于所述停止层上并与所述停止层接触。

优选地，所述多个功能层包括沿所述多个沟道孔的侧壁向中心延伸的栅介质层、电荷存储层、隧穿介质层。

优选地，在去除所述保护层之前，形成所述停止层的步骤包括经所述开口向所述外延结构进行碳掺杂。

优选地，采用离子注入法向所述外延结构进行碳掺杂。

优选地，去除所述保护层的步骤包括采用刻蚀剂刻蚀所述保护层，所述刻蚀在所述停止层上停止。

优选地，所述刻蚀剂包括NH₄OH。

优选地，所述外延结构为硅外延结构，所述保护层的材料包括非晶硅。

优选地，形成所述栅叠层结构的步骤包括：在所述衬底上形成绝缘叠层结构，包括多个牺牲层与所述层间绝缘层；贯穿所述绝缘叠层结构形成栅线隙；以及经所述栅线隙将所述多个牺牲层替换为所述多个栅极导体，其中，所述底层栅极导体与所述电荷存储层通过所述外延结构分隔。

根据本发明的另一方面，提供了一种3D存储器件，包括：衬底；位于所述衬底上方的叠层结构和贯穿所述栅叠层结构的多个沟道孔，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；填充在所述多个沟道孔底部的外延结构；以及位于所述沟道孔中的沟道柱，所述沟道柱与所述外延结构接触；其中，所述外延结构具有停止层，所述停止层位于底层栅极导体上方，所述沟道柱与所述外延结构的接触面截止于所述停止层上。

优选地，所述多个沟道柱分别包括沿所述多个沟道孔的侧壁向中心延伸的栅介质层、电荷存储层、隧穿介质层以及沟道层，其中，所述沟道层位于所述停止层上并与所述停止层接触。

优选地，所述外延结构为硅外延结构，所述停止层的材料包括碳。

本发明实施例提供的3D存储器件及其制造方法，通过在外延结构中形成停止层，并将沟道柱与外延结构的接触面限制在停止层上，由于停止层位于底层栅极导体上方，因此沟道柱与底层栅极导体之间完全被外延结构分隔，解决了造成底层栅极导体与沟道柱之间的漏电问题。

进一步的，采用对硅外延结构进行碳掺杂形成停止层，在采用NH₄OH去除非晶硅保护层时，NH₄OH对停止层的刻蚀速率远小于对保护层的刻蚀速率，因此在完全去除保护层后，硅外延结构并无过多损伤，依然完整的填充在沟道孔的底部，分隔了底层栅极导体与沟道柱。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。

图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。

图2示出3D存储器件的透视图。

图3至图8示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。

图9a至图9e示出了本发明实施例的效果分析示意图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

本发明可以各种形式呈现，以下将描述其中一些示例。

图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

如图1a所示，存储单元串100的第一端连接至位线(Bit-Line,BL)，第二端连接至源极线(Source Line,SL)。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线(Selection Gate for Drain,SGD)，第二选择晶体管Q2的栅极连接至地选择线(Selection Gate for Source,SGS)。存储晶体管M1至M4的栅极分别连接至字线(Word-Line)WL1至WL4的相应字线。

如图1b所示，存储单元串100的选择晶体管Q1和Q2分别包括栅极导体层122和123，存储晶体管M1至M4分别包括栅极导体层121。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110与栅叠层结构相邻或者贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道层111之间夹有栅介质层114，从而形成选择晶体管Q1和Q2。

在该实施例中，沟道层111例如由多晶硅组成，隧穿介质层112和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体层121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于N型的选择晶体管和控制晶体管，沟道层111可以是N型掺杂的多晶硅。

在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和栅介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕半导体层的叠层结构。

在该实施例中，选择晶体管Q1和Q2、存储晶体管M1至M4使用公共的沟道层111和栅介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成选择晶体管Q1和Q2的半导体层和栅介质层以及存储晶体管M1至M4的半导体层和栅介质层。在沟道柱110中，选择晶体管Q1和Q2的半导体层与存储晶体管M1至M4的半导体层彼此电连接。

在写入操作中，存储单元串100利用FN隧穿效应将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线SGS偏置到大约零伏电压，使得对应于地选择线SGS的选择晶体管Q2断开，串选择线SGD偏置到高电压VDD，使得对应于串选择线SGD的选择晶体管Q1导通。进一步地，位线BL2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。

在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。

图2示出3D存储器件的透视图。为了清楚起见，在图2中未示出3D存储器件中的各个绝缘层。

在该实施例中示出的3D存储器件包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

在3D存储器件中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体层121、122和123。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。

沟道柱110的内部结构如图1b所示，在此不再进行详细说明。在沟道柱110的中间部分，栅极导体层121与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114一起，形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道柱110内部的沟道层111和栅介质层114一起，形成选择晶体管Q1和Q2。

沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。

串选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线SGD1至SGD4之一)。

存储晶体管M1和M4的栅极导体121按照不同的层面分别连接成一体。如果存储晶体管M1和M4的栅极导体121由栅线缝隙分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1至WL4之一)。

地选择晶体管Q2的栅极导体连接成一体。如果地选择晶体管Q2的栅极导体123由栅线缝隙分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条地选择线SGS。

图3至图8示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。所述截面图沿着图2中的AA线截取。

该方法开始于已经形成沟道柱110的半导体结构，如图3所示。

在衬底101上形成层间绝缘层151和牺牲层152交替堆叠形成的绝缘叠层结构150，以及形成贯穿绝缘叠层结构150的沟道柱110与外延结构。如下文所述，牺牲层152将替换成栅极导体。在该实施例中，衬底101例如是单晶硅衬底，层间绝缘层151例如由氧化硅组成，牺牲层152例如由氮化硅组成。

为了清楚起见，在图3中未示出外延结构与沟道柱110的内部结构，外延结构与沟道柱110的形成步骤将会在图4a至图4e中详细描述。

如图4a所示，先贯穿绝缘叠层结构150形成沟道孔102，然后在沟道孔102底部填充外延结构115，然后覆盖外延结构102与多个沟道孔102的侧壁依次形成多个功能层以及保护层103，多个功能层包括沿多个沟道孔102的侧壁向中心延伸的栅介质层114、电荷存储层113、隧穿介质层112。其中，外延结构115为硅外延结构，保护层103的材料包括非晶硅，栅介质层114、电荷存储层113以及隧穿介质层112的材料可以参照图1b的描述，此处不再赘述。

进一步的，进行各向异性蚀刻以去除部分覆盖外延结构115的栅介质层114、电荷存储层113、隧穿介质层112以及保护层103形成开口104，以暴露外延结构115，如图4b所示。

在该步骤中，各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在衬底101的表面附近停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。其中，在进行各向异性蚀刻工艺时，保护层103可以保护沟道孔102侧壁的隧穿介质层102不被损伤。

进一步的，在外延结构115中形成停止层105，如图4c所示。

在该步骤中，采用沟道孔102作为离子注入通道，经开口104向外延结构105的表面进行碳掺杂以形成停止层105。

进一步的，去除保护层，如图4d所示。

在该步骤中，采用刻蚀剂刻蚀保护层，刻蚀在停止层105上停止，其中，刻蚀剂包括NH₄OH。由于在上一步骤中，对硅外延结构表面进行了碳掺杂，从而改变了外延结构115表面的物化性质，使得刻蚀剂刻蚀外延结构115的速率远小于刻蚀保护层的速率，因此可以在充分去除保护层的同时，外延结构115并无过多损伤。

进一步的，形成覆盖隧穿介质层112与外延结构115的沟道层111，如图4e所示，从而形成了图3中的沟道柱110，在一些优选的是实施例中，可以利用绝缘芯部116将沟道孔填满。

进一步地，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在叠层结构150中形成栅线缝隙106，如图5所示。

各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在衬底101的表面附近停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。

在该实施例中，栅线缝隙105不仅用于将栅极导体分割成多条栅线，而且用于形成源极连接的导电通道。为此，栅线缝隙105贯穿叠层结构150到达衬底101。

进一步地，利用栅线缝隙105作为蚀刻剂通道，采用各向同性蚀刻去除叠层结构150中的牺牲层152从而形成空腔107，如图6所示。

优选地，经由栅线缝隙107进行离子注入，在衬底101中形成N型(使用N型掺杂剂，例如P、As)或P型(使用P型掺杂剂，例如B)的掺杂区。掺杂区作为共源极连接的接触区，用于降低随后形成的导电通道与衬底101之间的接触电阻。

各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。在叠层结构150中的层间绝缘层151和牺牲层152分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C₄F₈、C₄F₆、CH₂F₂和O₂中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙161。叠层结构150中的牺牲层152的端部暴露于栅线缝隙106的开口中，因此，牺牲层152接触到蚀刻剂。蚀刻剂由栅线缝隙106的开口逐渐向叠层结构150的内部蚀刻牺牲层152。由于蚀刻剂的选择性，该蚀刻相对于叠层结构150中的层间绝缘层151去除牺牲层152。

优选地，在上述的湿法蚀刻步骤之后，可以采用附加的蚀刻步骤去除在层间绝缘层151上附着的蚀刻产物(例如氧化硅)，使得层间绝缘层151在空腔107中的暴露表面平整。

进一步地，利用栅线缝隙106作为沉积物通道，采用原子层沉积(ALD)，在栅线缝隙106和空腔107中填充金属层，在半导体结构的表面上形成光致抗蚀剂掩模，然后进行回蚀刻(etch back)，在金属层中重新形成栅线缝隙106，如图7所示。

在该实施例中，金属层例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨WF₆，采用的还原气体例如是硅烷SiH₄或乙硼烷B₂H₆。在原子层沉积的步骤中，利用六氟化钨WF₆与硅烷SiH₄的反应产物的化学吸附获得钨材料实现沉积过程。

该回蚀刻使用氟化硫、氮及氯作为蚀刻剂，以移除该栅线缝隙106的钨材料。进一步地，栅线缝隙106不仅将金属层分离成不同的层面，从而形成栅极导体121、122和123，而且将每个层面的栅极导体分隔成多条栅线。在栅线缝隙106的侧壁上，栅极导体121、122和123邻接栅线缝隙106的端部暴露。

在该步骤中形成的栅极导体121、122和123与层间绝缘层151交替堆叠，从而形成叠层结构120。其中，底层栅极导体123与相邻栅极导体121之间的层间绝缘层厚度大于其他相邻栅极导体121、122之间的层间绝缘层。与叠层结构150相比，叠层结构120中的栅极导体121、122和123置换了叠层结构150中的牺牲层152。

进一步的，在栅线缝隙106中形成导电通道140，如图8所示，其中导电通道140用于向陈列供源极提供电信号。

图9a至图9e示出了本发明实施例的效果分析示意图，其中，图9a至图9d为没有形成停止层时，3D存储器件制造方法的部分阶段的截面图，图9e为图8中沟道柱与外延结构的截面示意图。

由图9a至图9d可知，如果在去除保护层之前没有在外延结构215表面形成停止层，含有氨水的刻蚀剂会进一步的刻蚀外延结构215，形成缺陷201，底层的牺牲层252的边缘会通过缺陷201暴露。在沉积沟道层211时，由于工艺的限制，有可能会出现沟道层211并不能填充至缺陷201的情况，造成了沟道层211与外延结构251的断层。当采用刻蚀剂去除牺牲层252时，刻蚀剂会通过缺陷201侵蚀电荷存储层213形成缝隙202，在形成栅极导体时，缺陷201与缝隙202也会被金属填充，这样一来，底层栅极导体223就会与沟道柱之间产生漏电，严重影响了器件的良率。

由图9e可以看出，外延结构115具有停止层105，停止层105位于底层栅极导体123上方，沟道柱110与外延结构115的接触面截止于停止层105上。其中，沟道层111位于停止层105上并与停止层105接触。

通过在外延结构115中形成停止层105，并将沟道柱110与外延结构115的接触面限制在停止层105上，由于停止层105位于底层栅极导体123上方，因此沟道柱110与底层栅极导体123之间完全被外延结构115分隔，解决了底层栅极导体123与沟道柱110之间的漏电问题。

进一步的，由于对硅外延结构进行碳掺杂形成了停止层，在采用NH₄OH去除非晶硅保护层时，NH₄OH对停止层的刻蚀速率远小于对保护层的刻蚀速率，因此在完全去除保护层后，硅外延结构并无过多损伤，依然完整的填充在沟道孔的底部，分隔了底层栅极导体与沟道柱。

在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (12)

1.一种3D存储器件的制造方法，包括：

在衬底上方形成栅叠层结构和贯穿所述栅叠层结构的多个沟道孔，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；

在所述多个沟道孔底部填充外延结构；

在所述沟道孔中形成沟道柱，所述沟道柱与所述外延结构接触，

所述制造方法还包括在所述外延结构中形成停止层，所述停止层位于底层栅极导体上方，所述沟道柱与所述外延结构的接触面截止于所述停止层上。

2.根据权利要求1所述的制造方法，其中，形成所述沟道柱的步骤包括：

覆盖所述外延结构与所述多个沟道孔的侧壁依次形成多个功能层以及保护层；

去除部分覆盖所述外延结构的所述多个功能层以及所述保护层形成开口，以暴露所述外延结构；

去除所述保护层；以及

形成覆盖所述多个功能层与所述外延结构的沟道层，

其中，所述沟道层位于所述停止层上并与所述停止层接触。

3.根据权利要求2所述的制造方法，其中，所述多个功能层包括沿所述多个沟道孔的侧壁向中心延伸的栅介质层、电荷存储层、隧穿介质层。

4.根据权利要求2所述的制造方法，其中，在去除所述保护层之前，形成所述停止层的步骤包括经所述开口向所述外延结构进行碳掺杂。

5.根据权利要求4所述的制造方法，其中，采用离子注入法向所述外延结构进行碳掺杂。

6.根据权利要求4所述的制造方法，其中，去除所述保护层的步骤包括采用刻蚀剂刻蚀所述保护层，所述刻蚀在所述停止层上停止。

7.根据权利要求6所述的制造方法，其中，所述刻蚀剂包括NH₄OH。

8.根据权利要求6所述的制造方法，其中，所述外延结构为硅外延结构，所述保护层的材料包括非晶硅。

9.根据权利要求6所述的制造方法，其中，形成所述栅叠层结构的步骤包括：

在所述衬底上形成绝缘叠层结构，包括多个牺牲层与所述层间绝缘层；

贯穿所述绝缘叠层结构形成栅线隙；以及

经所述栅线隙将所述多个牺牲层替换为所述多个栅极导体，

其中，所述底层栅极导体与电荷存储层通过所述外延结构分隔。

10.一种3D存储器件，包括：

衬底；

位于所述衬底上方的叠层结构和贯穿所述叠层结构的多个沟道孔，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；

填充在所述多个沟道孔底部的外延结构；以及

位于所述沟道孔中的沟道柱，所述沟道柱与所述外延结构接触；

还包括位于所述外延结构内部的停止层，所述停止层位于底层栅极导体上方，所述沟道柱与所述外延结构的接触面截止于所述停止层上。

11.根据权利要求10所述的3D存储器件，其中，多个所述沟道柱分别包括沿所述多个沟道孔的侧壁向中心延伸的栅介质层、电荷存储层、隧穿介质层以及沟道层，

其中，所述沟道层位于所述停止层上并与所述停止层接触。

12.根据权利要求10或11所述的3D存储器件，其中，所述外延结构为硅外延结构，所述停止层的材料包括碳。

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