KR20150031672A - 반도체 소자의 제조 방법 - Google Patents

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KR20150031672A
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silicon
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forming
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전경엽
윤준호
박민준
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삼성전자주식회사
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Abstract

기판 상에 적어도 하나 이상의 몰딩층을 형성하고, 상기 몰딩층 상에 서로 식각 선택비가 상이한 실리콘 마스크 층, 제1 및 제2 마스크 층들, 및 마스크 패턴을 수직으로 정렬되도록 형성하고, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 제2 마스크 층을 제2 마스크 패턴으로 패터닝하고, 상기 제2 마스크 패턴을 식각 마스크로 이용하여 상기 제1 마스크 층을 제1 마스크 패턴으로 패터닝하고, 상기 제1 마스크 패턴을 식각 마스크로 이용하여 상기 실리콘 마스크 층을 실리콘 마스크 패턴으로 패터닝하고, 상기 실리콘 마스크 패턴에 불순물을 도핑하여 식각 선택비가 향상된 하드 마스크 패턴으로 변환시키고, 상기 하드 마스크 패턴을 식각 마스크로 이용하여 상기 몰딩층을 수직으로 관통하는 고종횡비 컨택(HARC) 구조의 홀을 형성하고, 및 상기 하드 마스크 패턴을 제거하는 것을 포함하는 반도체 소자의 제조 방법이 설명된다.

Description

반도체 소자의 제조 방법{Method for fabricating semiconductor device}
본 발명은 하드 마스크를 이용한 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가하고 패턴들이 미세화되면서 고종횡비(HAR: High Aspect Ratio)를 갖는 컨택이 필요하게 되었다. 이 컨택을 형성하기 위하여, 높은 식각 선택비(high etch selectivity)를 갖는 하드 마스크가 점차 중요하게 필요하게 되었다.
본 발명이 해결하고자 하는 과제는 식각 선택비가 향상된 하드 마스크를 이용한 반도체 소자 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법은 기판 상에 적어도 하나 이상의 몰딩층을 형성하고, 상기 몰딩층 상에 서로 식각 선택비가 상이한 실리콘 마스크 층, 제1 및 제2 마스크 층들, 및 마스크 패턴을 수직으로 정렬되도록 형성하고, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 제2 마스크 층을 제2 마스크 패턴으로 패터닝하고, 상기 제2 마스크 패턴을 식각 마스크로 이용하여 상기 제1 마스크 층을 제1 마스크 패턴으로 패터닝하고, 상기 제1 마스크 패턴을 식각 마스크로 이용하여 상기 실리콘 마스크 층을 실리콘 마스크 패턴으로 패터닝하고, 상기 실리콘 마스크 패턴에 불순물을 도핑하여 식각 선택비가 향상된 하드 마스크 패턴으로 변환시키고, 상기 하드 마스크 패턴을 식각 마스크로 이용하여 상기 몰딩층을 수직으로 관통하는 고종횡비 컨택(HARC) 구조의 홀을 형성하고, 및 상기 하드 마스크 패턴을 제거하는 것을 포함할 수 있다.
또한, 상기 불순물은 붕소(B), 아르곤(Ar), 탄소(C) 및 인(P) 중 어느 하나를 포함할 수 있다.
또한, 상기 제1 마스크 층은 ACL 및 SOH 중 어느 하나를 포함할 수 있다.
또한, 상기 제2 마스크 층은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 어느 하나를 포함할 수 있다.
또한, 상기 마스크 패턴은 포토레지스트를 포함할 수 있다.
또한, 상기 실리콘 마스크 패턴을 하드 마스크 패턴으로 변환시키는 것은, 이온주입법 공정을 수행하여 상기 실리콘 마스크 패턴에 상기 불순물을 직접 도핑하는 것을 포함할 수 있다.
또한, 상기 실리콘 마스크 패턴을 하드 마스크 패턴으로 변환시키는 것은, 상기 불순물을 포함하는 가스가 주입된 챔버 내에서 어닐링 공정을 수행하여 기상(gas phase)으로 상기 실리콘 마스크 패턴 상에 상기 불순물을 도핑하는 것을 포함할 수 있다. 이때, 상기 어닐링 공정은 500℃ 내지 800℃의 온도로 어닐링하는 것을 포함할 수 있다.
또한, 상기 실리콘 마스크 패턴을 하드 마스크 패턴으로 변환시키는 것은, 증착 공정을 수행하여 상기 실리콘 마스크 패턴 상에 이종막질을 컨포멀하게 형성하고, 및 어닐링 공정을 수행하여 상기 실리콘 마스크 패턴 및 상기 이종막질 간 발생된 불순물의 상호 확산(inter-diffusion)에 의해 상기 실리콘 마스크 패턴 상에 상기 불순물을 도핑하는 것을 포함할 수 있다. 여기서, 상기 이종막질은 BSG(Boron Silicate Glass), PSG(Phosphorous Silicate Glass), 및 AGS(Arsenic Silicate Glass) 중 어느 하나를 포함할 수 있고, 상기 어닐링 공정은 950℃ 내지 1050℃의 온도로 스파이크 어닐링(spike annealing)하는 것을 포함할 수 있다. 또한, 상기 이종막질을 형성한 후, 상기 이종막질 상에 이종막질 캡핑층을 컨포멀하게 형성하는 것을 더 포함할 수 있다.
또한, 상기 하드 마스크 패턴을 제거하는 것은, 암모니아수를 포함한 식각액을 이용한 습식 식각 공정을 수행하는 것을 포함할 수 있다.
또한, 상기 하드 마스크 패턴을 제거하는 것은, 상기 홀 내부에 희생층을 형성하고, 평탄화 공정을 수행하여 상기 몰딩층을 노출시키고, 및 상기 희생층을 제거하는 것을 포함할 수 있다.
한편, 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 소자의 제조 방법은 기판 상/내에 단위 소자를 형성하고, 상기 기판 상에 상기 단위 소자를 덮는 몰딩층을 형성하고, 상기 몰딩층 상에 실리콘 마스크 층을 형성하고, 상기 실리콘 마스크 층을 실리콘 마스크 패턴으로 패터닝하고, 상기 실리콘 마스크 패턴에 불순물을 도핑하여 하드 마스크 패턴으로 변환시키고, 상기 하드 마스크 패턴을 식각 마스크로 이용하여 상기 몰딩층을 수직으로 관통하여 상기 기판 또는 상기 단위 소자를 노출하는 고종횡비 컨택(HARC)구조의 홀을 형성하고, 상기 하드 마스크 층을 제거하고, 및 상기 홀 내부에 상기 기판 또는 상기 단위 소자와 전기적으로 연결되는 캐패시터 구조체 또는 컨택 플러그를 형성하는 것을 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자의 제조 방법들은, 실리콘 마스크 층을 패터닝한 후 식각 선택비가 향상된 하드 마스크로 변환시킴으로써 고종횡비 컨택(HARC) 공정시 하드 마스크 부족 현상을 방지할 수 있고 마스크의 두께도 줄일 수 있다. 또한, 하드 마스크로 변환시키기 전에 패터닝 공정을 수행하므로 실리콘 마스크의 패터닝도 용이해질 수 있다. 따라서, 공정 안정성 및 신뢰성이 확보될 수 있다.
도 1 내지 18은 본 발명의 일 실시 예에 의한 반도체 소자를 제조하는 방법들을 설명하는 종단면도들이다.
도 19 내지 37은 본 발명의 다른 실시 예에 의한 반도체 소자를 제조하는 방법들을 설명하는 종단면도들이다.
도 38 내지 52는 본 발명의 또 다른 실시 예에 의한 반도체 소자를 제조하는 방법들을 설명하는 종단면도들이다.
도 53a는 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 소자들을 포함하는 반도체 모듈을 개념적으로 도시한 도면이다.
도 53b는 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 소자들을 포함하는 전자 시스템을 개념적으로 도시한 블록도이다.
도 53c는 본 발명의 기술적 사상이 적용된 다양한 실시 예들에 의한 반도체 소자들을 포함하는 다른 전자 시스템을 개략적으로 도시한 블록도이다.
도 53d는 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 소자들중 적어도 하나를 포함하는 모바일 기기를 개략적으로 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)'이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1 내지 18은 본 발명의 일 실시 예에 의한 반도체 소자(100)를 제조하는 방법들을 설명하는 종단면도들이다. 본 실시 예에서, 상기 반도체 소자(100)는 OCS(One Cylinder Storage) 구조의 캐패시터를 갖는 반도체 소자를 포함할 수 있다.
도 1을 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(100)를 제조하는 방법은, 기판(101) 내에 활성 영역(102)을 한정하는 필드 영역(103)을 형성하고, 기판(101) 내에 매립된 모양의 게이트 구조체(110)를 형성하고, 기판(101)의 활성 영역(102) 상에 비트 라인 구조체(120)를 형성하고, 기판(101)의 활성 영역(102) 상에 랜딩 패드(140)를 형성하는 것을 포함할 수 있다. 또한, 상기 방법은, 비트 라인 구조체(120) 및 랜딩 패드(140) 상에 스토핑 절연층(stopping insulating layer, 150)을 형성하고, 상기 스토핑 절연층(150) 상에 몰딩층(molding layer, 160)을 형성하고, 상기 몰딩층(160) 상에 실리콘 마스크 층(510)을 형성하고, 상기 실리콘 마스크 층(510) 상에 제1 마스크 층(520)을 형성하고, 상기 제1 마스크 층(520) 상에 제2 마스크 층(530)을 형성하고, 및 상기 제2 마스크 층(530) 상에 마스크 패턴(540a)을 형성하는 것을 포함할 수 있다.
상기 기판(101)은 단결정 실리콘 웨이퍼, SOI(silicon on insulator) 웨이퍼, 실리콘-게르마늄 웨이퍼 등을 포함할 수 있다.
상기 기판(101) 내에 필드 영역(103)을 형성하는 것은 상기 기판(101) 내에 필드 트렌치(103T)를 형성하고, 및 상기 필드 트렌치(103T) 내에 필드 절연물(103a)을 채우는 것을 포함할 수 있다. 상기 필드 영역(103)을 형성함으로써 상기 활성 영역(102)이 정의될 수 있다. 상기 필드 절연물(103a)은 실리콘 산화물을 포함할 수 있다.
상기 게이트 구조체(110)를 형성하는 것은 상기 기판(101)의 활성 영역(102) 내에 게이트 트렌치(110T)를 형성하고, 상기 게이트 트렌치(110T)의 내벽 상에 게이트 절연층(111)을 컨포멀하게 형성하고, 상기 게이트 트렌치(110T) 내의 게이트 절연층(111) 상에 게이트 전극(112)을 형성하고, 상기 게이트 트렌치(110T)를 채우도록 상기 게이트 전극(112) 상에 게이트 캡핑층(113)을 형성하는 것을 포함할 수 있다. 상기 게이트 절연층(111)은 산화된 실리콘(oxidized silicon), 또는 하프늄 산화물이나 알루미늄 산화물 같은 금속 산화물을 포함할 수 있다. 상기 게이트 전극(112)은 금속 또는 금속 화합물을 포함할 수 있다. 예를 들어, 티타늄 질화물 (TiN), 텅스텐 (W), 기타 다층의 금속 및/또는 금속 화합물을 포함할 수 있다. 상기 게이트 캡핑층(113)은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다.
상기 비트 라인 구조체(120)를 형성하는 것은 상기 기판(101)의 활성 영역(102)과 전기적으로 연결된 비트 라인 컨택 플러그(121)를 형성하고, 상기 비트 라인 컨택 플러그(121) 상에 비트 라인 전극(122)을 형성하고, 상기 비트 라인 전극(122) 상에 비트 라인 캡핑층(123)을 형성하고, 상기 비트 라인 전극(122) 및 상기 비트 라인 캡핑층(123)의 측면들 상에 비트 라인 스페이서(124)를 형성하는 것을 포함할 수 있다. 상기 비트 라인 스페이서(124)는 비트 라인 컨택 플러그(121)의 측면들을 감쌀 수도 있다. 상기 비트 라인 컨택 플러그(121)를 형성하는 것은 활성 영역(102)과 직접적으로 접촉하는 전도체를 형성하는 것을 포함할 수 있다. 또는, 상기 비트 라인 컨택 플러그(121)를 형성하는 것은 활성 영역(102) 상에서 실리사이드 층 또는 금속 층을 형성하는 것을 포함할 수 있다. 상기 비트 라인 전극(122)을 형성하는 것은 상기 비트 라인 컨택 플러그(121) 상에 금속 같은 전도체를 형성하는 것을 포함할 수 있다. 상기 비트 라인 전극(122)을 형성하는 것은 텅스텐(W) 같은 금속을 형성하는 것을 포함할 수 있다. 상기 비트 라인 캡핑층(123)을 형성하는 것은 증착 공정을 수행하여 실리콘 질화물을 형성하는 것을 포함할 수 있다. 상기 비트 라인 스페이서(124)를 형성하는 것은 증착 공정을 수행하여 실리콘 질화물을 형성하고 에치-백 공정을 수행하는 것을 포함할 수 있다.
상기 층간 절연층(130)을 형성하는 것은 증착 공정을 수행하여 상기 활성 영역(102), 상기 필드 영역(103) 및 상기 게이트 구조체(110) 상에 상기 비트 라인 구조체(120)를 감싸도록 실리콘 산화물을 형성하는 것을 포함할 수 있다.
상기 랜딩 패드(140)를 형성하는 것은 상기 층간 절연층(130)을 관통하여 상기 활성 영역(102)과 접촉하는 전도체를 형성하는 것을 포함할 수 있다. 예를 들어, 상기 랜딩 패드(140)를 형성하는 것은 상기 활성 영역(102) 상에 실리사이드 층 또는 금속 층을 형성하는 것을 포함할 수 있다.
상기 스토핑 절연층(150)을 형성하는 것은 증착 공정을 수행하여 상기 비트 라인 구조체(120), 상기 층간 절연층(130) 및 상기 랜딩 패드(140) 상에 실리콘 질화물 층을 형성하는 것을 포함할 수 있다. 예를 들어, 상기 스토핑 절연층(150)은 상기 층간 절연층(130)과 식각 선택비를 갖는 물질을 포함할 수 있다.
상기 몰딩층(160)을 형성하는 것은 증착 공정을 수행하여 상기 스토핑 절연층(150) 상에 실리콘 산화물 층을 형성하는 것을 포함할 수 있다. 상기 몰딩층(160)은 상기 스토핑 절연층(150)과 식각 선택비를 갖는 물질을 포함할 수 있다.
상기 실리콘 마스크 층(510)을 형성하는 것은 증착 공정을 수행하여 상기 몰딩층(160) 상에 전면적으로 다결정 실리콘을 형성하는 것을 포함할 수 있다. 상기 실리콘 마스크 층(510)은 상기 몰딩층(160)과 식각 선택비를 가질 수 있다.
상기 제1 마스크 층(520)을 형성하는 것은 증착 공정 또는 코팅 공정을 수행하여 상기 실리콘 마스크 층(510) 상에 전면적으로 탄소계 물질을 형성하는 것을 포함할 수 있다. 상기 제1 마스크 층(520)은 상기 실리콘 마스크 층(510)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 상기 제1 마스크 층(520)을 형성하는 것은 CVD 공정을 수행하여 상기 실리콘 마스크 층(510) 상에 전면적으로 비정질 탄소층(ACL, Amorphous Carbon Layer)을 형성하는 것을 포함할 수 있다. 또는, 상기 제1 마스크 층(520)을 형성하는 것은 코팅 공정을 수행하여 상기 실리콘 마스크 층(510) 상에 전면적으로 SOH(Spin-On Hardmask)을 형성하는 것을 포함할 수 있다.
상기 제2 마스크 층(530)을 형성하는 것은 증착 공정을 수행하여 상기 제1 마스크 층(520) 상에 전면적으로 무기물 물질을 형성하는 것을 포함할 수 있다. 상기 제2 마스크 층(530)은 상기 제1 마스크 층(520)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 상기 제2 마스크 층(530)을 형성하는 것은 증착 공정을 수행하여 상기 제1 마스크 층(520) 상에 전면적으로 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 및 실리콘 산질화물(SiON) 중 어느 하나를 형성하는 것을 포함할 수 있다.
상기 마스크 패턴(540a)을 형성하는 것은 증착 공정을 수행하여 상기 제2 마스크 층(530) 상에 상기 제2 마스크 층(530)과 식각 선택비를 갖는 물질을 형성하고, 및 포토리소그래피 공정을 수행하여 상기 제2 마스크 층(530)을 선택적으로 노출하는 홀(H)을 형성하는 것을 포함할 수 있다. 예를 들어, 상기 마스크 패턴(540a)은 포토레지스트를 포함할 수 있다.
도 2를 참조하면, 상기 방법은, 상기 마스크 패턴(540a)을 식각 마스크로 이용하여 상기 제2 마스크 층(530)을 선택적으로 제거하는 것을 포함할 수 있다. 이 공정에서, 상기 제2 마스크 층(530)은 제2 마스크 패턴(530a)으로 패터닝될 수 있고, 상기 마스크 패턴(540a)은 얇아질 수 있다. 상기 홀(H) 내에 상기 제1 마스크 층(520)이 노출될 수 있다.
도 3을 참조하면, 상기 방법은, 상기 마스크 패턴(540a) 및 상기 제2 마스크 패턴(530a)을 식각 마스크로 이용하여 상기 제1 마스크 층(520)을 선택적으로 제거하는 것을 포함할 수 있다. 이 공정에서, 상기 제1 마스크 층(520)은 제1 마스크 패턴(520a)으로 패터닝될 수 있고, 상기 제2 마스크 패턴(530a)은 얇아질 수 있다. 또한, 상기 마스크 패턴(540a)은 모두 제거될 수 있다. 상기 홀(H) 내에 상기 실리콘 마스크 층(510)이 노출될 수 있다.
도 4를 참조하면, 상기 방법은, 제2 마스크 패턴(530a) 및 제1 마스크 패턴(520a)을 식각 마스크로 이용하여 상기 실리콘 마스크 층(510)을 선택적으로 제거하는 것을 포함할 수 있다. 이 공정에서, 상기 실리콘 마스크 층(510)은 실리콘 마스크 패턴(510a)으로 패터닝될 수 있고, 상기 제1 마스크 패턴(520a)은 얇아질 수 있다. 또한, 상기 제2 마스크 패턴(530a)은 모두 제거될 수 있다. 상기 홀(H) 내에 상기 몰딩층(160)이 노출될 수 있다.
도 5를 참조하면, 상기 방법은, 에치-백 공정 및/또는 애싱(ashing) 공정을 수행하여 얇아진 상기 제1 마스크 패턴(520a)을 제거하는 것을 포함할 수 있다.
도 6a 내지 6c, 및 7을 참조하면, 상기 방법은, 상기 실리콘 마스크 패턴(510a)을 도 7에서와 같이 하드 마스크 패턴(510h)으로 변환시키는 것을 포함할 수 있다. 상기 실리콘 마스크 패턴(510a)을 하드 마스크 패턴(510h)으로 변환시키는 것은 상기 실리콘 마스크 패턴(510a)에 불순물을 도핑하는 것을 포함할 수 있다. 예를 들어, 상기 불순물은 붕소(B), 아르곤(Ar), 탄소(C) 및 인(P) 등을 포함할 수 있다.
도 6a를 참조하면, 상기 실리콘 마스크 패턴(510a)에 불순물을 도핑하는 것은 이온주입법(ion implantation) 공정을 수행하여 상기 실리콘 마스크 패턴(510a) 상에 불순물을 직접 주입하는 것을 포함할 수 있다.
도 6b를 참조하면, 상기 실리콘 마스크 패턴(510a)에 불순물을 도핑하는 것은 불순물을 포함하는 가스(gas)가 주입된 챔버 내에서 어닐링 공정을 수행하는 것을 포함할 수 있다. 상기 어닐링 공정의 온도는 약 500℃ 내지 800℃일 수 있다. 이 공정에서, 상기 가스에 포함된 불순물이 상기 실리콘 마스크 패턴(510a)에 기상(gas phase)으로 도핑될 수 있다. 예를 들어, 디보란(B2H6) 또는 삼염화붕소(BCl3) 가스가 사용된 경우 붕소(B)가 상기 실리콘 마스크 패턴(510a)에 도핑될 수 있고, 에틸렌(C2H4) 가스가 사용된 경우 탄소(C)가 상기 실리콘 마스크 패턴(510a)에 도핑될 수 있다. 이와 같이, 상기 실리콘 마스크 패턴(510a)에 기상으로 불순물을 도핑하는 경우, 상기 불순물은 상기 실리콘 마스크 패턴(510a)의 상면은 물론 상기 홀(H) 내 측면에도 도핑될 수 있다.
도 6c를 참조하면, 상기 실리콘 마스크 패턴(510a)에 불순물을 도핑하는 것은 상기 실리콘 마스크 패턴(510a)의 표면 상에 이종막질(515)을 컨포멀하게 형성하고, 및 어닐링 공정을 수행하는 것을 포함할 수 있다. 상기 실리콘 마스크 패턴(510a) 상에 이종막질을 형성하는 것은 CVD 또는 ALD 같은 증착 공정을 수행하여 상기 실리콘 마스크 패턴(510a)의 표면 상에 BSG(Boron Silicate Glass), PSG(Phosphorous Silicate Glass), 및 AGS(Arsenic Silicate Glass) 중 어느 하나를 형성하는 것을 포함할 수 있다. 상기 어닐링 공정을 수행하는 것은 약 950℃ 내지 1050℃의 온도에서 스파이크 어닐링(Spike Annealing)을 수행하는 것을 포함할 수 있다. 상기 스파이크 어닐링을 수행함으로써 열수지(heat budget)에 의한 반도체 소자(200)의 열화를 방지할 수 있다. 상기 어닐링 공정에 의해 상기 실리콘 마스크 패턴(510a) 및 상기 이종막질(515) 간 불순물의 상호 확산(inter-diffusion)이 발생하여 상기 실리콘 마스크 패턴(510a)에 상기 이종막질(515)의 불순물이 도핑될 수 있다.
한편, 상기 이종막질(515)을 이용한 불순물 도핑 방법은, 상기 실리콘 마스크 패턴(510a) 상에 상기 이종막질(515)을 형성한 후, 상기 이종막질(515) 상에 이종막질 캡핑층(517)을 컨포멀하게 형성하는 것을 더 포함할 수 있다. 상기 이종막질 캡핑층(517)은 상기 어닐링 공정시 상기 이종막질(515)로부터 외부로 불순물이 배출되는 것을 방지할 수 있다.
도 7을 참조하면, 상기 도 6a 내지 6c에서 상술한 방법에 의해 상기 실리콘 마스크 패턴(510a)이 변환된 하드 마스크 패턴(510h)이 형성될 수 있다. 상기 하드 마스크 패턴(510h)은 상기 실리콘 마스크 패턴(510a)에 비해 향상된 식각 선택비를 가질 수 있다. 상기 하드 마스크 패턴(510h)의 식각 선택비는 상기 실리콘 마스크 패턴(510a)에 도핑된 불순물의 종류 및 농도에 따라 다양해질 수 있다. 예를 들어, 상기 하드 마스크 패턴(510h)의 식각 선택비는 불순물로서 동일한 농도의 붕소(B)가 도핑된 것보다 탄소(C)가 도핑되는 경우 더욱 향상될 수 있다. 또한, 상기 하드 마스크 패턴(510h)의 식각 선택비는 상기 실리콘 마스크 패턴(510a)에 도핑된 불순물의 농도가 증가할수록 향상될 수 있다. 상기 불순물의 농도는 적어도 상기 실리콘 마스크 패턴(510a)의 실리콘 농도의 약 2% 이상일 수 있다. 상기 불순물의 농도가 상기 실리콘의 농도의 약 5%인 경우 상기 하드 마스크 패턴(510h)의 식각 선택비는 상기 실리콘 마스크 패턴(510a)의 식각 선택비보다 약 30% 내지 50% 증가할 수 있다. 예를 들어, 상기 실리콘 마스크 패턴(510a)의 식각 선택비가 6:1인 경우, 상기 실리콘 마스크 패턴(510a)의 실리콘 농도의 약 5%에 해당하는 붕소(B)가 상기 실리콘 마스크 패턴(510a)에 도핑되면 상기 실리콘 마스크 패턴(510a)은 식각 선택비가 약 7.8:1로 향상된 하드 마스크 패턴(510h)으로 변환될 수 있다. 또한, 상기 실리콘 마스크 패턴(510a)의 실리콘 농도의 약 5%에 해당하는 탄소(C)가 상기 실리콘 마스크 패턴(510a)에 도핑되면 상기 실리콘 마스크 패턴(510a)은 식각 선택비가 약 9:1로 향상된 하드 마스크 패턴(510h)으로 변환될 수 있다.
도 8을 참조하면, 상기 방법은, 상기 하드 마스크 패턴(510h)을 식각 마스크로 이용하여 상기 몰딩층(160) 및 상기 스토핑 절연층(150)을 선택적으로 제거하는 것을 포함할 수 있다. 이 공정에서, 고종횡비 컨택(HARC, High Aspect Ratio Contact) 구조의 홀(H)이 형성될 수 있으며, 상기 하드 마스크 패턴(510h)은 얇아질 수 있다. 상기 홀(H) 내에 상기 랜딩 패드(140)가 노출될 수 있다.
도 9를 참조하면, 상기 방법은, 상기 홀(H) 내부에 제1 희생층(551)을 채우는 것을 포함할 수 있다. 상기 제1 희생층(551)은 상기 몰딩층(160) 및 상기 스토핑 절연층(150)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 상기 제1 희생층(551)은 레지스트, 포토레지스트, 유기 레진 또는 유기 폴리머 같은 유기물을 포함할 수 있다.
도 10을 참조하면, 상기 방법은, 얇아진 상기 하드 마스크 패턴(510h)을 제거하는 것을 포함할 수 있다. 상기 하드 마스크 패턴(510h)을 제거하는 것은 암모니아수를 포함하는 식각액을 이용한 습식 식각 공정을 수행하는 것을 포함할 수 있다. 또는, 상기 하드 마스크 패턴(510h)을 제거하는 것은 CMP 같은 평탄화 공정을 수행하여 상기 몰딩층(160)을 노출시키는 것을 포함할 수 있다.
도 11을 참조하면, 상기 방법은, 상기 제1 희생층(551)을 제거하는 것을 포함할 수 있다. 상기 제1 희생층(551)을 제거하는 것은 산소(O2) 가스를 이용한 애싱(ashing) 공정을 수행하는 것을 포함할 수 있다.
도 12를 참조하면, 상기 방법은, 상기 홀(H) 내에 예비 스토리지 전극(171p)를 형성하는 것을 포함할 수 있다. 상기 예비 스토리지 전극(171P)을 형성하는 것은 상기 홀(H)의 내벽 상에 실리사이드, 금속, 또는 금속 화합물을 컨포멀하게 형성하는 것을 포함할 수 있다.
도 13을 참조하면, 상기 방법은, 상기 홀(H) 내부에 제2 희생층(552)을 채우는 것을 포함할 수 있다. 상기 제2 희생층(552)은 상기 몰딩층(160) 및 상기 예비 스토리지 전극(171p)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 상기 제2 희생층(552)는 레지스트, 포토레지스트, 유기 레진 또는 유기 폴리머 같은 유기물을 포함할 수 있다.
도 14를 참조하면, 상기 방법은, CMP 같은 평탄화 공정을 수행하여 상기 몰딩층(160)의 상부 표면 상의 상기 예비 스토리지 전극(171p)을 제거하는 것을 포함할 수 있다. 이 공정에서, 상기 예비 스토리지 전극(171p)은 개개의 스토리지 전극(171)으로 분리될 수 있다. 상기 스토리지 전극(171)은 후술될 캐패시터 구조체(170)(도 17 참조)의 하부 전극으로 사용될 수 있다.
도 15를 참조하면, 상기 방법은, 상기 제2 희생층(552) 및 몰딩층(160)을 제거하는 것을 포함할 수 있다. 상기 제2 희생층(552)을 제거하는 것은 산소(O2) 가스를 이용한 애싱(ashing) 공정을 수행하는 것을 포함할 수 있다. 상기 몰딩층(160)을 제거하는 것은 과산화수소를 포함하는 식각액을 사용하는 습식 식각 공정을 수행하는 것을 포함할 수 있다. 이 공정에서, 상기 스토리지 전극(171)은 노출될 수 있다.
도 16을 참조하면, 상기 방법은, 상기 스토리지 전극(171)의 표면 및 스토핑 절연층(150) 상에 캐패시터 유전층(172)을 컨포멀하게 형성하는 것을 포함할 수 있다.
도 17을 참조하면, 상기 방법은, 상기 캐패시터 유전층(172) 상에 상부 전극(173)을 형성하는 것을 포함할 수 있다. 상기 상부 전극(173)을 형성하는 것은 상기 캐패시터 유전층(172) 상에 티타늄 질화물(TiN) 같은 금속층을 형성하는 것을 포함할 수 있다. 이 공정에서, 상기 스토리지 전극(171), 캐패시터 유전층(172) 및 상부 전극(173)을 포함한 캐패시터 구조체(170)가 형성될 수 있다.
도 18을 참조하면, 상기 방법은, 상기 캐패시터 구조체(170)를 덮도록 상기 상부 전극(173)의 표면 상에 셀 캡핑 절연층(180)을 형성하는 것을 포함할 수 있다. 상기 셀 캡핑 절연층(180)은 실리콘 산화물을 포함할 수 있다.
도 19 내지 37은 본 발명의 다른 실시 예에 의한 반도체 소자(200)를 제조하는 방법들을 설명하는 종단면도들이다. 본 실시 예에서, 상기 반도체 소자(200)는 수직형 채널을 갖는 갖는 반도체 소자를 포함할 수 있다.
도 19를 참조하면, 본 발명의 다른 실시 예에 의한 반도체 소자(200)를 제조하는 방법은, 기판(201) 상에 다수의 제1 절연층들(211, 211t) 및 다수의 제2 절연층들(212)을 교대로 반복적으로 형성하고, 최상위의 제1 절연층(211t) 상에 제1 캡핑층(220)을 형성하고, 상기 제1 캡핑층(220) 상에 실리콘 마스크 층(510)을 형성하고, 상기 실리콘 마스크 층(510) 상에 제1 마스크 층(520)을 형성하고, 상기 제1 마스크 층(520) 상에 제2 마스크 층(530)을 형성하고, 및 상기 제2 마스크 층(530) 상에 마스크 패턴(540a)을 형성하는 것을 포함할 수 있다.
상기 기판(201)은 단결정 실리콘 웨이퍼, SOI(silicon on insulator) 웨이퍼, 실리콘-게르마늄 웨이퍼 등을 포함할 수 있다.
상기 다수의 제1 절연층들(211, 211t)을 형성하는 것은 증착 공정을 수행하여 실리콘 산화물 층들을 형성하는 것을 포함할 수 있다. 상기 다수의 제2 절연층들(212)을 형성하는 것은 증착 공정을 수행하여 실리콘 질화물 층들을 형성하는 것을 포함할 수 있다.
상기 제1 캡핑층(220)을 형성하는 것은 증착 공정을 수행하여 절연성 물질층을 형성하는 것을 포함할 수 있다. 상기 절연성 물질층은 예를 들어 실리콘 산화물을 포함할 수 있다.
상기 실리콘 마스크 층(510)을 형성하는 것은 증착 공정을 수행하여 상기 제1 캡핑층(220) 상에 전면적으로 다결정 실리콘을 형성하는 것을 포함할 수 있다. 상기 실리콘 마스크 층(510)은 상기 제1 캡핍층(220)과 식각 선택비를 가질 수 있다.
상기 제1 마스크 층(520)을 형성하는 것은 증착 공정 또는 코팅 공정을 수행하여 상기 실리콘 마스크 층(510) 상에 전면적으로 탄소계 물질을 형성하는 것을 포함할 수 있다. 상기 제1 마스크 층(520)은 상기 실리콘 마스크 층(510)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 상기 제1 마스크 층(520)을 형성하는 것은 CVD 공정을 수행하여 상기 실리콘 마스크 층(510) 상에 전면적으로 비정질 탄소층(ACL, Amorphous Carbon Layer)을 형성하는 것을 포함할 수 있다. 또는, 상기 제1 마스크 층(520)을 형성하는 것은 코팅 공정을 수행하여 상기 실리콘 마스크 층(510) 상에 전면적으로 SOH(Spin-On Hardmask)을 형성하는 것을 포함할 수 있다.
상기 제2 마스크 층(530)을 형성하는 것은 증착 공정을 수행하여 상기 제1 마스크 층(520) 상에 전면적으로 무기물 물질을 형성하는 것을 포함할 수 있다. 상기 제2 마스크 층(530)은 상기 제1 마스크 층(520)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 상기 제2 마스크 층(530)을 형성하는 것은 증착 공정을 수행하여 상기 제1 마스크 층(520) 상에 전면적으로 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 및 실리콘 산질화물(SiON) 중 어느 하나를 형성하는 것을 포함할 수 있다.
상기 마스크 패턴(540a)을 형성하는 것은 증착 공정을 수행하여 상기 제2 마스크 층(530) 상에 상기 제2 마스크 층(530)과 식각 선택비를 갖는 물질을 형성하고, 및 포토리소그래피 공정을 수행하여 상기 제2 마스크 층(530)을 선택적으로 노출하는 홀(H)을 형성하는 것을 포함할 수 있다. 예를 들어, 상기 마스크 패턴(540a)은 포토레지스트를 포함할 수 있다.
도 20을 참조하면, 상기 방법은, 상기 마스크 패턴(540a)을 식각 마스크로 이용하여 상기 제2 마스크 층(530)을 선택적으로 제거하는 것을 포함할 수 있다. 이 공정에서, 상기 제2 마스크 층(530)은 제2 마스크 패턴(530a)으로 패터닝될 수 있고, 상기 마스크 패턴(540a)은 얇아질 수 있다. 상기 홀(H) 내에 상기 제1 마스크 층(520)이 노출될 수 있다.
도 21을 참조하면, 상기 방법은, 상기 마스크 패턴(540a) 및 상기 제2 마스크 패턴(530a)을 식각 마스크로 이용하여 상기 제1 마스크 층(520)을 선택적으로 제거하는 것을 포함할 수 있다. 이 공정에서, 상기 제1 마스크 층(520)은 제1 마스크 패턴(520a)으로 패터닝될 수 있고, 상기 제2 마스크 패턴(530a)은 얇아질 수 있다. 또한, 상기 마스크 패턴(540a)은 모두 제거될 수 있다. 상기 홀(H) 내에 상기 실리콘 마스크 층(510)이 노출될 수 있다.
도 22를 참조하면, 상기 방법은, 제2 마스크 패턴(530a) 및 제1 마스크 패턴(520a)을 식각 마스크로 이용하여 상기 실리콘 마스크 층(510)을 선택적으로 제거하는 것을 포함할 수 있다. 이 공정에서, 상기 실리콘 마스크 층(510)은 실리콘 마스크 패턴(510a)으로 패터닝될 수 있고, 상기 제1 마스크 패턴(520a)은 얇아질 수 있다. 또한, 상기 제2 마스크 패턴(530a)은 모두 제거될 수 있다. 상기 홀(H) 내에 상기 제1 캡핑층(220)이 노출될 수 있다.
도 23를 참조하면, 상기 방법은, 에치-백 공정 및/또는 애싱(ashing) 공정을 수행하여 얇아진 상기 제1 마스크 패턴(520a)을 제거하는 것을 포함할 수 있다.
도 24a 내지 24c, 및 25를 참조하면, 상기 방법은, 상기 실리콘 마스크 패턴(510a)을 도 25에서와 같이 하드 마스크 패턴(510h)으로 변환시키는 것을 포함할 수 있다. 상기 실리콘 마스크 패턴(510a)을 하드 마스크 패턴(510h)으로 변환시키는 것은 상기 실리콘 마스크 패턴(510a)에 불순물을 도핑하는 것을 포함할 수 있다. 예를 들어, 상기 불순물은 붕소(B), 아르곤(Ar), 탄소(C) 및 인(P) 등을 포함할 수 있다.
도 24a를 참조하면, 상기 실리콘 마스크 패턴(510a)에 불순물을 도핑하는 것은 이온주입법(ion implantation) 공정을 수행하여 상기 실리콘 마스크 패턴(510a) 상에 불순물을 직접 주입하는 것을 포함할 수 있다.
도 24b를 참조하면, 상기 실리콘 마스크 패턴(510a)에 불순물을 도핑하는 것은 불순물을 포함하는 가스(gas)가 주입된 챔버 내에서 어닐링 공정을 수행하는 것을 포함할 수 있다. 상기 어닐링 공정의 온도는 약 500℃ 내지 800℃일 수 있다. 이 공정에서, 상기 가스에 포함된 불순물이 상기 실리콘 마스크 패턴(510a)에 기상(gas phase)으로 도핑될 수 있다. 예를 들어, 디보란(B2H6) 또는 삼염화붕소(BCl3) 가스가 사용된 경우 붕소(B)가 상기 실리콘 마스크 패턴(510a)에 도핑될 수 있고, 에틸렌(C2H4) 가스가 사용된 경우 탄소(C)가 상기 실리콘 마스크 패턴(510a)에 도핑될 수 있다. 이와 같이, 상기 실리콘 마스크 패턴(510a)에 기상으로 불순물을 도핑하는 경우, 상기 불순물은 상기 실리콘 마스크 패턴(510a)의 상면은 물론 상기 홀(H) 내 측면에도 도핑될 수 있다.
도 24c를 참조하면, 상기 실리콘 마스크 패턴(510a)에 불순물을 도핑하는 것은 상기 실리콘 마스크 패턴(510a)의 표면 상에 이종막질(515)을 컨포멀하게 형성하고, 및 어닐링 공정을 수행하는 것을 포함할 수 있다. 상기 실리콘 마스크 패턴(510a) 상에 이종막질을 형성하는 것은 CVD 또는 ALD 같은 증착 공정을 수행하여 상기 실리콘 마스크 패턴(510a)의 표면 상에 BSG(Boron Silicate Glass), PSG(Phosphorous Silicate Glass), 및 AGS(Arsenic Silicate Glass) 중 어느 하나를 형성하는 것을 포함할 수 있다. 상기 어닐링 공정을 수행하는 것은 약 950℃ 내지 1050℃의 온도에서 스파이크 어닐링(Spike Annealing)을 수행하는 것을 포함할 수 있다. 상기 스파이크 어닐링을 수행함으로써 열수지(heat budget)에 의한 반도체 소자(200)의 열화를 방지할 수 있다. 상기 어닐링 공정에 의해 상기 실리콘 마스크 패턴(510a) 및 상기 이종막질(515) 간 불순물의 상호 확산(inter-diffusion)이 발생하여 상기 실리콘 마스크 패턴(510a)에 상기 이종막질(515)의 불순물이 도핑될 수 있다.
한편, 상기 이종막질(515)을 이용한 불순물 도핑 방법은, 상기 실리콘 마스크 패턴(510a) 상에 상기 이종막질(515)을 형성한 후, 상기 이종막질(515) 상에 이종막질 캡핑층(517)을 컨포멀하게 형성하는 것을 더 포함할 수 있다. 상기 이종막질 캡핑층(517)은 상기 어닐링 공정시 상기 이종막질(515)로부터 외부로 불순물이 배출되는 것을 방지할 수 있다.
도 25를 참조하면, 상기 도 24a 내지 24c에서 상술한 방법에 의해 상기 실리콘 마스크 패턴(510a)이 변환된 하드 마스크 패턴(510h)이 형성될 수 있다. 상기 하드 마스크 패턴(510h)은 상기 실리콘 마스크 패턴(510a)에 비해 향상된 식각 선택비를 가질 수 있다. 상기 하드 마스크 패턴(510h)의 식각 선택비는 상기 실리콘 마스크 패턴(510a)에 도핑된 불순물의 종류 및 농도에 따라 다양해질 수 있다. 예를 들어, 상기 하드 마스크 패턴(510h)의 식각 선택비는 불순물로서 동일한 농도의 붕소(B)가 도핑된 것보다 탄소(C)가 도핑되는 경우 더욱 향상될 수 있다. 또한, 상기 하드 마스크 패턴(510h)의 식각 선택비는 상기 실리콘 마스크 패턴(510a)에 도핑된 불순물의 농도가 증가할수록 향상될 수 있다. 상기 불순물의 농도는 적어도 상기 실리콘 마스크 패턴(510a)의 실리콘 농도의 약 2% 이상일 수 있다. 상기 불순물의 농도가 상기 실리콘의 농도의 약 5%인 경우 상기 하드 마스크 패턴(510h)의 식각 선택비는 상기 실리콘 마스크 패턴(510a)의 식각 선택비보다 약 30% 내지 50% 증가할 수 있다. 예를 들어, 상기 실리콘 마스크 패턴(510a)의 식각 선택비가 6:1인 경우, 상기 실리콘 마스크 패턴(510a)의 실리콘 농도의 약 5%에 해당하는 붕소(B)가 상기 실리콘 마스크 패턴(510a)에 도핑되면 상기 실리콘 마스크 패턴(510a)은 식각 선택비가 약 7.8:1로 향상된 하드 마스크 패턴(510h)으로 변환될 수 있다. 또한, 상기 실리콘 마스크 패턴(510a)의 실리콘 농도의 약 5%에 해당하는 탄소(C)가 상기 실리콘 마스크 패턴(510a)에 도핑되면 상기 실리콘 마스크 패턴(510a)은 식각 선택비가 약 9:1로 향상된 하드 마스크 패턴(510h)으로 변환될 수 있다.
도 26을 참조하면, 상기 방법은, 상기 하드 마스크 패턴(510h)을 식각 마스크로 이용하여 상기 제1 캡핑층(220), 상기 다수의 제1 절연층들(211, 211t) 및 상기 다수의 제2 절연층들(212)을 선택적으로 제거하는 것을 포함할 수 있다. 이 공정에서, 고종횡비 컨택(HARC, High Aspect Ratio Contact) 구조의 홀(H)이 형성될 수 있으며, 상기 하드 마스크 패턴(510h)은 얇아질 수 있다. 상기 홀(H) 내에 기판(201)이 노출될 수 있다.
도 27을 참조하면, 상기 방법은, 상기 홀(H) 내부에 희생층(550)을 채우는 것을 포함할 수 있다. 상기 희생층(550)은 상기 다수의 제1 절연층들(211, 211t), 상기 다수의 제2 절연층들(212) 및 상기 제1 캡핑층(220)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 상기 희생층(550)은 레지스트, 포토레지스트, 유기 레진 또는 유기 폴리머 같은 유기물을 포함할 수 있다.
도 28을 참조하면, 상기 방법은, 얇아진 상기 하드 마스크 패턴(510h)을 제거하는 것을 포함할 수 있다. 상기 하드 마스크 패턴(510h)을 제거하는 것은 암모니아수를 포함하는 식각액을 이용한 습식 식각 공정을 수행하는 것을 포함할 수 있다. 또는, 상기 하드 마스크 패턴(510h)을 제거하는 것은 CMP 같은 평탄화 공정을 수행하여 상기 제1 캡핑층(220)을 노출시키는 것을 포함할 수 있다.
도 29를 참조하면, 상기 방법은, 상기 희생층(550)을 제거하는 것을 포함할 수 있다. 상기 희생층(550)을 제거하는 것은 산소(O2) 가스를 이용한 애싱(ashing) 공정을 수행하는 것을 포함할 수 있다.
도 30을 참조하면, 상기 방법은, 상기 홀(H) 내에 유전체 층(231), 채널 활성층(232) 및 채널 코어층(233)을 형성하는 것을 포함할 수 있다. 상기 유전체 층(231)을 형성하는 것은 상기 홀(H) 내벽에 유전체 층(231)을 컨포멀하게 형성하고, 및 에치-백 공정을 수행하여 상기 제1 캡핑층(220) 및 상기 홀(H)의 바닥의 기판(201)의 표면을 노출시키는 것은 포함할 수 있다. 이 공정에서, 상기 유전체 층(231)은 다층으로 형성될 수 있으며, 상기 홀(H)의 내벽 상에만 컨포멀하게 형성될 수 있다. 상기 채널 활성층(232)을 형성하는 것은 증착 공정을 수행하여 상기 제1 캡핑층(220) 상 및 상기 홀(H) 내부에 폴리실리콘 층 또는 단결정 실리콘 층을 컨포멀하게 형성하는 것을 포함할 수 있다. 상기 채널 코어층(233)을 형성하는 것은 상기 홀(H) 내부를 채우도록 상기 채널 활성층(232) 상에 실리콘 산화물을 형성하는 것을 포함할 수 있다. 이후, 상기 방법은, CMP 같은 평탄화 공정을 수행하여 상기 제1 캡핑층(220)을 노출시키는 것을 더 포함할 수 있다.
도 31을 참조하면, 상기 방법은, 상기 채널 활성층(232)과 접촉하는 채널 패드층(234)을 형성하는 것을 포함할 수 있다. 상기 채널 패드층(234)을 형성하는 것은 에치-백을 수행하여 상기 채널 코어층(233)의 상부를 리세스하고, 및 증착 공정을 수행하여 상기 리세스된 공간에 폴리실리콘 층 또는 단결정 실리콘 층을 형성하는 것을 포함할 수 있다. 이 공정에서, 상기 유전체 층(231), 상기 채널 활성층(232), 상기 채널 코어층(233) 및 상기 채널 패드층(234)를 포함하는 채널 구조체(230)가 형성될 수 있다.
도 32를 참조하면, 상기 방법은, 상기 제1 캡핑층(220) 및 상기 채널 구조체(230) 상에 제2 캡핑층(240)을 형성하는 것을 포함할 수 있다. 상기 제2 캡핑층(240)을 형성하는 것은 증착 공정을 수행하여 상기 제1 캡핑층(220) 및 상기 채널 구조체(230) 상에 실리콘 산화물을 형성하는 것을 포함할 수 있다.
도 33을 참조하면, 상기 방법은, 에칭 공정을 수행하여 상기 다수의 제1 절연층들(211, 211t), 상기 다수의 제2 절연층들(212), 상기 제1 및 제2 캡핑층들(220, 240)을 수직으로 관통하여 상기 기판(201)과 접촉하는 소자 분리 트렌치들(Ti)을 형성하고, 및 상기 소자 분리 트렌치들(Ti)을 통하여 상기 다수의 제2 절연층들(212)을 제거하여 워드라인 공간들(Sw)을 형성하는 것을 포함할 수 있다.
도 34를 참조하면, 상기 방법은, 상기 워드라인 공간들(Sw) 내에 다수의 워드라인들(215)을 형성하는 것을 포함할 수 있다. 상기 다수의 워드라인들(215)을 형성하는 것은, 증착 공정을 수행하여 상기 제1 캡핑층(220) 상 및 상기 소자 분리 트렌치(Ti) 내벽 상 및 상기 워드라인 공간들(Sw) 내에 블록킹 층(215a)를 컨포멀하게 형성하고, 및 증착 공정을 수행하여 상기 워드라인 공간들(Sw)을 채우도록 상기 블록킹 층(215a) 상에 워드라인 전극층(215b)를 형성하는 것을 포함할 수 있다. 예를 들어, 상기 블록킹 층(215a)은 알루미늄 산화물을 포함할 수 있고, 상기 워드라인 전극층(215b)은 텅스텐(W) 같은 금속을 포함할 수 있다. 이후, 상기 방법은, 에치-백 공정 등을 수행하여 상기 제1 캡핑층(220)의 상부 및 소자 분리 트렌치들(Ti)의 내부에 노출된 상기 블로킹 층(215a) 및 상기 워드라인 전극층(215b)을 제거하는 것을 포함할 수 있다.
도 35를 참조하면, 상기 방법은, 상기 소자 분리 트렌치들(Ti)의 내벽 상에 스페이서들(265)을 형성하고, 상기 소자 분리 트랜치들(Ti) 내에 노출된 기판(201) 내에 공통 소스 전극들(CS)을 형성하고, 및 상기 소자 분리 트렌치들(Ti)을 채우는 소자 분리 패턴들(260)을 형성하는 것을 포함할 수 있다. 상기 스페이서들(265)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 상기 공통 소스 전극들(CS)을 형성하는 것은 인(P, phosphorous), 비소(As, arsenic) 또는 붕소(B, boron) 같은 원소를 상기 기판(201) 내에 주입하는 것을 포함할 수 있다. 상기 소자 분리 패턴들(260)은 실리콘 산화물을 포함할 수 있다.
도 36을 참조하면, 상기 방법은, 상기 소자 분리 패턴들(260) 및 상기 제2 캡핑층(240)을 덮는 제3 캡핑층(250)을 형성하는 것을 포함할 수 있다. 상기 제3 캡핑층(250)을 형성하는 증착 공정을 수행하여 상기 소자 분리 패턴들(260) 및 상기 제2 캡핑층(240) 상에 실리콘 산화물을 형성하는 것을 포함할 수 있다.
도 37를 참조하면, 상기 방법은, 상기 채널 패드층(234)과 전기적으로 연결되는 비트 라인 플러그(270)를 형성하고, 및 상기 제3 캡핑층(250) 상에 상기 비트 라인 플러그(270)와 전기적으로 연결되는 비트 라인(280)을 형성하는 것을 포함할 수 있다. 상기 비트 라인 플러그(270)를 형성하는 것은 에칭 공정을 수행하여 상기 제2 및 제3 캡핑층들(240, 250)을 수직으로 관통하여 상기 채널 구조체(230)의 상부에 배치된 상기 채널 패드층(234)의 표면을 노출하는 비아 홀을 형성하고, 상기 비아 홀 내부에 도전성 물질을 채우는 것을 포함할 수 있다. 상기 비트 라인 플러그(270)는 금속, 금속 화합물, 및/또는 금속 실리사이드를 포함할 수 있다. 상기 비트 라인 플러그(270)의 측면은 상기 제2 및 제3 캡핑층들(240, 250)으로 둘러싸일 수 있다. 상기 비트 라인(280)은 금속 또는 금속 화합물을 포함할 수 있다.
도 38 내지 52는 본 발명의 또 다른 실시 예에 의한 반도체 소자(300)를 제조하는 방법들을 설명하는 종단면도들이다. 본 실시 예에서, 상기 반도체 소자(300)는 컨택 플러그(Contact Plug)을 갖는 반도체 소자를 포함할 수 있다.
도 38을 참조하면, 상기 방법은, 기판(301) 내 및/또는 상에 단위 소자(들)(unit device(s)(310)를 형성하고, 상기 단위 소자(들)(310)과 전기적으로 연결되는 내부 회로(320)를 형성하고, 상기 기판(301) 상에 상기 단위 소자(들)(310) 및 상기 내부 회로(320)를 덮는 층간 절연층(330)을 형성하고, 상기 층간 절연층(330) 상에 실리콘 마스크 층(510)을 형성하고, 상기 실리콘 마스크 층(510) 상에 제1 마스크 층(520)을 형성하고, 상기 제1 마스크 층(520) 상에 제2 마스크 층(530)을 형성하고, 및 상기 제2 마스크 층(530) 상에 마스크 패턴(540a)을 형성하는 것을 포함할 수 있다.
상기 기판(301)은 단결정 실리콘 웨이퍼, SOI(silicon on insulator) 웨이퍼, 실리콘-게르마늄 웨이퍼 등을 포함할 수 있다.
상기 단위 소자(들)(310)는 상기 기판(301) 내 및/또는 상에 형성될 수 있다. 상기 단위 소자(들)(310)는 MOS 트랜지스터들을 포함할 수 있다. 도면에서는 상기 단위 소자(들)(310)가 하나인 것으로 도시되었으나 다수 개로 형성될 수 있다.
상기 내부 회로(320)은 상기 기판(301) 내에 상기 단위 소자(들)(310)과 전기적으로 연결되는 전도성 내부 배선(inner wires)을 포함할 수 있다. 상기 내부 회로(320)는 도핑된 실리콘, 금속, 금속 실리사이드, 금속 합금, 금속 화합물 같은 전도체를 포함할 수 있다.
상기 층간 절연층(330)을 형성하는 것은 증착 공정을 수행하여 상기 기판(301) 상에 실리콘 산화물 층을 형성하는 것을 포함할 수 있다. 본 도면에서, 상기 층간 절연층(330)은 단층으로 도시되었으나 다층으로 형성될 수 있다. 상기 층간 절연층(330)은 상기 기판(301)과 식각 선택비를 갖는 물질을 포함할 수 있다.
상기 실리콘 마스크 층(510)을 형성하는 것은 증착 공정을 수행하여 상기 층간 절연층(330) 상에 전면적으로 다결정 실리콘을 형성하는 것을 포함할 수 있다. 상기 실리콘 마스크 층(510)은 상기 층간 절연층(330)과 식각 선택비를 가질 수 있다.
상기 제1 마스크 층(520)을 형성하는 것은 증착 공정 또는 코팅 공정을 수행하여 상기 실리콘 마스크 층(510) 상에 전면적으로 탄소계 물질을 형성하는 것을 포함할 수 있다. 상기 제1 마스크 층(520)은 상기 실리콘 마스크 층(510)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 상기 제1 마스크 층(520)을 형성하는 것은 CVD 공정을 수행하여 상기 실리콘 마스크 층(510) 상에 전면적으로 비정질 탄소층(ACL, Amorphous Carbon Layer)을 형성하는 것을 포함할 수 있다. 또는, 상기 제1 마스크 층(520)을 형성하는 것은 코팅 공정을 수행하여 상기 실리콘 마스크 층(510) 상에 전면적으로 SOH(Spin-On Hardmask)을 형성하는 것을 포함할 수 있다.
상기 제2 마스크 층(530)을 형성하는 것은 증착 공정을 수행하여 상기 제1 마스크 층(520) 상에 전면적으로 무기물 물질을 형성하는 것을 포함할 수 있다. 상기 제2 마스크 층(530)은 상기 제1 마스크 층(520)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 상기 제2 마스크 층(530)을 형성하는 것은 증착 공정을 수행하여 상기 제1 마스크 층(520) 상에 전면적으로 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 및 실리콘 산질화물(SiON) 중 어느 하나를 형성하는 것을 포함할 수 있다.
상기 마스크 패턴(540a)을 형성하는 것은 증착 공정을 수행하여 상기 제2 마스크 층(530) 상에 상기 제2 마스크 층(530)과 식각 선택비를 갖는 물질을 형성하고, 및 포토리소그래피 공정을 수행하여 상기 제2 마스크 층(530)을 선택적으로 노출하는 홀(H)을 형성하는 것을 포함할 수 있다. 예를 들어, 상기 마스크 패턴(540a)은 포토레지스트를 포함할 수 있다.
도 39를 참조하면, 상기 방법은, 상기 마스크 패턴(540a)을 식각 마스크로 이용하여 상기 제2 마스크 층(530)을 선택적으로 제거하는 것을 포함할 수 있다. 이 공정에서, 상기 제2 마스크 층(530)은 제2 마스크 패턴(530a)으로 패터닝될 수 있고, 상기 마스크 패턴(540a)은 얇아질 수 있다. 상기 홀(H) 내에 상기 제1 마스크 층(520)이 노출될 수 있다.
도 40을 참조하면, 상기 방법은, 상기 마스크 패턴(540a) 및 상기 제2 마스크 패턴(530a)을 식각 마스크로 이용하여 상기 제1 마스크 층(520)을 선택적으로 제거하는 것을 포함할 수 있다. 이 공정에서, 상기 제1 마스크 층(520)은 제1 마스크 패턴(520a)으로 패터닝될 수 있고, 상기 제2 마스크 패턴(530a)은 얇아질 수 있다. 또한, 상기 마스크 패턴(540a)은 모두 제거될 수 있다. 상기 홀(H) 내에 상기 실리콘 마스크 층(510)이 노출될 수 있다.
도 41을 참조하면, 상기 방법은, 제2 마스크 패턴(530a) 및 제1 마스크 패턴(520a)을 식각 마스크로 이용하여 상기 실리콘 마스크 층(510)을 선택적으로 제거하는 것을 포함할 수 있다. 이 공정에서, 상기 실리콘 마스크 층(510)은 실리콘 마스크 패턴(510a)으로 패터닝될 수 있고, 상기 제1 마스크 패턴(520a)은 얇아질 수 있다. 또한, 상기 제2 마스크 패턴(530a)은 모두 제거될 수 있다. 상기 홀(H) 내에 상기 층간 절연층(330)이 노출될 수 있다.
도 42를 참조하면, 상기 방법은, 에치-백 공정 및/또는 애싱(ashing) 공정을 수행하여 얇아진 상기 제1 마스크 패턴(520a)을 제거하는 것을 포함할 수 있다.
도 43a 내지 43c, 및 44를 참조하면, 상기 방법은, 상기 실리콘 마스크 패턴(510a)을 도 44에서와 같이 하드 마스크 패턴(510h)으로 변환시키는 것을 포함할 수 있다. 상기 실리콘 마스크 패턴(510a)을 하드 마스크 패턴(510h)으로 변환시키는 것은 상기 실리콘 마스크 패턴(510a)에 불순물을 도핑하는 것을 포함할 수 있다. 예를 들어, 상기 불순물은 붕소(B), 아르곤(Ar), 탄소(C) 및 인(P) 등을 포함할 수 있다.
도 43a를 참조하면, 상기 실리콘 마스크 패턴(510a)에 불순물을 도핑하는 것은 이온주입법(ion implantation) 공정을 수행하여 상기 실리콘 마스크 패턴(510a) 상에 불순물을 직접 주입하는 것을 포함할 수 있다.
도 43b를 참조하면, 상기 실리콘 마스크 패턴(510a)에 불순물을 도핑하는 것은 불순물을 포함하는 가스(gas)가 주입된 챔버 내에서 어닐링 공정을 수행하는 것을 포함할 수 있다. 상기 어닐링 공정의 온도는 약 500℃ 내지 800℃일 수 있다. 이 공정에서, 상기 가스에 포함된 불순물이 상기 실리콘 마스크 패턴(510a)에 기상(gas phase)으로 도핑될 수 있다. 예를 들어, 디보란(B2H6) 또는 삼염화붕소(BCl3) 가스가 사용된 경우 붕소(B)가 상기 실리콘 마스크 패턴(510a)에 도핑될 수 있고, 에틸렌(C2H4) 가스가 사용된 경우 탄소(C)가 상기 실리콘 마스크 패턴(510a)에 도핑될 수 있다. 이와 같이, 상기 실리콘 마스크 패턴(510a)에 기상으로 불순물을 도핑하는 경우, 상기 불순물은 상기 실리콘 마스크 패턴(510a)의 상면은 물론 상기 홀(H) 내 측면에도 도핑될 수 있다.
도 43c를 참조하면, 상기 실리콘 마스크 패턴(510a)에 불순물을 도핑하는 것은 상기 실리콘 마스크 패턴(510a)의 표면 상에 이종막질(515)을 컨포멀하게 형성하고, 및 어닐링 공정을 수행하는 것을 포함할 수 있다. 상기 실리콘 마스크 패턴(510a) 상에 이종막질을 형성하는 것은 CVD 또는 ALD 같은 증착 공정을 수행하여 상기 실리콘 마스크 패턴(510a)의 표면 상에 BSG(Boron Silicate Glass), PSG(Phosphorous Silicate Glass), 및 AGS(Arsenic Silicate Glass) 중 어느 하나를 형성하는 것을 포함할 수 있다. 상기 어닐링 공정을 수행하는 것은 약 950℃ 내지 1050℃의 온도에서 스파이크 어닐링(Spike Annealing)을 수행하는 것을 포함할 수 있다. 상기 스파이크 어닐링을 수행함으로써 열수지(heat budget)에 의한 반도체 소자(200)의 열화를 방지할 수 있다. 상기 어닐링 공정에 의해 상기 실리콘 마스크 패턴(510a) 및 상기 이종막질(515) 간 불순물의 상호 확산(inter-diffusion)이 발생하여 상기 실리콘 마스크 패턴(510a)에 상기 이종막질(515)의 불순물이 도핑될 수 있다.
한편, 상기 이종막질(515)을 이용한 불순물 도핑 방법은, 상기 실리콘 마스크 패턴(510a) 상에 상기 이종막질(515)을 형성한 후, 상기 이종막질(515) 상에 이종막질 캡핑층(517)을 컨포멀하게 형성하는 것을 더 포함할 수 있다. 상기 이종막질 캡핑층(517)은 상기 어닐링 공정시 상기 이종막질(515)로부터 외부로 불순물이 배출되는 것을 방지할 수 있다.
도 44를 참조하면, 상기 도 43a 내지 44c에서 상술한 방법에 의해 상기 실리콘 마스크 패턴(510a)이 변환된 하드 마스크 패턴(510h)이 형성될 수 있다. 상기 하드 마스크 패턴(510h)은 상기 실리콘 마스크 패턴(510a)에 비해 향상된 식각 선택비를 가질 수 있다. 상기 하드 마스크 패턴(510h)의 식각 선택비는 상기 실리콘 마스크 패턴(510a)에 도핑된 불순물의 종류 및 농도에 따라 다양해질 수 있다. 예를 들어, 상기 하드 마스크 패턴(510h)의 식각 선택비는 불순물로서 동일한 농도의 붕소(B)가 도핑된 것보다 탄소(C)가 도핑되는 경우 더욱 향상될 수 있다. 또한, 상기 하드 마스크 패턴(510h)의 식각 선택비는 상기 실리콘 마스크 패턴(510a)에 도핑된 불순물의 농도가 증가할수록 향상될 수 있다. 상기 불순물의 농도는 적어도 상기 실리콘 마스크 패턴(510a)의 실리콘 농도의 약 2% 이상일 수 있다. 상기 불순물의 농도가 상기 실리콘의 농도의 약 5%인 경우 상기 하드 마스크 패턴(510h)의 식각 선택비는 상기 실리콘 마스크 패턴(510a)의 식각 선택비보다 약 30% 내지 50% 증가할 수 있다. 예를 들어, 상기 실리콘 마스크 패턴(510a)의 식각 선택비가 6:1인 경우, 상기 실리콘 마스크 패턴(510a)의 실리콘 농도의 약 5%에 해당하는 붕소(B)가 상기 실리콘 마스크 패턴(510a)에 도핑되면 상기 실리콘 마스크 패턴(510a)은 식각 선택비가 약 7.8:1로 향상된 하드 마스크 패턴(510h)으로 변환될 수 있다. 또한, 상기 실리콘 마스크 패턴(510a)의 실리콘 농도의 약 5%에 해당하는 탄소(C)가 상기 실리콘 마스크 패턴(510a)에 도핑되면 상기 실리콘 마스크 패턴(510a)은 식각 선택비가 약 9:1로 향상된 하드 마스크 패턴(510h)으로 변환될 수 있다.
도 45를 참조하면, 상기 방법은, 상기 하드 마스크 패턴(510h)을 식각 마스크로 이용하여 상기 층간 절연층(330)을 선택적으로 제거하는 것을 포함할 수 있다. 이 공정에서, 고종횡비 컨택(HARC, High Aspect Ratio Contact) 구조의 홀(H)이 형성될 수 있으며, 상기 하드 마스크 패턴(510h)은 얇아질 수 있다. 상기 홀(H) 내에 상기 내부 회로(320)가 노출될 수 있다.
도 46을 참조하면, 상기 방법은, 상기 홀(H) 내부에 희생층(550)을 채우는 것을 포함할 수 있다. 상기 희생층(550)은 상기 층간 절연층(330)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 상기 희생층(550)은 레지스트, 포토레지스트, 유기 레진 또는 유기 폴리머 같은 유기물을 포함할 수 있다.
도 47을 참조하면, 상기 방법은, 얇아진 상기 하드 마스크 패턴(510h)을 제거하는 것을 포함할 수 있다. 상기 하드 마스크 패턴(510h)을 제거하는 것은 암모니아수를 포함하는 식각액을 이용한 습식 식각 공정을 수행하는 것을 포함할 수 있다. 또는, 상기 하드 마스크 패턴(510h)을 제거하는 것은 CMP 같은 평탄화 공정을 수행하여 상기 층간 절연층(330)을 노출시키는 것을 포함할 수 있다.
도 48을 참조하면, 상기 방법은, 상기 희생층(550)을 제거하는 것을 포함할 수 있다. 상기 희생층(550)을 제거하는 것은 산소(O2) 가스를 이용한 애싱(ashing) 공정을 수행하는 것을 포함할 수 있다.
도 49를 참조하면, 상기 층간 절연층(330) 및 상기 홀(H) 내벽 상에 컨택 플러그 배리어 층(341)을 컨포멀하게 형성하는 것을 포함할 수 있다. 상기 컨택 플러그 배리어 층(341)을 형성하는 것은 증착 공정을 수행하여 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐(TiW), 텅스텐 실리사이드(WSi) 또는 기타 배리어용 금속을 형성하는 것을 포함할 수 있다.
도 50을 참조하면, 상기 방법은, 상기 홀(H) 내부를 채우도록 상기 컨택 플러그 배리어 층(341) 상에 컨택 플러그 코어층(342)을 형성하는 것을 포함할 수 있다. 상기 컨택 플러그 코어층(342)은 금속 화합물 또는 금속 실리사이드를 포함할 수 있다. 또는, 상기 컨택 플러그 코어층(342)은 폴리실리콘을 포함할 수 있다. 상기 컨택 플러그 코어층(342)이 폴리실리콘인 경우 도 49에서 상술된 상기 컨택 플러그 배리어 층(341)을 형성하는 것은 생략될 수 있다.
도 51을 참조하면, 상기 방법은, CMP 같은 평탄화 공정을 수행하여 상기 층간 절연층(330)을 노출시키는 것을 포함할 수 있다. 이 공정에서, 상기 홀(H) 내에 컨택 플러그 배리어 층(341) 및 컨택 플러그 코어층(342)을 포함하는 컨택 플러그(340)가 형성될 수 있다.
도 52을 참조하면, 상기 방법은, 상기 컨택 플러그(340)와 전기적으로 연결되는 배선층(350)을 형성하는 것을 포함할 수 있다. 상기 배선층(350)은 금속 또는 금속 화합물을 포함할 수 있다. 상기 배선층(350)은 비트 라인을 포함할 수 있다.
지금까지 상술한 바와 같이, 본 발명의 실시 예들에 의한 반도체 소자들(100, 200, 300)를 제조하는 방법에 따르면, 실리콘 마스크를 패터닝한 후 식각 선택비가 향상된 하드 마스크로 변환시킴으로써 고종횡비 컨택(HARC) 공정시 하드 마스크 부족 현상을 방지할 수 있고 마스크의 두께도 줄일 수 있다. 또한, 하드 마스크로 변환시키기 전에 패터닝 공정을 수행하므로 실리콘 마스크의 패터닝도 용이해질 수 있다.
도 53a는 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 소자들(100, 200, 300)를 포함하는 반도체 모듈(2200)을 개념적으로 도시한 도면이다. 도 53a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈(2200)은, 반도체 모듈 기판(2210) 상에 실장된 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 소자들(100, 200, 300)를 포함할 수 있다. 반도체 모듈(2200)은 모듈 기판(2210) 상에 실장된 마이크로프로세서(2220)를 더 포함할 수 있다. 모듈 기판(2210)의 적어도 한 변에는 입출력 터미널들(2240)이 배치될 수 있다.
도 53b는 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 소자들(100, 200, 300)를 포함하는 전자 시스템(2300)을 개념적으로 도시한 블록도이다. 도 53b를 참조하면, 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 소자들(100, 200, 300)은 전자 시스템(2300)에 적용될 수 있다. 전자 시스템(2300)은 바디(Body; 2310)를 포함할 수 있다. 바디(2310)는 마이크로 프로세서(Micro Processor; 2320), 파워 서플라이(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤러(Display Controller; 2350)를 포함할 수 있다. 바디(2310)는 인쇄 회로 기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다. 마이크로 프로세서(2320), 파워 서플라이(2330), 기능 유닛(2340), 및 디스플레이 컨트롤러(2350)는 바디(2310)상에 실장 또는 장착될 수 있다. 바디(2310)의 상면 혹은 바디(2310)의 외부에 디스플레이(2360)가 배치될 수 있다. 예를 들면, 디스플레이(2360)은 바디(2310)의 표면 상에 배치되어 디스플레이 컨트롤러(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 파워 서플라이(2330)는 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 마이크로 프로세서(2320), 기능 유닛(2340), 디스플레이 컨트롤러(2350) 등으로 공급할 수 있다. 마이크로 프로세서(2320)는 파워 서플라이(2330)로부터 전압을 공급받아 기능 유닛(2340)과 디스플레이(2360)를 제어할 수 있다. 기능 유닛(2340)은 다양한 전자 시스템(2300)의 기능을 수행할 수 있다. 예를 들어, 전자 시스템(2300)이 휴대폰 같은 모바일 전자 제품인 경우 기능 유닛(2340)은 다이얼링, 또는 외부 장치(External Apparatus; 2370)와의 교신으로 디스플레이(2360)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다. 다른 실시예에서, 전자 시스템(2300)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 기능 유닛(2340)은 메모리 카드 컨트롤러일 수 있다. 기능 유닛(2340)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2380)을 통해 외부 장치(2370)와 신호를 주고 받을 수 있다. 또한, 전자 시스템(2300)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 기능 유닛(2340)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 본 발명의 기술적 사상에 의한 다양한 실시예들에서 설명된 반도체 소자들(100, 200, 300)은 마이크로 프로세서(2320) 및 기능 유닛(2340) 중 적어도 어느 하나에 포함될 수 있다.
도 53c는 본 발명의 기술적 사상이 적용된 다양한 실시 예들에 의한 반도체 소자들(100, 200, 300)을 포함하는 다른 전자 시스템(2400)을 개략적으로 도시한 블록도이다. 도 53c를 참조하면, 전자 시스템(2400)은 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 소자들(100, 200, 300)를 포함할 수 있다. 전자 시스템(2400)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 전자 시스템(2400)은 메모리 시스템(2412), 마이크로프로세서(2414), 램(2416) 및 버스(2420)를 사용하여 데이터 통신을 수행하는 유저 인터페이스(2418)를 포함할 수 있다. 마이크로프로세서(2414)는 전자 시스템(2400)을 프로그램 및 컨트롤할 수 있다. 램(2416)은 마이크로프로세서(2414)의 동작 메모리로 사용될 수 있다. 예를 들어, 마이크로프로세서(2414) 또는 램(2416)은 본 발명의 다양한 실시 예들에 의한 반도체 소자들(10A, 10B)을 포함할 수 있다. 마이크로프로세서(2414), 램(2416) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(2418)는 전자 시스템(2400)으로 데이터를 입력하거나 또는 전자 시스템(2400)으로부터 출력하는데 사용될 수 있다. 메모리 시스템(2412)은 마이크로프로세서(2414) 동작용 코드들, 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(2412)은 컨트롤러 및 메모리를 포함할 수 있다.
도 53d는 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 소자들(100, 200, 300) 중 적어도 하나를 포함하는 모바일 기기(2500)를 개략적으로 도시한 도면이다. 모바일 기기(2500)는 모바일 폰 또는 태블릿 PC를 포함할 수 있다. 부가하여, 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 소자들(100, 200, 300)은 모바일 폰 또는 태블릿 PC 외에도, 노트북 같은 휴대용 컴퓨터, mpeg-1 오디오 레이어 3 (MP3) 플레이어, MP4 플레이어, 네비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전 제품에 사용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 200, 300:반도체 소자 101, 201, 301:기판
102:활성 영역 103:필드 영역
103T:필드 트랜치 103a:필드 절연물
110:게이트 구조체 110T:게이트 트렌치
111:게이트 절연층 112:게이트 전극
113:게이트 캡핑층 120:비트 라인 구조체
121:비트 라인 컨택 플러그 122:비트 라인 전극
123:비트 라인 캡핑층 124:비트 라인 스페이서
130:층간 절연층 140:랜딩 패드
150:스토핑 절연층 160:몰딩층
170:캐패시터 구조체 171:스토리지 전극
171p:예비 스토리지 전극 172:캐패시터 유전층
173:상부 전극 180:셀 캡핑 절연층
210:적층 구조체 211:제1 절연층들
211t:최상위 제1 절연층 212:제2 절연층들
215:워드라인들 215a:블로킹 층
215b:워드라인 전극층 220:제1 캡핑층
230:채널 구조체 231:유전체 층
232:채널 활성층 233:채널 코어층
234:채널 패드층 240:제2 캡핑층
250:제3 캡핑층 260:소자 분리 패턴
265:스페이서들 270:비트라인 플러그
280:비트라인 Ti:소자 분리 트렌치
CS:공통 소스 전극 Sw:워드라인 공간
310:단위소자(들) 320:내부 회로
330:층간 절연층 340:컨택 플러그
341:컨택 플러그 배리어 층 342:컨택 플러그 코어층
350:배선층 510:실리콘 마스크 층
510a:실리콘 마스크 패턴 510h:하드 마스크 패턴
515:이종막질 517:이종막질 캡핑층
520:제1 마스크 층 520a:제1 마스크 패턴
530:제2 마스크 층 530a:제2 마스크 패턴
540a:마스크 패턴 550:희생층
551:제1 희생층 552:제2 희생층
H:홀

Claims (10)

  1. 기판 상에 적어도 하나 이상의 몰딩층을 형성하고,
    상기 몰딩층 상에 서로 식각 선택비가 상이한 실리콘 마스크 층, 제1 및 제2 마스크 층들, 및 마스크 패턴을 수직으로 정렬되도록 형성하고,
    상기 마스크 패턴을 식각 마스크로 이용하여 상기 제2 마스크 층을 제2 마스크 패턴으로 패터닝하고,
    상기 제2 마스크 패턴을 식각 마스크로 이용하여 상기 제1 마스크 층을 제1 마스크 패턴으로 패터닝하고,
    상기 제1 마스크 패턴을 식각 마스크로 이용하여 상기 실리콘 마스크 층을 실리콘 마스크 패턴으로 패터닝하고,
    상기 실리콘 마스크 패턴에 불순물을 도핑하여 식각 선택비가 향상된 하드 마스크 패턴으로 변환시키고,
    상기 하드 마스크 패턴을 식각 마스크로 이용하여 상기 몰딩층을 수직으로 관통하는 고종횡비 컨택(HARC) 구조의 홀을 형성하고, 및
    상기 하드 마스크 패턴을 제거하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 불순물은 붕소(B), 아르곤(Ar), 탄소(C) 및 인(P) 중 어느 하나를 포함하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 실리콘 마스크 패턴을 하드 마스크 패턴으로 변환시키는 것은,
    이온주입법 공정을 수행하여 상기 실리콘 마스크 패턴 상에 상기 불순물을 직접 도핑하는 것을 포함하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 실리콘 마스크 패턴을 하드 마스크 패턴으로 변환시키는 것은,
    상기 불순물을 포함하는 가스가 주입된 챔버 내에서 어닐링 공정을 수행하여 기상(gas phase)으로 상기 실리콘 마스크 패턴 상에 상기 불순물을 도핑하는 것을 포함하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 실리콘 마스크 패턴을 하드 마스크 패턴으로 변환시키는 것은,
    증착 공정을 수행하여 상기 실리콘 마스크 패턴 상에 이종막질을 컨포멀하게 형성하고, 및
    어닐링 공정을 수행하여 상기 실리콘 마스크 패턴 및 상기 이종막질 간 발생된 불순물의 상호 확산(inter-diffusion)에 의해 상기 실리콘 마스크 패턴 상에 상기 불순물을 도핑하는 것을 포함하는 반도체 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 이종막질은 BSG(Boron Silicate Glass), PSG(Phosphorous Silicate Glass), 및 AGS(Arsenic Silicate Glass) 중 어느 하나를 포함하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 이종막질을 형성한 후, 상기 이종막질 상에 이종막질 캡핑층을 컨포멀하게 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 하드 마스크 패턴을 제거하는 것은,
    암모니아수를 포함한 식각액을 이용한 습식 식각 공정을 수행하는 것을 포함하는 반도체 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 하드 마스크 패턴을 제거하는 것은,
    상기 홀 내부에 희생층을 형성하고,
    평탄화 공정을 수행하여 상기 몰딩층을 노출시키고, 및
    상기 희생층을 제거하는 것을 포함하는 반도체 소자의 제조 방법.
  10. 기판 상/내에 단위 소자를 형성하고,
    상기 기판 상에 상기 단위 소자를 덮는 몰딩층을 형성하고,
    상기 몰딩층 상에 실리콘 마스크 층을 형성하고,
    상기 실리콘 마스크 층을 실리콘 마스크 패턴으로 패터닝하고,
    상기 실리콘 마스크 패턴에 불순물을 도핑하여 하드 마스크 패턴으로 변환시키고,
    상기 하드 마스크 패턴을 식각 마스크로 이용하여 상기 몰딩층을 수직으로 관통하여 상기 기판 또는 상기 단위 소자를 노출하는 고종횡비 컨택(HARC)구조의 홀을 형성하고,
    상기 하드 마스크 층을 제거하고, 및
    상기 홀 내부에 상기 기판 또는 상기 단위 소자와 전기적으로 연결되는 캐패시터 구조체 또는 컨택 플러그를 형성하는 것을 포함하는 반도체 소자의 제조 방법.
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