KR102021885B1 - 금속성 저항 구조체를 갖는 반도체 소자 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title abstract description 93
- 239000010410 layer Substances 0.000 claims abstract description 302
- 239000011229 interlayer Substances 0.000 claims abstract description 100
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 230000000149 penetrating effect Effects 0.000 claims abstract description 17
- 230000004888 barrier function Effects 0.000 claims description 99
- 238000000034 method Methods 0.000 claims description 66
- 239000000463 material Substances 0.000 claims description 18
- 238000004519 manufacturing process Methods 0.000 description 45
- 229910052751 metal Inorganic materials 0.000 description 42
- 239000002184 metal Substances 0.000 description 42
- 125000006850 spacer group Chemical group 0.000 description 32
- 239000010936 titanium Substances 0.000 description 27
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 24
- 229910052814 silicon oxide Inorganic materials 0.000 description 24
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 22
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 19
- 229910052719 titanium Inorganic materials 0.000 description 19
- 229910052782 aluminium Inorganic materials 0.000 description 18
- 229910021332 silicide Inorganic materials 0.000 description 18
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 18
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 17
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 17
- 229910052715 tantalum Inorganic materials 0.000 description 16
- 150000002739 metals Chemical class 0.000 description 15
- 239000010941 cobalt Substances 0.000 description 13
- 229910017052 cobalt Inorganic materials 0.000 description 13
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 13
- 239000007772 electrode material Substances 0.000 description 13
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 12
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 12
- 229910052721 tungsten Inorganic materials 0.000 description 12
- 239000010937 tungsten Substances 0.000 description 12
- 229910052759 nickel Inorganic materials 0.000 description 11
- 238000005137 deposition process Methods 0.000 description 10
- 230000006870 function Effects 0.000 description 10
- 150000002736 metal compounds Chemical class 0.000 description 10
- 150000004767 nitrides Chemical class 0.000 description 10
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 9
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 9
- 229910052802 copper Inorganic materials 0.000 description 9
- 239000010949 copper Substances 0.000 description 9
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 9
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- -1 hafnium oxide (HfO) Chemical class 0.000 description 8
- 238000009413 insulation Methods 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 7
- 229910052799 carbon Inorganic materials 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 239000012212 insulator Substances 0.000 description 7
- 229910000449 hafnium oxide Inorganic materials 0.000 description 6
- 239000011810 insulating material Substances 0.000 description 6
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 6
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052731 fluorine Inorganic materials 0.000 description 4
- 239000011737 fluorine Substances 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 229910044991 metal oxide Inorganic materials 0.000 description 4
- 150000004706 metal oxides Chemical class 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 239000000460 chlorine Substances 0.000 description 3
- KRKNYBCHXYNGOX-UHFFFAOYSA-N citric acid Chemical compound OC(=O)CC(O)(C(O)=O)CC(O)=O KRKNYBCHXYNGOX-UHFFFAOYSA-N 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 229910052801 chlorine Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910001092 metal group alloy Inorganic materials 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 2
- 229910021334 nickel silicide Inorganic materials 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 235000011114 ammonium hydroxide Nutrition 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- QOSATHPSBFQAML-UHFFFAOYSA-N hydrogen peroxide;hydrate Chemical compound O.OO QOSATHPSBFQAML-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
- H01L28/24—Resistors with an active material comprising a refractory, transition or noble metal, metal compound or metal alloy, e.g. silicides, oxides, nitrides
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- Manufacturing & Machinery (AREA)
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
기판 내의 활성 영역 및 필드 영역, 상기 활성 영역 상의 게이트 구조체 및 상기 필드 영역 상의 저항 구조체, 상기 게이트 구조체 및 상기 저항 구조체를 덮는 제1 층간 절연층, 상기 제1 층간 절연층을 수직으로 관통하여 상기 저항 구조체와 접촉하는 저항 트렌치 플러그, 상기 제1 층간 절연층 및 상기 저항 트렌치 플러그 상의 제2 층간 절연층, 및 상기 제1 층간 절연층 및 상기 제2 층간 절연층을 수직으로 관통하여 상기 저항 구조체와 접촉하는 저항 컨택 플러그를 포함하는 반도체 소자가 설명된다.
Description
본 발명은 금속성 저항 구조체를 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 높아지고 디자인 룰이 미세해지면서, 반도체 소자 내의 저항성 구성 요소(elements)도 점차 작게 형성해야 할 필요성이 제기되었다.
본 발명이 해결하고자 하는 과제는 금속성 저항 구조체를 포함하는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 게이트 구조체 및 게이트 저항 구조체를 포함하는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 금속성 저항 구조체를 포함하는 반도체 소자를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 게이트 구조체 및 게이트 저항 구조체를 포함하는 반도체 소자를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상기 반도체 소자들을 포함하는 반도체 모듈, 전자 시스템, 및 모바일 디바이스를 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의한 반도체 소자는, 기판 내의 활성 영역 및 필드 영역, 상기 활성 영역 상의 게이트 구조체 및 상기 필드 영역 상의 저항 구조체, 상기 게이트 구조체 및 상기 저항 구조체를 덮는 제1 층간 절연층, 상기 제1 층간 절연층을 수직으로 관통하여 상기 저항 구조체와 접촉하는 저항 트렌치 플러그, 상기 제1 층간 절연층 및 상기 저항 트렌치 플러그 상의 제2 층간 절연층, 및 상기 제1 층간 절연층 및 상기 제2 층간 절연층을 수직으로 관통하여 상기 저항 구조체와 접촉하는 저항 컨택 플러그를 포함할 수 있다.
상기 반도체 소자는 상기 게이트 구조체의 일 측면의 상기 활성 영역 상에 형성된 소스/드레인 영역, 및 상기 제1 층간 절연층을 수직으로 관통하여 상기 소스/드레인 영역과 접촉하는 소스/드레인 트렌치 플러그를 더 포함할 수 있다.
상기 저항 트렌치 플러그의 상부 표면과 상기 소스/드레인 트렌치 플러그의 상부 표면은 동일할 수 있다.
상기 반도체 소자는 상기 제2 층간 절연층을 수직으로 관통하여 상기 소스/드레인 트렌치 플러그와 접촉하는 소스/드레인 컨택 플러그를 더 포함할 수 있다.
상기 소스/드레인 트렌치 플러그는 소스/드레인 트렌치 전극 및 상기 소스/드레인 트렌치 전극의 하면 및 측면들을 감싸는 소스/드레인 트렌치 배리어 층을 포함할 수 있다.
상기 소스/드레인 컨택 플러그는 소스/드레인 컨택 전극 및 상기 소스/드레인 컨택 전극의 하면 및 측면들을 감싸는 소스/드레인 컨택 배리어 층을 포함할 수 있다.
상기 소스/드레인 컨택 배리어 층은 상기 소스/드레인 트렌치 전극의 상면과 직접적으로 접촉할 수 있다.
상기 저항 컨택 플러그의 상부 표면 및 상기 소스/드레인 컨택 플러그의 상부 표면은 동일할 수 있다.
상기 반도체 소자는 상기 제1 층간 절연층 및 상기 제2 층간 절연층을 수직으로 관통하여 상기 게이트 구조체와 접촉하는 게이트 컨택 플러그를 더 포함할 수 있다.
상기 게이트 컨택 플러그의 상부 표면, 상기 저항 컨택 플러그의 상부 표면, 및 상기 소스/드레인 컨택 플러그의 상부 표면은 동일할 수 있다.
상기 게이트 구조체는 상기 필드 영역 상으로 연장할 수 있고, 상기 게이트 컨택 플러그는 상기 필드 영역 상으로 연장한 상기 게이트 구조체 상에 배치될 수 있다.
상기 저항 컨택 플러그는 상기 저항 구조체의 일 단부 상에 배치될 수 있다.
상기 저항 트렌치 플러그는 상기 저항 구조체의 중간부 상에 배치될 수 있다.
상기 저항 구조체는 상기 필드 영역 상에 형성된 저항 절연층, 상기 저항 절연층 상에 형성된 저항 배리어 층, 및 상기 저항 배리어 층 상에 형성된 저항 전극을 포함할 수 있다.
상기 저항 절연층은 상기 저항 배리어 층을 감싸도록 "U" 자 형태를 가질 수 있다.
상기 저항 배리어 층은 상기 저항 전극을 감싸도록 "U" 자 형태를 가질 수 있다.
상기 저항 절연층은 금속 산화물을 포함할 수 있고, 상기 저항 배리어 층은 배리어용 금속을 포함할 수 있고, 및 상기 저항 전극은 금속 또는 금속 실리사이드를 포함할 수 있다.
상기 저항 트렌치 플러그는 저항 트렌치 전극 및 상기 저항 트렌치 전극을 감싸는 저항 트렌치 배리어 층을 포함할 수 있다.
상기 저항 전극과 상기 저항 트렌치 전극이 물질적으로 연속할 수 있다.
상기 저항 배리어 층과 상기 저항 트렌치 배리어 층이 물질적으로 연속할 수 있다.
본 발명의 일 실시예에 의한 반도체 소자는 기판 내의 활성 영역 및 필드 영역, 상기 활성 영역 상에 형성된 게이트 구조체 및 상기 필드 영역 상에 형성된 저항 구조체, 상기 게이트 구조체의 일 측면의 상기 활성 영역 내에 형성된 소스/드레인 영역, 상기 게이트 구조체 및 상기 저항 구조체를 덮는 제1 층간 절연층, 상기 제1 층간 절연층을 수직으로 관통하여 상기 소스/드레인 영역과 접촉하는 소스/드레인 트렌치 플러그, 상기 제1 층간 절연층을 수직으로 관통하여 상기 저항 구조체와 접촉하는 저항 트렌치 플러그, 상기 제1 층간 절연층, 상기 소스/드레인 트렌치 플러그 및 상기 저항 트렌치 플러그 상의 제2 층간 절연층, 및 상기 제1 층간 절연층 및 상기 제2 층간 절연층을 수직으로 관통하여 상기 게이트 구조체와 접촉하는 게이트 컨택 플러그를 포함할 수 있다.
상기 저항 트렌치 플러그는 상기 저항 구조체와 물질적으로 연속할 수 있다.
상기 소스/드레인 트렌치 플러그의 상부 표면과 상기 저항 트렌치 플러그의 상부 표면은 동일할 수 있다.
상기 반도체 소자는 상기 제2 층간 절연층을 수직으로 관통하여 상기 소스/드레인 트렌치 플러그와 접촉하는 소스/드레인 컨택 플러그를 더 포함할 수 있다.
상기 게이트 컨택 플러그의 상부 표면과 상기 소스/드레인 컨택 플러그의 상부 표면은 동일할 수 있다.
상기 게이트 구조체는 게이트 전극 및 상기 게이트 전극을 감싸는 게이트 배리어 층을 포함할 수 있다.
상기 저항 구조체는 저항 전극 및 상기 저항 전극을 감싸는 저항 배리어 층을 포함할 수 있다.
상기 소스/드레인 트렌치 플러그는 소스/드레인 트렌치 전극 및 상기 소스/드레인 트렌치 전극을 감싸는 소스/드레인 트렌치 배리어 층을 포함할 수 있다.
상기 저항 트렌치 플러그는 저항 트렌치 전극 및 상기 저항 트렌치 전극을 감싸는 저항 트렌치 배리어 층을 포함할 수 있다.
상기 게이트 전극은 제1 금속을 포함하고, 및 상기 저항 전극, 상기 소스/드레인 트렌치 전극 및 상기 저항 트렌치 전극은 상기 제1 금속과 다른 제2 금속을 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 실시예들에 의한 반도체 소자들은 금속, 금속 실리사이드, 또는 금속 화합물을 포함하는 저항 구조체를 포함할 수 있다. 따라서, 저항 구조체는 낮은 저항을 가질 수 있으므로 미세하게 형성될 수 있다. 반도체 소자들은 게이트 구조체와 동일하거나 유사한 모양의 저항 구조체를 포함할 수 있다. 따라서, 저항 구조체는 게이트 구조체를 형성하는 공정을 이용하여 형성될 수 있고, 게이트 구조체처럼 정교한 크기와 정확한 저항 값을 가질 수 있다. 저항 구조체는 다수의 전기적 퓨즈(electrical fuse)로 이용될 수 있다. 예를 들어, 다수의 저항 구조체들이 인접하여 다수의 전기적 퓨즈가 모인 퓨즈 영역을 형성할 수 있다.
본 발명의 기술적 사상의 실시예들에 의한 반도체 소자들의 제조 방법은 금속성 게이트 구조체 및 금속성 저항 구조체를 갖는 반도체 소자를 용이하게 제조하는 방법을 제공할 수 있다. 본 발명의 실시예들에 의한 반도체 소자들의 제조 방법은 저항 구조체만을 형성하기 위한 별도의 공정들을 추가하지 않고, 게이트 구조체를 형성하는 공정들을 이용하여 저항 구조체를 형성하는 방법을 제공할 수 있다.
기타 본 발명의 기술적 사상에 의한 다양한 효과들이 본문내에서 언급될 것이다.
도 1a 및 1b는 본 발명의 실시예들에 의한 반도체 소자들의 개략적인 레이아웃들이다.
도 2a 내지 2d는 본 발명의 일 실시예에 의한 반도체 소자를 개략적으로 도시한 종단면도들이다.
도 3a 내지 3d는 본 발명의 일 실시예에 의한 반도체 소자를 개략적으로 도시한 종단면도들이다.
도 4 내지 23d는 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법을 개략적으로 설명하는 종단면도들이다.
도 25a 내지 32d는 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법을 개략적으로 설명하는 종단면도들이다.
도 33a는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 반도체 모듈을 개념적으로 도시한 도면이다.
도 33b 및 33c는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 전자 시스템들을 개념적으로 도시한 블록도이다.
도 33d는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 모바일 디바이스을 개략적으로 도시한 도면이다.
도 2a 내지 2d는 본 발명의 일 실시예에 의한 반도체 소자를 개략적으로 도시한 종단면도들이다.
도 3a 내지 3d는 본 발명의 일 실시예에 의한 반도체 소자를 개략적으로 도시한 종단면도들이다.
도 4 내지 23d는 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법을 개략적으로 설명하는 종단면도들이다.
도 25a 내지 32d는 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법을 개략적으로 설명하는 종단면도들이다.
도 33a는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 반도체 모듈을 개념적으로 도시한 도면이다.
도 33b 및 33c는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 전자 시스템들을 개념적으로 도시한 블록도이다.
도 33d는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 모바일 디바이스을 개략적으로 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1a 및 1b는 본 발명의 실시예들에 의한 반도체 소자들(10a, 10b)의 개략적인 레이아웃들이다.
도 1a 및 도 1b를 참조하면, 본 발명의 실시예들에 의한 반도체 소자들(10a, 10b)은 트랜지스터 영역(TA) 및 저항 영역(RA)을 포함할 수 있다. 트랜지스터 영역(TA)은 활성 영역(110) 및 필드 영역(120)을 포함하고, 활성 영역(110) 상에 배치된 게이트 구조체(200), 게이트 컨택 플러그(550), 소스/드레인 영역(400), 및 소스/드레인 컨택 플러그(510)를 포함할 수 있다. 게이트 구조체(200)는 활성 영역(110)을 가로지르고 필드 영역(120) 상으로 연장할 수 있다. 게이트 컨택 플러그(550)는 필드 영역(120) 상으로 연장한 게이트 구조체(200) 상에 배치될 수 있다. 소스/드레인 영역(400)은 게이트 구조체(200)와 평행하도록 활성 영역(110) 내에 국한될 수 있다. 소스/드레인 컨택 플러그(510)는 소스/드레인 영역(400)과 중첩될 수 있다. 저항 영역(RA)은 필드 영역(120) 상에 배치된 저항 구조체(300), 저항 트렌치 플러그(320) 및 저항 컨택 플러그(520)를 포함할 수 있다. 저항 트렌치 플러그(320) 및 저항 컨택 플러그(520)는 저항 구조체(300)와 중첩할 수 있다.
도 1b를 더 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10b)는 하나의 소스/드레인 영역(400)과 중첩하는 다수의 소스/드레인 컨택 플러그들(510) 및 저항 컨택 플러그들(520)과 중첩하는 저항 트렌치 플러그들(325)을 포함할 수 있다. 저항 트렌치 플러그들(320, 325) 중 적어도 하나와 저항 컨택 플러그들(520) 중 적어도 하나가 중첩될 수 있다.
도 2a 내지 2d는 본 발명의 일 실시예에 의한 반도체 소자(10a)를 개략적으로 도시한 종단면도들이다. 예를 들어, 도 2a 내지 2d는 도 1a의 I-I', II-II', III-III', IV-IV', V-V', 및 IV-IV' 방향의 종단면도들이다.
도 1a 및 2a 내지 2d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10a)는, 기판(100)의 활성 영역(110) 상에 배치된 게이트 구조체(200) 및 기판(100)의 필드 영역(120) 상에 배치된 저항 구조체(300)를 포함할 수 있다. 반도체 소자(10a)는 소스/드레인 영역(400), 소스/드레인 트렌치 플러그(310) 및 소스/드레인 컨택 플러그(510)를 더 포함할 수 있다. 반도체 소자(10a)는 저항 트렌치 플러그(320) 및 저항 컨택 플러그(520)를 더 포함할 수 있다.
필드 영역(120)은 기판(100) 내에 형성된 필드 트렌치(121) 및 필드 트렌치(121)를 채우는 필드 절연물(125)을 포함할 수 있다. 필드 절연물(125)은 실리콘 산화물을 포함할 수 있다.
게이트 구조체(200)는 게이트 표면 절연층(211), 게이트 절연층(221), 게이트 배리어 층(231), 및 게이트 전극(241)을 포함할 수 있다. 게이트 구조체(200)는 게이트 스페이서(171)를 더 포함할 수 있다.
게이트 표면 절연층(211)은 기판(100)의 표면 상에 수평으로 연장하는 모양으로 직접적으로 형성될 수 있다. 게이트 표면 절연층(211)은 산화된 실리콘 또는 증착된 실리콘 산화물을 포함할 수 있다.
게이트 절연층(221)은 게이트 표면 절연층(211) 상에 형성될 수 있다. 게이트 절연층(221)은 "U" 자 형태로 형성되어 게이트 배리어 층(231)을 감쌀 수 있다. 게이트 절연층(221)은 하프늄 산화물(HfO), 란타늄 산화물(LaO), 알루미늄 산화물 (AlO) 같은 금속 산화물을 포함할 수 있다.
게이트 배리어 층(231)은 "U" 자 형태로 형성되어 게이트 전극(241)을 감쌀 수 있다. 게이트 배리어 층(231)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐(TiW) 또는 기타 배리어용 금속을 포함할 수 있다.
게이트 전극(241)은 알루미늄, 텅스텐, 구리, 니켈, 코발트, 알루미늄, 티타늄, 탄탈룸 같은 금속, 금속 합금 및/또는 금속 질화물 같은 금속 화합물을 포함할 수 있다. 예를 들어, 게이트 전극(241)은 알루미늄, 알루미늄 합금, 또는 알루미늄 화합물을 포함할 수 있다.
게이트 스페이서(171)는 게이트 표면 절연층(211) 및 게이트 절연층(221)의 측벽들 상에 형성될 수 있다. 게이트 스페이서(171)는 기판(100)의 표면과 접촉할 수 있다. 게이트 스페이서(171)는 실리콘 산화물 또는 실리콘 질화물의 단일층 또는 그 조합의 이중층을 포함할 수 있다.
게이트 구조체(200)의 상부 표면은 평탄할 수 있다. 예를 들어, 게이트 절연층(221), 게이트 배리어 층(231), 게이트 전극(241) 및/또는 게이트 스페이서(171)의 상부 표면들은 동일한 레벨에 위치할 수 있다.
저항 구조체(300)는 저항 절연층(226), 저항 배리어 층(336), 및 저항 전극(346)을 포함할 수 있다. 저항 구조체(300)는 저항 스페이서(172)를 더 포함할 수 있다. 저항 구조체(300)는 저항 표면 절연층(216)을 더 포함할 수도 있다.
저항 표면 절연층(216)은 필드 영역(120)의 표면 상에 수평으로 연장하는 모양으로 형성될 수 있다. 저항 표면 절연층(216)은 증착된 실리콘 산화물을 포함할 수 있다. 저항 표면 절연층(216)은 생략될 수도 있다.
저항 절연층(226)은 저항 표면 절연층(226) 또는 활성 영역(120) 상에 직접적으로 형성될 수 있다. 저항 절연층(226)은 "U" 자 형태로 형성되어 저항 배리어 층(336)을 감쌀 수 있다. 저항 절연층(236)은 하프늄 산화물(HfO), 란타늄 산화물(LaO), 알루미늄 산화물 (AlO) 같은 금속 산화물을 포함할 수 있다.
저항 배리어 층(336)은 "U" 자 또는 "□" 자 형태로 형성되어 저항 전극(346)을 감쌀 수 있다. 저항 배리어 층(336)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐(TiW) 또는 기타 배리어용 금속을 포함할 수 있다.
저항 전극(346)은 알루미늄, 텅스텐, 구리, 니켈, 코발트, 알루미늄, 티타늄, 탄탈룸 같은 금속, 금속 합금, 금속 실리사이드 및/또는 금속 질화물 같은 금속 화합물을 포함할 수 있다. 예를 들어, 저항 전극(346)은 텅스텐 또는 텅스텐 실리사이드를 포함할 수 있다.
저항 스페이서(172)는 저항 표면 절연층(216) 및 저항 절연층(226)의 측벽들 상에 형성될 수 있다. 저항 스페이서(172)는 필드 영역(120)의 표면과 접촉할 수 있다. 저항 스페이서(172)는 실리콘 산화물 또는 실리콘 질화물의 단일층 또는 그 조합의 이중층을 포함할 수 있다.
저항 구조체(300)의 상부 표면은 평탄할 수 있다. 예를 들어, 저항 절연층(226), 저항 배리어 층(336), 저항 전극(346) 및/또는 저항 스페이서(172)의 상부 표면들은 동일한 레벨에 위치할 수 있다.
게이트 구조체(200)의 상부 표면과 저항 구조체(300)의 상부 표면은 동일할 수 있다. 예를 들어, 게이트 절연층(221), 게이트 배리어 층(231), 게이트 전극(241), 게이트 스페이서(171), 저항 절연층(226), 저항 배리어 층(336), 저항 전극(346) 및/또는 저항 스페이서(172)의 상부 표면들은 동일한 레벨에 위치할 수 있다.
커버링 층(180)이 게이트 스페이서(171) 및 저항 스페이서(172)의 외면들 상에 컨포멀하게 형성될 수 있다. 커버링 층(180)은 기판(100)의 표면 및 필드 영역(120)의 표면과 접촉할 수 있다. 커버링 층(180)의 상부 표면도 게이트 구조체(200) 및 저항 구조체(300)의 상부 표면과 동일할 수 있다. 커버링 층(180)은 실리콘 산화물을 포함할 수 있다.
소스/드레인 영역(400)이 게이트 구조체들(200)의 사이에 위치한 기판(100) 내에 형성될 수 있다. 소스/드레인 영역(400)은 기판(100) 내에 형성된 하부 소스/드레인 영역(410) 및 하부 소스/드레인 영역(410) 상에 형성된 상부 소스/드레인 영역(420)을 포함할 수 있다. 소스/드레인 영역(400)은 상부 소스/드레인 영역(420) 내에 형성된 실리사이드 영역(430)을 더 포함할 수 있다. 소스/드레인 영역(400)은 인(P, phosphorous), 비소(As, arsenic), 또는 붕소(B, boron) 같은 주기율표의 3족 또는 5족 원자를 포함할 수 있다. 상부 소스/드레인 영역(420)은 에피택셜 성장한 단결정 실리콘을 포함할 수 있다. 실리사이드 영역(430)은 니켈, 텅스텐, 티타늄, 코발트 같은 금속을 함유하는 금속 실리사이드를 포함할 수 있다.
하부 층간 절연층(450)이 커버링 층(180)의 외측면을 덮도록 기판(100) 상에 형성될 수 있다. 하부 층간 절연층(450)의 상부 표면은 게이트 구조체(200)의 상부 표면과 동일할 수 있다. 하부 층간 절연층(450)은 실리콘 산화물을 포함할 수 있다.
버퍼 층간 절연층(460)이 하부 층간 절연층(450), 게이트 구조체(200), 및 저항 구조체(300) 상에 형성될 수 있다. 중간 층간 절연층(470)이 버퍼 층간 절연층(460) 상에 형성될 수 있다. 상부 층간 절연층(480)이 중간 층간 절연층(470) 상에 형성될 수 있다. 하부 층간 절연층(450)은 실리콘 산화물을 포함할 수 있다. 버퍼 층간 절연층(460)은 탄소를 함유하는 실리콘 산화물을 포함할 수 있다. 하부 층간 절연층(450)과 버퍼 층간 절연층(460)은 일체형(unitary)으로 형성될 수도 있다. 상부 층간 절연층(480)은 실리콘 산화물을 포함할 수 있다.
소스/드레인 트렌치 플러그(310)는 중간 층간 절연층(470) 및 버퍼 층간 절연층(460)을 수직으로 관통하고 상부 소스/드레인 영역(430)과 전기적으로 연결되도록 접촉할 수 있다. 소스/드레인 트렌치 플러그(310)는 소스/드레인 트렌치 홀(THsd)의 내벽 및 상부 소스/드레인 영역(420) 또는 실리사이드 영역(430) 상에 컨포멀하게 형성된 소스/드레인 트렌치 배리어 층(331) 및 소스/드레인 트렌치 홀(THsd)을 채우는 소스/드레인 트렌치 전극(341)을 포함할 수 있다. 소스/드레인 트렌치 배리어 층(331)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐(TiW) 또는 기타 배리어용 금속을 포함할 수 있다. 소스/드레인 트렌치 전극(341)은 알루미늄, 텅스텐, 구리, 니켈, 코발트, 알루미늄, 티타늄, 탄탈룸 같은 금속 및/또는 금속 질화물 같은 금속 화합물을 포함할 수 있다.
저항 트렌치 플러그(320)는 중간 층간 절연층(470) 및 버퍼 층간 절연층(460)을 수직으로 관통하고 저항 전극(346)과 전기적으로 연결되도록 접촉할 수 있다. 저항 트렌치 플러그(320)는 저항 트렌치 홀(THr)의 내벽 및 저항 전극(346) 상에 컨포멀하게 형성된 저항 트렌치 배리어 층(332) 및 저항 트렌치 홀(THr)을 채우는 저항 트렌치 전극(342)을 포함할 수 있다. 저항 트렌치 배리어 층(332)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐(TiW) 또는 기타 배리어용 금속을 포함할 수 있다. 저항 트렌치 전극(342)은 알루미늄, 텅스텐, 구리, 니켈, 코발트, 알루미늄, 티타늄, 탄탈룸 같은 금속 및/또는 금속 질화물 같은 금속 화합물을 포함할 수 있다. 저항 트렌치 배리어 층(332)은 저항 배리어 층(336)과 물질적으로(materially) 연속하도록(in continuity with) 일체형(unitary)일 수 있다. 저항 트렌치 전극(342)은 저항 전극(346)과 물질적으로 연속하도록 일체형일 수 있다.
소스/드레인 컨택 플러그(510)는 상부 층간 절연층(480)을 수직으로 관통하여 소스/드레인 트렌치 플러그(310)와 정렬 및 전기적으로 연결되도록 접촉할 수 있다. 소스/드레인 컨택 플러그(510)는 소스/드레인 컨택 홀(CHsd)의 내벽 및 소스/드레인 트렌치 플러그(310) 상에 컨포멀하게 형성된 소스/드레인 컨택 배리어 층(531) 및 소스/드레인 컨택 홀(CHsd)을 채우는 소스/드레인 컨택 전극(541)을 포함할 수 있다. 소스/드레인 컨택 배리어 층(531)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐(TiW) 또는 기타 배리어용 금속을 포함할 수 있다. 소스/드레인 컨택 전극(541)은 알루미늄, 텅스텐, 구리, 니켈, 코발트, 알루미늄, 티타늄, 탄탈룸 같은 금속 및/또는 금속 질화물 같은 금속 화합물을 포함할 수 있다.
저항 컨택 플러그(520)는 상부 층간 절연층(480), 중간 층간 절연층(470), 및 버퍼 중간 절연층(460)을 수직으로 관통하여 저항 구조체(300)와 전기적으로 연결되도록 접촉할 수 있다. 저항 컨택 플러그(520)는 저항 구조체(300)의 양 단부와 인접하게 배치될 수 있다. 저항 컨택 플러그(520)는 저항 컨택 홀(CHr)의 내벽 및 저항 배리어 층(336) 상에 컨포멀하게 형성된 저항 컨택 배리어 층(532) 및 저항 컨택 홀(CHr)을 채우는 저항 컨택 전극(542)을 포함할 수 있다. 저항 컨택 배리어 층(532)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐(TiW) 또는 기타 배리어용 금속을 포함할 수 있다. 저항 컨택 전극(542)은 알루미늄, 텅스텐, 구리, 니켈, 코발트, 알루미늄, 티타늄, 탄탈룸 같은 금속 및/또는 금속 질화물 같은 금속 화합물을 포함할 수 있다.
상부 층간 절연층(480) 상에 소스/드레인 컨택 플러그(512) 및 저항 컨택 플러그(520)를 덮는 캡핑 절연층(490)이 더 형성될 수 있다. 캡핑 절연층(490)은 실리콘 산화물, 탄소를 함유하는 실리콘 산화물, 실리콘 질화물, 기타 절연물을 포함할 수 있다.
도 3a 내지 3d는 본 발명의 일 실시예에 의한 반도체 소자(10b)를 개략적으로 도시한 종단면도들이다. 예를 들어, 도 3a 내지 3d는 도 1b의 VII-VII', VIII-VIII', IX-IX', X-X', XI-XI', 및 XII-XII' 방향의 종단면도들이다.
도 1b 및 3a 내지 3d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10b)는, 하나의 소스/드레인 트렌치 플러그(310) 상에 형성된 다수의 소스/드레인 컨택 플러그들(510)을 포함할 수 있다. 반도체 소자(10b)는 저항 트렌치 플러그(320) 상에 형성된 저항 컨택 플러그(520)를 포함할 수 있다. 저항 컨택 플러그(520)의 저항 컨택 배리어 층(532)은 저항 트렌치 플러그(320)의 저항 트렌치 전극(342)과 전기적으로 연결되도록 직접적으로 접촉할 수 있다.
본 발명의 실시예들에 의한 반도체 소자들(10a, 10b)은 금속, 금속 실리사이드, 또는 금속 화합물을 포함하는 저항 구조체(300)를 포함할 수 있다. 따라서, 저항 구조체(300)는 낮은 저항을 가질 수 있으므로 미세하게 형성될 수 있다. 반도체 소자들(10a, 10b)은 게이트 구조체(200)와 동일하거나 유사한 모양의 저항 구조체(300)를 포함할 수 있다. 따라서, 저항 구조체(300)는 게이트 구조체(200)를 형성하는 공정을 이용하여 형성될 수 있고, 게이트 구조체(200)처럼 정교한 크기와 정확한 저항 값을 가질 수 있다.
도 4 내지 23d는 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법을 개략적으로 설명하는 종단면도들이다. 예를 들어, 도 4 내지 16, 및 17a 내지 24a는 도 1a의 I-I' 및 II-II' 방향의 종단면도들이고, 도 17b 내지 24b는 도 1a의 III-III' 방향의 종단면도들이고, 도 17c 내지 24c는 도 1a의 IV-IV' 방향의 종단면도들이고, 및 도 21d 내지 24d는 도 1a의 V-V' 및 VI-VI' 방향의 종단면도들이다.
도 4를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 기판(100) 내에 활성 영역(110)을 정의하는 필드 영역(120)을 형성하고, 기판(100)의 활성 영역(110) 및 필드 영역(120) 상에 버퍼 절연층(130a)을 형성하고, 버퍼 절연층(130a) 상에 희생층(140a)을 형성하고, 희생층(140a) 상에 하드 마스크 층(150a)을 형성하고, 및 하드 마스크 층(150a) 상에 마스크 패턴(Mp)을 형성하는 것을 더 포함할 수 있다. 기판(100)은 벌크(bulk) 실리콘 웨이퍼 또는 SOI (silicon on insultor) 기판을 포함할 수 있다. 필드 영역(120)을 형성하는 것은 기판(110) 내에 필드 트렌치(121)를 형성하고, 필드 트렌치(121) 내에 내부에 필드 절연물(125)을 채우고, 및 CMP (chemical mechanical polishing) 같은 평탄화 공정을 수행하여 기판(100)의 활성 영역(110) 표면과 필드 영역(120)의 표면을 동일하거나 유사하게 하는 것을 포함할 수 있다. 필드 절연물(125)은 USG (undoped silicate glass) 또는 TOSZ (tonen silazane) 같은 실리콘 산화물을 포함할 수 있다. 버퍼 절연층(130a)을 형성하는 것은 기판(100)의 활성 영역(110) 및 필드 영역(120) 상에 ALD (atomic layered deposition) 공정 또는 MLD (molecular layered deposition) 공정 같은 증착 공정을 수행하여 실리콘 산화물을 형성하는 것을 포함할 수 있다. 희생층(140a)을 형성하는 것은 저압 CVD 공정 (LP-CVD process, low pressure CVD process) 등을 수행하여 다결정 실리콘을 형성하는 것을 포함할 수 있다. 하드 마스크 층(150a)을 형성하는 것은, CVD 공정 등을 수행하여 실리콘 질화물을 형성하는 것을 포함할 수 있다. 마스크 패턴(Mp)을 형성하는 것은, 포토리소그래피 공정을 수행하여 포토레지스트 패턴을 형성하는 것을 포함할 수 있다.
도 5를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 마스크 패턴(Mp)을 식각 마스크로 하드 마스크 층(150a)을 식각하여 하드 마스크 패턴(150)을 형성하는 것을 포함할 수 있다. 이후, 마스크 패턴(Mp)은 제거될 수 있다.
도 6을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 하드 마스크 패턴(150a)을 식각 마스크로 이용하여 희생층(140a), 및 버퍼 절연층(130a)을 식각하여 제1 예비 구조체들(160)을 형성하는 것을 포함할 수 있다. 제1 예비 구조체(160)들은 적층된 버퍼 절연 패턴(130), 희생 패턴(140), 및 하드 마스크 패턴(150)을 포함할 수 있다. 이 공정에서, 하드 마스크 패턴(150)은 얇아질 수 있다.
도 7을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 제1 예비 구조체들(160) 상에 스페이서 층(170)을 형성하는 것을 포함할 수 있다. 스페이서 층(170)은 제1 예비 구조체들(160)의 표면들 및 활성 영역(110) 및 필드 영역(120)의 표면 상에 컨포멀하게 형성될 수 있다. 스페이서 층(170)은 실리콘 산화물, 실리콘 질화물, 또는 그 이중층을 포함할 수 있다. 예를 들어, 제1 예비 구조체들(160)의 표면 상에 실리콘 산화물이 직접적으로 형성되고, 실리콘 산화물 상에 실리콘 질화물이 형성될 수 있다. 본 발명을 이해하기 쉽도록하기 위하여, 도면에는 스페이서 층(170)이 실리콘 질화물을 포함하는 단일층인 것으로 가정, 도시된다.
도 8를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 에치-백 공정을 이용하여 스페이서 층(170)을 블랑켓(blanket) 식각하여 제2 예비 구조체들(190a, 190b)을 형성하는 것을 포함할 수 있다. 제2 예비 구조체들(190a, 190b)은 기판(100)의 활성 영역(110) 및 필드 영역(120) 상에 각각 형성된 제1 예비 구조체들(160) 및 스페이서들(171, 172)을 포함할 수 있다. 예를 들어, 제2 예비 구조체들(190a, 190b)은 제1 예비 구조체(160)와 게이트 스페이서(171)를 포함하는 게이트용 제2 예비 구조체(190a, second preliminary structure for gates) 및 제1 예비 구조체(160)와 저항 스페이서(172)를 포함하는 저항용 제2 예비 구조체(190b, second preliminary structure for resistors)를 포함할 수 있다.
도 9를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 제2 예비 구조체들(190a, 190b)을 덮는 커버링 층(180)을 형성하는 것을 포함할 수 있다. 기판(100)의 활성 영역(110)의 표면의 일부가 커버링 층(180)으로 덮이지 않고 노출될 수 있다. 커버링 층(180)을 형성하는 것은 ALD 공정 같은 증착 공정을 수행하여 실리콘 산화물을 컨포멀하게 형성하는 것을 포함할 수 있다. 기판(100)의 활성 영역(110)의 표면을 노출하는 것은 포토리소그래피 공정 또는 에치-백 공정을 수행하는 것을 포함할 수 있다. 도면에는 예시적으로 에치-백 공정이 수행된 것으로 가정, 도시되었다.
도 10을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 노출된 기판(100)의 활성 영역(110) 내에 불순물 원자를 주입하여 게이트용 제2 예비 구조체(190a)의 양 측면에 인접한 활성 영역(110) 내에 하부 소스/드레인 영역(410)을 형성하는 것을 포함할 수 있다. 불순물 원자를 주입하는 것은 이온 임플란테이션 공정 (ion implantation process) 또는 이온 확산 공정 (ion diffusion process)를 수행하여 인(P, phosphorous), 비소(As, arsenic), 또는 붕소(B, boron) 같은 주기율표의 3족 또는 5족 원자를 기판(100)의 활성 영역(110) 내에 주입하는 것을 포함할 수 있다.
도 11을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 선택적 에피택셜 성장 공정을 수행하여 하부 소스/드레인 영역(410) 상에 상부 소스/드레인 영역(420)을 형성하는 것을 포함할 수 있다. 예를 들어, 상부 소스/드레인 영역(420)은 에피택셜 성장한 단결정 실리콘을 포함할 수 있다.
도 12를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 제2 예비 구조체들(190a, 190b), 상부 소스/드레인 영역(420), 및 커버링 층(180)을 덮는 하부 층간 절연층(450)을 형성하고, CMP 공정을 수행하여 하드 마스크 패턴(150)을 노출하는 것을 포함할 수 있다. 하부 층간 절연층(450)을 형성하는 것은 증착 공정 또는 코팅 공정을 수행하여 실리콘 산화물을 형성하는 것을 포함할 수 있다.
도 13을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 제2 예비 구조체들(190a, 190b)의 하드 마스크 패턴(150), 희생 패턴(140), 및 버퍼 절연 패턴(130)을 제거하여 전극 공간(SE)을 형성하는 것을 포함할 수 있다. 전극 공간(SE)은 기판(100)의 표면, 게이트 스페이서(171), 및/또는 커버링 층(180), 또는 필드 영역(120)의 표면, 저항 스페이서(172), 및/또는 커버링 층(180)에 의해 정의될 수 있다. 하드 마스크 패턴(150)을 제거하는 것은 CF4, C2F6, C3F6, C4F8 등, 탄소(C)와 불소(F)를 포함하는 가스 및/또는 CHF3 등, 탄소(C), 수소(H), 및 불소(F)를 포함하는 가스를 이용하는 건식 식각 공정, 또는 인산(H3PO4)을 이용하는 습식 공정을 수행하는 것을 포함할 수 있다. 희생 패턴(140)을 제거하는 것은 염소 이온(Cl-) 또는 염소 라디칼(Cl*)을 이용하여 건식 식각 공정을 수행하는 것을 포함할 수 있다. 버퍼 절연 패턴(130)을 제거하는 것을 CF4, C2F6, C3F6, C4F8 등, 탄소(C)와 불소(F)를 포함하는 가스 및/또는 CHF3 등, 탄소(C), 수소(H), 및 불소(F)를 포함하는 가스를 이용하는 건식 식각 공정, 또는 불산(HF)을 이용하는 습식 공정을 수행하는 것을 포함할 수 있다.
도 14를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 전극 공간(SE)을 채우도록 게이트 표면 절연층(211)을 형성하는 것을 포함할 수 있다. 게이트 표면 절연층(211)을 형성하는 것은 열 산화 공정 또는 플라즈마 산화 공정을 수행하여 전극 공간(SE) 내에 노출된 기판(100)의 활성 영역(110)의 표면을 산화시키거나, 실리콘 산화물을 증착하는 것을 포함할 수 있다. 산화 공정을 이용하는 경우, 필드 영역(120) 상에는 저항 표면 절연층(216)이 형성되지 않을 수 있다. 본 도면에서는 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여, 필드 영역(120) 상에 저항 표면 절연층(216)이 형성된 것으로 간주, 설명될 것이다. 필드 영역(120) 및 저항 표면 절연층(216)은 모두 실리콘 산화물을 포함하는 절연물들이므로 저항 표면 절연층(216)의 존재/부존재가 이후에 설명될 본 발명의 기술적 사상에 영향을 주지 않는다.
도 15를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 전극 공간(SE) 내에 제1 절연 물질층(220), 제1 배리어 물질층(230), 및 제1 전극 물질층(240)을 형성하는 것을 포함할 수 있다. 제1 절연 물질층(220)을 형성하는 것은 ALD 같은 증착 공정을 수행하여 하프늄 산화물(HfO), 란타늄 산화물(LaO), 알루미늄 산화물 (AlO) 같이 실리콘 산화물보다 높은 유전율을 갖는 금속 산화물을 표면 절연층들(211, 216) 및 스페이서들(171, 172) 상에 컨포멀하게 형성하는 것을 포함할 수 있다. 제1 절연 물질층(220)은 커버링 층(180)의 노출된 측면들 하부 층간 절연층(450) 상에도 형성될 수 있다. 저항 표면 절연층(216)이 생략된 경우, 제1 절연 물질층(220)은 필드 영역(120)의 표면 상에 직접적으로 형성될 수 있다. 제1 배리어 물질층(230)을 형성하는 것은 ALD 같은 증착 공정을 수행하여 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐(TiW) 또는 기타 배리어용 금속을 형성하는 것을 포함할 수 있다. 제1 전극 물질층(240)을 형성하는 것은 CVD 또는 PVD 같은 증착 공정을 수행하여 알루미늄, 텅스텐, 구리, 니켈, 코발트, 알루미늄, 티타늄, 탄탈룸 같은 금속 및/또는 금속 질화물 같은 금속 화합물을 전극 공간(SE)을 채우도록 형성하는 것을 포함할 수 있다.
도 16을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, CMP 같은 평탄화 공정을 수행하여 활성 영역(110) 상의 게이트 구조체(200) 및 필드 영역(120) 상의 제3 예비 구조체(260)를 형성하는 것을 포함할 수 있다. 예를 들어, CMP 공정을 수행하여, 제1 전극 물질층(240)은 게이트 전극(241) 및 예비 저항 전극(246)으로 변환될 수 있고, 제1 배리어 물질층(230)은 게이트 배리어 층(231) 및 예비 저항 배리어 층(236)으로 변환될 수 있고, 및 제1 절연 물질층(220)은 게이트 절연층(221) 및 저항 절연층(226)으로 변환될 수 있다. 따라서, 게이트 구조체(200)는 기판(100)의 활성 영역(110) 상에 형성된 게이트 표면 절연층(211), 게이트 절연층(221), 게이트 배리어 층(231), 게이트 전극층(241), 및 게이트 스페이서(171)를 포함할 수 있다. 제3 예비 구조체(260)는 필드 영역(120) 상에 형성된 저항 표면 절연층(216), 예비 저항 절연층(226), 예비 저항 배리어 층(236), 예비 저항 전극(246), 및 저항 스페이서(172)를 포함할 수 있다.
도 17a 내지 17c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 게이트 구조체(200), 제3 예비 구조체(260) 및 하부 층간 절연층(450) 상에 버퍼 층간 절연층(460), 중간 층간 절연층(470) 및 트렌치 마스크 패턴(Mt)을 형성하고, 상부 소스/드레인 영역(420)을 노출하는 소스/드레인 트렌치 홀(THsd) 및 제3 예비 구조체(260)의 예비 저항 전극(246)의 상면들을 노출하는 저항 트렌치 홀(THr)을 형성하는 것을 포함할 수 있다. 저항 트렌치 홀(THr)은 트렌치 모양으로 넓거나 길게 형성될 수도 있고, 홀 모양으로 좁거나 짧게 형성될 수도 있다. 버퍼 층간 절연층(460)은 하부 층간 절연층(450) 및 중간 층간 절연층(470)과 식각 선택비를 갖는 물질을 포함할 수 있다. 버퍼 층간 절연층(460)은 하부 층간 절연층(450) 및 중간 층간 절연층(470) 보다 낮은 유전율을 갖는 물질을 포함할 수 있다. 예를 들어, 버퍼 층간 절연층(460)은 탄소를 함유하는 실리콘 산화물 (SiOC)을 포함할 수 있다. 중간 층간 절연층(470)은 실리콘 산화물을 포함할 수 있다. 트렌치 마스크 패턴(Mt)은 포토레지스트 같은 유기물, 또는 실리콘 질화물 또는 실리콘 산질화물 같은 무기물을 포함할 수 있다.
도 18a 내지 18c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 제3 예비 구조체(260)의 예비 저항 전극(246) 및 예비 저항 배리어 층(236)을 저항 트렌치 홀(THr)을 통하여 제거하여 저항 공간(SR)을 형성하는 것을 포함할 수 있다. 이 공정에서, 트렌치 마스크 패턴(Mt)도 제거될 수 있다. 이 공정은 황산(H2SO4) 용액, SC-1(standard cleaning) 용액, 또는 구연산 용액 등을 포함하는 습식 식각 공정을 포함할 수 있다. SC-1 용액은 과산화수소수, 암모니아수, 및 물을 포함할 수 있다.
도 19a 내지 19c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 상부 소스/드레인 영역(420) 내에 실리사이드 영역(430)을 형성하는 것을 포함할 수 있다. 실리사이드 영역(430)을 형성하는 것은 상부 소스/드레인 영역(420) 상에 니켈, 텅스텐, 티타늄, 코발트 같은 금속을 형성하고, 실리시데이션 반응 공정을 수행하여 실리사이드 영역(430)을 형성하고, 및 반응하지 않은 금속을 제거하는 것을 포함할 수 있다. 따라서, 예를 들어, 실리사이드 영역(430)은 니켈 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드, 또는 티타늄 실리사이드를 포함할 수 있다. 이 공정에서, 상부 소스/드레인 영역(420)은 전체적 또는 부분적으로 실리사이드 영역(430)으로 변환될 수 있다.
도 20a 내지 20c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 소스/드레인 트렌치 홀(THsd), 저항 공간(SR), 및 저항 트렌치 홀(THr)을 채우는 제2 배리어 물질층(330) 및 제2 전극 물질층(340)을 형성하는 것을 포함할 수 있다. 제2 배리어 물질층(330)을 형성하는 것은 증착 공정을 수행하여 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐(TiW) 또는 기타 배리어용 금속을 저항 공간(SR) 및 트렌치 홀들(THsd, THr)의 내벽들 상에 컨포멀하게 형성하는 것을 포함할 수 있다. 제2 전극 물질층(340)을 형성하는 것은 증착 공정을 수행하여 텅스텐, 구리, 니켈, 코발트, 알루미늄, 티타늄, 탄탈룸, 또는 그외 다양한 금속, 텅스텐 실리사이드, 티타늄 실리사이드, 니켈 실리사이드, 코발트 실리사이드 같은 금속 실리사이드 및/또는 금속 질화물 같은 금속 화합물을 저항 공간(SR) 및 트렌치 홀들(THsd. THr)을 채우도록 형성하는 것을 포함할 수 있다.
도 21a 내지 21d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, CMP 같은 평탄화 공정을 수행하여 저항 구조체(300), 소스/드레인 트렌치 플러그(310) 및 저항 트렌치 플러그(320)를 형성하고, 및 상부 층간 절연층(480)을 형성하는 것을 포함할 수 있다. 제2 배리어 물질층(330)은 소스/드레인 트렌치 배리어 층(331), 저항 트렌치 배리어 층(332), 및 저항 배리어 층(336)으로 변환될 수 있다. 제2 전극 물질층(340)은 소스/드레인 전극(341), 저항 트렌치 전극(342), 및 저항 전극(346)으로 변환될 수 있다. 저항 구조체(300)는 필드 영역(120) 상에 형성된 저항 절연층(226), 저항 배리어 층(336), 저항 전극(346)을 포함할 수 있다. 저항 구조체(300)는 저항 스페이서(172)를 더 포함할 수 있다. 저항 구조체(300)는 저항 표면 절연층(216)을 더 포함할 수 있다. 소스/드레인 트렌치 플러그(310)는 소스/드레인 트렌치 배리어 층(331) 및 소스/드레인 트렌치 전극(341)을 포함할 수 있다. 저항 트렌치 플러그(320)는 저항 트렌치 배리어 층(332) 및 저항 트렌치 전극(342)을 포함할 수 있다. 저항 트렌치 배리어 층(332)과 저항 배리어 층(336)은 물질적으로 연속하도록 일체형으로 형성될 수 있다. 저항 트렌치 전극(342)과 저항 전극(346)도 물질적으로 연속하도록 일체형으로 형성될 수 있다. 상부 층간 절연층(480)은 실리콘 산화물을 포함할 수 있다.
도 22a 내지 22d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 소스/드레인 컨택 홀(CHsd), 저항 컨택 홀(CHr), 및 게이트 컨택 홀(CHg)을 형성하는 것을 포함할 수 있다. 소스/드레인 컨택 홀(CHsd)은 상부 층간 절연층(480)을 수직으로 관통하여 소스/드레인 트렌치 플러그(310)의 상면을 노출할 수 있다. 저항 컨택 홀(CHr)은 상부 층간 절연층(480), 중간 층간 절연층(470), 및 버퍼 층간 절연층(460)을 수직으로 관통하여 저항 배리어 층(336)을 노출할 수 있다. 게이트 컨택 홀(CHg)은 상부 층간 절연층(480), 중간 층간 절연층(470), 및 버퍼 층간 절연층(460)을 수직으로 관통하여 게이트 전극(241)을 노출할 수 있다.
도 23a 내지 23d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 소스/드레인 컨택 홀(CHsd), 저항 컨택 홀(CHr), 및 게이트 컨택 홀(CHg) 내에 컨택 배리어 물질층(530) 및 컨택 전극 물질층(540)을 형성하는 것을 포함할 수 있다. 컨택 배리어 물질층(530)을 형성하는 것은 증착 공정을 수행하여 소스/드레인 컨택 홀(CHsd), 저항 컨택 홀(CHr), 및 게이트 컨택 홀(CHg)의 내벽들 상에 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐(TiW) 또는 기타 배리어용 금속을 컨포멀하게 형성하는 것을 포함할 수 있다. 컨택 전극 물질층(540)을 형성하는 것은 증착 공정을 수행하여 소스/드레인 컨택 홀(CHsd), 저항 컨택 홀(CHr), 및 게이트 컨택 홀(CHg)을 채우도록 텅스텐, 구리, 니켈, 코발트, 알루미늄, 티타늄, 탄탈룸 같은 금속 및/또는 금속 질화물 같은 금속 화합물을 형성하는 것을 포함할 수 있다.
도 24a 내지 24d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, CMP 같은 평탄화 공정을 수행하여 소스/드레인 컨택 플러그(510), 저항 컨택 플러그(520), 및 게이트 컨택 플러그(550)를 형성하는 것을 포함할 수 있다. 컨택 배리어 물질층(530)은 소스/드레인 컨택 배리어 층(531), 저항 컨택 배리어 층(532), 및 게이트 컨택 배리어 층(535)으로 변환될 수 있다. 컨택 전극 물질층(540)은 소스/드레인 컨택 전극(541), 저항 컨택 전극(542), 및 게이트 컨택 전극(545)으로 변환될 수 있다. 이후, 도 2a 내지 2d를 더 참조하여, 캡핑 절연층(490)을 형성하는 것을 포함할 수 있다.
도 25a 내지 32d는 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법을 개략적으로 설명하는 종단면도들이다. 예를 들어, 도 25a 내지 32a는 도 1b의 VII-VII' 및 VIII-VIII' 방향의 종단면도들이고, 도 125b 내지 32b는 도 1b의 IX-IX' 방향의 종단면도들이고, 도 25c 내지 32c는 도 1b의 X-X' 방향의 종단면도들이고, 및 도 29d 내지 32d는 도 1b의 XI-XI' 및 XII-XII' 방향의 종단면도들이다.
본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 먼저, 도 4 내지 16을 참조하여 설명된 공정들을 수행하는 것을 포함할 수 있다.
이어서, 도 25a 내지 25c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 17a 내지 17c를 참조하여 설명된 공정들을 수행하여 게이트 구조체(200), 제3 예비 구조체(260) 및 하부 층간 절연층(450) 상에 버퍼 층간 절연층(460), 중간 층간 절연층(470) 및 트렌치 마스크 패턴(Mt)을 형성하고, 상부 소스/드레인 영역(420)을 노출하는 소스/드레인 트렌치 홀(THsd) 및 제3 예비 구조체(260)의 예비 저항 전극(246)의 상면들을 노출하는 저항 트렌치 홀(THr)을 형성하는 것을 포함할 수 있다. 도 25c를 더 참조하면, 저항 트렌치 홀(THr)은 제3 예비 구조체(260)의 양 단부들과 인접한 위치에 더 배치될 수 있다.
도 26a 내지 26c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 18a 내지 18c를 참조하여 설명된 공정들을 수행하여 제3 예비 구조체(260)의 예비 저항 전극(246) 및 예비 저항 배리어 층(236)을 저항 트렌치 홀(THr)을 통하여 제거하여 저항 공간(SR)을 형성하는 것을 포함할 수 있다.
도 27a 내지 27c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 19a 내지 19c를 참조하여 설명된 공정들을 수행하여 상부 소스/드레인 영역(420) 내에 실리사이드 영역(430)을 형성하는 것을 포함할 수 있다.
도 28a 내지 28c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 20a 내지 20c를 참조하여 설명된 공정들을 수행하여 소스/드레인 트렌치 홀(THsd), 저항 공간(SR), 및 저항 트렌치 홀(THr)을 채우는 제2 배리어 물질층(330) 및 제2 전극 물질층(340)을 형성하는 것을 포함할 수 있다.
도 29a 내지 29d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 21a 내지 21d를 참조하여 설명된 공정들을 수행하여 저항 구조체(300), 소스/드레인 트렌치 플러그(310) 및 저항 트렌치 플러그들(320, 325)를 형성하고, 및 상부 층간 절연층(480)을 형성하는 것을 포함할 수 있다. 도 29c를 더 참조하면, 저항 트렌치 플러그들(320, 325)은 저항 구조체(300) 또는 저항 전극(346)의 중간 영역에 위치한 이너 저항 트렌치 플러그(320) 및 아우터 저항 트렌치 플러그(325)를 포함할 수 있다.
도 30a 내지 30d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 22a 내지 22d를 참조하여 설명된 공정들을 수행하여 소스/드레인 컨택 홀(CHsd), 저항 컨택 홀(CHr), 및 게이트 컨택 홀(CHg)을 형성하는 것을 포함할 수 있다. 도 30c를 더 참조하면, 저항 컨택 홀(CHr)은 아우터 저항 트렌치 플러그(325)를 노출시킬 수 있다.
도 31a 내지 31d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 23a 내지 23d를 참조하여 설명된 공정들을 수행하여 소스/드레인 컨택 홀(CHsd), 저항 컨택 홀(CHr), 및 게이트 컨택 홀(CHg) 내에 컨택 배리어 물질층(530) 및 컨택 전극 물질층(540)을 형성하는 것을 포함할 수 있다.
도 32a 내지 32d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 24a 내지 24d를 참조하여 설명된 공정들을 수행하여 소스/드레인 컨택 플러그(510), 저항 컨택 플러그(520), 및 게이트 컨택 플러그(550)를 형성하는 것을 포함할 수 있다. 도 32c를 더 참조하면, 저항 컨택 플러그(520)는 아우터 저항 트렌치 플러그(325)와 정렬 및 전기적으로 연결되도록 접촉할 수 있다. 이후, 도 3a 내지 3d를 더 참조하여, 캡핑 절연층(490)을 형성하는 것을 포함할 수 있다.
본 발명의 실시예들에 의한 반도체 소자들의 제조 방법들은 게이트 구조체(200)를 형성하는 공정들을 이용하여 저항 구조체(300)를 형성하는 방법들을 제공할 수 있다. 게이트 구조체(200)를 형성하는 공정과 저항 구조체(300)를 형성하는 공정들이 서로 호환적으로 조합될 수 있으므로, 본 발명의 실시예들에 의한 반도체 소자들의 제조 방법들은 비교적 단순한 조합으로 적절한 금속성 저항 또는 금속성 전기 퓨즈를 형성하는 것을 제공할 수 있다.
도 33a는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(10a, 10b) 중 적어도 하나를 포함하는 반도체 모듈(2200)을 개념적으로 도시한 도면이다. 도 33a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈(2200)은, 반도체 모듈 기판(2210) 상에 실장된 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(10a, 10b) 중 하나를 포함할 수 있다. 반도체 모듈(2200)은 모듈 기판(2210) 상에 실장된 마이크로프로세서(2220)를 더 포함할 수 있다. 모듈 기판(2210)의 적어도 한 변에는 입출력 터미널들(2240)이 배치될 수 있다. 마이크로프로세서(2220)는 본 발명의 실시예들에 의한 반도체 소자들(10a, 10b) 중 하나를 포함할 수 있다.
도 33b는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(10a, 10b) 중 적어도 하나를 포함하는 전자 시스템(2300)을 개념적으로 도시한 블록도이다. 도 33b를 참조하면, 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(10a, 10b)은 전자 시스템(2300)에 적용될 수 있다. 전자 시스템(2300)은 바디(Body; 2310)를 포함할 수 있다. 바디(2310)는 마이크로프로세서(Microprocessor; 2320), 파워 서플라이(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤러(Display Controller; 2350)를 포함할 수 있다. 바디(2310)는 인쇄 회로 기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다. 마이크로프로세서(2320), 파워 서플라이(2330), 기능 유닛(2340), 및 디스플레이 컨트롤러(2350)는 바디(2310)상에 실장 또는 장착될 수 있다. 바디(2310)의 상면 혹은 바디(2310)의 외부에 디스플레이(2360)가 배치될 수 있다. 예를 들면, 디스플레이(2360)은 바디(2310)의 표면 상에 배치되어 디스플레이 컨트롤러(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 파워 서플라이(2330)는 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 마이크로프로세서(2320), 기능 유닛(2340), 디스플레이 컨트롤러(2350) 등으로 공급할 수 있다. 마이크로프로세서(2320)는 파워 서플라이(2330)로부터 전압을 공급받아 기능 유닛(2340)과 디스플레이(2360)를 제어할 수 있다. 기능 유닛(2340)은 다양한 전자 시스템(2300)의 기능을 수행할 수 있다. 예를 들어, 전자 시스템(2300)이 휴대폰 같은 모바일 전자 제품인 경우 기능 유닛(2340)은 다이얼링, 또는 외부 장치(External Apparatus; 2370)와의 교신으로 디스플레이(2360)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다. 다른 실시예에서, 전자 시스템(2300)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 기능 유닛(2340)은 메모리 카드 컨트롤러일 수 있다. 기능 유닛(2340)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2380)을 통해 외부 장치(2370)와 신호를 주고 받을 수 있다. 또한, 전자 시스템(2300)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 기능 유닛(2340)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 본 발명의 기술적 사상에 의한 다양한 실시예들에서 설명된 반도체 소자들(10a, 10b)은 마이크로 프로세서(2320) 및 기능 유닛(2340) 중 적어도 어느 하나에 포함될 수 있다.
도 33c는 본 발명의 기술적 사상이 적용된 일 실시예에 의한 반도체 소자들(10a, 10b) 중 적어도 하나를 포함하는 다른 전자 시스템(2400)을 개략적으로 도시한 블록도이다. 도 33c를 참조하면, 전자 시스템(2400)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(10a, 10b) 중 적어도 하나를 포함할 수 있다. 전자 시스템(2400)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 전자 시스템(2400)은 메모리 시스템(2412), 마이크로프로세서(2414), 램(2416) 및 버스(2420)를 사용하여 데이터 통신을 수행하는 유저 인터페이스(2418)를 포함할 수 있다. 마이크로프로세서(2414)는 전자 시스템(2400)을 프로그램 및 컨트롤할 수 있다. 램(2416)은 마이크로프로세서(2414)의 동작 메모리로 사용될 수 있다. 예를 들어, 마이크로프로세서(2414) 또는 램(2416)은 본 발명의 실시예들에 의한 반도체 소자들(10a, 10b) 중 적어도 하나를 포함할 수 있다. 마이크로프로세서(2414), 램(2416) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(2418)는 전자 시스템(2400)으로 데이터를 입력하거나 또는 전자 시스템(2400)으로부터 출력하는데 사용될 수 있다. 메모리 시스템(2412)은 마이크로프로세서(2414) 동작용 코드들, 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(2412)은 컨트롤러 및 메모리를 포함할 수 있다.
도 33d는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(10a, 10b) 중 적어도 하나를 포함하는 모바일 디바이스(2500)을 개략적으로 도시한 도면이다. 모바일 디바이스(2500)는 모바일 폰 또는 태블릿 PC를 포함할 수 있다. 부가하여, 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(10a, 10b) 중 적어도 하나는 모바일 폰 또는 태블릿 PC 외에도, 노트북 같은 휴대용 컴퓨터, mpeg-1 오디오 레이어 3 (MP3) 플레이어, MP4 플레이어, 네비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전 제품에 사용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10A, 10B: 반도체 소자 100: 기판
110: 활성 영역 120: 필드 영역
121: 필드 트렌치 125: 필드 절연물
130a: 버퍼 절연층 130: 버퍼 절연 패턴
140a: 희생층 140: 희생 패턴
150a: 하드 마스크 층 150: 하드 마스크 패턴
160: 제1 예비 구조체들 170: 스페이서 층
171: 게이트 스페이서 172: 저항 스페이서
180: 커버링 층 190: 제2 예비 구조체들
200: 게이트 구조체 211: 게이트 표면 절연층
216: 저항 표면 절연층 220: 제1 절연 물질층
221: 게이트 절연층 226: 저항 절연층
230: 제1 배리어 물질층 231: 게이트 배리어 층
236: 예비 저항 배리어 층 240: 제1 전극 물질층
241: 게이트 전극 246: 예비 저항 전극
260: 제3 예비 구조체 300: 저항 구조체
310: 소스/드레인 트렌치 플러그
320, 325: 저항 트렌치 플러그
330: 제2 배리어 물질층 340: 제2 전극 물질층
331: 소스/드레인 트렌치 배리어 층
332: 저항 트렌치 배리어 층
341: 소스/드레인 트렌치 전극 342: 저항 트렌치 전극
336: 저항 배리어 층 346: 저항 전극
400: 소스/드레인 영역 410: 하부 소스/드레인 영역
420: 상부 소스/드레인 영역 430: 실리사이드 영역
450: 하부 층간 절연층 460: 버퍼 층간 절연층
470: 중간 층간 절연층 480: 상부 층간 절연층
490: 캡핑 절연층 510: 소스/드레인 컨택 플러그
520: 저항 컨택 플러그 530: 컨택 배리어 물질층
532: 저항 컨택 배리어 층 531: 소스/드레인 컨택 배리어 층
535: 게이트 컨택 배리어 층 540: 컨택 전극 물질층
541: 소스/드레인 컨택 전극 542: 저항 컨택 전극
545: 게이트 전극 550 게이트 컨택 플러그
TA: 트랜지스터 영역 RA: 저항 영역
THsd: 소스/드레인 트렌치 홀 THr: 저항 트렌치 홀
CHsd: 소스/드레인 컨택 홀 CHr: 저항 컨택 홀
CHg: 게이트 컨택 홀 SE: 전극 공간
SR: 저항 공간 Mp: 마스크 패턴
Mt: 트렌치 마스크 패턴
110: 활성 영역 120: 필드 영역
121: 필드 트렌치 125: 필드 절연물
130a: 버퍼 절연층 130: 버퍼 절연 패턴
140a: 희생층 140: 희생 패턴
150a: 하드 마스크 층 150: 하드 마스크 패턴
160: 제1 예비 구조체들 170: 스페이서 층
171: 게이트 스페이서 172: 저항 스페이서
180: 커버링 층 190: 제2 예비 구조체들
200: 게이트 구조체 211: 게이트 표면 절연층
216: 저항 표면 절연층 220: 제1 절연 물질층
221: 게이트 절연층 226: 저항 절연층
230: 제1 배리어 물질층 231: 게이트 배리어 층
236: 예비 저항 배리어 층 240: 제1 전극 물질층
241: 게이트 전극 246: 예비 저항 전극
260: 제3 예비 구조체 300: 저항 구조체
310: 소스/드레인 트렌치 플러그
320, 325: 저항 트렌치 플러그
330: 제2 배리어 물질층 340: 제2 전극 물질층
331: 소스/드레인 트렌치 배리어 층
332: 저항 트렌치 배리어 층
341: 소스/드레인 트렌치 전극 342: 저항 트렌치 전극
336: 저항 배리어 층 346: 저항 전극
400: 소스/드레인 영역 410: 하부 소스/드레인 영역
420: 상부 소스/드레인 영역 430: 실리사이드 영역
450: 하부 층간 절연층 460: 버퍼 층간 절연층
470: 중간 층간 절연층 480: 상부 층간 절연층
490: 캡핑 절연층 510: 소스/드레인 컨택 플러그
520: 저항 컨택 플러그 530: 컨택 배리어 물질층
532: 저항 컨택 배리어 층 531: 소스/드레인 컨택 배리어 층
535: 게이트 컨택 배리어 층 540: 컨택 전극 물질층
541: 소스/드레인 컨택 전극 542: 저항 컨택 전극
545: 게이트 전극 550 게이트 컨택 플러그
TA: 트랜지스터 영역 RA: 저항 영역
THsd: 소스/드레인 트렌치 홀 THr: 저항 트렌치 홀
CHsd: 소스/드레인 컨택 홀 CHr: 저항 컨택 홀
CHg: 게이트 컨택 홀 SE: 전극 공간
SR: 저항 공간 Mp: 마스크 패턴
Mt: 트렌치 마스크 패턴
Claims (10)
- 기판 내의 활성 영역 및 필드 영역;
상기 활성 영역 상의 게이트 구조체 및 상기 필드 영역 상의 저항 구조체;
상기 게이트 구조체 및 상기 저항 구조체를 덮는 제1 층간 절연층;
상기 제1 층간 절연층을 수직으로 관통하여 상기 저항 구조체와 접촉하는 저항 트렌치 플러그;
상기 제1 층간 절연층 및 상기 저항 트렌치 플러그 상의 제2 층간 절연층; 및
상기 제1 층간 절연층 및 상기 제2 층간 절연층을 수직으로 관통하여 상기 저항 구조체와 접촉하고, 상기 저항 트렌치 플러그와 이격된 저항 컨택 플러그를 포함하는 반도체 소자. - 제1항에 있어서,
상기 게이트 구조체의 일 측면의 상기 활성 영역 상에 형성된 소스/드레인 영역; 및
상기 제1 층간 절연층을 수직으로 관통하여 상기 소스/드레인 영역과 접촉하는 소스/드레인 트렌치 플러그를 더 포함하고,
상기 저항 트렌치 플러그의 상부 표면과 상기 소스/드레인 트렌치 플러그의 상부 표면은 상기 제1 층간 절연층의 상부 표면과 동일한 레벨에 위치하는 반도체 소자. - 제2항에 있어서,
상기 제2 층간 절연층을 수직으로 관통하여 상기 소스/드레인 트렌치 플러그와 접촉하는 소스/드레인 컨택 플러그를 더 포함하고,
상기 저항 컨택 플러그의 상부 표면 및 상기 소스/드레인 컨택 플러그의 상부 표면은 상기 제2 층간 절연층의 상부 표면과 동일한 레벨에 위치하는 반도체 소자. - 제3항에 있어서,
상기 소스/드레인 트렌치 플러그는 소스/드레인 트렌치 전극 및 상기 소스/드레인 트렌치 전극의 하면 및 측면들을 감싸는 소스/드레인 트렌치 배리어 층을 포함하고,
상기 소스/드레인 컨택 플러그는 소스/드레인 컨택 전극 및 상기 소스/드레인 컨택 전극의 하면 및 측면들을 감싸는 소스/드레인 컨택 배리어 층을 포함하고,
상기 소스/드레인 컨택 배리어 층은 상기 소스/드레인 트렌치 전극의 상면과 직접적으로 접촉하는 반도체 소자. - 제1항 또는 제3항에 있어서,
상기 저항 트렌치 플러그는 상기 저항 구조체의 중간부 상에 서로 이격된 복수의 저항 트렌치 플러그들을 포함하고,
상기 저항 컨택 플러그는 상기 저항 구조체의 양 단부에 인접하게 배치된 복수의 저항 컨택 플러그들을 포함하는 반도체 소자. - 제3항에 있어서,
상기 제1 층간 절연층 및 상기 제2 층간 절연층을 수직으로 관통하여 상기 게이트 구조체와 접촉하는 게이트 컨택 플러그를 더 포함하고,
상기 게이트 컨택 플러그의 상부 표면, 상기 저항 컨택 플러그의 상부 표면, 및 상기 소스/드레인 컨택 플러그의 상부 표면은 동일한 레벨에 위치하는 반도체 소자. - 제1항에 있어서,
상기 저항 구조체는 상기 필드 영역 상에 형성된 저항 전극 및 상기 저항 전극을 감싸는 저항 배리어 층을 포함하고,
상기 저항 컨택 플러그는 저항 컨택 전극 및 상기 저항 컨택 전극을 감싸는 저항 컨택 배리어 층을 포함하고,
상기 저항 컨택 배리어 층이 상기 저항 배리어 층과 직접적으로 접촉하는 반도체 소자. - 제7항에 있어서,
상기 저항 트렌치 플러그는 저항 트렌치 전극 및 상기 저항 트렌치 전극의 측면을 감싸는 저항 트렌치 배리어 층을 포함하고,
상기 저항 전극과 상기 저항 트렌치 전극이 일체형으로 형성되고,
상기 저항 배리어 층과 상기 저항 트렌치 배리어 층이 일체형으로 형성된 반도체 소자. - 기판 내의 활성 영역 및 필드 영역;
상기 활성 영역 상에 형성된 게이트 구조체 및 상기 필드 영역 상에 형성된 저항 구조체;
상기 게이트 구조체의 일 측면의 상기 활성 영역 내에 형성된 소스/드레인 영역;
상기 게이트 구조체 및 상기 저항 구조체를 덮는 제1 층간 절연층;
상기 제1 층간 절연층을 수직으로 관통하여 상기 소스/드레인 영역과 접촉하는 소스/드레인 트렌치 플러그;
상기 제1 층간 절연층을 수직으로 관통하여 상기 저항 구조체와 접촉하는 저항 트렌치 플러그;
상기 제1 층간 절연층, 상기 소스/드레인 트렌치 플러그 및 상기 저항 트렌치 플러그 상의 제2 층간 절연층; 및
상기 제1 층간 절연층 및 상기 제2 층간 절연층을 수직으로 관통하여 상기 게이트 구조체와 접촉하는 게이트 컨택 플러그를 포함하고,
상기 저항 트렌치 플러그는 상기 저항 구조체의 적어도 일부와 일체형으로 형성되고,
상기 저항 구조체, 상기 저항 트렌치 플러그, 및 상기 소스/드레인 트렌치 플러그는 동일한 물질들을 포함하고,
상기 소스/드레인 트렌치 플러그의 상부 표면과 상기 저항 트렌치 플러그의 상부 표면은 상기 제1 층간 절연층의 상부 표면과 동일한 레벨에 위치하는 반도체 소자. - 제9항에 있어서,
상기 제2 층간 절연층을 수직으로 관통하여 상기 소스/드레인 트렌치 플러그와 접촉하는 소스/드레인 컨택 플러그를 더 포함하고,
상기 게이트 컨택 플러그의 상부 표면과 상기 소스/드레인 컨택 플러그의 상부 표면은 상기 제2 층간 절연층의 상부 표면과 동일한 레벨에 위치하는 반도체 소자.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120145747A KR102021885B1 (ko) | 2012-12-13 | 2012-12-13 | 금속성 저항 구조체를 갖는 반도체 소자 |
| US14/102,736 US8981489B2 (en) | 2012-12-13 | 2013-12-11 | Semiconductor devices including a resistor structure and methods of forming the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120145747A KR102021885B1 (ko) | 2012-12-13 | 2012-12-13 | 금속성 저항 구조체를 갖는 반도체 소자 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140077044A KR20140077044A (ko) | 2014-06-23 |
| KR102021885B1 true KR102021885B1 (ko) | 2019-09-17 |
Family
ID=50929948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120145747A KR102021885B1 (ko) | 2012-12-13 | 2012-12-13 | 금속성 저항 구조체를 갖는 반도체 소자 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8981489B2 (ko) |
| KR (1) | KR102021885B1 (ko) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102282195B1 (ko) | 2014-07-16 | 2021-07-27 | 삼성전자 주식회사 | 저항 구조체를 갖는 반도체 장치의 제조 방법 |
| US9947753B2 (en) * | 2015-05-15 | 2018-04-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor structure and manufacturing method thereof |
| KR102406947B1 (ko) | 2015-10-08 | 2022-06-10 | 삼성전자주식회사 | 반도체 소자 |
| US9570571B1 (en) * | 2015-11-18 | 2017-02-14 | International Business Machines Corporation | Gate stack integrated metal resistors |
| US9679807B1 (en) * | 2015-11-20 | 2017-06-13 | Globalfoundries Inc. | Method, apparatus, and system for MOL interconnects without titanium liner |
| KR20180088187A (ko) * | 2017-01-26 | 2018-08-03 | 삼성전자주식회사 | 저항 구조체를 갖는 반도체 소자 |
| KR102240021B1 (ko) * | 2017-03-03 | 2021-04-14 | 삼성전자주식회사 | 저항을 포함하는 반도체 소자 |
| US10381267B2 (en) * | 2017-04-21 | 2019-08-13 | International Business Machines Corporation | Field effect device with reduced capacitance and resistance in source/drain contacts at reduced gate pitch |
| KR102402670B1 (ko) | 2017-06-26 | 2022-05-26 | 삼성전자주식회사 | 저항 구조체를 포함하는 반도체 소자 |
| US10651292B2 (en) * | 2018-02-19 | 2020-05-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dual metal via for contact resistance reduction |
| US11158518B2 (en) * | 2019-09-25 | 2021-10-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Methods of etching metals in semiconductor devices |
| US11508722B2 (en) * | 2020-03-27 | 2022-11-22 | Nanya Technology Corporation | Semiconductor device structure with series-connected transistor and resistor and method for forming the same |
| US11201091B2 (en) * | 2020-03-30 | 2021-12-14 | Nanya Technology Corporation | Semiconductor structure implementing series-connected transistor and resistor and method for forming the same |
| US20220037312A1 (en) * | 2020-07-29 | 2022-02-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated circuit device, method, layout, and system |
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Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6406956B1 (en) | 2001-04-30 | 2002-06-18 | Taiwan Semiconductor Manufacturing Company | Poly resistor structure for damascene metal gate |
| US6518642B2 (en) | 2001-06-06 | 2003-02-11 | Samsung Electronics Co., Ltd. | Integrated circuit having a passive device integrally formed therein |
| US7314786B1 (en) | 2006-06-16 | 2008-01-01 | International Business Machines Corporation | Metal resistor, resistor material and method |
| JP4600417B2 (ja) | 2007-04-17 | 2010-12-15 | ソニー株式会社 | 半導体装置の製造方法 |
| JP4458129B2 (ja) | 2007-08-09 | 2010-04-28 | ソニー株式会社 | 半導体装置およびその製造方法 |
| KR101374317B1 (ko) | 2007-08-23 | 2014-03-14 | 삼성전자주식회사 | 저항 소자를 갖는 반도체 장치 및 그 형성방법 |
| US8153498B2 (en) | 2008-08-29 | 2012-04-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Downsize polysilicon height for polysilicon resistor integration of replacement gate process |
| US20100059823A1 (en) | 2008-09-10 | 2010-03-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Resistive device for high-k metal gate technology and method of making |
| TW201025462A (en) | 2008-12-17 | 2010-07-01 | United Test Ct Inc | Semiconductor device and method for fabricating the same |
| KR101570044B1 (ko) * | 2009-03-17 | 2015-11-20 | 삼성전자주식회사 | 저저항의 매립형 금속 게이트 전극 구조를 갖는 반도체 장치 및 그 제조 방법 |
| US8193900B2 (en) | 2009-06-24 | 2012-06-05 | United Microelectronics Corp. | Method for fabricating metal gate and polysilicon resistor and related polysilicon resistor structure |
| US8890260B2 (en) | 2009-09-04 | 2014-11-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Polysilicon design for replacement gate technology |
| US8637936B2 (en) | 2009-09-25 | 2014-01-28 | United Microelectronics Corp. | Metal gate transistor with resistor |
| US8003461B1 (en) | 2010-02-04 | 2011-08-23 | United Microelectronics Corp. | Method of fabricating efuse structure, resistor sturcture and transistor sturcture |
| DE102010028465B4 (de) | 2010-04-30 | 2013-09-19 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Verfahren zur Herstellung eines Halbleiterbauelements mit Metallgate und Halbleiterwiderständen, die auf der Grundlage eines Austauschgateverfahrens hergestellt sind |
| US8633520B2 (en) * | 2010-10-21 | 2014-01-21 | Samsung Electronics Co., Ltd. | Semiconductor device |
| US9496325B2 (en) * | 2012-06-26 | 2016-11-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Substrate resistor and method of making same |
-
2012
- 2012-12-13 KR KR1020120145747A patent/KR102021885B1/ko active IP Right Grant
-
2013
- 2013-12-11 US US14/102,736 patent/US8981489B2/en active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009283497A (ja) * | 2008-05-19 | 2009-12-03 | Nec Electronics Corp | 半導体装置及び半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US8981489B2 (en) | 2015-03-17 |
| US20140167181A1 (en) | 2014-06-19 |
| KR20140077044A (ko) | 2014-06-23 |
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Legal Events
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|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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| GRNT | Written decision to grant |