KR102240021B1 - 저항을 포함하는 반도체 소자 - Google Patents

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Abstract

저항을 갖는 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상의 저항 구조체를 포함한다. 상기 저항 구조체는 패드 부분들 및 상기 패드 부분들을 연결하는 저항 바디를 포함한다. 각각의 상기 패드 부분들은 상기 저항 바디 보다 큰 폭을 갖는다. 각각의 상기 패드 부분들은 패드 패턴 및 상기 패드 패턴의 측면 및 바닥면을 둘러싸는 라이너 패턴을 포함한다. 상기 저항 바디는 상기 라이너 패턴으로부터 연장되어 형성된다. 상기 패드 패턴은 상기 저항 바디 및 상기 라이너 패턴과 다른 물질을 포함한다.

Description

저항을 포함하는 반도체 소자{SEMICONDUCTOR DEVICE INCLUDING A RESISTOR}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 저항을 포함하는 반도체 소자 및 그 형성방법에 관한 것이다.
일반적으로, 반도체 소자는 트랜지스터, 다이오드, 커패시터 및 저항(resistor) 등으로 구성되어 있다. 게이트 전극 또는 배선을 형성하는데 이용되는 낮은 비저항의 금속 물질을 이용하여 저항을 형성하는 경우에, 반도체 소자에서 요구되는 저항의 크기를 충족시키기 위해서, 저항의 길이를 증가시키어야 한다. 이와 같이 저항의 길이를 증가시키는 방법은 저항이 차지하는 평면적을 증가시킴으로 인하여, 반도체 소자의 고집적화를 어렵게 한다.
본 발명의 기술적 사상이 해결하려는 과제는 저항을 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 길이 증가 없이 저항의 크기를 증가시킬 수 있는 저항 구조체를 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 집적도를 향상시킬 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상의 저항 구조체를 포함한다. 상기 저항 구조체는 패드 부분들 및 상기 패드 부분들을 연결하는 저항 바디를 포함한다. 각각의 상기 패드 부분들은 상기 저항 바디 보다 큰 폭을 갖는다. 각각의 상기 패드 부분들은 패드 패턴 및 상기 패드 패턴의 측면 및 바닥면을 둘러싸는 라이너 패턴을 포함한다. 상기 저항 바디는 상기 라이너 패턴으로부터 연장된다. 상기 패드 패턴은 상기 저항 바디 및 상기 라이너 패턴과 다른 물질을 포함한다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상의 제1 저항 구조체 및 제1 트랜지스터를 포함한다. 상기 제1 트랜지스터는 제1 게이트 구조체를 포함하고, 상기 제1 게이트 구조체는 제1 게이트 전극 구조체 및 상기 게이트 전극 구조체의 측면 및 바닥면을 덮는 제1 게이트 유전체 층을 포함하고, 상기 제1 게이트 전극 구조체는 제1 및 제2 게이트 전극 패턴들을 포함하고, 상기 제1 게이트 전극 패턴은 상기 제2 게이트 전극 패턴의 측면 및 바닥면을 덮으며 상기 제2 게이트 전극 패턴 보다 높은 비저항의 도전성 물질로 형성되고, 상기 제1 저항 구조체는 제1 패드 부분들 및 상기 제1 패드 부분들 사이의 제1 저항 바디를 포함하고, 상기 제1 저항 바디는 상기 제1 게이트 전극 패턴과 동일한 물질을 포함한다.
본 발명의 기술적 사상의 실시 예들에 따르면, 패드 부분들 및 패드 부분들을 연결하며 각각의 패드 부분들 보다 작은 폭을 갖는 저항 바디를 포함하는 저항 구조체를 제공할 수 있다. 상기 패드 부분들은 필라 모양의 패드 패턴 및 상기 패드 패턴의 측면 및 바닥면을 덮는 라이너 패턴을 포함할 수 있다. 상기 저항 바디는 상기 라이너 패턴으로부터 연장되어 형성될 수 있다.
상기 저항 구조체는 트랜지스터의 게이트 전극 구조체와 같이 형성될 수 있다. 상기 게이트 전극 구조체는 제1 게이트 전극 패턴 및 제2 게이트 전극 패턴을 포함할 수 있다. 상기 제1 게이트 전극 패턴은 게이트 전극의 일함수 조절 층일 수 있고, 상기 제2 게이트 전극 패턴은 게이트 전극의 저항을 낮추기 위한 낮은 비저항의 저-저항 도전 층일 수 있다. 이와 같은 저-저항 도전 층으로 상기 저항 구조체의 패드 패턴을 형성하고, 상대적으로 비저항이 높은 상기 일함수 조절 층으로 상기 저항 바디를 형성함으로써 저항 구조체의 길이 증가 없이 저항의 크기를 증가시킬 수 있다. 따라서, 저항 구조체를 게이트 전극 구조체와 동시에 형성하면서 저항 길이 증가 없이 저항 구조체의 저항의 크기를 증가시킬 수 있으므로, 반도체 소자의 생산성 및 집적도를 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 사시도이다.
도 2a 및 도 2b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 일 예를 나타낸 단면도들이다.
도 3a 및 도 3b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도들이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 다른 변형 예를 나타낸 단면도이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 평면도이다.
도 6은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 단면도이다.
도 7은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 단면도이다.
도 8은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 단면도이다.
도 9는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 단면도이다.
도 10은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 평면도이다.
도 11은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 단면도이다.
도 12는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 평면도이다.
도 13a 및 도 13b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 단면도들이다.
도 14는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 평면도이다.
도 15는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 단면도이다.
도 16은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 평면도이다.
도 17은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 단면도들이다.
도 18은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 평면도이다.
도 19a 및 도 20은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 단면도들이다.
도 19b는 도 19a의 일부를 확대한 부분 확대도이다.
도 21a 내지 도 21c는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법의 예시적인 예를 나타낸 단면도들이다.
이하에서, 본 발명의 기술적 사상의 실시예들에 따른 저항을 포함하는 반도체 소자에 대하여 설명하기로 한다. 우선, 도 1, 도 2a 및 도 2b를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 일 예를 설명하기로 한다. 도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 사시도이고, 도 2a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 일 예를 설명하기 위하여 도 1의 I-I'선 및 II-II'선을 따라 취해진 영역을 나타낸 단면도이고, 도 2b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 일 예를 설명하기 위하여 도 1의 III-III'선을 따라 취해진 영역을 나타낸 단면도이다.
도 1, 도 2a 및 도 2b를 참조하면, 반도체 기판(3) 상에 저항 구조체(resistor structure, 57r)가 형성될 수 있다. 일 예에서, 상기 저항 구조체(57r)는 상기 반도체 기판(3) 상에 형성된 아이솔레이션 영역(6s) 상에 배치될 수 있다. 일 예에서, 상기 반도체 기판(3)은 실리콘 등과 같은 반도체 물질로 형성될 수 있다. 상기 아이솔레이션 영역(6s)은 상기 반도체 기판(3) 상에 형성될 수 있으며, 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 저항 구조체(57r)의 측면 및 바닥면을 덮는 저항 유전체 층(33r)이 형성될 수 있다. 상기 저항 유전체 층(33r)은 실리콘 산화물 보다 유전상수가 큰 고유전체(e.g., 하프늄 산화물 또는 알루미늄 산화물)일 수 있다.
상기 아이솔레이션 영역(6s) 상에 저항 개구부(24r)를 갖는 하부 절연 구조물(20)이 형성될 수 있다. 상기 하부 절연 구조물(20)의 상기 저항 개구부(24r)는 패드 개구부들(24ra) 및 상기 패드 개구부들(24ra) 사이의 바디 개구부(24rb)를 포함할 수 있다. 각각의 상기 패드 개구부들(24ra)은 상기 바디 개구부(24rb) 보다 큰 폭을 가질 수 있다. 상기 하부 절연 구조물(20)은 실리콘 산화물, 저-유전체, 및/또는 실리콘 질화물로 형성될 수 있다. 일 예에서, 상기 저항 구조체(57r)는 상기 저항 유전체 층(33r)과 함께 상기 하부 절연 구조물(20)의 상기 저항 개구부(24r)를 채울 수 있다.
상기 저항 구조체(57r)는 패드 부분들(pad portions, 57ra) 및 상기 패드 부분들(57ra)을 연결하는 저항 바디(resistor body, 57rb)를 포함할 수 있다. 일 예에서, 각각의 상기 패드 부분들(57ra)은 상기 저항 바디(57rb) 보다 큰 폭을 가질 수 있다. 각각의 상기 패드 부분들(57ra)은 패드 패턴(54r) 및 상기 패드 패턴(54r)의 측면 및 바닥면을 둘러싸는 라이너 패턴(51r)을 포함할 수 있다. 상기 패드 패턴(54r)은 필라 모양으로 형성될 수 있고, 상기 라이너 패턴(51r)은 상기 패드 패턴(54r)의 측면 및 바닥면을 덮으면서 상기 패드 패턴(54r)과 접촉할 수 있다. 상기 저항 구조체(57r)의 상기 저항 바디(57rb)는 상기 라이너 패턴(51r)으로부터 연속적으로 연장되어 형성될 수 있다. 상기 저항 바디 (57rb)는 상기 라이너 패턴(51r)과 일체로 결합될 수 있다.
상기 저항 구조체(57r)의 상기 패드 부분들(57ra)은 상기 하부 절연 구조물(20)의 상기 패드 개구부들(24ra)을 채울 수 있고, 상기 저항 구조체(57r)의 상기 저항 바디(57rb)는 상기 하부 절연 구조물(20)의 상기 바디 개구부(24rb)를 채울 수 있다.
일 실시예에서, 상기 패드 패턴(54r)과 상기 라이너 패턴(51r)은 서로 다른 도전성 물질들로 형성될 수 있다. 예를 들어, 상기 라이너 패턴(51r)은 상기 패드 패턴(54r)과 다른 비저항을 갖는 도전성 물질로 형성될 수 있다. 예를 들어, 상기 패드 패턴(54r)은 상기 라이너 패턴(51r) 보다 비저항이 작은 텅스텐 등과 같은 저-저항 도전 층으로 형성될 수 있고, 상기 라이너 패턴(51r)은 상기 패드 패턴(54r) 보다 비저항이 큰 TiN, TaN, TiAl, 또는 TiAlC 등과 같은 합금, 즉 고-저항 도전 층으로 형성될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 패드 패턴(54r)은 텅스텐을 포함할 수 있고, 상기 라이너 패턴(51r)은 복수의 층들로 형성되며 상기 라이너 패턴(51r)의 일부 층은 상기 패드 패턴(54r) 보다 비저항이 높은 폴리 실리콘으로 형성될 수도 있다.
상기 하부 절연 구조물(20) 상에 상기 저항 구조체(57r)를 덮는 상부 절연 구조물(75)이 배치될 수 있다. 상기 상부 절연 구조물(75)을 관통하며 상기 저항 구조체(57r)의 상기 패드 부분들(57ra)과 전기적으로 연결되는 저항 콘택 플러그들(79)이 배치될 수 있다.
도 1, 도 2a 및 도 2b를 참조하여 설명한 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 일 예에서, 반도체 소자를 구성하는 구성요소들 중 적어도 일부는 변형될 수 있다. 이와 같이 변형될 수 있는 일부 구성요소에 대하여 설명하기로 한다. 이하에서 반도체 소자의 일부 구성요소의 변형 예에 대하여 설명하는 경우에, 변형되지 않는 반도체 소자의 다른 구성요소는 별도의 설명이 없더라도 이전에 설명된 내용으로 이해될 수 있다. 우선, 상기 저항 구조체(57r)의 변형 예에 대하여 도 3a 및 도 3b를 참조하여 설명하기로 한다. 도 3a는 상기 저항 구조체(57r)의 변형 예를 설명하기 위하여 도 1의 I-I'선 및 II-II'선을 따라 취해진 영역을 나타낸 단면도이고, 도 3b는 상기 저항 구조체(57r)의 변형 예를 설명하기 위하여 도 1의 III-III'선을 따라 취해진 영역을 나타낸 단면도이다.
도 1, 도 3a 및 도 3b를 참조하면, 도 1 내지 도 2b를 참조하여 설명한 바와 같이, 상기 저항 구조체(57r)는 상기 라이너 패턴(51r) 및 상기 패드 패턴(54r)을 포함하는 상기 패드 부분들(57ra) 및 상기 저항 바디(57rb)를 포함할 수 있다.
상기 라이너 패턴(51r) 및 상기 저항 바디(57rb)는 적어도 두 개의 도전 층들을 포함할 수 있다. 예를 들어, 상기 라이너 패턴(51r) 및 상기 저항 바디(57rb)는 공통적으로 제1 도전 층(39r)을 포함할 수 있다. 상기 라이너 패턴(51r)은 제2 도전 층(42ra)을 포함하고, 상기 저항 바디(57rb)는 제2 도전 층(42rb)을 포함할 수 있다.
상기 라이너 패턴(51r)의 상기 제2 도전 층(42ra)은 상기 제1 도전 층(39r) 보다 상기 패드 패턴(54r)에 가깝게 배치되며 상기 패드 패턴(54r)의 측면 및 바닥면을 덮을 수 있고, 상기 저항 바디(57rb)의 상기 제2 도전 층(42rb)은 상기 라이너 패턴(51r)의 상기 제2 도전 층(42ra)로부터 연속적으로 연장되어 필라 모양으로 형성될 수 있다. 상기 저항 바디(57rb)의 상기 제2 도전 층(42rb)은 상기 라이너 패턴(51r)의 상기 제2 도전 층(42ra)과 일체로 결합될 수 있다. 상기 제1 도전 층(39r)은 상기 제2 도전 층(42ra, 42rb) 보다 상기 저항 유전체 층(33r)에 가까울 수 있다. 상기 제1 도전 층(39r)은 상기 저항 유전체 층(33r)과 접촉할 수 있고, 상기 라이너 패턴(51r)의 상기 제2 도전 층(42ra)은 상기 패드 패턴(54r)의 측면 및 바닥면과 접촉할 수 있다.
일 예에서, 상기 라이너 패턴(51r)은 TiAl, TiAlC, TiN 또는 TaN 중 적어도 하나를 포함하는 합금으로 형성될 수 있다. 예를 들어, 상기 라이너 패턴(51r)의 상기 제1 도전 층(39r)은 TiAl, TiAlC, TiN 또는 TaN 중 어느 하나를 포함할 수 있고, 상기 라이너 패턴(51r)의 상기 제2 도전 층(42ra)은 TiAl, TiAlC, TiN 또는 TaN 중 다른 하나를 포함할 수 있다.
상기 저항 구조체(57r)의 다른 변형 예에 대하여 도 4를 참조하여 설명하기로 한다. 도 4는 상기 저항 구조체(57r)의 다른 변형 예를 설명하기 위하여 도 1의 III-III'선을 따라 취해진 영역을 나타낸 단면도이다.
도 1 및 도 4를 참조하면, 도 1 내지 도 2b를 참조하여 설명한 상기 저항 구조체(57r)의 상기 패드 패턴(54r)에서, 상기 패드 패턴(54r)은 제1 패드 층(53a) 및 제2 패드 층(53b)을 포함할 수 있다. 상기 제2 패드 층(53b)은 필라 모양일 수 있고, 상기 제1 패드 층(53a)은 상기 제2 패드 층(53b)의 측면 및 바닥면을 덮을 수 있다. 일 예에서, 상기 제1 패드 층(53a)은 상기 제2 패드 층(53b)을 형성하기 위한 씨드 층일 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 제1 패드 층(53a) 및 상기 제2 패드 층(53b)은 서로 다른 물질로 형성될 수도 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자는 상기 저항 구조체(57r)를 구성하는 물질들 중 적어도 하나의 물질과 동일한 물질을 포함하는 트랜지스터를 포함할 수 있다. 이와 같은 트랜지스터를 포함하는 반도체 소자의 일 예에 대하여 도 5 및 도 6을 참조하여 설명하기로 한다. 도 5는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 평면도이고, 도 6은 도 5의 IV-IV'선 및 V-V'선을 따라 취해진 영역을 나타낸 단면도이다.
도 5 및 도 6을 참조하면, 반도체 기판(3) 상에 활성 영역(6a) 및 가드 링(6g)을 한정하는 아이솔레이션 영역(6s)이 형성될 수 있다. 상기 아이솔레이션 영역(6s)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 반도체 기판(3) 상에 트랜지스터(TR)가 형성될 수 있다. 상기 트랜지스터(TR)는 상기 활성 영역(6a)을 가로지르는 게이트 구조체(60g) 및 상기 게이트 구조체(60g) 양 옆의 상기 활성 영역(6a) 내의 소스/드레인 영역들(15)을 포함할 수 있다.
상기 게이트 구조체(60g)는 게이트 전극 구조체(57g) 및 상기 게이트 전극 구조체(57g)의 측면 및 바닥면을 덮는 게이트 유전 구조체(36)를 포함할 수 있다.
상기 게이트 유전 구조체(36)는 상기 게이트 전극 구조체(57g)의 측면 및 바닥면을 덮는 게이트 유전체 층(33g) 및 상기 게이트 유전체 층(33g)과 상기 활성 영역(6a) 사이에 배치되는 계면 유전체 층(30)을 포함할 수 있다. 상기 계면 유전체 층(30)은 실리콘 산화물로 형성될 수 있다. 상기 계면 유전체 층(30)은 계면 산화물(interfacial oxide)로 지칭될 수 있다.
상기 게이트 전극 구조체(57g)는 상기 활성 영역(6a)을 가로지를 수 있다. 상기 게이트 전극 구조체(57g)는 제1 게이트 전극 패턴(51g) 및 제2 게이트 전극 패턴(54g)을 포함할 수 있다. 상기 제2 게이트 전극 패턴(54g)은 필라 모양일 수 있다. 상기 제1 게이트 전극 패턴(51g)은 상기 제2 게이트 전극 패턴(54g)의 측면 및 바닥면을 덮을 수 있다.
상기 제1 게이트 전극 패턴(51g)은 일함수 조절 층을 포함할 수 있다. 일 예에서, 상기 제1 게이트 전극 패턴(51g)은 TiAl, TiAlC 또는 이들의 조합을 포함할 수 있다. 또는, 상기 제1 게이트 전극 패턴(51g)은 TiN 또는 TaN을 포함할 수 있다.
도 1 내지 도 2b에서 설명한 상기 저항 구조체(57r) 및 상기 저항 구조체(57r)의 측면 및 바닥면을 덮는 상기 저항 유전체 층(33r)은 상기 가드 링(6g)에 의해 둘러싸이는 아이솔레이션 영역(6s) 상에 형성될 수 있다. 이러한 상기 저항 구조체(57r)는 도 3a 및 도 3b를 참조하여 설명한 저항 구조체 또는 도 4를 참조하여 설명한 저항 구조체일 수도 있다.
상기 저항 구조체(57r)는 도 1 내지 도 2b에서 설명한 것과 동일한 상기 패드 부분들(57ra) 및 상기 저항 바디(57rb)를 포함할 수 있다. 상기 저항 구조체(57r)의 상기 패드 부분들(57ra)은 상기 라이너 패턴(51r) 및 상기 패드 패턴(54r)을 포함할 수 있다. 상기 저항 바디(57rb)는 상기 라이너 패턴(51r)으로부터 연속적으로 연장되어 형성될 수 있다. 상기 저항 바디 (57rb)는 상기 라이너 패턴(51r)과 일체로 결합될 수 있다. 따라서, 상기 저항 바디(57rb) 및 상기 라이너 패턴(51r)은 서로 동일한 물질로 형성될 수 있다.
상기 라이너 패턴(51r) 및 상기 저항 바디(57rb)는 상기 제1 게이트 전극 패턴(51g)과 동일한 물질로 형성될 수 있다. 상기 패드 패턴(54r)은 상기 제2 게이트 전극 패턴(54g)과 동일한 물질로 형성될 수 있다. 상기 패드 패턴(54r) 및 상기 제2 게이트 전극 패턴(54g)은 상기 라이너 패턴(51r), 상기 저항 바디(57rb) 및 상기 제1 게이트 전극 패턴(51g) 보다 비저항이 낮은 물질로 형성될 수 있다. 예를 들어, 상기 라이너 패턴(51r), 상기 저항 바디(57rb) 및 상기 제1 게이트 전극 패턴(51g)은 TiAl, TiAlC, TiN, TaN 또는 이들의 조합으로 형성될 수 있고, 상기 패드 패턴(54r) 및 상기 제2 게이트 전극 패턴(54g)은 W 등과 같은 금속 물질로 형성될 수 있다.
상기 반도체 기판(3) 상에 하부 절연 구조물(20)이 형성될 수 있다. 상기 하부 절연 구조물(20)은 게이트 개구부(24g) 및 저항 개구부(24r)를 가질 수 있다.
상기 게이트 구조체(60g)는 상기 게이트 개구부(24g)를 채울 수 있고, 상기 저항 구조체(57r) 및 상기 저항 유전체 층(33r)은 상기 저항 개구부(24r)를 채울 수 있다.
일 실시예에서, 상기 저항 개구부(24r)는 패드 개구부들(24ra) 및 바디 개구부(24rb)를 포함할 수 있다. 각각의 상기 패드 개구부들(24ra)은 상기 바디 개구부(24rb) 보다 큰 폭을 가질 수 있다. 상기 저항 구조체(57r)의 상기 패드 부분들(57ra)은 상기 패드 개구부들(24ra) 내에 형성될 수 있고, 상기 저항 구조체(57r)의 상기 저항 바디(57rb)는 상기 바디 개구부(24rb) 내에 형성될 수 있다.
일 실시예에서, 상기 바디 개구부(24rb)는 상기 게이트 개구부(24g) 보다 작은 폭을 가질 수 있다. 상기 바디 개구부(24rb)는 상기 패드 부분들(57ra)의 상기 라이너 패턴(51r)을 구성하는 물질에 의해 채워질 수 있으며, 상기 패드 부분들(57ra)의 상기 패드 패턴(54r)을 구성하는 물질에 의해 채워지지 않을 수 있다. 따라서, 상기 저항 구조체(57r)에서, 상기 바디 개구부(24rb) 내에 형성되는 상기 저항 바디(57rb)는 상기 패드 부분들(57ra)의 상기 패드 패턴(54r)을 구성하는 물질을 포함하지 않을 수 있다. 예를 들어, 상기 패드 패턴(54r)을 비저항이 낮은 텅스텐으로 형성하는 경우, 상기 저항 바디(57rb)는 상기 텅스텐을 포함하지 않으며 상기 텅스텐 보다 비저항이 높은 상기 라이너 패턴(51r)을 구성하는 물질, TiN, TaN, TiAl, 또는 TiAlC 등과 같은 물질로 형성될 수 있다.
상기 하부 절연 구조물(20)은 하부 절연 층(18) 및 스페이서들(12)을 포함할 수 있다. 상기 하부 절연 구조물(20)의 상기 스페이서들(12)은 상기 게이트 구조체(60g)의 측면을 덮는 게이트 스페이서(12g) 및 상기 저항 구조체(57r)의 측면을 덮는 저항 스페이서(12r)를 포함할 수 있다. 상기 하부 절연 층(18)은 실리콘 산화물 또는 저-유전체로 형성될 수 있고, 상기 스페이서들(12)은 실리콘 질화물 또는 실리콘산질화물로 형성될 수 있다.
상기 저항 구조체(57r)의 측면 및 바닥면을 덮는 상기 저항 유전체 층(33r)은 상기 게이트 유전체 층(33g)과 동일한 물질로 형성될 수 있다. 예를 들어, 상기 저항 유전체 층(33r) 및 상기 게이트 유전체 층(33g)은 상기 하부 절연 구조물(20) 보다 유전상수가 높은 고-유전체(high-k dielectric)로 형성될 수 있다. 예를 들어, 상기 저항 유전체 층(33r) 및 상기 게이트 유전체 층(33g)은 하프늄 기반 유전체(Hf-based dielectric; 예를 들어 HfO 또는 HfSiO 등), 알루미늄 기반 유전체(예를 들어, 알루미늄 산화물(AlO) 등), 또는 란탈 기반 유전체(예를 들어, 란탈 산화물(LaO) 등) 중 적어도 하나 또는 이들의 조합으로 형성될 수 있다.
상기 하부 절연 구조물(20) 상에 상기 저항 구조체(57r) 및 상기 게이트 구조체(60g)를 덮는 상부 절연 구조물(75)이 형성될 수 있다. 상기 상부 절연 구조물(75)은 실리콘 산화물로 형성될 수 있다.
상기 반도체 기판(3) 상에 트랜지스터 콘택 플러그들(78) 및 저항 콘택 플러그들(79)이 형성될 수 있다. 상기 저항 콘택 플러그들(79)은 상기 상부 절연 구조물(75)을 관통하며 상기 저항 구조체(57r)의 상기 패드 부분들(57ra)과 전기적으로 연결될 수 있다. 상기 트랜지스터 콘택 플러그들(78)은 상기 트랜지스터(TR)와 전기적으로 연결될 수 있다. 상기 트랜지스터 콘택 플러그들(78)은 상기 상부 절연 구조물(75) 및 상기 하부 절연 구조물(20)을 관통하며 상기 트랜지스터(TR)의 상기 소스/드레인 영역들(15)과 전기적으로 연결되는 소스/드레인 콘택 플러그(78a) 및 상기 상부 절연 구조물(75)을 관통하며 상기 트랜지스터(TR)의 상기 게이트 전극 구조체(57g)와 전기적으로 연결되는 게이트 콘택 플러그(78b)를 포함할 수 있다.
일 실시예에서, 상기 하부 절연 구조물(20)의 상기 게이트 및 저항 개구부들(24g, 24r)을 채우는 상기 게이트 전극 구조체(57g) 및 상기 저항 구조체(57r)는 상기 하부 절연 구조물(20)의 상부면과 공면을 이루는 상부면들을 가질 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 게이트 전극 구조체(57g) 및 상기 저항 구조체(57r)는 상기 하부 절연 구조물(20)의 상부면 보다 낮은 레벨에 형성되는 상부면들을 갖도록 변형될 수 있다. 상기 게이트 전극 구조체(57g) 및 상기 저항 구조체(57r)의 변형 예에 대하여 도 7을 참조하여 설명하기로 한다. 도 7은 상기 게이트 전극 구조체(57g) 및 상기 저항 구조체(57r)의 변형 예를 설명하기 위하여 도 5의 IV-IV'선 및 V-V'선을 따라 취해진 영역을 나타낸 단면도이다.
도 5 및 도 7을 참조하면, 게이트 전극 구조체(57g)는 상기 하부 절연 구조물(20)의 상기 게이트 개구부(24g)를 부분적으로 채울 수 있고, 저항 구조체(57r)는 상기 하부 절연 구조물(20)의 상기 저항 개구부(24r)를 부분적으로 채울 수 있다. 상기 게이트 전극 구조체(57g) 상에 배치되며 상기 게이트 개구부(24g)의 나머지 부분을 채우는 게이트 캐핑 패턴(63g) 및 상기 저항 구조체(57r) 상에 배치되며 상기 저항 개구부(24r)의 나머지 부분을 채우는 저항 캐핑 패턴(63r)이 형성될 수 있다. 상기 게이트 캐핑 패턴(63g) 및 상기 저항 캐핑 패턴(63r)은 서로 동일한 물질, 예를 들어 실리콘 질화물로 형성될 수 있다.
상기 게이트 캐핑 패턴(63g) 및 상기 저항 캐핑 패턴(63r)의 변형 예에 대하여 도 8을 참조하여 설명하기로 한다. 도 8은 상기 게이트 캐핑 패턴(63g) 및 상기 저항 캐핑 패턴(63r)의 변형 예를 설명하기 위하여 도 5의 IV-IV'선 및 V-V'선을 따라 취해진 영역을 나타낸 단면도이다.
도 5 및 도 8을 참조하면, 상기 반도체 기판(3) 상에 게이트 캐핑 패턴(63g') 및 저항 캐핑 패턴(63r')이 형성될 수 있다. 상기 게이트 캐핑 패턴(63g')은 도 6에서 설명한 것과 같은 상기 하부 절연 구조물(20)의 상기 게이트 개구부(24g) 내에 배치되는 상기 게이트 전극 구조체(57g)의 상부면을 덮을 수 있다. 상기 저항 캐핑 패턴(63')은 도 6에서 설명한 것과 같은 상기 하부 절연 구조물(20)의 상기 저항 개구부(24r) 내에 배치되는 상기 저항 구조체(57r)의 상부면을 덮을 수 있다.
다시 도 5 및 도 6을 참조하면, 일 예에서, 각각의 상기 제1 게이트 전극 패턴(51g) 및 상기 라이너 패턴(51r)은 단일 층으로 형성될 수 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 각각의 상기 제1 게이트 전극 패턴(51g) 및 상기 라이너 패턴(51r)은 다중 층(multi-layer)으로 형성될 수 있다. 예를 들어, 상기 라이너 패턴(51r)은 도 3a 및 도 3b에서 설명한 것과 같은 상기 제1 도전 층(39r) 및 상기 제2 도전 층(42ra)을 포함할 수 있다. 상기 제1 게이트 전극 패턴(51g)은 도 3a 및 도 3b에서 설명한 것과 같은 상기 제1 및 제2 도전 층들(39r, 42ra)를 포함하는 상기 라이너 패턴(51r)과 실질적으로 동일한 구조를 가질 수 있다. 이와 같은 제1 게이트 전극 패턴(51g)에 대하여 도 9를 설명하기로 한다. 도 9는 도 3a 및 도 3b에서 설명한 것과 같은 상기 제1 및 제2 도전 층들(39r, 42ra)를 포함하는 상기 라이너 패턴(51r)과 실질적으로 동일한 구조를 갖는 상기 게이트 전극 패턴(51g)을 설명하기 위하여 도 5의 IV-IV'선 및 V-V'선을 따라 취해진 영역을 나타낸 단면도이다.
도 5 및 도 9를 참조하면, 상기 제1 게이트 전극 패턴(51g)은 도 3a 및 도 3b에서 설명한 것과 같은 상기 라이너 패턴(51r)의 상기 제1 도전 층(39r)에 대응하는 제1 도전 층(39g) 및 상기 라이너 패턴(51r)의 상기 제2 도전 층(42ra)에 대응하는 제2 도전 층(42g)을 포함할 수 있다. 따라서, 상기 제1 게이트 전극 패턴(51g)은 상기 제1 도전 층(39g) 및 상기 제1 도전 층(39g) 상의 상기 제2 도전 층(42g)을 포함할 수 있다.
일 실시 예에서, 상기 저항 구조체(57r)의 상기 저항 바디(57rb)의 폭(Drb)은 상기 게이트 전극 구조체(57g)의 폭(Dg) 보다 작을 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 저항 구조체(57r)의 상기 저항 바디(57rb)는 상기 게이트 전극 구조체(57g)의 폭(Dg)과 동일한 폭을 갖도록 변형될 수 있다. 일 실시 예에서, 상기 저항 구조체(57r)의 상기 저항 바디(57rb)는 상기 게이트 전극 구조체(57g)의 상기 제1 게이트 전극 패턴(51g)과 동일한 물질로 형성될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 저항 구조체(57r)의 상기 저항 바디(57rb)의 적어도 일부는 상기 게이트 전극 구조체(57g)의 상기 제1 게이트 전극 패턴(51g)과 다른 물질을 포함할 수 있다. 이와 같은 상기 저항 구조체(57r)의 변형 예들에 대하여 도 10 및 도 11을 참조하여 설명하기로 한다. 도 10은 상기 저항 구조체(57r)의 변형 예들을 설명하기 위한 평면도이고, 도 11은 도 11의 VI-VI'선 및 VII-VII'선을 따라 취해진 영역을 나타낸 단면도이다.
도 10 및 도 11을 참조하면, 도 5 및 도 6을 참조하여 설명한 것과 동일한 구조의 상기 트랜지스터(TR)가 반도체 기판(3) 상에 제공될 수 있다. 따라서, 상기 트랜지스터(TR)는 도 5 및 도 6을 참조하여 설명한 것과 같은 상기 게이트 유전 구조체(36) 및 상기 게이트 전극 구조체(57g)를 포함할 수 있다. 상기 게이트 전극 구조체(57g)는 도 5 및 도 6을 참조하여 설명한 것과 같은 상기 제1 게이트 전극 패턴(51g) 및 상기 제2 게이트 전극 패턴(54g)을 포함할 수 있다.
상기 반도체 기판(3)에 저항 구조체(57r)가 배치될 수 있다. 상기 저항 구조체(57r)는 패드 부분들(57ra) 및 상기 패드 부분들(57ra) 사이를 연결하는 저항 바디(57rb)를 포함할 수 있다. 일 예에서, 상기 저항 바디(57rb)는 상기 게이트 전극 구조체(57g)의 폭(Dg)과 실질적으로 동일한 폭(Drb')을 가질 수 있다.
각각의 상기 패드 부분들(57ra)은 라이너 패턴(51r) 및 패드 패턴(54r)을 포함할 수 있다. 상기 패드 패턴(54r)은 필라 모양일 수 있고, 상기 라이너 패턴(51r)은 상기 패드 패턴(54r)의 측면 및 바닥면을 덮을 수 있다.
앞에서 도 3a 및 도 3b을 참조하여 설명한 것과 마찬가지로, 상기 라이너 패턴(51r) 및 상기 저항 바디(57rb)는 공통적으로 제1 도전 층(39r)을 포함할 수 있고, 상기 라이너 패턴(51r)은 제2 도전층(42ra)을 포함하고 상기 저항 바디(57rb)는 제2 도전 층(42rb)을 포함할 수 있다. 상기 라이너 패턴(51r)의 상기 제2 도전 층(42ra)은 상기 패드 패턴(54r)의 측면 및 바닥면을 덮을 수 있고, 상기 저항 바디(57rb)의 상기 제2 도전 층(42rb)은 상기 라이너 패턴(51r)의 상기 제2 도전 층(42ra)로부터 연속적으로 연장되어 필라 모양으로 형성될 수 있다. 상기 저항 바디(57rb)의 상기 제2 도전 층(42rb)은 상기 라이너 패턴(51r)의 상기 제2 도전 층(42ra)와 일체로 결합될 수 있다.
상기 제1 도전 층(39r), 상기 제2 도전 층(42ra, 42rb) 및 상기 패드 패턴(54r) 중 적어도 하나는 상기 게이트 전극 구조체(57g)를 구성하는 물질과 다른 물질로 형성될 수 있다. 예를 들어, 상기 제1 게이트 전극 패턴(51g)은 상기 제1 도전 층(39r) 및 상기 제2 도전 층(42ra, 42rb) 중 어느 하나의 층과 동일한 물질로 형성될 수 있고, 상기 제2 게이트 전극 패턴(54g)은 상기 패드 패턴(54r)과 동일한 물질로 형성될 수 있다. 예를 들어, 상기 제1 게이트 전극 패턴(51g)은 상기 제1 도전 층(39r)과 동일한 물질로 형성될 수 있고, 상기 제2 도전 층(42ra, 42rb)은 상기 제1 및 제2 게이트 전극 패턴들(51g, 54g)과 다른 물질로 형성될 수 있다. 예를 들어, 상기 제1 게이트 전극 패턴(51g)은 게이트 전극 구조체(57g)의 일함수(work function)을 조절할 수 있는 TiAl, TiAlC, TiN 또는 TaN 등과 같은 일함수 조절 물질로 형성될 수 있고, 상기 제2 게이트 전극 패턴(54g)은 게이트 전극 구조체(57g)의 저항을 낮추기 위하여 비저항이 낮은 저-저항 금속 층, 예를 들어 텅스텐 등과 같은 물질로 형성될 수 있고, 상기 제1 도전 층(39r)은 상기 제1 게이트 전극 패턴(51g)과 동일한 물질로 형성될 수 있고, 상기 패드 패턴(54r)은 상기 제2 게이트 전극 패턴(54g)과 동일한 물질로 형성될 수 있고, 상기 제2 도전 층(42ra, 42rb)은 상기 저항 구조체(57r)의 저항 크기를 증가시키기 위하여 상기 제1 도전 층(39r) 및 상기 패드 패턴(54g) 보다 비저항이 높은 물질, 예를 들어 폴리 실리콘으로 형성될 수 있다.
변형 실시예에서, 상기 제1 도전 층(39r)은 비저항이 높은 폴리 실리콘으로 형성할 수 있고, 상기 제2 도전 층(42ra, 42rb)을 상기 제1 게이트 전극 패턴(51g)과 동일한 물질로 형성할 수 있고, 상기 패드 패턴(54g)은 상기 제2 게이트 전극 패턴(54g)과 동일한 물질로 형성할 수 있다.
앞의 도 10 및 도 11을 참조하여 하나의 트랜지스터(TR)에 대하여 설명하였지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자는 복수의 트랜지스터들을 포함할 수 있다. 이와 같이 복수의 트랜지스터들을 갖는 반도체 소자에 대하여 도 12, 도 13a 및 도 13b를 참조하여 설명하기로 한다. 도 12는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 변형 예를 설명하기 위한 평면도이고, 도 13a는 도 12의 VIII-VIII'선을 따라 취해진 영역을 나타낸 단면도이고, 도 13b는 도 12의 IX-IX'선 및 X-X'선을 따라 취해진 영역들을 나타낸 단면도이다.
도 12, 도 13a 및 도 13b를 참조하면, 반도체 기판(3) 상에 제1 활성 영역(6a1), 제2 활성 영역(6a2) 및 가드 링(6g)을 한정하는 아이솔레이션 영역(6s)이 형성될 수 있다. 상기 반도체 기판(3) 상에 제1 트랜지스터(TR1), 제2 트랜지스터(TR2) 및 저항 구조체(57r)가 형성될 수 있다.
상기 제1 트랜지스터(TR1)는 상기 제1 활성 영역(6a1)을 가로지르는 제1 게이트 구조체(60g1) 및 상기 제1 게이트 구조체(60g1) 양 옆의 상기 제1 활성 영역(6a1) 내의 제1 소스/드레인 영역들(15a)을 포함할 수 있다. 상기 제2 트랜지스터(TR2)는 상기 제2 활성 영역(6a2)을 가로지르는 제2 게이트 구조체(60g2) 및 상기 제2 게이트 구조체(60g2) 양 옆의 상기 제2 활성 영역(6a2) 내의 제2 소스/드레인 영역들(15b)을 포함할 수 있다.
상기 제1 게이트 구조체(60g1)는 제1 게이트 전극 구조체(57g1) 및 상기 제1 게이트 전극 구조체(57g1)의 측면 및 바닥면을 덮는 제1 게이트 유전체 구조체(36a)를 포함할 수 있고, 상기 제2 게이트 구조체(60g2)는 제2 게이트 전극 구조체(57g2) 및 상기 제2 게이트 전극 구조체(57g2)의 측면 및 바닥면을 덮는 제2 게이트 유전체 구조체(36b)를 포함할 수 있다.
일 예에서, 상기 제1 트랜지스터(TR1)는 앤모스 트랜지스터일 수 있고, 상기 제2 트랜지스터(TR2)는 피모스 트랜지스터일 수 있다. 다른 예에서, 상기 제1 및 제2 트랜지스터들(TR1, TR2)은 서로 다른 문턱전압을 갖는 앤모스 트랜지스터들 또는 서로 다른 문턱전압을 갖는 피모스 트랜지스터들일 수 있다. 따라서, 상기 제1 및 제2 트랜지스터들(TR1, TR2)은 서로 다른 특성을 갖도록 형성될 수 있다.
상기 제1 게이트 유전 구조체(36a)는 상기 제1 게이트 전극 구조체(57g1)의 측면 및 바닥면을 덮는 제1 게이트 유전체 층(33g1) 및 상기 제1 게이트 유전체 층(33g1)과 상기 제1 활성 영역(6a) 사이에 배치되는 계면 유전체 층(30)을 포함할 수 있다. 상기 제2 게이트 유전 구조체(36b)는 상기 제2 게이트 전극 구조체(57g2)의 측면 및 바닥면을 덮는 제2 게이트 유전체 층(33g2) 및 상기 제2 게이트 유전체 층(33g2)과 상기 제2 활성 영역(6b) 사이에 배치되는 계면 유전체 층(30)을 포함할 수 있다. 상기 계면 유전체 층(30)은 계면 산화물(interfacial oxide)일 수 있고, 각각의 상기 제1 및 제2 게이트 유전체 층들(33g1, 33g2)은 고-유전체로 형성될 수 있다.
상기 제1 게이트 전극 구조체(57g1)는 제1 게이트 전극 패턴(51g1) 및 제2 게이트 전극 패턴(54g1)를 포함할 수 있고, 상기 제2 게이트 전극 구조체(57g2)는 제3 게이트 전극 패턴(51g2) 및 제4 게이트 전극 패턴(54g2)를 포함할 수 있다.
상기 제2 및 제4 게이트 전극 패턴들(54g1, 54g2)은 필라 모양으로 형성될 수 있고, 상기 제1 및 제3 게이트 전극 패턴들(51g1, 51g2)은 각각 상기 제2 및 제4 게이트 전극 패턴들(54g1, 54g2)의 측면 및 바닥면을 덮는 라이너 모양으로 형성될 수 있다.
상기 제1 게이트 전극 패턴(51g1)은 제1 게이트 도전 층(39g1) 및 상기 제1 게이트 도전 층(39g1) 상의 제2 게이트 도전 층(42g1)을 포함할 수 있고, 상기 제2 게이트 전극 패턴(51g2)은 제3 게이트 도전 층(39g2) 및 상기 제3 게이트 도전 층(39g2) 상의 제4 게이트 도전 층(42g2)을 포함할 수 있다.
상기 저항 구조체(57r)의 측면 및 바닥면을 덮는 저항 유전체 층(33r)이 배치될 수 있다. 일 예에서, 상기 저항 유전체 층(33r)은 상기 제1 및 제2 게이트 유전 구조체들(36a, 36b)과 같은 고-유전체로 형성될 수 있다.
상기 저항 구조체(57r)는 패드 부분들(57ra) 및 상기 패드 부분들(57ra)을 연결하는 저항 바디(57rb)를 포함할 수 있다. 각각의 상기 패드 부분들(57ra)은 패드 패턴(54r) 및 상기 패드 패턴(54r)의 측면 및 바닥면을 덮는 라이너 패턴(51r)을 포함할 수 있다. 상기 저항 바디(57rb)는 상기 라이너 패턴(51r)으로부터 연속적으로 연장되어 형성될 수 있다. 상기 저항 바디(57rb)는 상기 라이너 패턴(51r)과 일체로 결합될 수 있다.
상기 라이너 패턴(51r)은 복수의 패드 도전 층들(39ra, 42ra1, 42ra2)로 형성될 수 있다. 예를 들어, 상기 라이너 패턴(51r)은 제1 패드 도전 층(39ra), 상기 제1 패드 도전 층(39ra) 상의 제2 패드 도전 층(42ra1) 및 상기 제2 패드 도전 층(42ra1) 상의 제3 패드 도전 층(42ra2)을 포함할 수 있다.
상기 저항 바디(57rb)은 상기 라이너 패턴(51r)의 상기 복수의 패드 도전 층들(39ra, 42ra1, 42ra2)로부터 연장되어 형성된 복수의 바디 도전 층들(39rb, 42rb1, 42rb2)을 포함할 수 있다. 예를 들어, 상기 저항 바디(57rb)는 상기 라이너 패턴(51r)의 상기 제3 패드 도전 층(42ra2)으로부터 연장되어 필라 모양으로 형성되는 제3 바디 도전 층(42rb2), 상기 라이너 패턴(51r)의 상기 제2 패드 도전 층(42ra1)으로부터 연장되어 상기 제3 저항 바디 층(42rb2)의 측면 및 바닥면을 덮는 라이너 모양으로 형성되는 제2 바디 도전 층(42rb1), 및 상기 라이너 패턴(51r)의 상기 제1 패드 도전 층(39ra)으로부터 연장되어 형성된 제1 바디 도전 층(39rb)을 포함할 수 있다. 따라서, 상기 제1 패드 도전 층(39ra) 및 상기 제1 바디 도전 층(39rb)은 서로 동일한 제1 물질로 형성될 수 있고, 상기 제2 패드 도전 층(42ra1) 및 상기 제2 바디 도전 층(42rb1)은 서로 동일한 제2 물질로 형성될 수 있고, 상기 제3 패드 도전 층(42ra2) 및 상기 제3 바디 도전 층(42rb2)은 서로 동일한 제3 물질로 형성될 수 있다. 상기 제1, 제2 및 제3 물질들은 서로 다른 물질일 수 있다. 상기 패드 패턴(54r)은 제4 물질로 형성될 수 있다.
일 실시예에서, 상기 제1 및 제3 게이트 도전 층들(39g1, 39g2)은 서로 동일한 물질로 형성될 수 있고, 상기 제2 및 제4 게이트 도전 층들(42g1, 42g2)은 서로 다른 물질로 형성될 수 있다.
일 실시예에서, 상기 제1 및 제3 게이트 도전 층들(39g1, 39g2)은 상기 제1 패드 도전 층(39ra) 및 상기 제1 바디 도전 층(39rb)과 동일한 상기 제1 물질로 형성될 수 있다.
일 실시예에서, 상기 제2 및 제4 게이트 도전 층들(42g1, 42g2) 중 어느 하나는 상기 제2 패드 도전 층(42ra1) 및 상기 제2 바디 도전 층(42rb1)과 동일한 상기 제2 물질로 형성될 수 있고, 나머지 하나는 상기 제3 패드 도전 층(42ra2) 및 상기 제3 바디 도전 층(42rb2)과 서로 동일한 상기 제3 물질로 형성될 수 있다. 예를 들어, 상기 제2 게이트 도전 층(42g1)은 상기 제2 패드 도전 층(42ra1) 및 상기 제2 바디 도전 층(42rb1)과 동일한 상기 제2 물질로 형성될 수 있고, 상기 제4 게이트 도전 층(42g2)은 상기 제3 패드 도전 층(42ra2) 및 상기 제3 바디 도전 층(42rb2)과 서로 동일한 상기 제3 물질로 형성될 수 있다. 상기 제2 및 제4 게이트 전극 패턴들(54g1, 54g2)은 상기 패드 패턴(54r)과 동일한 상기 제4 물질로 형성될 수 있다.
일 예에서, 상기 제1, 제2 및 제3 물질들 중 어느 하나는 TiN 또는 TaN 등과 같은 금속 질화물일 수 있고, 다른 하나는 TiN, TaN, TiAl 또는 TiAlC 등과 같은 합금(alloy)일 수 있고, 나머지 하나는 다른 물질들과 비교하여 비저항이 높은 폴리 실리콘일 수 있다. 예를 들어, 상기 제1 물질은 TiN일 수 있고, 상기 제2 물질은 TiN, TaN, TiAl 또는 TiAlC 중 적어도 하나를 포함하는 물질일 수 있고, 상기 제3 물질은 폴리 실리콘일 수 있다. 상기 제4 물질은 상기 제1 내지 제3 물질들 보다 비저항이 낮은 텅스텐(W) 일 수 있다.
다른 예에서, 상기 제1, 제2 및 제3 물질들 중 어느 하나의 물질은 금속 질화물일 수 있고, 나머지 두 개의 물질들은 서로 다른 종류의 물질을 포함하는 합금일 수 있다. 예를 들어, 상기 제1 물질은 TiN 일 수 있고, 상기 제2 및 제3 물질들 중 어느 하나는 TiAl 또는 TiAlC를 포함하는 물질일 수 있고, 나머지 하나는 TiAl 또는 TiAlC를 포함하지 않고 TiN 등으로 이루어진 물질일 수 있다.
일 실시 예에서, 상기 제1 물질은 고-유전체를 캐핑하는 도전 층을 형성하기 위해 이용될 수 있고, 상기 제2 물질은 상기 제1 트랜지스터(TR1)의 문턱전압을 조절할 수 있는 게이트의 일함수를 조절하기 위한 물질일 수 있고, 상기 제3 물질은 상기 제2 트랜지스터(TR2)의 문턱전압을 조절할 수 있는 게이트의 일함수를 조절하기 위한 물질일 수 있다. 따라서, 상기 제2 및 제3 물질들은 상기 제1 및 제2 트랜지스터들(TR1, TR2)의 특성에 맞추어서 상술한 바와 같은 물질들 중에서 선택된 서로 다른 물질일 수 있다.
상기 반도체 기판(3) 상에 도 5 및 도 6을 참조하여 설명한 것과 같은 상기 스페이서들(12) 및 하부 절연 층(18)을 포함하는 하부 절연 구조물(20)이 형성될 수 있다. 상기 스페이서들(12)은 상기 제1 및 제2 게이트 전극 구조체들(57g1, 57g2)의 측면들 및 상기 저항 구조체(57r)의 측면 상에 배치될 수 있다.
상기 하부 절연 구조물(20) 상에 상부 절연 구조물(75)이 배치될 수 있고, 상기 트랜지스터들(TR1, TR2)과 전기적으로 연결될 수 있는 트랜지스터 콘택 플러그들(78) 및 상기 저항 구조체(57r)의 상기 패드 부분들(57ra)과 전기적으로 연결될 수 있는 저항 콘택 플러그들(79)이 반도체 기판(3) 상에 배치될 수 있다.
상기 트랜지스터들 콘택 플러그들(78)은 상기 제1 및 제2 소스/드레인 영역들(15a, 15b)과 전기적으로 연결될 수 있는 소스/드레인 콘택 플러그들(78a1, 78a2) 및 상기 제1 및 제2 게이트 전극 구조체들(57g1, 57g2)과 전기적으로 연결될 수 있는 게이트 콘택 플러그들(78b1, 78b2)을 포함할 수 있다.
본 발명은 도 1, 도 5, 도 10 및 도 12에 도시된 상기 저항 구조체(57r)의 평면 모양에 한정되지 않는다. 예를 들어, 상기 저항 구조체(57r)는 패드 부분들, 상기 패드 부분들 사이의 중간 패드 부분들, 및 상기 패드 부분들과 상기 중간 패드 부분들 사이를 연결하는 저항 바디들을 포함하도록 변형될 수 있다. 이와 같이 변형된 중간 패드 부분들을 포함하는 저항 구조체(57r)에 대하여 도 14 및 도 15를 참조하여 설명하기로 한다. 도 14는 상기 저항 구조체(57r)의 변형 예를 설명하기 위한 평면도이고, 도 15는 도 14의 XI-XI'선 및 XII-XII'선을 따라 취해진 영역들을 나타낸 단면도이다.
도 14 및 도 15를 참조하면, 저항 구조체(57r)는 도 5에서 설명한 것과 같은 가드 링(6g)에 의해 둘러싸일 수 있다. 상기 저항 구조체(57r)는 복수의 패드 부분들(57ra) 및 상기 패드 부분들(57ra) 사이를 연결하는 저항 바디들(57rb)을 포함할 수 있다. 상기 패드 부분들(57ra)은 양 끝단에 위치하는 끝 부분들(E) 및 상기 끝 부분들(E) 사이에 배치되며 서로 이격된 중간 부분들(M)을 포함할 수 있다.
상기 끝 부분들(E) 및 상기 중간 부분들(M) 상에는 저항 콘택 플러그들(79)이 배치될 수 있다. 상기 패드 부분들(57ra)의 상기 끝 부분들(E) 및 상기 중간 부분들(M) 중에서 선택되는 부분들 사이의 저항 바디(57rb)의 길이에 따라 저항 값이 변화될 수 있다. 예를 들어, 상기 저항 구조체(57r)에서, 상기 끝 부분들(E) 사이의 저항 값은 상기 끝 부분들(E) 중 어느 하나의 끝 부분과 상기 중간 부분들(M) 중 어느 하나의 중간 부분(M) 사이의 저항 값과 차이가 발생할 수 있다. 따라서, 상기 중간 부분들(M)은 원하는 저항값을 얻기 위한 수단으로 이용될 수 있다.
일 실시예에서, 상기 저항 바디들(57rb)은 서로 평행한 라인 모양일 수 있다. 상기 끝 부분들(E) 및 상기 중간 부분들(M)을 포함하는 상기 패드 부분들(57ra)은 상기 저항 바디들(57rb)의 양 끝 부분들에 배치될 수 있다.
일 실시예에서, 상기 저항 바디들(57rb)로 이루어진 그룹은 더미 패턴들(57d) 사이에 배치될 수 있다. 상기 더미 패턴들(57d)은 상기 저항 바디들(57rb)과 동일한 구조 및 동일한 물질로 형성될 수 있다.
상기 저항 구조체(57r)는 도 1 내지 도 13b에서 설명한 저항 구조체들 중 어느 하나와 동일한 구조일 수 있다. 예를 들어, 상기 저항 구조체(57r)의 상기 패드 부분들(57ra)은 도 3a 및 도 3b에서 설명한 상기 패드 부분들(57ra)과 실질적으로 동일한 구조 및 동일한 물질로 형성될 수 있고, 상기 저항 구조체(57r)의 상기 저항 바디들(57rb)은 도 3a 및 도 3b에서 설명한 상기 저항 바디(57rb)와 실질적으로 동일한 구조 및 동일한 물질로 형성될 수 있다.
앞의 도 1 내지 도 15에서는 하나의 저항 구조체(57r)에 대하여 설명하고 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자는 서로 다른 저항을 갖는 복수의 저항 구조체들을 포함할 수 있다. 이와 같이 서로 다른 저항을 갖는 복수의 저항 구조체들의 일 예에 대하여 도 16 및 도 17을 참조하여 설명하기로 한다. 도 16은 복수의 저항 구조체들의 일 예를 설명하기 위한 평면도이고, 도 17은 도 16의 XIII-XIII'선 및 XIV-XIV'선을 따라 취해진 영역들을 나타낸 단면도이다.
도 16 및 도 17을 참조하면, 반도체 기판(3) 상에 서로 다른 저항을 갖는 제1 저항 구조체(57r1) 및 제2 저항 구조체(57r2)가 배치될 수 있다. 상기 제1 및 제2 저항 구조체들(57r1, 57r2)은 앞에서 도 1, 도 2a 및 도 2b를 참조하여 설명한 것과 같은 상기 반도체 기판(3)의 상기 아이솔레이션 영역(6s) 상에 배치될 수 있다. 각각의 상기 제1 및 제2 저항 구조체들(57r1, 57r2)의 측면 및 바닥면을 둘러싸는 저항 유전체 층(33r)이 배치될 수 있다. 상기 저항 유전체 층(33r)은 고-유전체일 수 있다.
상기 제1 저항 구조체(57r1)는 제1 패드 부분들(57ra1) 및 상기 제1 패드 부분들(57ra1) 사이의 제1 저항 바디(57rb1)를 포함할 수 있다. 상기 제2 저항 구조체(57r2)는 제2 패드 부분들(57ra2) 및 상기 제2 패드 부분들(57ra2) 사이의 제2 저항 바디(57rb2)를 포함할 수 있다.
각각의 상기 제1 패드 부분들(57ra1)은 제1 라이너 패턴(51r1) 및 제1 패드 패턴(54r1)을 포함할 수 있고, 각각의 상기 제2 패드 부분들(57ra2)은 제2 라이너 패턴(51r2) 및 제2 패드 패턴(54r2)을 포함할 수 있다.
상기 제1 및 제2 패드 패턴들(54r1, 54r2)은 필라 모양일 수 있고, 상기 제1 및 제2 라이너 패턴들(51r1, 51r2)은 각각 상기 제1 및 제2 패드 패턴들(54r1, 54r2)의 측면 및 바닥면을 덮을 수 있다. 상기 제1 라이너 패턴(51r1)은 제1 도전 층(39r1) 및 상기 제1 도전 층(39r1) 상의 제2 도전 층(42ra1)을 포함할 수 있고, 상기 제2 라이너 패턴(51r2)은 제3 도전 층(39r2) 및 상기 제3 도전 층(39r2) 상의 제4 도전 층(42ra2)을 포함할 수 있다. 상기 제2 도전 층(42ra1)은 상기 제1 패드 패턴(54r1)의 측면 및 바닥면을 덮으면서 접촉할 수 있고, 상기 제1 도전 층(39r1)은 상기 제2 도전 층(42ra1)을 감싸도록 형성될 수 있다. 상기 제4 도전 층(42ra2)은 상기 제2 패드 패턴(54r2)의 측면 및 바닥면을 덮으면서 접촉할 수 있고, 상기 제3 도전 층(39r2)은 상기 제4 도전 층(42ra2)을 감싸도록 형성될 수 있다.
상기 제1 저항 바디(57rb1)는 상기 제1 라이너 패턴(51r1)의 상기 제1 및 제2 도전 층들(39r1, 42ra1)로부터 연속적으로 연장되어 형성될 수 있다. 상기 제1 저항 바디(57rb1)는 상기 제1 라이너 패턴(51r1)의 상기 제1 및 제2 도전 층들(39r1, 42ra1)과 일체로 결합될 수 있다. 상기 제1 저항 바디(57rb1)는 상기 제1 라이너 패턴(51r1)의 상기 제1 및 제2 도전 층들(39r1, 42ra1)에 각각 대응하는 제1 및 제2 도전 층들(39r1, 42rb1)을 포함할 수 있다. 상기 제1 저항 바디(57rb1)의 상기 제2 도전 층(42rb1)은 상기 제1 라이너 패턴(51r1)의 라인 모양의 상기 제2 도전 층(42ra1)으로부터 연장되어 필라 모양으로 형성될 수 있다. 상기 제1 저항 바디(57rb1)의 상기 제1 도전 층(39r1)은 상기 제1 라이너 패턴(51r1)의 상기 제1 도전 층(39r1)과 동일한 두께의 라인 모양으로 형성될 수 있으며 상기 제1 저항 바디(57rb1)의 필라 모양의 상기 제2 도전 층(42rb1)의 측면 및 바닥면을 덮을 수 있다.
상기 제2 저항 바디(57rb2)는 상기 제2 라이너 패턴(51r2)의 상기 제3 및 제4 도전 층들(39r2, 42ra2)로부터 연속적으로 연장되어 형성될 수 있다. 상기 제2 저항 바디(57ra2)는 상기 제2 라이너 패턴(51r2)의 상기 제3 및 제4 도전 층들(39r2, 42ra2)과 일체로 결합될 수 있다. 상기 제2 저항 바디(57rb2)는, 상기 제1 저항 바디(57rb1)와 마찬가지로, 상기 제2 라이너 패턴(51r2)의 상기 제3 및 제4 도전 층들(39r2, 42ra2)에 각각 대응하는 제3 및 제4 도전 층들(39r2, 42rb2)을 포함할 수 있다.
일 실시예에서, 상기 제1 및 제2 도전 층들(39r1, 42ra1) 중 어느 하나는 상기 제3 및 제4 도전 층들(39r2, 42ra2) 중 어느 하나와 동일한 물질로 형성될 수 있고, 상기 제1 및 제2 도전 층들(39r1, 42ra1) 중 다른 하나는 상기 제3 및 제4 도전 층들(39r2, 42ra2)과 다른 물질로 형성될 수 있다.
일 예에서, 상기 제1 도전 층(39r1)은 상기 제3 도전 층(39r2)과 동일한 물질로 형성될 수 있고, 상기 제2 도전 층(42ra1)은 상기 제1 도전 층(39r1), 상기 제3 도전 층(39r2) 및 상기 제4 도전 층(42ra2)과 다른 물질로 형성될 수 있다. 예를 들어, 상기 제1 도전 층(39r1) 및 상기 제3 도전 층(39r2)은 TiN, TaN, TiAl, TiAlC 또는 이들의 조합으로 형성될 수 있고, 상기 제2 도전 층(42ra1)은 폴리 실리콘, TiN, TaN, TiAl, TiAlC 또는 이들의 조합 중에서 상기 제1, 제3 및 제4 도전 층들(39r1, 39r2, 42ra2)과 다른 물질로 형성될 수 있고, 상기 제4 도전 층(42ra2)은 폴리 실리콘, TiN, TaN, TiAl, TiAlC 또는 이들의 조합 중에서 상기 제1, 제2 및 제3 도전 층들(39r1, 42ra1, 39r2)과 다른 물질로 형성될 수 있다.
다른 예에서, 상기 제1 도전 층(39r1) 및 상기 제3 도전 층(39r2)은 서로 다른 물질로 형성될 수 있고, 상기 제2 도전 층(42ra1) 및 상기 제4 도전 층(42ra2)은 서로 동일한 물질로 형성될 수 있다.
실시 예들에서 각 층의 예로써 제시되는 물질의 종류는 반도체 소자에서 요구되는 저항 값 또는 게이트 전극에서 요구되는 일함수(work function) 값에 따라 달라질 수 있다. 따라서, 본 발명은 실시예들에서 제시된 구체적인 물질 종류에 한정되지 않으며, 실시예에서 제시되지 않는 물질 종류도 본 발명의 범주에 포함될 수 있다.
상기 제1 및 제2 저항 구조체들(57r1, 57r2)는 앞의 도 1 내지 도 2b를 참조하여 설명한 것과 같은 상기 하부 절연 구조물(20) 내에 매립될 수 있다. 상기 하부 절연 구조물(20) 상에 상기 제1 및 제2 저항 구조체들(57r1, 57r2)을 덮는 상부 절연 구조물(75)이 형성될 수 있다. 상기 상부 절연 구조물(75)을 관통하며 상기 제1 및 제2 저항 구조체들(57r1, 57r2)의 상기 제1 및 제2 패드 부분들(57ra1, 57ra2)과 전기적으로 연결되는 저항 콘택 플러그들(79a, 79b)이 형성될 수 있다.
도 1 내지 도 17에서 설명한 바와 같이, 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자는 적어도 하나의 저항 구조체(57r)를 포함할 수 있다. 또한, 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자는 적어도 하나의 트랜지스터(TR)를 포함할 수 있다. 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자는 상술한 바와 같은 상기 저항 구조체(57r) 및 상기 트랜지스터(TR)와 함께 3차원 메모리 셀 어레이를 포함할 수 있다. 이와 같은 3차원 메모리 셀 어레이를 포함하는 반도체 소자의 일 예에 대하여 도 18, 도 19a, 도 19b 및 도 20을 참조하여 설명하기로 한다. 도 18은 상기 저항 구조체(57r) 및 상기 트랜지스터(TR)와 함께 3차원 메모리 어레이를 포함하는 반도체 소자의 일 예를 설명하기 위한 평면도이고, 도 19a는 도 18의 XV-XV'선을 따라 취해진 영역을 나타낸 단면도이고, 도 19b는 도 19a의 "A" 부분을 확대한 부분 확대도이고, 도 20은 도 18의 XVI-XVI'선 및 XVII-XVII'선을 따라 취해진 영역들을 나타낸 단면도이다.
도 18, 도 19a, 도 19b 및 도 20을 참조하면, 반도체 기판(3)은 메모리 셀 어레이 영역(MA), 트랜지스터 영역(TA) 및 저항 영역(RA)을 가질 수 있다. 상기 반도체 기판(3)의 상기 메모리 셀 어레이 영역(MA) 상에 3차원 메모리 셀 어레이가 형성될 수 있고, 상기 트랜지스터 영역(TA) 상에 트랜지스터(TR)가 형성될 수 있고, 상기 저항 영역(RA) 상에 저항 구조체(57r)가 형성될 수 있다. 상기 트랜지지스터(TR)는 앞에서 도 5 내지 도 13b을 참조하여 설명한 트랜지스터들 중 어느 하나일 수 있고, 상기 저항 구조체(57r)는 도 1 내지 도 17을 참조하여 설명한 저항 구조체들 중 어느 하나일 수 있다. 따라서, 상기 트랜지스터(TR) 및 상기 저항 구조체(57r)에 대한 내용은 도 1 내지 도 17을 참조하여 설명한 내용으로 이해될 수 있으므로, 여기서 자세한 설명은 생략하기로 한다.
상기 메모리 셀 어레이 영역 (MA) 상에 형성되는 3차원 메모리 셀 어레이는 상기 반도체 기판(3)의 표면에 수직한 방향으로 배열되는 게이트 전극들(170) 및 상기 반도체 기판(3)의 표면에 수직한 방향으로 연장되며 상기 게이트 전극들(170)을 관통하는 채널 구조체(140C)를 포함할 수 있다. 상기 게이트 전극들(170) 사이 및 상기 게이트 전극들(170)과 상기 반도체 기판(3) 사이에는 층간 절연 층(112)이 배치될 수 있다. 상기 게이트 전극들(170)은 상기 반도체 기판(3)의 표면과 수평한 방향으로 서로 다른 길이로 연장될 수 있다. 따라서, 상기 게이트 전극들(170)의 끝 부분들은 계단 모양으로 배열될 수 있다. 상기 게이트 전극들(170)을 덮는 상부 절연 구조물(75)이 배치될 수 있다.
각각의 상기 게이트 전극들(170)은 제1 전극 층(176) 및 제2 전극 층(178)을 포함할 수 있다. 상기 제1 전극 층(176)은 상기 제2 전극 층(178)의 하부면 및 상부면을 덮으면서 상기 채널 구조체(140C)와 상기 제2 전극 층(178) 사이로 연장될 수 있다. 상기 제1 전극 층(176)은 TiN 등과 같은 금속 질화물로 형성될 수 있고, 상기 제2 전극 층(178)은 텅스텐 등과 같은 금속 물질로 형성될 수 있다.
상기 게이트 전극들(170) 중 최상위의 게이트 전극은 3차원 메모리 셀 어레이의 스트링 선택 라인(SSL)일 수 있고, 상기 게이트 전극들(170) 중 최하위의 게이트 전극은 3차원 메모리 셀 어레이의 접지 선택 라인(GSL)일 수 있고, 상기 게이트 전극들(170) 중에서 상기 접지 선택 라인(GSL)과 상기 스트링 선택 라인(SSL) 사이에 위치하는 게이트 전극들(170)은 3차원 메모리 셀 어레이의 복수개의 워드라인들(WL)일 수 있다.
상기 채널 구조체(140C)는 반도체 패턴(142), 코어 패턴(150), 셀 패드 패턴(152), 반도체 층(148), 제1 유전체 층(146) 및 정보 저장 층(144)을 포함할 수 있다. 상기 반도체 패턴(142)은 상기 반도체 기판(3)과 접촉할 수 있다. 상기 반도체 패턴(142)은 상기 접지 선택라인(GSL) 역할을 할 수 있는 게이트 전극(170)과 마주보는 측면을 가질 수 있다.
상기 반도체 패턴(142)은 상기 워드라인들(WL) 역할을 할 수 있는 게이트 전극들(170) 보다 낮은 레벨에 배치될 수 있다. 상기 반도체 패턴(142)은 에스이지(SEG) 공정에 의해 형성될 수 있는 에피택시얼 물질 층일 수 있다. 예를 들어, 상기 반도체 패턴(142)은 단결정 실리콘으로 형성될 수 있다.
상기 코어 패턴(150)은 상기 반도체 패턴(142) 상에 배치될 수 있으며, 절연성 물질(e.g., 실리콘 산화물 등)로 형성될 수 있다. 상기 셀 패드 패턴(152)은 상기 코어 패턴(150) 상에 배치될 수 있다. 상기 셀 패드 패턴(152)은 N형의 도전형을 가질 수 있다. 상기 셀 패드 패턴(152)은 폴리 실리콘으로 형성될 수 있다. 상기 셀 패드 패턴(152)은 상기 스트링 선택 라인(SSL) 역할을 할 수 있는 최상위의 게이트 전극(170) 보다 높은 레벨에 배치될 수 있다.
상기 반도체 층(148)은 상기 코어 패턴(150)의 측면 및 바닥면을 덮을 수 있다. 상기 코어 패턴(150) 및 상기 반도체 층(148)은 상기 스트링 선택 라인(SSL) 및 상기 워드 라인들(WL)을 관통할 수 있다. 상기 반도체 층(148)은 상기 반도체 패턴(142)과 접촉할 수 있다. 상기 반도체 층(148)은 채널 층으로 명명될 수도 있다. 상기 반도체 층(148)은 폴리 실리콘 층으로 형성될 수 있다. 상기 반도체 층(148)은 상기 셀 패드 패턴(152)의 측면 상으로 연장될 수 있다.
상기 제1 유전체 층(146) 및 상기 정보 저장 층(144)은 상기 반도체 층(148)의 외측면을 따라 형성될 수 있다. 상기 정보 저장 층(144)은 상기 제1 유전체 층(146)과 상기 반도체 층(148) 사이에 개재될 수 있다. 상기 게이트 전극들(170)의 상/하부면들에 배치되면서 상기 채널 구조체들(140C)과 상기 게이트 전극들(170) 사이로 연장되는 제2 유전체 층(172)이 배치될 수 있다.
상기 제1 유전체 층(146)은 터널 유전체 층일 수 있다. 상기 제1 유전체 층(146)은 실리콘 산화물 및/또는 불순물 도핑된 실리콘 산화물을 포함할 수 있다. 상기 정보 저장 층(144)은 플래시 메모리 소자 등과 같은 비휘발성 메모리 소자에서 정보를 저장하기 위한 층일 수 있다. 예를 들어, 상기 정보 저장 층(144)은 플래시 메모리 소자 등과 같은 비휘발성 메모리 소자의 동작 조건에 따라, 상기 반도체 층(148)으로부터 상기 제1 유전체 층(146)을 통하여 주입된 전자를 트랩하여 보유(retention) 하거나, 또는 상기 정보 저장 층(144) 내의 트랩된 전자를 소거할 수 있는 물질, 예를 들어 실리콘 질화물로 형성될 수 있다. 상기 제2 유전체 층(172)은 고유전체(e.g., AlO 등)를 포함하도록 형성될 수 있다. 상기 제2 유전체 층(172)는 블로킹 유전체 층일 수 있다.
상기 메모리 셀 어레이 영역 (MA) 상에서, 상기 게이트 전극들(170)의 끝 부분들 상에 셀 게이트 콘택 플러그들(188)이 형성될 수 있고, 상기 채널 구조체(140C) 상에 비트라인 콘택 플러그(187)가 형성될 수 있다. 상기 비트라인 콘택 플러그(187) 상에 비트라인(BL)이 형성될 수 있고, 상기 셀 게이트 콘택 플러그들(188)의 각각 상에 게이트 배선들(190)이 각각 형성될 수 있다.
상기 트랜지스터 영역(TA) 상에서, 도 6에서 설명한 것과 같은 상기 트랜지스터 콘택 플러그들(78) 상에 트랜지스터 배선(191)이 형성될 수 있고, 상기 저항 영역(RA) 상에서, 도 6에서 설명한 것과 같은 저항 콘택 플러그들(79) 상에 저항 배선들(192)이 형성될 수 있다.
상술한 바와 같은 상기 저항 구조체(57r)를 형성하는 방법의 일 예에 대하여 도 21a 내지 도 21c를 참조하여 설명하기로 한다. 도 21a 내지 도 21c는 도 5의 IV-IV'선 및 V-V'을 따라 취해진 영역을 나타낸 단면도들이다.
도 5 및 도 21a를 참조하면, 반도체 기판(3) 상에 활성 영역(6a) 및 가드 링(6g)을 한정하는 아이솔레이션 영역(6s)을 형성할 수 있다. 상기 아이솔레이션 영역(6s)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 반도체 기판(3) 상에 희생 게이트(9) 및 희생 저항 패턴(10)을 형성할 수 있다. 상기 희생 게이트(9)는 상기 활성 영역(6a)을 가로지르도록 형성될 수 있다. 상기 희생 저항 패턴(10)은 패드 부분(10a) 및 패드 부분(10b) 보다 작은 폭을 갖는 바디 부분(10b)을 포함할 수 있다.
상기 희생 게이트(9)의 측면 상의 게이트 스페이서(12g) 및 상기 희생 저항 패턴(10)의 측면 상의 저항 스페이서(12r)를 형성할 수 있다. 상기 게이트 스페이서(12g) 및 상기 저항 스페이서(12r)는 실리콘 질화물로 형성할 수 있다.
이온 주입 공정을 진행하여, 상기 희생 게이트(9) 양 옆의 상기 활성 영역(6a) 내에 소스/드레인 영역들(15)을 형성할 수 있다.
이어서, 상기 소스/드레인 영역들(15)을 갖는 상기 반도체 기판 상에 절연 층을 증착하고, 상기 희생 게이트(9) 및 상기 희생 저항 패턴(10)의 상부면들이 노출될 때까지 상기 절연 층을 평탄화하여 하부 절연 층(18)을 형성할 수 있다. 상기 하부 절연 층(18)은 실리콘 산화물로 형성될 수 있다.
도 5 및 도 21b를 참조하면, 상기 희생 게이트(9) 및 상기 희생 저항 패턴(10)을 제거하여, 게이트 개구부(24g) 및 저항 개구부(24r)를 형성할 수 있다. 상기 저항 개구부(24r)는 패드 개구부(24ra) 및 상기 패드 개구부(24ra) 보다 작은 폭의 바디 개구부(24rb)를 포함할 수 있다.
도 5 및 도 21c를 참조하면, 상기 게이트 개구부(24g)에 의해 노출된 활성 영역(6a)의 표면에 계면 유전체 층(30)이 형성될 수 있다. 상기 계면 유전체 층(30)이 형성된 반도체 기판 상에 유전체 층(33) 및 제1 도전 층(51)을 차례로 콘포멀하게 형성할 수 있다.
상기 제1 도전 층(51)은 단일 층으로 형성할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 앞에서 도 3a 및 도 3b를 참조하여 설명한 것과 같은 복수의 층들을 포함하는 라이너 패턴(도 3a 및 도 3b의 51r)을 형성하기 위하여, 상기 제1 도전 층(51)은 복수의 층들로 형성할 수 있다.
상기 제2 도전 층(54)은 단일 층으로 형성할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 앞에서 도 4를 참조하여 설명한 것과 같은 복수의 층들을 포함하는 패드 패턴(도 4의 54r)을 형성하기 위하여 상기 제2 도전 층(54)은 복수의 층들로 형성할 수 있다.
상기 제1 도전 층(51)은 상기 게이트 개구부(24g) 및 상기 저항 개구부(24r)의 상기 패드 개구부(24ra)를 채우지 않으면서 상기 저항 개구부(24r)의 상기 바디 개구부(24rb)를 채우는 두께로 형성될 수 있다.
상기 제1 도전 층(51) 상에 제2 도전 층(54)을 형성할 수 있다. 상기 제2 도전 층(54)은 상기 게이트 개구부(24g) 및 상기 패드 개구부(24ra)의 나머지 부분을 채울 수 있다. 상기 바디 개구부(24rb)는 상기 제1 도전 층(51)에 의해 채워지므로, 상기 제2 도전 층(54)은 상기 바디 개구부(24rb)를 채우지 않을 수 있다.
다시, 도 5 및 도 6을 참조하면, 상기 하부 절연 층(18)의 상부면이 노출될 때까지 상기 제2 도전 층(54), 상기 제1 도전 층(51) 및 상기 유전체 층(33)을 평탄화할 수 있다. 상기 평탄화는 화학 기계적 연마 공정 등과 같은 평탄화 공정으로 진행될 수 있다. 따라서, 도 5 및 도 6에서 설명한 상기 게이트 구조체(60g) 및 상기 저항 구조체(57r)가 형성될 수 있다. 이와 같이 상기 저항 구조체(57r)는 상기 게이트 구조체(60g)를 형성하면서 같이 형성될 수 있기 때문에, 반도체 소자의 생산성을 향상시킬 수 있다. 이어서, 상부 절연 구조물(75)을 형성하고, 상기 상부 절연 구조물(75) 및/또는 상기 하부 절연 층(18)을 관통하는 상기 트랜지스터 및 저항 콘택 플러그들(78, 79)을 형성할 수 있다.
다른 예에서, 도 7을 참조하면, 상기 상부 절연 구조물(75)을 형성하기 전에, 상기 게이트 구조체(60g) 및 상기 저항 구조체(57r)를 부분 식각한 후에, 부분 식각됨으로써 형성된 공간들 내에 게이트 캐핑 패턴(63g') 및 저항 캐핑 패턴(63r')을 형성할 수 있다. 따라서, 도 7에서 설명한 것과 같은 반도체 소자를 형성할 수 있다.
다른 예에서, 도 8을 참조하면, 상기 상부 절연 구조물(75)을 형성하기 전에, 상기 게이트 구조체(60g) 및 상기 저항 구조체(57r)를 각각 덮는 게이트 캐핑 패턴(63g') 및 저항 캐핑 패턴(63r')을 형성할 수 있다. 따라서, 도 8에서 설명한 것과 같은 반도체 소자를 형성할 수 있다.
다른 예에서, 상기 게이트 구조체(60g) 및 상기 저항 구조체(57)를 형성한 후에, 상기 반도체 기판(3) 상에 도 18, 도 19a 및 도 19b에서 설명한 3차원 메모리 셀 어레이를 형성할 수 있다.
상술한 바와 같이, 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자는 상기 패드 부분들(57ra) 및 상기 패드 부분들(57ra) 사이를 연결하는 상기 저항 바디(57rb)를 포함하는 저항 구조체(57r)를 포함할 수 있다. 상기 패드 부분들(57ra)은 비저항이 낮은 물질로 형성될 수 있는 패드 패턴(54r)을 포함할 수 있고, 상기 저항 바디(57rb)는 상기 패드 패턴(54r)을 구성하는 물질을 포함하지 않으며 상기 패드 패턴(54r) 보다 비저항이 높은 물질로 형성될 수 있다. 이러한 저항 바디(54rb)는 상기 저항 구조체(57r)의 저항을 높게 해줄 수 있으므로, 상기 저항 구조체(57r)의 길이를 증가시키지 않으면서도 상기 저항 구조체(57r)의 저항 크기를 증가시킬 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
3 : 반도체 기판 6s : 아이솔레이션 영역
6a : 활성 영역 6g : 가드 링
9 : 희생 게이트 패턴 10 : 희생 저항 패턴
12g : 게이트 스페이서 12r : 저항 스페이서
15 : 소스/드레인 영역들 18 : 하부 절연 층
20 : 하부 절연 구조물 24g : 게이트 개구부
24r : 저항 개구부 24ra : 패드 개구부
24rb : 바디 개구부 30 : 계면 유전체 층
33g, 33r : 유전체 층 39g, 39r : 제1 도전 층
42g, 42r : 제2 도전 층 51g : 제1 게이트 전극 패턴
51r : 라이너 패턴 54g : 제2 게이트 전극 패턴
54r : 패드 패턴 57g : 게이트 전극 구조체
57r : 저항 구조체 57ra : 패드 부분
57rb : 저항 바디 60g : 게이트 구조체
75 : 상부 절연 구조물 78, 79 : 콘택 플러그들
TR : 트랜지스터

Claims (10)

  1. 반도체 기판; 및
    상기 반도체 기판 상의 저항 구조체를 포함하되,
    상기 저항 구조체는 패드 부분들 및 상기 패드 부분들을 연결하는 저항 바디를 포함하고,
    각각의 상기 패드 부분들은 상기 저항 바디 보다 큰 폭을 갖고,
    각각의 상기 패드 부분들은 패드 패턴 및 상기 패드 패턴의 측면 및 바닥면을 둘러싸는 라이너 패턴을 포함하고,
    상기 저항 바디는 상기 라이너 패턴으로부터 연장되고,
    상기 패드 패턴은 상기 저항 바디 및 상기 라이너 패턴과 다른 물질을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 저항 구조체의 측면 및 바닥면을 덮는 저항 유전체 층; 및
    상기 반도체 기판 상에 배치되며 개구부를 갖는 하부 절연 구조물을 더 포함하되,
    상기 저항 구조체는 상기 저항 유전체 층과 함께 상기 하부 절연 구조물의 상기 개구부를 채우고,
    상기 저항 유전체 층은 상기 하부 절연 구조물 보다 높은 유전율을 갖는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 저항 바디는 상기 패드 패턴 보다 비저항이 높은 물질을 포함하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 반도체 기판 상에 배치되며 활성 영역 및 가드 링을 한정하는 아이솔레이션 영역; 및
    상기 반도체 기판 상의 트랜지스터를 더 포함하되,
    상기 트랜지스터는 상기 활성 영역을 가로지르는 게이트 구조체를 포함하고,
    상기 게이트 구조체는 게이트 전극 구조체 및 상기 게이트 전극 구조체의 측면 및 바닥면을 덮는 게이트 유전 구조체를 포함하고,
    상기 게이트 전극 구조체는 제1 게이트 전극 패턴 및 제2 게이트 전극 패턴을 포함하되,
    상기 제2 게이트 전극 패턴은 필라 모양이고,
    상기 제1 게이트 전극 패턴은 상기 제2 게이트 전극 패턴의 측면 및 바닥면을 덮고,
    상기 제1 게이트 전극 패턴은 상기 라이너 패턴 및 상기 저항 바디와 동일한 물질로 형성되고,
    상기 제2 게이트 전극 패턴은 상기 패드 패턴과 동일한 물질로 형성되는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 라이너 패턴 및 상기 저항 바디는 제1 도전 층 및 제2 도전 층을 포함하되,
    상기 패드 패턴은 필라 모양이고,
    상기 라이너 패턴의 상기 제2 도전 층은 상기 제1 도전 층 보다 상기 패드 패턴에 가깝게 배치되며 상기 패드 패턴의 측면 및 바닥면을 덮고,
    상기 저항 바디의 상기 제2 도전 층은 상기 라이너 패턴의 상기 제2 도전 층으로부터 연속적으로 연장되어 필라 모양으로 형성되는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 저항 구조체에서 상기 패드 부분들은 끝 부분들과 끝 부분들 사이의 중간 부분들을 포함하되,
    상기 저항 바디는 상기 끝 부분들 및 상기 중간 부분들의 사이를 연결하는 반도체 소자.
  7. 반도체 기판 상의 제1 저항 구조체; 및
    상기 반도체 기판 상의 제1 트랜지스터를 포함하되,
    상기 제1 트랜지스터는 제1 게이트 구조체를 포함하고,
    상기 제1 게이트 구조체는 제1 게이트 전극 구조체 및 상기 제1 게이트 전극 구조체의 측면 및 바닥면을 덮는 제1 게이트 유전체 층을 포함하고,
    상기 제1 게이트 전극 구조체는 제1 및 제2 게이트 전극 패턴들을 포함하되, 상기 제1 게이트 전극 패턴은 상기 제2 게이트 전극 패턴의 측면 및 바닥면을 덮으며 상기 제2 게이트 전극 패턴 보다 높은 비저항의 도전성 물질로 형성되고,
    상기 제1 저항 구조체는 제1 패드 부분들 및 상기 제1 패드 부분들을 연결하는 제1 저항 바디를 포함하고,
    상기 제1 저항 바디는 상기 제1 게이트 전극 패턴과 동일한 물질을 포함하는 반도체 소자.
  8. 제 7 항에 있어서,
    각각의 상기 제1 패드 부분들은 필라 모양의 패드 패턴 및 상기 패드 패턴의 측면 및 바닥면을 덮는 라이너 패턴을 포함하고,
    상기 제1 저항 바디는 상기 라이너 패턴으로부터 연장되고,
    상기 제1 저항 바디, 상기 라이너 패턴 및 상기 제1 게이트 전극 패턴은 상기 패드 패턴 보다 비저항이 높은 물질로 형성되는 반도체 소자.
  9. 제 7 항에 있어서,
    상기 반도체 기판 상의 제2 트랜지스터를 더 포함하되,
    상기 제2 트랜지스터는 제2 게이트 전극 구조체 및 상기 제2 게이트 전극 구조체의 측면 및 바닥면을 덮는 제2 게이트 유전체 층을 포함하고,
    상기 제2 게이트 전극 구조체는 제3 및 제4 게이트 전극 패턴들을 포함하되,
    상기 제4 게이트 전극 패턴은 필라 모양으로 형성되고,
    상기 제3 게이트 전극 패턴은 상기 제4 게이트 전극 패턴과 상기 제2 게이트 유전체 층 사이에 개재되고,
    상기 제1 저항 바디는 상기 제1 게이트 전극 패턴의 물질 및 상기 제3 게이트 전극 패턴의 물질을 포함하는 반도체 소자.
  10. 제 7 항에 있어서,
    상기 반도체 기판 상의 제2 저항 구조체를 더 포함하되,
    상기 제2 저항 구조체는 제2 패드 부분들 및 상기 제2 패드 부분들 사이의 제2 저항 바디를 포함하고,
    상기 제2 저항 바디는 상기 제1 저항 바디와 다른 저항을 갖는 반도체 소자.
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