TWI666734B - 記憶體單元之豎向延伸串及形成記憶體單元之豎向延伸串之方法 - Google Patents

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Abstract

本發明提供一種方法，其為形成一記憶體單元之豎向延伸串之方法的一部分，該方法包含形成在豎向方向上處於上部堆疊與下部堆疊之間的一介入結構，該上部堆疊及該下部堆疊分別包含有包含不同組分材料之交替層。該介入結構經形成為包含一豎向延伸之摻雜劑擴散障壁及橫向中央材料，該橫向中央材料在該摻雜劑擴散障壁之橫向內側且其中具有摻雜劑。一些該摻雜劑自該橫向中央材料熱擴散至上部堆疊通道材料中。在該熱擴散期間使用該摻雜劑擴散障壁，以使得相比於該摻雜劑擴散至下部堆疊通道材料中(若存在)，該摻雜劑更多地熱擴散至該上部堆疊通道材料中。本發明揭示包括與方法無關之結構之其他實施例。

Description

記憶體單元之豎向延伸串及形成記憶體單元之豎向延伸串之方法
本文中所揭示之實施例係關於記憶體單元之豎向延伸串以及形成記憶體單元之豎向延伸串之方法。
記憶體為電子系統提供資料儲存器。快閃記憶體為記憶體之一個類型，且大量用於電腦及其他裝置中。舉例而言，個人電腦可將BIOS儲存在快閃記憶體晶片上。作為另一實例，快閃記憶體用於固態驅動器中以代替旋轉硬碟機。作為又一實例，快閃記憶體用於無線電子裝置中，因為其使得製造商能夠在新通信協定變得標準化時支援新通信協定，且使得製造商能夠提供針對改良特徵或增強特徵遠端升級裝置之能力。
典型之快閃記憶體包含記憶體陣列，其包括以列及行方式配置之多個記憶體單元。快閃記憶體可以區塊形式經抹除及再程式化。NAND可為快閃記憶體之基本架構。NAND單元單位包含與記憶體單元之串行組合串聯連接之至少一個選擇裝置(該串行組合通常被稱作NAND串)。實例NAND架構描述於美國專利第7,898,850號中。
記憶體單元串可經配置成水平地或垂直地延伸。相比於水平延伸記 憶體單元串，垂直之記憶體單元串減小記憶體單元所占之基板之水平區域，但其代價通常為垂直厚度增加。垂直記憶體單元串通常以多個堆疊或層板之方式製造，此情形有助於其製造。每一堆疊包括垂直交替層，該等垂直交替層包含個別電荷儲存電晶體之控制閘極材料，其與絕緣材料垂直交替。通道柱延伸穿過堆疊中之每一者，且導電互連件使豎向緊鄰通道柱之通道電耦接在一起。經導電摻雜之多晶矽是用於導電互連件之一種實例材料。舉例而言，此種材料可經導電摻雜有磷(n型材料)。磷可在多晶矽上方及下方擴散至上部及下部堆疊通道材料中。相比於向上擴散，更多之磷可能向下擴散，此情形可不利地影響下部堆疊之豎向最外部分中之可程式化記憶體單元。
10‧‧‧構造
10a‧‧‧構造
10b‧‧‧構造
10c‧‧‧構造
10d‧‧‧構造
10e‧‧‧構造
10f‧‧‧構造
10g‧‧‧構造
12‧‧‧基底基板
14‧‧‧豎向延伸串
16‧‧‧記憶體單元
18‧‧‧電荷儲存場效應電晶體
20‧‧‧上部堆疊
22‧‧‧下部堆疊
24‧‧‧垂直交替層
26‧‧‧垂直交替層
28‧‧‧控制閘極材料
30‧‧‧絕緣材料
32‧‧‧通道柱
32c‧‧‧上部堆疊通道柱
32e‧‧‧上部堆疊通道柱
32f‧‧‧上部堆疊通道柱
33‧‧‧通道材料
34‧‧‧通道柱
36‧‧‧絕緣體材料
38‧‧‧絕緣性電荷傳遞材料
40‧‧‧電荷儲存材料
42‧‧‧電荷阻擋區
44‧‧‧第一下部堆疊材料
50‧‧‧絕緣材料
52‧‧‧絕緣材料
54‧‧‧絕緣材料
56‧‧‧絕緣材料
57‧‧‧界面
60‧‧‧介入結構
60a‧‧‧介入結構
60b‧‧‧介入結構
60g‧‧‧導電互連件
62‧‧‧豎向延伸之摻雜劑擴散障壁
62b‧‧‧擴散障壁
64‧‧‧橫向中央材料
64a‧‧‧中央材料
64d‧‧‧中央材料
66‧‧‧表面
67‧‧‧豎向最外表面
69‧‧‧最上區
70‧‧‧基底
72‧‧‧頂端材料
72b‧‧‧材料
72d‧‧‧材料
73‧‧‧虛線界面線
74‧‧‧側面材料
75‧‧‧豎向最外區
75b‧‧‧材料
75d‧‧‧導電上部區
76‧‧‧豎向最內區
76b‧‧‧材料
77‧‧‧界面線
79‧‧‧向上延伸部分
79b‧‧‧材料
80‧‧‧下部開口
81‧‧‧豎向最內表面
83‧‧‧豎向最外表面
84‧‧‧豎向最外表面
85‧‧‧材料
圖1為根據本發明之一實施例之記憶體單元之豎向延伸串之一部分的示意性截面視圖。
圖1A為圖1之一放大部分，且其輪廓在圖1中示出。
圖2為穿過圖1中之線2-2截取之截面視圖。
圖3為穿過圖1中之線3-3截取之截面視圖。
圖4為穿過圖1中之線4-4截取之截面視圖。
圖5為根據本發明之一實施例之記憶體單元之豎向延伸串之一部分的示意性截面視圖。
圖5A為圖5之一放大部分，且其輪廓在圖5中示出。
圖6為根據本發明之一實施例之記憶體單元之豎向延伸串之一部分的示意性截面視圖。
圖6A為圖6之一放大部分，且其輪廓在圖6中示出。
圖7為根據本發明之一實施例之記憶體單元之豎向延伸串之一部分的示意性截面視圖。
圖7A為圖7之一放大部分，且其輪廓在圖7中示出。
圖8為根據本發明之一實施例之記憶體單元之豎向延伸串之一部分的示意性截面視圖。
圖8A為圖8之一放大部分，且其輪廓在圖8中示出。
圖9為根據本發明之一實施例之記憶體單元之豎向延伸串之一部分的示意性截面視圖。
圖9A為圖9之一放大部分，且其輪廓在圖9中示出。
圖10為根據本發明之一實施例之記憶體單元之豎向延伸串之一部分的示意性截面視圖。
圖10A為圖10之一放大部分，且其輪廓在圖10中示出。
圖11為根據本發明之一實施例之記憶體單元之豎向延伸串之一部分的示意性截面視圖。
圖11A為圖11之一放大部分，且其輪廓在圖11中示出。
圖12為根據本發明之一實施例之製程中之基板片段的示意性截面視圖。
圖13為圖12基板片段在圖12所示出之處理步驟之後的處理步驟處之視圖。
圖14為圖13基板片段在圖13所示出之處理步驟之後的處理步驟處之視圖。
圖15為圖14基板片段在圖14所示出之處理步驟之後的處理步驟處之 視圖。
圖16為圖15基板片段在圖15所示出之處理步驟之後的處理步驟處之視圖。
圖17為圖16基板片段在圖16所示出之處理步驟之後的處理步驟處之視圖。
圖18為圖17基板片段在圖17所示出之處理步驟之後的處理步驟處之視圖。
圖19為圖18基板片段在圖18所示出之處理步驟之後的處理步驟處之視圖。
圖20為根據本發明之一實施例之製程中之基板片段的示意性截面視圖。
圖21為圖20基板片段在圖20所示出之處理步驟之後的處理步驟處之視圖。
圖22為圖21基板片段在圖21所示出之處理步驟之後的處理步驟處之視圖。
圖23為圖22基板片段在圖22所示出之處理步驟之後的處理步驟處之視圖。
圖24為圖23基板片段在圖23所示出之處理步驟之後的處理步驟處之視圖。
圖25為圖24基板片段在圖24所示出之處理步驟之後的處理步驟處之視圖。
圖26為圖25基板片段在圖25所示出之處理步驟之後的處理步驟處之視圖。
本發明之實施例涵蓋記憶體單元之豎向延伸串以及形成記憶體單元之豎向延伸串之方法。
參考圖1至圖4示出並描述第一實施例豎向延伸記憶體單元串。此記憶體單元之豎向延伸串包括包含基底基板12之構造10，該基底基板可包括導電性/導體/導電之(亦即，在本文中電性導電之)材料、半導電材料或絕緣性/絕緣體/絕緣之(亦即，在本文中電性絕緣之)材料中之任何一或多種。在此文檔中，導體/導電性/導電之材料或區(包括經導電摻雜之半導體/半導電性/半導電之材料或區)藉由具有至少1西門子(Siemen)/公分(亦即，在本文中各處為在20℃下)之合成固有導電率而具有導電性，此與正電荷或負電荷移動藉由本質上原本為絕緣性或半導電性之較薄材料可出現之導電率形成對照。此外，且僅藉助於實例，最大電導率可為1×104西門子/公分。絕緣體/絕緣性/絕緣的/介電的材料或區藉由具有不超過1×10-10西門子/公分之合成固有導電率而具有絕緣性(亦即，相反於呈導電性或半導電性，其呈電阻性)。此外，且僅藉助於實例，最小電導率可為1×10-12西門子/公分。未經摻雜成導電性之半導體/半導電性/半導電之材料或區藉由具有小於1西門子/公分且大於1×10-10西門子/公分之合成固有導電率而具有半導電性。
於基底基板12上方示出各種材料。材料可在圖1至圖4所描繪材料之旁邊、豎向內側或豎向外側。舉例而言，積體電路之其他部分製造或完全製造之組件可提供於基板12上方、周圍或內部某處。亦可以製造用於操作記憶體陣列內之組件之控制電路及/或其他周邊電路，且該電路可或可不完全或部分地在記憶體陣列或子陣列內。此外，亦可相對彼此獨立地、先 後地(in tandem)或以其他方式製造及操作多個子陣列。如此文檔中所使用，「子陣列」亦可被視為陣列。
構造10經展示為包含記憶體單元16之兩個豎向延伸串14，其各自包含可程式化電荷儲存場效應電晶體18。構造10包含上部堆疊或層板20，其在下部堆疊或層板22豎向上方。上部堆疊20及下部堆疊22各自包含垂直交替層24、26，該等垂直交替層包含個別電荷儲存電晶體18之控制閘極材料28(在層24中)，其與絕緣材料30(在層26中)交替。控制閘極材料28之實例導電性組分為元素金屬、兩種或更多種元素之混合物或合金、導電金屬化合物及經導電摻雜之半導電材料中之一或多者。材料30之實例絕緣組分為二氧化矽及氮化矽中之一或多者。材料28及材料30之實例厚度分別為350埃(Angstrom)及200埃。
僅關於每一堆疊20、22示出少數交替層24、26，但每一堆疊將有可能具有幾十個或更多個層24及層26中之每一者。此外，僅示出兩個堆疊20及22，但亦可提供一或多個額外堆疊(未圖示)。此外且無論如何，每一堆疊不必相對於另一堆疊以相同方式製造或包括相同材料。無論如何，根據本發明之任何構造將具有某一上部堆疊20及鄰近之下部堆疊22。上部堆疊20之最下部分及下部堆疊22之最上部分中之一或多個層中之電晶體18可為「虛設的(dummy)」，該電晶體可或可不儲存資料。此外，記憶體單元陣列將有可能包括多於兩個之多個豎向延伸串14。在很大程度上關於與單個串14相關聯之構造及方法進行描述，但陣列內之其他串(若並非所有串)將有可能具有相同屬性。在一些實施例中，豎向延伸串14為垂直的或在垂直方向之10°內。
上部堆疊通道柱32延伸穿過上部堆疊20中之多個垂直交替層24、 26。下部堆疊通道柱34延伸穿過下部堆疊22中之多個垂直交替層24、26。通道柱32及34經展示為包含通道材料33，且經展示為內部填充有絕緣體材料36(例如，二氧化矽及/或氮化矽)之中空通道柱。替代地，上部堆疊通道柱及下部堆疊通道柱中之一個或兩個可為非中空的，例如包含在直徑上完全延伸跨越該柱之通道材料(例如，沒有內部絕緣體材料36且未圖示)。無論如何，通道柱材料33理想地包含具有改變通道導電率之摻雜劑之經摻雜半導電材料(例如，多晶矽)，該摻雜劑以產生本徵半導體特性之數量存在，該等特性使得上部及下部通道柱能夠針對上方及下方之控制閘極電壓以可操作方式分別充當用於個別記憶體單元之可切換的「接通」及「斷開」通道，合適之臨限值電壓(Vt)取決於相應個別記憶體單元之電荷儲存電晶體之程式化狀態。此摻雜劑數量之實例為5×1017個原子/立方公分至5×1018個原子/立方公分。通道材料33可為p型或n型。通道材料33可呈半導電性，具有小於1西門子/公分且大於1×10-10西門子/公分之導電率(亦即，在0伏特閘極場下材料之固有導電率)。
在層24中，絕緣性電荷傳遞材料38(例如，二氧化矽及氮化矽中之一或多種)、電荷儲存材料40(例如，適合用於浮閘或電荷捕捉結構中之材料，例如矽、氮化矽、奈米點(nanodot)等中之一或多種)及電荷阻擋區42分別橫向地處於上部堆疊通道柱32/下部堆疊通道柱34與控制閘極材料28之間。電荷阻擋件在記憶體單元中可具有以下功能：在程式化模式中，電荷阻擋件可阻止電荷載子流出電荷儲存材料(例如，浮閘材料、電荷捕捉材料等)流向控制閘極，且在抹除模式中，電荷阻擋件可阻止電荷載子自控制閘極流入電荷儲存材料。因此，電荷阻擋件可用以阻擋個別記憶體單元之控制閘極區與電荷儲存材料之間的電荷遷移。此電荷阻擋區在電荷傳 遞材料38之橫向(例如徑向)外側，且在導電控制閘極材料28之橫向(例如徑向)內側。如所示出之實例電荷阻擋區包含絕緣體材料42(例如，氮化矽、二氧化矽、氧化鉿、氧化鋯等中之一或多種)。藉助於其他實例，電荷阻擋區可包含電荷儲存材料(例如材料40)之橫向(例如徑向)外部部分，其中該電荷儲存材料為絕緣性的(例如，在絕緣性電荷儲存材料40與控制閘極材料28之間不存在任何不同組分材料之情況下)。作為額外實例，無論如何，電荷儲存材料與控制閘極之導電材料之界面在不存在任何單獨組分絕緣體材料之情況下(例如，在不存在材料42之情況下)可足以充當電荷阻擋區。此外，控制閘極材料28與材料42(若存在)之界面57與絕緣體材料42結合可一起充當電荷阻擋區，且替代地或另外可作為絕緣性電荷儲存材料(例如，氮化矽材料40)之橫向外部區。
基底基板12可包含經導電摻雜之半導電材料，該半導電材料包含與最下堆疊通道柱連接之源極線(未圖示)，且該等源級線可包含記憶體單元之垂直串的電路之一部分。另外，導電線(未圖示)可與最上堆疊通道柱連接，且該導電線可包含記憶體單元之豎向延伸串的電路之一部分。
個別記憶體單元16可包含其他替代之或尚待研發之構造，且可藉由任何方法製造，該等構造包括豎向延伸之上部堆疊通道柱及豎向延伸之下部堆疊通道柱。舉例而言，且僅藉助於實例，構造10具有在豎向方向上處於底層與上覆絕緣體材料30之間的記憶體單元材料38、40及42。此構造可藉由所謂的「先閘極(gate first)」製程製造，其中穿過導電材料28與絕緣體材料30之交替層首先形成開口，通道柱形成於該開口中。隨後藉由各向同性蝕刻使導電材料28自該開口之側壁橫向向後凹入，接著將材料42、40及38沈積至如此形成之環形凹口中。隨後蝕刻此等材料以移除材 料以避免超出環形凹口之範圍，接著沈積通道材料。替代地，可僅將材料42及40沈積至凹口中，接著沈積絕緣性電荷傳遞材料38且隨後沈積通道材料(例如，在蝕刻材料42及40以避免在開口內超出環形凹口之範圍後)。
替代地且僅藉助於實例，記憶體單元可經製造成使得材料38、40及42並不在豎向方向上處於不同層26中之絕緣體材料30之間(未圖示)，例如藉由所謂的「後閘極(gate last)」或「閘極替換(replacement gate)」製程製造。可在該處製造堆疊以包含垂直交替之不同組分絕緣材料之層，且隨後穿過該處形成用於通道材料之開口。隨後，沈積材料42、40及38作為此開口中之周向襯裡，接著將通道材料沈積至該開口中。隨後，穿過堆疊蝕刻狹縫以產生所要控制閘極圖案，且各向同性地蝕刻掉絕緣體材料中之一種，以在豎向方向上在不同層中之另一絕緣材料(例如絕緣材料30)之間留下空隙空間。其後保形地沈積導電控制閘極材料以填充狹縫及空隙空間，接著各向異性地蝕刻狹縫之導電材料，由此保留經圖案化控制閘極。此外且無論如何，構造10經展示為包含在串14中之每一層24中圍繞通道柱之單一記憶體單元16。替代地，且僅藉助於實例，可使用任何現有或尚待研發之構造，其中在給定串中之單一層中圍繞通道周向間隔開兩個或更多個記憶體單元(未圖示)。
複數種材料經展示為在豎向方向上處於上部堆疊20與下部堆疊22之間。此等材料可與上部堆疊20及下部堆疊22之製造分開地製造，或可在製造上部堆疊20及/或下部堆疊22時完全或部分地製造。因此，除非另行說明，否則此等介入材料中之一或多種可被視為上部堆疊20及下部堆疊22中之一或兩者之一部分。此等介入材料經展示為包括不同絕緣材料50(例如，100埃之SiO2)、52(例如，540埃之Al2O3)、54(例如，600埃之 Si3N4)及56(例如，200埃之SiO2)。上部堆疊通道柱32經展示為其下部部分在電介質材料52內徑向朝外凸出或徑向朝外凸出至該電介質材料中，此情形可作為製造偽影出現，其中在形成通道柱32之前以濕式方式各向同性地蝕刻絕緣體材料52以暴露其下方之材料。
介入結構60在豎向方向上處於上部堆疊20與下部堆疊22之間。在一些實施例中，介入結構60為使上部堆疊通道柱32與下部堆疊通道柱34電耦接在一起之導電互連件。在此文檔之上下文中，導電互連件具有在上部堆疊與下部堆疊之間的至少某一導電材料，該導電材料使上部通道柱與下部通道柱電耦接在一起。在一個實施例中且如所展示，導電互連件60包含豎向延伸之摻雜劑擴散障壁62(圖1A)及橫向中央材料64(亦即，材料中之至少一些在橫向方向上相對於導電互連件60處於中央)，障壁62在中央材料64之橫向外側。在一個實施例中且如所展示，障壁62包含豎向延伸之圓柱體。
在一個實施例中，橫向中央材料64具有導電之最上區69。在一個實施例中，橫向中央材料64具有可為導電的、半導電的或絕緣的最下區(例如基底70)，且在一個實施例中，無論如何，該橫向中央材料包含橫向延伸之摻雜劑擴散障壁。展示實例最上區69在豎向方向上朝向區/基底70內側延伸，但最上區69在豎向方向上可具有更小厚度，例如僅為導電互連件60之小於導電互連件60之一半高度之最上部分，且可例如僅為材料64高於擴散障壁62之表面66之彼部分。在一個實施例中，無論如何，最上區69包含經導電摻雜之半導電材料(例如多晶矽)。替代地，僅藉助於實例，材料69可包含金屬材料(例如TiN、WN、Ti、W、Cu等)，且該材料中可包括摻雜劑。在一個實施例中且如所展示，上部堆疊通道柱32直接抵靠中 央材料64之導電最上區69。另外或替代地認為，上部通道材料33之最下部分可為經導電摻雜之半導電材料，例如其已經導電摻雜有導電率增強摻雜劑，該摻雜劑自最上區69中所存在之導電率增強摻雜劑熱擴散至上部通道材料33之最下部分中(亦即，在材料33之導電率增強摻雜劑處於最上區69中時)。由此，且在一個實施例中，並且無論此情形如何發生，最上區69及導電互連件60可向上延伸至經展示為上部堆疊通道柱32之上部通道材料33之最下部分之物體中(未圖示)。
在一個實施例中，基底70具有摻雜劑擴散障壁特性(亦即其阻擋摻雜劑擴散通過該基底)，並且直接抵靠摻雜劑擴散障壁62之圓柱形側壁且在該等側壁之間橫向地延伸。因此，在一些實施例中，橫向中央材料64之基底70可具有摻雜劑擴散障壁特性。在一個實施例中，擴散障壁62為絕緣的(例如二氧化矽、氮化矽、氧化鋁、氧化鉿等)，且在一個實施例中，基底70為絕緣的。在一個實施例中，擴散障壁62之豎向最外表面66低於導電互連件60之豎向最外表面67。
頂端(topping)材料72在擴散障壁62之豎向最外表面66上方，且在一個實施例中直接抵靠該豎向最外表面。在一些實施例中，頂端材料72為導電的，且在圖1至圖4之實施例中將如此。在一個實施例中，頂端材料72為摻雜劑可穿透的，例如可藉由來自含有摻雜劑之最上區/材料69之導電率修改摻雜劑之熱擴散而發生，如下文更詳細地描述。頂端材料72可具有與中央材料64之上部區69相同或不同之組分，例如具有上部區69與頂端材料72之間的虛線界面線73所展示之相同組分。在一個實施例中且如所展示，頂端材料72包含圓柱體。在一個實施例中且如所展示，上部堆疊通道柱32並未直接抵靠頂端材料72，但在其他實施例中可抵靠該頂端材 料。
側面材料74在豎向方向上朝向擴散障壁62外側橫向地延伸，且呈導電性及半導電性中之至少一者。在一個實施例中，側面材料74自上至下為導電的，在一個實施例中，該側面材料自上至下為半導電的，且在一個實施例中，該側面材料既為導電的又為半導電的(例如，該側面材料具有分別呈導電及半導電中之一種之不同堆疊區)。實例導電側面材料包括經導電摻雜之半導電材料及金屬材料。實例半導電材料包括未經摻雜之矽或摻雜劑濃度小於臨限值之經摻雜矽，該材料由此變得導電，如上文所定義。
在一個實施例中，側面材料74具有導電之豎向最外區，且在一個此類實施例中，該側面材料具有半導電之豎向最內區。在半導電之情況下，此豎向最內區可為下部堆疊通道柱34之向上延伸部分。舉例而言，且僅藉助於實例，圖1展示實例豎向最外區75及豎向最內區76，該豎向最外區可為導電的，該豎向最內區可為半導電的且包含下部堆疊通道柱34之向上延伸部分79。展示最外區75與最內區76之間的實例界面線77，以示意性地展示區75與區76之間的實例分界。然而，更可能的是，且在一個實施例中，界面77將為延伸至區域75及76中之一個區，其中在豎向方向上向內移動，導電率修改摻雜劑濃度自高變低。
圖5及圖5A中示出替代之實例構造10a。已在適當時使用上文所描述實施例之相同標號，其中用字尾「a」指示某些構造差異。介入結構60a經展示為具有不含圖1中之底部/基底區70之中央材料64a。可使用如本文中關於其他實施例所展示及/或描述之任何其他一或多個屬性或態樣。
圖6及圖6A中示出另一實例替代構造10b。已在適當時使用上文所描述實施例之相同標號，其中用字尾「b」指示某些構造差異。介入結構 60b經展示為包含擴散障壁62b，該擴散障壁並未在豎向方向上朝外延伸至圖1至圖4及圖5、圖5A中之障壁62及62a分別所延伸之程度。可改變區或材料72b、75b、76b及79b之豎向厚度，例如如所展示。可使用如本文中關於其他實施例所展示及/或描述之任何其他一或多個屬性或態樣。
圖7及圖7A中示出另一實例替代實施例構造10c。已在適當時使用上文所描述實施例之相同標號，其中用字尾「c」指示某些構造差異。上部堆疊通道柱32c直接抵靠導電頂端材料72，且如所展示在一個此類實施例中並未直接抵靠中央材料64(例如，在所描繪橫截面中，材料33並未在材料33之側壁之間延伸)。在一個此類實施例中，中央材料64之最上區69可為不導電的，例如，上部通道柱32c藉由導電頂端材料72與下部通道柱34導電性地連接，且無論側面材料74之上部區75為半導電性的抑或導電性的。類似如上文所描述，上部通道材料33之最下部分可為經導電摻雜之半導電材料，例如，該最下部分已經導電摻雜有導電率增強摻雜劑，該摻雜劑來自最上區69中所存在之導電率增強摻雜劑之熱擴散及/或熱擴散至上部通道材料33之最下部分中。由此，且在一個實施例中，且無論此情形如何發生，導電頂端材料72可向上延伸至經展示為上部堆疊通道柱32之上部通道材料33之最下部分之物體中(未圖示)。可使用如本文中關於其他實施例所展示及/或描述之任何其他一或多個屬性或態樣。
圖8及圖8A中示出另一實例實施例構造10d。已在適當時使用上文所描述實施例之相同標號，其中用字尾「d」指示某些構造差異。導電頂端材料72d在側面材料74d及中央材料64d上方橫向於擴散障壁62之豎向最外表面66延伸(例如，材料72d在水平橫截面中自左右導電)。在一個實施例中，頂端材料72d包含金屬材料，且在一個實施例中包含經導電摻雜之半 導電材料。在一個實施例中，側面材料74d具有半導電之豎向最內區76，且在一個此類實施例中可包含導電上部區75d。可使用如本文中關於其他實施例所展示及/或描述之任何其他一或多個屬性或態樣。
圖9及圖9A中示出另一替代實施例構造10e。已在適當時使用上文所描述實施例之相同標號，其中用字尾「e」指示某些構造差異。圖9及圖9A示出其中上部堆疊通道柱32e在中央材料64(及導電頂端材料72)正上方但不在側面材料74正上方之實例。類似如上文所描述，上部通道材料33之最下部分可為經導電摻雜之半導電材料，例如，該最下部分已經導電摻雜有導電率增強摻雜劑，該摻雜劑來自最上區69及/或導電頂端材料72中所存在之導電率增強摻雜劑至上部通道材料33之最下部分中之熱擴散。由此，且在一個實施例中，並且無論此情形如何發生，導電頂端材料72可向上延伸至經展示為上部堆疊通道柱32之上部通道材料33之最下部分之物體中(未圖示)。可使用如本文中關於其他實施例所展示及/或描述之任何其他一或多個屬性或態樣。
圖10及圖10A中示出另一實例實施例構造10f。已在適當時使用上文所描述實施例之相同標號，其中用字尾「f」指示某些構造差異。橫向中央材料64中具有導電率修改摻雜劑。經導電摻雜之半導電材料75在豎向方向上處於頂端材料72旁邊之上部堆疊通道柱32f與下部堆疊通道柱34之間。在這個實施例中，頂端材料72可為不導電的，但理想地將是摻雜劑可穿透的。在一個實施例中，頂端材料為導電的。在一個實施例中，經導電摻雜之半導電材料直接抵靠頂端材料。在一個實施例中，經導電摻雜之半導電材料與頂端材料具有相同組分。類似如上文所描述，上部通道材料33之最下部分可為經導電摻雜之半導電材料，例如，該最下部分已經導電摻 雜有導電率增強摻雜劑，該摻雜劑來自最上區69及/或頂端材料72中所存在之導電率增強摻雜劑至上部通道材料33之最下部分中之熱擴散。由此，且在一個實施例中，並且無論此情形如何發生，導電區75可向上延伸至經展示為上部堆疊通道柱32之上部通道材料33之最下部分之物體中(未圖示)。可使用如本文中關於其他實施例所展示及/或描述之任何其他一或多個屬性或態樣。
圖11及圖11A中示出另一替代之實例實施例構造10g。已在適當時使用上文所描述實施例之相同標號，其中用字尾「g」指示某些構造差異。導電互連件60g包含在橫向方向上在橫向中央材料64外側且在豎向方向上沿該橫向中央材料延伸之導電側面材料74。下部堆疊通道柱34直接抵靠導電側面材料74。藉助於實例，側面材料74可包含金屬材料及/或可包含經導電摻雜之半導電材料。在一個實施例中，下部堆疊通道柱34直接抵靠側面材料74之豎向最內表面81。在一個實施例中且如所展示，側面材料74包含豎向延伸之圓柱體。圖11A示出其中並未展示擴散障壁62而是展示摻雜劑擴散障壁基底/底部70之實例實施例。可使用如本文中關於其他實施例所展示及/或描述之任何其他一或多個屬性或態樣。
本發明之實施例涵蓋形成記憶體單元之豎向延伸串之方法，舉例而言且僅藉助於實例，記憶體單元之豎向延伸串包括上文所識別構造中之一或多者。參考圖12至圖26描述實例此類實施例。已在適當時使用上文所描述實施例之相同標號，包括用於前述構造及材料。方法實施例中之任一個可具有上文關於結構實施例所描述之屬性中之任一者，且反之亦然。
參考圖12，已形成包含有包含不同組分之第一下部堆疊材料44與第二下部堆疊材料30之第一交替層24、26之下部堆疊22。已在下部堆疊22 上方形成絕緣體材料56、54，且已形成延伸穿過絕緣體材料56、54及多個第一交替層24、26之下部開口80。
參考圖13且僅藉助於實例，且在可被視為(例如)如上文所描述之所謂的「先閘極」製程之製程中，已移除並用(例如)如圖1實施例中所示出之材料28、42、40及38替換材料44(未圖示)。替代地，可使用(例如)如上文所描述之所謂的「後閘極」製程。無論如何，已在下部開口80中形成下部堆疊通道材料33。此通道可經形成為中空通道或形成為實體柱，然而，其中材料33包含豎向最外部分，該豎向最外部分抵靠下部開口80之兩個側壁且不足以填充下部開口80之豎向最外部分。替代地認為或陳述，上部通道材料33之下部部分可為在直徑上完全跨越下部開口80延伸之實心柱，其中該下部部分之至少一豎向最外部分不足以填充下部開口80之豎向最外部分，該下部部分例如呈如圖1至圖4中所展示之圓柱體。圖13示出在下部開口80中央之絕緣體材料36(例如，以旋塗式電介質方式形成之二氧化矽)。
參考圖14，已使絕緣體材料36在豎向方向上選擇性地相對於暴露之下部堆疊通道材料33凹入(例如藉由各向同性蝕刻)。
參考圖15，已在下部堆疊通道材料33之豎向最外部分之橫向內側，在下部開口80周圍形成豎向延伸之摻雜劑擴散障壁材料62。隨後已用在擴散障壁材料62之橫向內側之橫向中央材料64填充下部開口80之其餘體積。圖16將材料62及64展示為至少經平面化回至絕緣體材料56、54之豎向最外表面83。
參考圖17，已使摻雜劑擴散障壁62在豎向方向上相對於絕緣體材料56、54鄰近下部開口80之豎向最外表面83凹入，以形成具有豎向最外表 面66之摻雜劑擴散障壁62，該豎向最外表面66低於絕緣體材料54、56鄰近下部開口80之豎向最外表面83。作為舉例，此凹入可藉由任何合適之濕式或乾式蝕刻實現，該蝕刻選擇性地相對於其他實例暴露材料蝕刻材料62。在一個實施例中，使摻雜劑擴散障壁62在豎向方向上凹入亦使此障壁在豎向方向上相對於橫向中央材料64/區69之豎向最外表面84凹入，由此障壁表面66低於中央材料表面84。在一個實施例中，使摻雜劑擴散障壁62在豎向方向上凹入亦使此障壁在豎向方向上相對於下部堆疊通道材料33之豎向最外表面凹入，由此障壁表面66低於此下部堆疊通道材料表面。
參考圖18，已在凹入之摻雜劑擴散障壁62之豎向最外表面66上方形成頂端材料72。在一個實施例中且如所展示，直接抵靠凹入之摻雜劑擴散障壁形成頂端材料72，且在一個此類實施例中，直接抵靠凹入之摻雜劑擴散障壁62之豎向最外表面66形成該頂端材料。
參考圖19，圖18之構造已至少經平面化回至絕緣體材料54、56之豎向最外表面83。
後續處理類似地包括在豎向方向上於下部堆疊22及頂端材料72上方形成包含第二交替層24、26之上部堆疊20(圖1及圖1A)，該等第二交替層包含不同組分之第一上部堆疊材料44及第二上部堆疊材料30。上部堆疊20具有在豎向方向上延伸穿過上部堆疊20中之多個第二交替層24、26且延伸至頂端材料72之上部開口。在此上部開口中形成上部堆疊通道材料33，其中上部堆疊通道材料33最終與下部堆疊通道柱34中之下部堆疊通道材料33電耦接。圖1所展示構造之替代構造可產生方法實施方案，且無論是使用「先閘極」製程抑或「後閘極」製程皆如此。無論如何，在各別 上部及下部堆疊通道材料之橫向外側提供控制閘極材料。進一步在橫向方向上在控制閘極材料與各別上部及下部堆疊通道材料之間提供個別記憶體單元之絕緣性電荷傳遞材料、電荷儲存材料及電荷阻擋區。
如上文所描述之處理可以其他方式發生或經略微修改，以產生例如圖8及圖8A之實施例。具體而言，且僅藉助於實例，在用摻雜劑擴散障壁之橫向內側之橫向中央材料填充下部開口之其餘體積之後，可使橫向中央材料64及下部堆疊通道材料33兩者在豎向方向上相對於絕緣體材料54、56之豎向最外表面83凹入。中央材料64及下部堆疊通道材料33之此凹入可在使摻雜劑擴散障壁62在豎向方向上凹入之同時或期間發生。隨後可形成頂端材料72d，且將其至少平面化回至絕緣體材料54、56之豎向最外表面83，以產生類似圖8及圖8A中所示出之介入構造60d。在一個實施例中且如所展示，凹入之摻雜劑擴散障壁62之豎向最外表面66經形成為平面的，如凹入之中央材料64及凹入之下部堆疊通道材料33之豎向最外表面中之一或兩者可經形成為平面的。在一個此類實施例中且如所展示，凹入之摻雜劑擴散障壁62、凹入之橫向中央材料64及凹入之下部堆疊通道材料33之豎向最外表面經形成為共面的。在一個此類實施例中，直接抵靠此共面表面形成頂端材料72d。可使用如本文中關於其他實施例所展示及/或描述之任何其他一或多個屬性或態樣。
另外，且僅藉助於實例，可藉由在形成圖17構造之後立即形成上部堆疊等來建構如同或類似於圖9及圖9A之構造。隨後可將上部通道材料33沈積至延伸至表面66之凹口中。
接下來參考圖20至圖26描述例如用以產生如圖11及圖11A中所示出之構造10g之替代實例處理。已在適當時使用上文所描述實施例之相同標 號，用字尾「g」或用不同標號指示某些構造差異。
參考圖20，其示出與圖14及圖15之處理相比對圖13之基板進行之實例替代後續處理。具體而言，已使下部堆疊通道材料33在下部開口80內凹入，且在一個實施例中，如所展示，該下部堆疊通道材料具有平面之豎向最外表面，且在一個此類實施例中，該豎向最外表面與絕緣體材料36之豎向最外表面共面。
參考圖21，已形成用線條描畫且不足以填充下部開口80之其餘體積之材料85。舉例而言，該材料可包含如上文所描述之摻雜劑擴散障壁材料，其中該材料之豎向最內部分將用於形成如圖11及圖11A中所示出之基底/底部70。
參考圖22，如所展示，已在下部開口80中形成橫向中央材料64。此材料64包含其中具有導電率修改摻雜劑之最上區69以及最下摻雜劑擴散障壁/基底區70。圖23示出中央材料64至少回至材料85之豎向最外表面之實例平面化。
參考圖24，已使材料85(未圖示)經受相對於所描繪之暴露材料選擇性地進行的合適之各向異性蝕刻，從而在一個實例中留下圍繞中央材料64之環形空間。
參考圖25，在下部開口80中形成與中央材料64之橫向外側之下部堆疊通道材料33電耦接的導電側面材料74。圖26示出將導電側面材料74及中央材料64至少移除回至絕緣體材料54、56之豎向最外表面。
隨後可進行如上文所描述之後續處理，例如在豎向方向上於下部堆疊、下部開口中之橫向中央材料及下部開口中之導電材料上方形成包含第二交替層之上部堆疊，該等第二交替層包含不同組分之第一及第二上部堆 疊材料。形成上部堆疊，該上部堆疊具有在豎向方向上延伸穿過多個第二交替層且延伸至下部開口中之橫向中央材料及導電材料中之至少一者的上部開口。最後在上部開口中形成藉由下部開口中之導電側面材料74電耦接至下部堆疊通道材料之上部堆疊通道材料，例如以產生如圖11及圖11A中所示出之構造。最後，在各別上部及下部堆疊通道材料之橫向外側提供控制閘極材料。另外，最後在橫向方向上於控制閘極材料與各別上部及下部堆疊通道材料之間提供個別記憶體單元之絕緣性電荷傳遞材料、電荷儲存材料及電荷阻擋區。
在一個實施例中，導電材料經形成為包含經導電摻雜之半導電材料，且在一個實施例中經形成為包含金屬材料。在一個實施例中，直接抵靠橫向中央材料形成上部堆疊通道材料，且在一個實施例中，直接抵靠導電材料形成該上部堆疊通道材料。可使用如本文中關於其他實施例所展示及/或描述之任何其他一或多個屬性或態樣。
本發明之一實施例涵蓋為形成記憶體單元之豎向延伸串之方法之一部分的方法。該方法包含形成在豎向方向上處於上部堆疊與下部堆疊之間的介入結構，該上部堆疊及下部堆疊分別包含有包含不同組分材料之交替層。該介入結構經形成為包含豎向延伸之摻雜劑擴散障壁及橫向中央材料，該橫向中央材料在該摻雜劑擴散障壁之橫向內側且其中具有摻雜劑。橫向中央材料之摻雜劑中之一些熱擴散至上部堆疊通道材料中(例如，在後續處理中固有地發生及/或藉由在惰性氛圍中使基板暴露於200℃至1,500℃達10秒至10小時而發生)。在熱擴散期間使用該摻雜劑擴散障壁，以使得相比於該摻雜劑擴散至下部堆疊通道材料中(若存在)，該摻雜劑更多地熱擴散至該上部堆疊通道材料中。替代地陳述或認為，摻雜劑擴散障 壁充當不對稱之擴散障壁，在熱擴散期間使用該摻雜劑擴散障壁，以使得相比於該摻雜劑擴散至下部堆疊通道材料中(若存在)，該摻雜劑更多地熱擴散至該上部堆疊通道材料中。
在一個實施例中，介入結構經形成為包含在摻雜劑擴散障壁之豎向最外表面上方之摻雜劑可穿透之頂端材料。在此實施例中，熱擴散包含使來自橫向中央材料之摻雜劑中之一些擴散穿過摻雜劑可穿透的頂端材料，且擴散至上部堆疊通道材料中。可使用如本文中關於其他實施例所展示及/或描述之任何其他一或多個屬性或態樣。
在此文檔中，「豎向延伸之」及「在豎向方向上延伸」係指偏離主要表面成至少45。角之方向，在製造期間相對於該主要表面處理基板且該主要表面可被視為定義一般水平方向。此外，如本文所使用之「垂直」及「水平」一般為相對於彼此之垂直方向，其與三維空間中基板之定向無關。此外，在此文檔中，除非另行說明，否則「豎向」、「更高(higher)」、「上部」、「下部」、「頂部」、「在…頂部」、「底部」、「在…上方」、「下」、「下方」、「在…下方」、「向上」及「向下」一般是參照垂直方向。另外，關於場效電晶體之「豎向延伸之」及「在豎向方向上延伸」係參照電晶體通道長度之定向，在操作時電流沿該通道長度在源極/漏極區之間流動。
此外，「直接在…上方」要求兩個所論述區/材料/組件相對於彼此至少部分橫向(亦即，在水平方向上)重疊。此外，使用前面沒有「直接(directly)」之「在…上方(above)」僅要求在另一所論述區/材料/組件上方之所論述區/材料/組件之某一部分在另一所論述區/材料/組件之豎向外側(亦即，與兩個所論述區/材料/組件柱是否存在任何橫向重疊無關)。
本文中所描述之材料、區及結構中之任一個可為均勻的或非均勻 的，且無論如何在其上覆之任何材料上方可為連續的或不連續的。此外，除非另行說明，否則可使用任何合適之或尚待開發之技術來形成每種材料，該技術之實例為原子層沈積、化學氣相沈積、物理氣相沈積、磊晶生長、擴散摻雜及離子注入。
另外，單獨使用之「厚度」(前面無方向性形容詞)經定義為自具有不同組分之緊鄰材料或緊鄰區之最接近表面垂直穿過給定材料或區之平均直線距離。另外，本文中所描述之各種材料或區可具有大體上恆定之厚度或具有可變厚度。若具有可變厚度，則除非另外指明，否則厚度係指平均厚度，且該材料或區由於厚度可變而將具有某一最小厚度及某一最大厚度。如本文中所使用，例如在該材料或區不均勻之情況下，「不同組分」僅要求兩個所論述材料或區之可直接抵靠彼此之彼等部分在化學上及/或在物理上不同。若兩個所論述材料或區並未直接抵靠彼此，則在該材料或區不均勻之情況下，「不同組分」僅要求兩個所論述材料或區之最接近於彼此之彼等部分在化學上及/或在物理上不同。在此文檔中，當所論述材料、區或結構相對於彼此存在至少一些實體接觸時，一材料、區或結構「直接抵靠」另一材料、區或結構。對比而言，前面沒有「直接(directly)」之「在…上方(over)」、「在…上(on)」、「鄰近」、「沿」及「抵靠」涵蓋「直接抵靠」以及其中一或多個介入材料、區或結構使得所論述材料、區或結構相對於彼此無實體接觸之構造。
此外，若在正常操作中，電流能夠自一個區/材料/組件連續流動至另一區/材料/組件，且在充足地產生亞原子正電荷及/或負電荷時主要藉由該等亞原子正電荷及/或負電荷之移動來進行流動，則該等區/材料/組件相對於彼此「電耦接」。另一電子組件可在該區/材料/組件之間且電耦接至該 等區/材料/組件。對比而言，當區/材料/組件被稱為「直接電耦接」時，直接電耦接之區/材料/組件之間沒有介入之電子組件(例如，沒有二極體、電晶體、電阻器、換能器、交換器、熔斷器等)。
另外，「金屬材料」為元素金屬、兩種或更多種元素金屬之混合物或合金以及任何導電金屬化合物中之任一者或組合。
結論
在一些實施例中，一種為形成記憶體單元之豎向延伸串之方法之一部分的方法包含形成在豎向方向上處於上部堆疊與下部堆疊之間的介入結構，該上部堆疊及下部堆疊分別包含有包含不同組分材料之交替層。該介入結構經形成為包含豎向延伸之摻雜劑擴散障壁及橫向中央材料，該橫向中央材料在該摻雜劑擴散障壁之橫向內側且其中具有摻雜劑。一些摻雜劑自該橫向中央材料熱擴散至上部堆疊通道材料中。在該熱擴散期間使用該摻雜劑擴散障壁，以使得相比於該摻雜劑擴散至下部堆疊通道材料中(若存在)，該摻雜劑更多地熱擴散至該上部堆疊通道材料中。
在一些實施例中，一種形成記憶體單元之豎向延伸串之方法包含形成：下部堆疊，其包含第一交替層，該等第一交替層包含不同組分之第一及第二下部堆疊材料；該下部堆疊上方之絕緣體材料；以及延伸穿過該絕緣體材料及多個第一交替層之下部開口。在下部開口形成下部堆疊通道材料。該下部堆疊通道材料包含豎向最外部分，該豎向最外部分抵靠下部開口之側壁且不足以填充下部開口之豎向最外部分。在該下部堆疊通道材料之豎向最外部分之橫向內側，圍繞該下部開口形成豎向延伸之摻雜劑擴散障壁。用在該摻雜劑擴散障壁之橫向內側之橫向中央材料填充下部開口之其餘體積。在填充之後，使摻雜劑擴散障壁在豎向方向上相對於該絕緣體 材料鄰近下部開口之豎向最外表面凹入，以將該摻雜劑擴散障壁形成為其豎向最外表面低於該絕緣體材料鄰近下部開口之豎向最外表面。在該凹入之摻雜劑擴散障壁之豎向最外表面上方形成頂端材料。在豎向方向上於下部堆疊及頂端材料上方形成包含第二交替層之上部堆疊，該等第二交替層包含不同組分之第一及第二上部堆疊材料。該上部堆疊具有在豎向方向上延伸穿過多個第二交替層且延伸至頂端材料之上部開口。在上部開口中形成上部堆疊通道材料，且該上部堆疊通道材料與下部堆疊通道材料電耦接。在各別上部及下部堆疊通道材料之橫向外側提供控制閘極材料。另外，在橫向方向上於控制閘極材料與各別上部及下部堆疊通道材料之間提供個別記憶體單元之絕緣性電荷傳遞材料、電荷儲存材料及電荷阻擋區。
在一些實施例中，一種形成記憶體單元之豎向延伸串之方法包含形成：下部堆疊，其包含第一交替層，該等第一交替層包含不同組分之第一及第二下部堆疊材料；該下部堆疊上方之絕緣體材料；以及延伸穿過該絕緣體材料及多個第一交替層之下部開口。在下部開口形成下部堆疊通道材料。在下部開口中形成橫向中央材料，且該橫向中央材料包含其中具有摻雜劑之最上區以及最下摻雜劑擴散障壁區。在下部開口中形成與在該橫向中央材料之橫向外側之下部堆疊通道材料電耦接之導電材料。在豎向方向上於下部堆疊、下部開口中之橫向中央材料及下部開口中之導電材料上方形成包含第二交替層之上部堆疊，該等第二交替層包含不同組分之第一及第二上部堆疊材料。該上部堆疊具有在豎向方向上延伸穿過多個第二交替層且延伸至下部開口中之橫向中央材料及導電材料中之至少一者的上部開口。在上部開口中形成上部堆疊通道材料，且該上部堆疊通道材料藉由下部開口中之導電材料與下部堆疊通道材料電耦接。在各別上部及下部堆疊 通道材料之橫向外側提供控制閘極材料。另外，在橫向方向上於控制閘極材料與各別上部及下部堆疊通道材料之間提供個別記憶體單元之絕緣性電荷傳遞材料、電荷儲存材料及電荷阻擋區。
在一些實施例中，一種記憶體單元之豎向延伸串包含在豎向方向上處於下部堆疊上方之上部堆疊，其中該上部及下部堆疊分別包含垂直交替層，該等垂直交替層包含在垂直方向上與絕緣材料交替之控制閘極材料。上部堆疊通道柱延伸穿過上部堆疊中之多個垂直交替層，且下部堆疊通道柱延伸穿過下部堆疊中之多個垂直交替層。個別記憶體單元之絕緣性電荷傳遞材料、電荷儲存材料及電荷阻擋區在橫向方向上處於各別上部及下部堆疊通道柱與控制閘極材料之間。導電互連件在豎向方向上處於上部堆疊通道柱與下部堆疊通道柱之間，且將上部堆疊通道柱與下部堆疊通道柱電耦接在一起。該導電互連件包含在橫向中央材料之橫向外側之豎向延伸之摻雜劑擴散障壁。該摻雜劑擴散障壁之豎向最外表面低於該導電互連件之豎向最外表面。導電頂端材料在摻雜劑擴散障壁之豎向最外表面上方。豎向延伸之側面材料在摻雜劑擴散障壁之橫向外側，其中該側面材料呈導電性及半導電性中之至少一種。
在一些實施例中，一種記憶體單元之豎向延伸串包含在豎向方向上處於下部堆疊上方之上部堆疊，其中該上部及下部堆疊分別包含垂直交替層，該等垂直交替層包含在垂直方向上與絕緣材料交替之控制閘極材料。上部堆疊通道柱延伸穿過上部堆疊中之多個垂直交替層，且下部堆疊通道柱延伸穿過下部堆疊中之多個垂直交替層。個別記憶體單元之絕緣性電荷傳遞材料、電荷儲存材料及電荷阻擋區在橫向方向上處於相應上部及下部堆疊通道柱與該控制閘極材料之間。介入結構在豎向方向上處於上部堆疊 與下部堆疊之間。該介入結構包含其中具有導電率修改摻雜劑之橫向中央材料，以及在該橫向中央材料之橫向外側之豎向延伸之摻雜劑擴散障壁。該摻雜劑擴散障壁之豎向最外表面低於該介入結構之豎向最外表面。頂端材料在摻雜劑擴散障壁之豎向最外表面上方，其中該頂端材料為摻雜劑可穿透的。經導電摻雜之半導電材料在豎向方向上處於該頂端材料旁邊之上部堆疊通道柱與下部堆疊通道柱之間。
在一些實施例中，一種記憶體單元之豎向延伸串包含在豎向方向上處於下部堆疊上方之上部堆疊，其中該上部及下部堆疊分別包含垂直交替層，該等垂直交替層包含在垂直方向上與絕緣材料交替之控制閘極材料。上部堆疊通道柱延伸穿過上部堆疊中之多個垂直交替層，且下部堆疊通道柱延伸穿過下部堆疊中之多個垂直交替層。個別記憶體單元之絕緣性電荷傳遞材料、電荷儲存材料及電荷阻擋區在橫向方向上處於相應上部及下部堆疊通道柱與控制閘極材料之間。導電互連件在豎向方向上處於上部堆疊通道柱與下部堆疊通道柱之間，且將上部堆疊通道柱與下部堆疊通道柱電耦接在一起。該導電互連件包含在橫向方向上處於橫向中央材料外側且在豎向方向上沿橫向中央材料延伸之導電側面材料。該下部堆疊通道柱直接抵靠導電側面材料。
根據規定，已經就結構及方法特徵而言以較具體之語言描述了本文中所揭示之主題。然而，應理解，申請專利範圍不限於所展示及描述之特定特徵，因為本文中所揭示之裝置包含實例實施例。由此，申請專利範圍具有如書面所說明之整個範疇，且應根據等效物原則恰當地進行解釋。

Claims (20)

  1. 一種半導體製造方法，其為形成一記憶體單元之豎向延伸串之方法之一部分，其包含：形成在豎向方向上處於上部堆疊與下部堆疊之間的一介入結構，該上部堆疊及該下部堆疊分別包含有包含不同組分材料之交替層，該介入結構經形成為包含一豎向延伸之摻雜劑擴散障壁及橫向中央材料，該橫向中央材料在該摻雜劑擴散障壁之橫向內側且其中具有摻雜劑；以及使一些該摻雜劑自該橫向中央材料熱擴散至上部堆疊通道材料中，在該熱擴散期間使用該摻雜劑擴散障壁，若該摻雜劑擴散至下部堆疊通道材料中，將使得相比於該摻雜劑擴散至該下部堆疊通道材料中，該摻雜劑更多地熱擴散至該上部堆疊通道材料中。
  2. 如請求項1之方法，其中，該介入結構經形成為包含在該摻雜劑擴散障壁之一豎向最外表面上方之摻雜劑可穿透之頂端材料；以及該熱擴散包含使一些該摻雜劑自該橫向中央材料擴散穿過該摻雜劑可穿透之頂端材料，且擴散至該上部堆疊通道材料中。
  3. 如請求項2之方法，其中直接抵靠該摻雜劑擴散障壁之該豎向最外表面形成該摻雜劑可穿透之頂端材料。
  4. 如請求項1之方法，其中該摻雜劑擴散障壁經形成為絕緣性的。
  5. 一種形成一記憶體單元之豎向延伸串之方法，其包含：形成包含第一交替層之一下部堆疊、在該下部堆疊上方之絕緣體材料、延伸穿過該絕緣體材料及該等第一交替層中之多個之一下部開口，該等第一交替層包含不同組分之第一及第二下部堆疊材料；在該下部開口中形成下部堆疊通道材料，該下部堆疊通道材料包含一豎向最外部分，該豎向最外部分抵靠該下部開口之側壁且不足以填充該下部開口之一豎向最外部分；在該下部堆疊通道材料之該豎向最外部分之橫向內側，圍繞該下部開口形成一豎向延伸之摻雜劑擴散障壁；用在該摻雜劑擴散障壁之橫向內側之一橫向中央材料填充該下部開口之其餘體積；在該填充之後，使該摻雜劑擴散障壁在豎向方向上相對於該絕緣體材料鄰近該下部開口之一豎向最外表面凹入，以將該摻雜劑擴散障壁形成為其一豎向最外表面低於該絕緣體材料鄰近該下部開口之該豎向最外表面；在該凹入之摻雜劑擴散障壁之該豎向最外表面上方形成頂端材料；在豎向方向上在該下部堆疊及該頂端材料上方形成包含第二交替層之一上部堆疊，該等第二交替層包含不同組分之第一及第二上部堆疊材料，該上部堆疊具有在豎向方向上延伸穿過該等第二交替層中之多個且延伸至該頂端材料之一上部開口；在該上部開口中形成與該下部堆疊通道材料電耦接之上部堆疊通道材料；在各別上部及下部堆疊通道材料之橫向外側提供控制閘極材料；以及在橫向方向上在該控制閘極材料與該各別上部及下部堆疊通道材料之間提供個別記憶體單元之絕緣性電荷傳遞材料、電荷儲存材料及電荷阻擋區。
  6. 如請求項5之方法，其中直接抵靠該凹入之摻雜劑擴散障壁形成該頂端材料。
  7. 如請求項6之方法，其中直接抵靠該凹入之摻雜劑擴散障壁之該豎向最外表面形成該頂端材料。
  8. 如請求項5之方法，其中該使該摻雜劑擴散障壁在豎向方向上凹入亦使該摻雜劑擴散障壁在豎向方向上相對於該橫向中央材料之一豎向最外表面凹入，由此該摻雜劑擴散障壁之該豎向最外表面低於該橫向中央材料之該豎向最外表面。
  9. 如請求項5之方法，其中該使該摻雜劑擴散障壁在豎向方向上凹入亦使該摻雜劑擴散障壁在豎向方向上相對於該下部堆疊通道材料之一豎向最外表面凹入，由此該摻雜劑擴散障壁之該豎向最外表面低於該下部堆疊通道材料之該豎向最外表面。
  10. 如請求項5之方法，其中，該使該摻雜劑擴散障壁在豎向方向上凹入亦使該摻雜劑擴散障壁在豎向方向上相對於該橫向中央材料之一豎向最外表面凹入，由此該摻雜劑擴散障壁之該豎向最外表面低於該橫向中央材料之該豎向最外表面；且該使該摻雜劑擴散障壁在豎向方向上凹入亦使該摻雜劑擴散障壁在豎向方向上相對於該下部堆疊通道材料之一豎向最外表面凹入，由此該摻雜劑擴散障壁之該豎向最外表面低於該下部堆疊通道材料之該豎向最外表面。
  11. 如請求項10之方法，其包含在橫向方向上處於該橫向中央材料與該下部堆疊通道材料之間的該摻雜劑擴散障壁上方形成該上部堆疊通道材料。
  12. 如請求項11之方法，其包含直接抵靠該摻雜劑擴散障壁之該豎向最外表面形成該上部堆疊通道材料。
  13. 如請求項5之方法，其包含在該填充之後，使該橫向中央材料及該下部堆疊通道材料在豎向方向上相對於該絕緣體材料之該豎向最外表面凹入。
  14. 如請求項13之方法，其包含直接抵靠該橫向中央材料及該下部堆疊通道材料之豎向最外表面且直接抵靠該凹入之摻雜劑擴散障壁之該豎向最外表面形成該頂端材料。
  15. 如請求項13之方法，其中該使該橫向中央材料及該下部堆疊通道材料在豎向方向上凹入係在該使該摻雜劑擴散障壁在豎向方向上凹入之期間發生。
  16. 如請求項15之方法，其中，該凹入之摻雜劑擴散障壁之該豎向最外表面經形成為平面的；該凹入之橫向中央材料經形成為包含平面之豎向最外表面；該凹入之下部堆疊通道材料經形成為包含平面之豎向最外表面；且該凹入之摻雜劑擴散障壁、該凹入之橫向中央材料及該凹入之下部堆疊通道材料之該等豎向最外表面經形成為共面的。
  17. 如請求項16之方法，其包含直接抵靠該等共面表面形成該頂端材料。
  18. 一種形成記憶體單元之豎向延伸串之方法，其包含：形成包含第一交替層之一下部堆疊、在該下部堆疊上方之絕緣體材料、延伸穿過該絕緣體材料及該等第一交替層中之多個之一下部開口，該等第一交替層包含不同組分之第一及第二下部堆疊材料；在該下部開口中形成下部堆疊通道材料；在該下部開口中形成橫向中央材料，該橫向中央材料包含其中具有摻雜劑之一最上區以及一最下摻雜劑擴散障壁區；在該下部開口中形成與在該橫向中央材料之橫向外側之該下部堆疊通道材料電耦接的導電材料；在豎向方向上在該下部堆疊、該下部開口中之該橫向中央材料及該下部開口中之該導電材料上方形成包含第二交替層之一上部堆疊，該等第二交替層包含不同組分之第一及第二上部堆疊材料；該上部堆疊具有在豎向方向上延伸穿過該等第二交替層中之多個且延伸至該下部開口中之該橫向中央材料及該導電材料中之至少一者的一上部開口；在該上部開口中形成藉由該下部開口中之該導電材料與該下部堆疊通道材料電耦接的上部堆疊通道材料；在各別上部及下部堆疊通道材料之橫向外側提供控制閘極材料；以及在橫向方向上在該控制閘極材料與該各別上部及下部堆疊通道材料之間提供個別記憶體單元之絕緣性電荷傳遞材料、電荷儲存材料及一電荷阻擋區。
  19. 一種記憶體單元之豎向延伸串，其包含：一上部堆疊，其在豎向方向上處於一下部堆疊上方，該上部堆疊及該下部堆疊各自包含垂直交替層，該等垂直交替層包含在垂直方向上與絕緣材料交替之控制閘極材料；一上部堆疊通道柱及一下部堆疊通道柱，該上部堆疊通道柱延伸穿過該上部堆疊中之該等垂直交替層中之多個，該下部堆疊通道柱延伸穿過該下部堆疊中之該等垂直交替層中之多個；個別記憶體單元之絕緣性電荷傳遞材料、電荷儲存材料及一電荷阻擋區在橫向方向上處於各別上部及下部堆疊通道柱與該控制閘極材料之間；一導電互連件，其在豎向方向上處於該上部堆疊通道柱與該下部堆疊通道柱之間且將該上部堆疊通道柱與該下部堆疊通道柱電耦接在一起，該導電互連件包含在一橫向中央材料之橫向外側之一豎向延伸之摻雜劑擴散障壁，該摻雜劑擴散障壁之一豎向最外表面低於該導電互連件之一豎向最外表面；導電頂端材料，其在該摻雜劑擴散障壁之該豎向最外表面上方；以及一豎向延伸之側面材料，其在該摻雜劑擴散障壁之橫向外側，該側面材料呈導電性及半導電性中之至少一種。
  20. 一種記憶體單元之豎向延伸串，其包含：一上部堆疊，其在豎向方向上處於一下部堆疊上方，該上部堆疊及該下部堆疊各自包含垂直交替層，該等垂直交替層包含在垂直方向上與絕緣材料交替之控制閘極材料；一上部堆疊通道柱及一下部堆疊通道柱，該上部堆疊通道柱延伸穿過該上部堆疊中之該等垂直交替層中之多個，該下部堆疊通道柱延伸穿過該下部堆疊中之該等垂直交替層中之多個；個別記憶體單元之絕緣性電荷傳遞材料、電荷儲存材料及一電荷阻擋區在橫向方向上處於各別上部及下部堆疊通道柱與該控制閘極材料之間；一介入結構，其在豎向方向上處於該上部堆疊與該下部堆疊之間，該介入結構包含其中具有導電率修改摻雜劑之一橫向中央材料以及在該橫向中央材料之橫向外側之一豎向延伸之摻雜劑擴散障壁，該摻雜劑擴散障壁之一豎向最外表面低於該介入結構之一豎向最外表面；頂端材料，其在該摻雜劑擴散障壁之該豎向最外表面上方，該頂端材料為摻雜劑可穿透的；以及經導電摻雜之半導電材料，其在豎向方向上處於該頂端材料旁邊該上部堆疊通道柱與該下部堆疊通道柱之間。
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